TWI837750B - 半導體裝置、基板及半導體裝置之製造方法 - Google Patents

半導體裝置、基板及半導體裝置之製造方法 Download PDF

Info

Publication number
TWI837750B
TWI837750B TW111128735A TW111128735A TWI837750B TW I837750 B TWI837750 B TW I837750B TW 111128735 A TW111128735 A TW 111128735A TW 111128735 A TW111128735 A TW 111128735A TW I837750 B TWI837750 B TW I837750B
Authority
TW
Taiwan
Prior art keywords
region
chip
semiconductor device
wiring layer
area
Prior art date
Application number
TW111128735A
Other languages
English (en)
Other versions
TW202336983A (zh
Inventor
丹羽恵一
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202336983A publication Critical patent/TW202336983A/zh
Application granted granted Critical
Publication of TWI837750B publication Critical patent/TWI837750B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)

Abstract

本發明提供一種可更適當地將晶片連接於基板之半導體裝置、基板及半導體裝置之製造方法。 本實施形態之半導體裝置具備：基板，其具有：第1面；與上述第1面為相反側之第2面；複數個導電連接部，其等設置於上述第1面上；及複數個柱狀電極，其等以自複數個上述導電連接部之各者朝向上述第2面延伸之方式設置，具有錐形狀；以及半導體晶片，其具有：第3面，其與上述第1面對向；及複數個連接凸塊，其等設置於上述第3面上，與複數個上述導電連接部之各者電性連接；且配置於上述半導體晶片所配置之上述第1面上之晶片區域中之第1區域之上述柱狀電極，具有與配置於上述晶片區域中之第2區域之上述柱狀電極反向之錐形狀。

Description

半導體裝置、基板及半導體裝置之製造方法
本實施形態係關於一種半導體裝置、基板及半導體裝置之製造方法。
於半導體裝置之封裝構造中，有時半導體晶片覆晶連接於配線基板。但，因半導體晶片之翹曲，有時難以適當地將半導體晶片連接於配線基板。
本發明提供一種可更適當地將晶片連接於基板之半導體裝置、基板及半導體裝置之製造方法。
本實施形態之半導體裝置具備：基板，其具有：第1面；與上述第1面為相反側之第2面；複數個導電連接部，其等設置於上述第1面上；及複數個柱狀電極，其等以自複數個上述導電連接部之各者朝向上述第2面延伸之方式設置，具有錐形狀；以及半導體晶片，其具有：第3面，其與上述第1面對向；及複數個連接凸塊，其等設置於上述第3面上，與複數個上述導電連接部之各者電性連接；且配置於上述半導體晶片所配置之上述第1面上之晶片區域中之第1區域之上述柱狀電極，具有與配置於上述晶片區域中之第2區域之上述柱狀電極反向之錐形狀。
以下，參照圖式說明本發明之實施形態。本實施形態並非限定本發明者。以下實施形態中，配線基板之上下方向有時表示將設置半導體晶片之面設為上之情形之相對方向，與根據重力加速度之上下方向不同。圖式為模式性或概念性者，各部分之比例等未必與實物相同。於說明書與圖式中，對與關於已出現之圖式上述者同樣之要件，標註相同符號且適當省略詳細說明。
(第1實施形態) 圖1係顯示第1實施形態之半導體裝置1之構成之一例之剖視圖。半導體裝置1具備配線基板10、半導體晶片20、30～33、接著層40～43、間隔物50、接著層60、金屬材料70、樹脂層80、接合導線90、及密封樹脂91。半導體裝置1係例如NAND(Not-AND：反及)型快閃記憶體之封裝。
配線基板10可為包含配線層11與絕緣層15之印刷基板或插入物。配線層11例如使用銅(Cu)、鎳(Ni)或其等之合金等低電阻金屬。絕緣層15例如使用玻璃環氧樹脂等絕緣性材料。於圖中，僅於絕緣層15之正面與背面設置有配線層11。但，配線基板10亦可具有積層複數個配線層11及複數個絕緣層15而構成之多層配線構造。配線基板10亦可例如如插入物般，具有貫通其正面與背面之貫通電極12(柱狀電極16)。
於配線基板10之正面(面F1)設置有設置於配線層11上之阻焊層14。阻焊層14亦使用於用以保護配線層11不受金屬材料70之影響，抑制短路不良之絕緣層。
於配線基板10之背面(面F2)亦設置有設置於配線層11上之阻焊層14。於自阻焊層14露出之配線層11設置有金屬凸塊13。金屬凸塊13設置為用於將未圖示之其他零件與配線基板10電性連接。
半導體晶片20係例如控制記憶體晶片之控制器晶片。於半導體晶片20之朝向配線基板10之面F3，設置有未圖示之半導體元件。半導體元件例如可為構成控制器之CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)電路。於半導體晶片20之背面(下表面)即面F3，設置有與半導體元件電性連接之電極柱21。於電極柱21例如使用銅、鎳或其等之合金等低電阻金屬材料。
於作為連接凸塊之電極柱21之周圍設置有金屬材料70。電極柱21經由金屬材料70與於阻焊層14之開口部露出之配線層11電性連接。於金屬材料70例如使用焊料、銀、銅等低電阻金屬材料。金屬材料70例如於開口部內被覆配線基板10之配線層11之一部分，且，亦被覆半導體晶片20之電極柱21之側面之一部分。藉此，金屬材料70將半導體晶片20之電極柱21與配線基板10之配線層11電性連接。
於金屬材料70周圍之區域、及、半導體晶片20與配線基板10之間之區域，設置有樹脂層80。樹脂層80係例如使底部填充樹脂硬化者，被覆並保護半導體晶片20之周圍。
半導體晶片30係例如包含NAND型快閃記憶體之記憶體晶片。半導體晶片30於其正面(上表面)具有半導體元件(未圖示)。半導體元件例如可為記憶胞陣列及其周邊電路(CMOS電路)。記憶胞陣列亦可為三維配置複數個記憶胞之立體型記憶胞陣列。又，於半導體晶片30上，經由接著層41接著半導體晶片31。於半導體晶片31上，經由接著層42接著半導體晶片32。於半導體晶片32上，經由接著層43接著半導體晶片33。半導體晶片31～33例如與半導體晶片30同樣，係包含NAND型快閃記憶體之記憶體晶片。半導體晶片30～33亦可為相同之記憶體晶片。於圖中，除作為控制器晶片之半導體晶片20外，亦積層有作為4個記憶體晶片之半導體晶片30～33。但，半導體晶片之積層數可為3以下，亦可為5以上。
間隔物50例如設置於半導體晶片20之側方。間隔物50經由接著層60接著於配線基板10之正面(上表面)。接著層60設置於配線基板10與間隔物50之間。於間隔物50之上方設置有半導體晶片30～33。間隔物50之材料係例如矽(Si)或聚醯亞胺。
接合導線90連接於配線基板10及半導體晶片30～33之任意焊墊。為以接合導線90連接，半導體晶片30～33僅偏移焊墊之量而積層。另，半導體晶片20因藉由電極柱21覆晶連接，故不進行引線接合。但，半導體晶片20亦可除藉由電極柱21之連接以外，亦進行引線接合。
再者，密封樹脂91密封半導體晶片20、30～33、接著層40～43、60、間隔物50、接合導線90等。藉此，半導體裝置1於配線基板10上將複數個半導體晶片20、30～33作為1個半導體封裝而構成。於無樹脂層80時，亦可由密封樹脂91取代樹脂層80，位於金屬材料70周圍之區域、及、半導體晶片20與配線基板10之間之區域。
其次，對配線基板10與半導體晶片20之間之連接之細節進行說明。
圖2係顯示第1實施形態之半導體晶片20及其周邊之構成之一例之剖視圖。另，圖2顯示將半導體晶片20連接於配線基板10之時序之剖視圖。配線基板10與半導體晶片20之連接之時序係例如回焊步驟，係加熱處理至金屬材料70之熔點以上之溫度之期間。
配置於面F1側之最上層之配線層11包含複數個導電連接部111。
導電連接部111設置於面F1上。導電連接部111配置於半導體晶片20所配置之面F1上之晶片區域R1。導電連接部111之至少一部分自阻焊層14露出。導電連接部111藉由與金屬材料70接觸，而使配線基板10與半導體晶片20電性連接。設置於面F3上之複數個電極柱21與設置於面F1上之複數個導電連接部111之各者電性連接。
導電連接部111包含導電連接部111a、與導電連接部111b。
導電連接部111a配置於晶片區域R1中之區域R11。區域R11係例如晶片中心區域。
導電連接部111b配置於晶片區域R1中之區域R12。區域R12係例如晶片外周區域。
晶片區域R1例如分割為區域R11、與區域R11以外之區域R12。晶片中心區域即區域R11之面積係例如晶片尺寸之2分之1以下，晶片外周區域即區域R12之面積係例如晶片尺寸之2分之1以上(參照圖3)。但，面積之比例並不限於此，亦可變更。
此處，圖2所示之半導體晶片20於回焊步驟中向下凸翹曲。半導體晶片20之翹曲係例如由半導體基板之材料(例如矽(Si))、與半導體元件之金屬之間之熱膨脹係數之差而產生。例如，隨著根據封裝變薄而半導體晶片20變薄，更容易產生半導體晶片20之翹曲。
如圖2所示，配置於區域R12之導電連接部111b具有與配置於區域R11之導電連接部111a不同之厚度。藉此，即使於半導體晶片20產生翹曲，亦可更適當地將配線基板10與半導體晶片20連接。
更詳細而言，配置於區域R12之導電連接部111b較配置於區域R11之導電連接部111a厚。藉此，即使向半導體晶片20之下凸翹曲，亦可適當地進行晶片外周區域即區域R12之配線基板10與半導體晶片20之連接。
如此，較佳為導電連接部111a、111b具有與連接於半導體晶片20之時序之半導體晶片20之翹曲相應之厚度。即，較佳為以追隨半導體晶片20之翹曲之方式，使導電連接部111a、111b之厚度變化。
又，較佳為配置於區域R12之導電連接部111b之厚度、與配置於區域R11之導電連接部111a之厚度之差，與連接於配線基板10之時序之半導體晶片20之翹曲對應。半導體晶片20之翹曲量係例如半導體晶片20之中心部與外周端部之間之高度之差。
導電連接部111a與導電連接部111b之間之厚度之差異，藉由自導電連接部111a、111b延伸之柱狀電極16產生。
複數個柱狀電極16以自複數個導電連接部111之各者朝向面F2延伸之方式設置。面F2係與面F1為相反側之配線基板10之面。柱狀電極16具有錐形狀。
柱狀電極16包含柱狀電極16a、與柱狀電極16b。
柱狀電極16a自面F1之法線方向觀察，配置於晶片區域R1中之區域R11。柱狀電極16a將L1配線層102、與L2配線層103～L4配線層105之任1個(例如L2配線層103)電性連接。
於圖2所示之例中，配置於區域R11之柱狀電極16a具有自面F1朝向面F2寬度(徑)變大之錐形狀。柱狀電極16a(VIA)係反向通孔。
柱狀電極16b自面F1之法線方向觀察，配置於晶片區域R1中之區域R12。柱狀電極16b將L1配線層102、與L2配線層103～L4配線層105中之任1個(例如L2配線層103)電性連接。
於圖2所示之例中，配置於區域R12之柱狀電極16b具有自面F1朝向面F2寬度變小之錐形狀。柱狀電極16b係正向通孔(通常通孔)。
配置於區域R11之柱狀電極16a具有與配置於區域R12之柱狀電極16b反向之錐形狀。即，於自覆晶連接於半導體晶片20之複數個導電連接部111之各者延伸之柱狀電極16，以混存之方式包含通常通孔即柱狀電極16b、與反向通孔即柱狀電極16a。另，關於導電連接部111與柱狀電極16之關係之細節，參照圖5於之後進行說明。
圖3係顯示第1實施形態之半導體裝置1之構成之一例之俯視圖。圖3之A-A線顯示與剖視圖即圖2對應之剖面。圖3亦為自紙面上方觀察圖2所示之配線基板10及半導體晶片20之圖。另，於圖3中，顯示配線基板10中半導體晶片20之周邊。又，導電連接部111a、111b之數量及配置等並不限於圖3所示之例。
於圖3中，圖2所示之區域R12係晶片區域R1中區域R11以外之區域。
於圖3所示之例中，阻焊層14(SR：Solder Resist)設置於面F1上。導電連接部111a、111b以自阻焊層14露出一部分之方式設置。圖3所示之導電連接部111a、111b之形狀為大致圓形，但並不限於此(參照圖4)。
接著，對導電連接部111a、111b及柱狀電極16a、16b之細節進行說明。
圖4係顯示第1實施形態之導電連接部111及柱狀電極16之構成之一例之圖。圖4顯示導電連接部111及柱狀電極16之俯視圖及剖視圖。
導電連接部111例如具有焊墊形狀。圖4之俯視圖所示之導電連接部111之形狀為大致橢圓形，但亦可為矩形或大致圓形等。導電連接部111之上表面自阻焊層14露出。
導電連接部111如圖4之俯視圖所示，以自面F1之法線方向觀察與柱狀電極16重疊之方式配置。如圖4之剖視圖所示，柱狀電極16以自導電連接部111朝向面F2延伸之方式設置。導電連接部111及柱狀電極16例如具有通孔上焊墊(pad on via)構造。
圖5係顯示第1實施形態之柱狀電極16a、16b及導電連接部111a、111b之構成之一例之放大剖視圖。
與通常通孔即柱狀電極16b連接之導電連接部111b較與反向通孔即柱狀電極16a連接之導電連接部111a厚。於圖5所示之例，配置於區域R11之導電連接部111a之上表面具有大致平坦形狀。配置於區域R12之導電連接部111b之上表面具有凸形狀(凸部)。導電連接部111b之焊墊高度(厚度)較導電連接部111a之焊墊高度高上凸形狀之量。另，關於導電連接部111a及導電連接部111b之差異之細節，參照圖7A～圖7C於之後進行說明。
接著，對半導體裝置1之製造方法進行說明。
圖6A～圖6J係顯示第1實施形態之半導體裝置1之製造方法之一例之剖視圖。
首先，如圖6A所示，準備虛設芯100。虛設芯100具有支持基板101、與L1配線層102。支持基板101例如設置為用於提高機械強度，容易搬送配線基板10。於L1配線層102與支持基板101之間設置臨時接著層(未圖示)。
接著，如圖6B所示，於虛設芯100上形成絕緣層151及L2配線層103。藉此，形成以L1配線層102及L2配線層103夾著絕緣層151(例如，預浸體(PP、Prepreg))之方式積層之積層體S。更詳細而言，積層體S以L1配線層102接觸於支持基板101之方式積層於支持基板101上。
接著，如圖6C所示，於積層體S上之區域R13形成孔H1。區域R13對應於圖2及圖3所示之區域R11。孔H1以自L2配線層103側貫通L2配線層103及絕緣層151到達L1配線層102之方式形成。
孔H1例如藉由雷射等形成。藉此，孔H1具有寬度自L2配線層103朝向L1配線層102變小之錐形狀。
接著，如圖6D所示，於孔H1內形成柱狀電極16a。柱狀電極16a例如藉由鍍覆形成。柱狀電極16a根據孔H1之形狀，具有寬度自L2配線層103朝向L1配線層102變小之錐形狀。
接著，如圖6E所示，於L2配線層103形成電路(配線)。電路例如藉由使用掩模之蝕刻而形成。
接著，如圖6F所示，將L3配線層104、L4配線層105及絕緣層152、153積層。首先，例如於L2配線層103上積層絕緣層152及L3配線層104。接著，形成貫通L3配線層104及絕緣層152到達L2配線層103之孔。接著，於孔內形成柱狀電極16。接著，於L3配線層104形成電路。接著，形成絕緣層153及L4配線層105。如此，形成具有4層L1配線層102～L4配線層105、與3層絕緣層151～153之4層基板即配線基板10。
絕緣層151～153對應於圖2所示之絕緣層15。絕緣層151配置於L1配線層102與L2配線層103之間。絕緣層152配置於L2配線層103與L3配線層104之間。絕緣層153配置於L3配線層104與L4配線層105之間。
另，於圖6F中，例如，亦可藉由將包含預先形成有電路之L3配線層104之積層體積層於L2配線層103上，而形成圖6F所示之配線基板10。
接著，如圖6G所示，自L1配線層102剝離包含臨時接著劑之支持基板101。另，圖6G所示之配線基板10自圖6F所示之配線基板10上下反轉。因此，圖6G所示之最表層之配線層係L1配線層102。
接著，如圖6H所示，於與區域R13不同之積層體S上之區域R14形成孔H2。區域R14對應於圖2所示之區域R12。孔H2以自L1配線層102側貫通L1配線層102及絕緣層151到達L2配線層103之方式形成。
孔H2例如與孔H1同樣，藉由雷射等形成。藉此，孔H2具有寬度自L1配線層102朝向L2配線層103變小之錐形狀。
接著，如圖6I所示，形成孔H3。孔H3以自L4配線層105側貫通L4配線層105及絕緣層153到達L3配線層104之方式形成。
孔H3例如藉由雷射器等形成。藉此，孔H3具有寬度自L4配線層105朝向L3配線層104變小之錐形狀。
接著，如圖6J所示，於孔H2及孔H3內分別形成柱狀電極16b及柱狀電極16，且於L1配線層102形成與柱狀電極16a連接之導電連接部111a、及與柱狀電極16b連接之導電連接部111b。又，藉由圖案化於L1配線層102形成電路，形成阻焊層14。
於圖6J之步驟中，柱狀電極16、16b例如藉由鍍覆並行(同時)形成。柱狀電極16b根據孔H2之形狀，具有寬度自L1配線層102朝向L2配線層103變小之錐形狀。柱狀電極16根據孔H3之形狀，具有寬度自L4配線層105朝向L3配線層104變小之錐形狀。
此處，如圖6C所示，孔H1自L2配線層103朝向L1配線層102形成於L1配線層102。如圖6I所示，孔H2自L1配線層102朝向L2配線層103形成。即，孔H1及孔H2自互為反向形成，具有互為反向之錐形狀。藉此，柱狀電極16a及柱狀電極16b具有互為反向之錐形狀。另，不與導電連接部111a、111b連接之柱狀電極16，即設置於絕緣層152、153之柱狀電極16之錐形狀之方向可為任意方向。
接著，以與導電連接部111a及導電連接部111b電性連接之方式，於具有積層體S之配線基板10上設置半導體晶片20。其後，例如，藉由形成樹脂層80，設置半導體晶片30～33等，形成接合導線90及密封樹脂91，而完成圖1所示之半導體裝置1。
接著，對導電連接部111a與導電連接部111b之間之焊墊高度及上表面形狀之差異進行說明。
圖7A～圖7C係顯示第1實施形態之柱狀電極16b之鍍覆生長之一例之剖視圖。圖7A～圖7C例如顯示圖6J之柱狀電極16b之鍍覆生長。如圖6J所示，柱狀電極16b於孔H2內自L2配線層103朝向L1配線層102生長。
鍍覆液例如包含抑制劑201及促進劑202。抑制劑201抑制鍍覆生長。促進劑202促進鍍覆生長。抑制劑201及促進劑202吸附於浸入鍍覆液之配線基板10。抑制劑201容易吸附於表層。促進劑202大致同樣地吸附於整體。
如圖7A所示，抑制劑201容易吸附於絕緣層151或晶種層之表層，但難以吸附於孔H2內。另一方面，促進劑202亦同樣地吸附於孔H2之傾斜面。因此，孔H2之內部之促進劑202之密度較L1配線層102之表層之促進劑之密度高。
如圖7B所示，與L1配線層102相比，於孔H2內優先進行鍍覆生長。其原因在於，藉由抑制劑201及促進劑202之上述位置關係，孔H2之內部之鍍覆生長較L1配線層102之表層之鍍覆生長快。又，隨著鍍覆生長進行，孔H2之底之位置變高，孔H2之底之促進劑202之密度進一步變高。藉此，孔H2之內部之鍍覆生長進一步加快。
若鍍覆生長進一步進行，則如圖7C所示，孔H2之內部之柱狀電極16超過L1配線層102之高度而生長。藉此，如參照圖5說明般，導電連接部111b之上表面具有凸形狀。
另，柱狀電極16a之鍍覆生長之方向與柱狀電極16b之鍍覆生長之方向相反。即，柱狀電極16a如圖6D所示，藉由自L1配線層102朝向L2配線層103進行鍍覆生長而形成。因此，圖5所示之導電連接部111a之上表面不為凸形狀，而為大致平坦。
如以上所述，根據第1實施形態，自面F1之法線方向觀察，配置於區域R11之柱狀電極16a具有與配置於區域R12之柱狀電極16b相反方向之錐形狀。即，埋入柱狀電極16a之孔H1、及埋入柱狀電極16b之孔H2自互不相同之方向形成。藉此，於導電連接部111a與導電連接部111b之間，上表面之形狀不同。即，導電連接部111之厚度根據配線基板10之位置變化。其結果，即使於半導體晶片20產生翹曲之情形時，亦可更適當地將半導體晶片20連接於配線基板10。
另，配線基板10之配線層11之數量並不限於4層，只要為2層以上即可。即，配線基板10包含至少2層L1配線層102與L2配線層103。錐形狀彼此反向之柱狀電極16a、16b設置於相同之絕緣層151即可。
又，導電連接部111a、111b之厚度亦可設為上表面之高度。
又，亦可不進行圖6D所示之步驟之柱狀電極16a之形成，而於圖6J所示之步驟中並行地形成柱狀電極16、16a、16b。
接著，作為第1比較例，對柱狀電極16之錐方向全部相同之情形進行說明。
圖8係顯示第1比較例之半導體晶片20及其周邊之構成之一例之剖視圖。另，圖8顯示將半導體晶片20連接於配線基板10之時序之剖視圖。
連接於導電連接部111之柱狀電極16例如為通常通孔。於該情形時，所有導電連接部111之上表面之高度大致相同。因此，藉由半導體晶片20之翹曲，存在半導體晶片20與配線基板10之連接變困難之可能性。
相對於此，於第1實施形態中，具有不同錐形狀之柱狀電極16a、16b混存，導電連接部111a、111b之厚度不同。藉此，可更適當地將半導體晶片20連接於配線基板10。
又，作為第2比較例，對導電連接部111之焊墊構造混存複數個之情形進行說明。
作為通孔上焊墊構造以外之焊墊構造，導電連接部111有時例如藉由L1配線層102之配線引出，配置於俯視下遠離柱狀電極16之位置。又，導電連接部111有時例如自阻焊層14露出，具有配線形狀。
於導電連接部111之焊墊構造混存複數個之情形時，藉由面F1上之位置，存在導電連接部111之焊墊高度產生不均之可能性。於假設晶片外周區域即區域R12之導電連接部111為焊墊高度較低之焊墊構造之情形時，存在因半導體晶片20之翹曲而容易降低連接性之可能性。
相對於此，於第1實施形態中，所有導電連接部111a、111b為相同之通孔上焊墊構造。藉此，可抑制導電連接部111a、111b之厚度不均，例如可提高對半導體晶片20之翹曲之連接裕度。其結果，可提高半導體晶片20與配線基板10之連接性。
(第2實施形態) 圖9係顯示第2實施形態之半導體裝置1之構成之一例之俯視圖。第2實施形態與第1實施形態相比，區域R11及區域R12之位置不同。圖9之B-B線顯示與剖視圖即圖2對應之剖面。
區域R12係例如晶片角部區域。晶片角部區域與包含半導體晶片20之四角之區域對應。區域R11係晶片區域R1中之晶片角部區域以外之區域。
於圖9所示之半導體晶片20之對角線上，容易產生較大之半導體晶片20之翹曲之影響。因此，配置相對較厚之導電連接部111b之區域R12亦可為連接性容易惡化之晶片角部區域。
如第2實施形態般，區域R11及區域R12之位置亦可變更。
第2實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。
(第3實施形態) 圖10係顯示第3實施形態之半導體晶片20及其周邊之構成之一例之剖視圖。圖11係顯示第3實施形態之半導體裝置1之構成之一例之俯視圖。第3實施形態與第1實施形態之不同點在於，區域R11之位置與區域R12之位置相反。圖11之C-C線顯示與剖視圖即圖10對應之剖面。
於圖10及圖11所示之例中，區域R12係例如晶片中心區域。區域R11係例如晶片外周區域。因此，配置於晶片中心區域即區域R12之導電連接部111b較配置於晶片外周區域即區域R11之導電連接部111a厚。藉此，例如，於將半導體晶片20連接於配線基板10之時序，於半導體晶片20向上凸翹曲之情形時，可更適當地將半導體晶片20連接於配線基板10。
如第3實施形態般，區域R11之位置與區域R12之位置亦可相反。
第3實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。
(第4實施形態) 圖12係顯示第4實施形態之半導體晶片20及其周邊之構成之一例之剖視圖。圖13係顯示第4實施形態之半導體裝置1之構成之一例之俯視圖。第4實施形態與第1實施形態之不同點在於，藉由柱狀電極16之寬度控制導電連接部111之厚度。圖13之D-D線顯示與剖視圖即圖12對應之剖面。
區域R11及區域R12並列配置於平行於面F1之方向。於圖13所示之例中，區域R11配置於晶片區域R1之左側。區域R12配置於晶片區域R1之右側。藉此，導電連接部111a、111b之厚度於圖13之紙面左右方向變化。
如圖12所示，於區域R12中，通常通孔即柱狀電極16b之寬度、及導電連接部111b之厚度不均一。柱狀電極16b之寬度隨著遠離區域R11而逐漸(階段性)變大。導電連接部111b之厚度隨著遠離區域R11而逐漸變厚。
圖14係顯示柱狀電極16b之寬度、與導電連接部111b之厚度之關係之圖。
如圖14所示，柱狀電極16b之寬度(通孔徑)越大，導電連接部111b越厚。另一方面，柱狀電極16b之寬度越小，導電連接部111b越薄。其原因在於，柱狀電極16b之寬度越大，圖7B所示之孔H2之底之促進劑202之密度越高。藉此，藉由改變孔H2之寬度，可使鍍覆生長之速度變化。其結果，於通常通孔即柱狀電極16b中，可控制導電連接部111b之凸形狀部分之厚度，即導電連接部111b之厚度。因此，可根據半導體晶片20之翹曲調整導電連接部111a、111b之厚度。藉此，可使半導體晶片20更容易地連接於配線基板10。
即，導電連接部111b具有與柱狀電極16b之寬度相應之厚度，該柱狀電極16b具有寬度自面F1朝向面F2變小之錐形狀。更詳細而言，具有寬度自面F1朝向面F2變小之錐形狀之柱狀電極16b之寬度越大，導電連接部111b越厚。
又，如圖12所示，導電連接部111a、111b之厚度自區域R11至區域R12逐漸變化。即，導電連接部111a、111b之厚度於區域R11與區域R12之邊界非極端變化，而係緩慢變化。
如第4實施形態般，亦可藉由柱狀電極16之寬度控制導電連接部111之厚度。
第4實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。又，例如，於第1實施形態中，導電連接部111a、111b之厚度亦可自晶片中心部至晶片外周端部逐漸變化。更詳細而言，圖2所示之導電連接部111b亦可自晶片中心部至晶片外周端部逐漸變厚。於該情形時，柱狀電極16b之寬度自晶片中心部至晶片外周端部逐漸變大。
(第5實施形態) 圖15係顯示第5實施形態之半導體晶片20及其周邊之構成之一例之剖視圖。第5實施形態與第1實施形態之不同點在於，柱狀電極16a及柱狀電極16b之錐形狀相反。
於圖15所示之例中，配置於區域R11之柱狀電極16a具有寬度自面F1朝向面F2變小之錐形狀。柱狀電極16a係通常通孔。
於圖15所示之例中，配置於區域R12之柱狀電極16b具有寬度自面F1朝向面F2變大之錐形狀。柱狀電極16b係反向通孔。
又，於第5實施形態中，圖15所示之配置於區域R11之導電連接部111a之上表面具有大致平坦形狀。配置於區域R12之導電連接部111b之上表面具有凸形狀。
與第1實施形態同樣，配置於區域R12之導電連接部111b較配置於區域R11之導電連接部111a厚。因此，於圖15所示之例中，與反向通孔即柱狀電極16b連接之導電連接部111b較與通常通孔即柱狀電極16a連接之導電連接部111a厚。如此，第5實施形態與第1實施形態相比，柱狀電極16a、16b之錐形狀與導電連接部111a、111b之厚度之關係相反。
藉由於鍍覆之組成、或柱狀電極16a、16b之形成使用之鍍覆液等，導電連接部111a、111b之厚度之傾向有時發生變化。例如，若改變抑制劑201及促進劑202之比例或成分，則即使為相同之鍍覆條件，亦存在反向通孔即柱狀電極16b較通常通孔即柱狀電極16a生長更快之可能性。另，柱狀電極16a及柱狀電極16b亦可同時形成。或，亦可對應於圖6C至圖6D，先形成柱狀電極16a、16b之任一者，以對應於圖6H至圖6J之方式形成柱狀電極16a、16b之另一者。於先形成柱狀電極16a、16b之任一者時，使用之鍍覆液等鍍覆條件亦可各不相同。
如第5實施形態般，柱狀電極16a及柱狀電極16b之錐形狀亦可相反。
第5實施形態之半導體裝置1可獲得與第1實施形態同樣之效果。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意欲限定發明之範圍。該等實施形態可以其他多種形態實施，可在不脫離發明主旨之範圍內，進行多種省略、置換及變更。該等實施形態或其變化與包含於發明之範圍或主旨同樣，包含於申請專利範圍所記載之發明與其均等之範圍內。 [相關申請案]
本申請案享受以日本專利申請案2021-192230號(申請日：2021年11月26日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體裝置 10:配線基板 11:配線層 12:貫通電極 13:金屬凸塊 14:阻焊層 15:絕緣層 16:柱狀電極 16a:柱狀電極 16b:柱狀電極 20:半導體晶片 21:電極柱 30:半導體晶片 31:半導體晶片 32:半導體晶片 33:半導體晶片 40:接著層 41:接著層 42:接著層 43:接著層 50:間隔物 60:接著層 70:金屬材料 80:樹脂層 90:接合導線 91:密封樹脂 100:虛設芯 101:支持基板 102:L1配線層 103:L2配線層 104:L3配線層 105:L4配線層 111:導電連接部 111a:導電連接部 111b:導電連接部 151:絕緣層 152:絕緣層 153:絕緣層 201:抑制劑 202:促進劑 F1:面 F2:面 F3:面 H1:孔 H2:孔 H3:孔 R1:晶片區域 R11:區域 R12:區域 R13:區域 R14:區域 S:積層體
圖1係顯示第1實施形態之半導體裝置之構成之一例之剖視圖。 圖2係顯示第1實施形態之半導體晶片及其周邊之構成之一例之剖視圖。 圖3係顯示第1實施形態之半導體裝置之構成之一例之俯視圖。 圖4係顯示第1實施形態之導電連接部及柱狀電極之構成之一例之圖。 圖5係顯示第1實施形態之柱狀電極及導電連接部之構成之一例之放大剖視圖。 圖6A係顯示第1實施形態之半導體裝置之製造方法之一例之剖視圖。 圖6B係顯示繼圖6A後之半導體裝置之製造方法之一例之剖視圖。 圖6C係顯示繼圖6B後之半導體裝置之製造方法之一例之剖視圖。 圖6D係顯示繼圖6C後之半導體裝置之製造方法之一例之剖視圖。 圖6E係顯示繼圖6D後之半導體裝置之製造方法之一例之剖視圖。 圖6F係顯示繼圖6E後之半導體裝置之製造方法之一例之剖視圖。 圖6G係顯示繼圖6F後之半導體裝置之製造方法之一例之剖視圖。 圖6H係顯示繼圖6G後之半導體裝置之製造方法之一例之剖視圖。 圖6I係顯示繼圖6H後之半導體裝置之製造方法之一例之剖視圖。 圖6J係顯示繼圖6I後之半導體裝置之製造方法之一例之剖視圖。 圖7A係顯示第1實施形態之柱狀電極之鍍覆生長之一例之剖視圖。 圖7B係顯示繼圖7A後之柱狀電極之鍍覆生長之一例之剖視圖。 圖7C係顯示繼圖7B後之柱狀電極之鍍覆生長之一例之剖視圖。 圖8係顯示第1比較例之半導體晶片及其周邊之構成之一例之剖視圖。 圖9係顯示第2實施形態之半導體裝置之構成之一例之俯視圖。 圖10係顯示第3實施形態之半導體晶片及其周邊之構成之一例之剖視圖。 圖11係顯示第3實施形態之半導體裝置之構成之一例之俯視圖。 圖12係顯示第4實施形態之半導體晶片及其周邊之構成之一例之剖視圖。 圖13係顯示第4實施形態之半導體裝置之構成之一例之俯視圖。 圖14係顯示柱狀電極之寬度、與導電連接部之厚度之關係之圖。 圖15係顯示第5實施形態之半導體晶片及其周邊之構成之一例之剖視圖。
10:配線基板
11:配線層
14:阻焊層
15:絕緣層
16:柱狀電極
16a:柱狀電極
16b:柱狀電極
20:半導體晶片
21:電極柱
70:金屬材料
102:L1配線層
103:L2配線層
104:L3配線層
105:L4配線層
111:導電連接部
111a:導電連接部
111b:導電連接部
F1:面
F2:面
F3:面
R1:晶片區域
R11:區域
R12:區域

Claims (15)

  1. 一種半導體裝置，其具備：基板，其具有：第1面；與上述第1面為相反側之第2面；複數個導電連接部，其等設置於上述第1面上；及複數個柱狀電極，其等以自複數個上述導電連接部之各者朝向上述第2面延伸之方式設置，具有錐形狀；以及半導體晶片，其具有：第3面，其與上述第1面對向；及複數個連接凸塊，其等設置於上述第3面上，與複數個上述導電連接部之各者電性連接；配置於上述半導體晶片所配置之上述第1面上之晶片區域中之第1區域之上述柱狀電極，具有與配置於上述晶片區域中之第2區域之上述柱狀電極反向之錐形狀；配置於上述第1區域之上述導電連接部之上表面具有平坦形狀；且配置於上述第2區域之上述導電連接部之上表面具有凸形狀。
  2. 一種半導體裝置，其具備：基板，其具有：第1面；與上述第1面為相反側之第2面；複數個導電連接部，其等設置於上述第1面上；及複數個柱狀電極，其等以自複數個上述導電連接部之各者朝向上述第2面延伸之方式設置，具有錐形狀；以及半導體晶片，其具有：第3面，其與上述第1面對向；及複數個連接凸塊，其等設置於上述第3面上，與複數個上述導電連接部之各者電性連接；配置於上述半導體晶片所配置之上述第1面上之晶片區域中之第1區 域之上述柱狀電極，具有與配置於上述晶片區域中之第2區域之上述柱狀電極反向之錐形狀；自上述第1區域至上述第2區域，上述導電連接部之厚度變化。
  3. 一種半導體裝置，其具備：基板，其具有：第1面；與上述第1面為相反側之第2面；複數個導電連接部，其等設置於上述第1面上；及複數個柱狀電極，其等以自複數個上述導電連接部之各者朝向上述第2面延伸之方式設置，具有錐形狀；以及半導體晶片，其具有：第3面，其與上述第1面對向；及複數個連接凸塊，其等設置於上述第3面上，與複數個上述導電連接部之各者電性連接；配置於上述半導體晶片所配置之上述第1面上之晶片區域中之第1區域之上述柱狀電極，具有與配置於上述晶片區域中之第2區域之上述柱狀電極反向之錐形狀；配置於上述第2區域之上述導電連接部具有與配置於上述第1區域之上述導電連接部不同之厚度。
  4. 如請求項3之半導體裝置，其中配置於上述第2區域之上述導電連接部較配置於上述第1區域之上述導電連接部厚。
  5. 如請求項1至4中任一項之半導體裝置，其中上述導電連接部具有與上述柱狀電極之寬度相應之厚度，上述柱狀電極具有寬度自上述第1面朝向上述第2面變小之錐形狀。
  6. 如請求項1至4中任一項之半導體裝置，其中配置於上述第1區域之上述柱狀電極具有寬度自上述第1面朝向上述第2面變大之錐形狀；且配置於上述第2區域之上述柱狀電極具有寬度自上述第1面朝向上述第2面變小之錐形狀。
  7. 如請求項1至4中任一項之半導體裝置，其中配置於上述第1區域之上述柱狀電極具有寬度自上述第1面朝向上述第2面變小之錐形狀；且配置於上述第2區域之上述柱狀電極具有寬度自上述第1面朝向上述第2面變大之錐形狀。
  8. 如請求項1至4中任一項之半導體裝置，其中上述第1區域係晶片中心區域；且上述第2區域係晶片外周區域。
  9. 如請求項1至4中任一項之半導體裝置，其中上述第2區域係晶片角部區域；且上述第1區域係上述晶片區域中之上述晶片角部區域以外之區域。
  10. 如請求項1至4中任一項之半導體裝置，其中上述第1區域係晶片外周區域；且上述第2區域係晶片中心區域。
  11. 如請求項1至4中任一項之半導體裝置，其中上述第1區域及上述第2區域並列配置於平行於上述第1面之方向。
  12. 一種基板，其具備：第1面；與上述第1面為相反側之第2面；複數個導電連接部，其等設置於上述第1面上；及複數個柱狀電極，其等以自複數個上述導電連接部之各者朝向上述第2面延伸之方式設置，具有錐形狀；配置於半導體晶片所配置之上述第1面上之晶片區域中之第1區域之上述柱狀電極，具有與配置於上述晶片區域中之第2區域之上述柱狀電極反向之錐形狀；配置於上述第1區域之上述導電連接部之上表面具有平坦形狀；且配置於上述第2區域之上述導電連接部之上表面具有凸形狀。
  13. 一種基板，其具備：第1面；與上述第1面為相反側之第2面；複數個導電連接部，其等設置於上述第1面上；及複數個柱狀電極，其等以自複數個上述導電連接部之各者朝向上述第2面延伸之方式設置，具有錐形狀；配置於半導體晶片所配置之上述第1面上之晶片區域中之第1區域之上述柱狀電極，具有與配置於上述晶片區域中之第2區域之上述柱狀電極 反向之錐形狀；配置於上述第2區域之上述導電連接部具有與配置於上述第1區域之上述導電連接部不同之厚度。
  14. 一種半導體裝置之製造方法，其具備：於以第1配線層及第2配線層夾著絕緣層之方式積層之積層體上之第3區域，形成自上述第2配線層側貫通上述絕緣層到達上述第1配線層之第1孔；且於與上述第3區域不同之上述積層體上之第4區域，形成自上述第1配線層側貫通上述絕緣層到達上述第2配線層之第2孔。
  15. 如請求項14之半導體裝置之製造方法，其中上述第1孔具有寬度自上述第2配線層朝向上述第1配線層變小之錐形狀；且上述第2孔具有寬度自上述第1配線層朝向上述第2配線層變小之錐形狀。
TW111128735A 2021-11-26 2022-08-01 半導體裝置、基板及半導體裝置之製造方法 TWI837750B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-192230 2021-11-26
JP2021192230A JP2023078904A (ja) 2021-11-26 2021-11-26 半導体装置、基板および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW202336983A TW202336983A (zh) 2023-09-16
TWI837750B true TWI837750B (zh) 2024-04-01

Family

ID=86433254

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111128735A TWI837750B (zh) 2021-11-26 2022-08-01 半導體裝置、基板及半導體裝置之製造方法

Country Status (4)

Country Link
US (1) US20230170321A1 (zh)
JP (1) JP2023078904A (zh)
CN (1) CN116190322A (zh)
TW (1) TWI837750B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200279804A1 (en) * 2019-02-28 2020-09-03 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
US20210327796A1 (en) * 2020-04-20 2021-10-21 Advanced Semiconductor Engineering, Inc. Wiring structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200279804A1 (en) * 2019-02-28 2020-09-03 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
US20210327796A1 (en) * 2020-04-20 2021-10-21 Advanced Semiconductor Engineering, Inc. Wiring structure

Also Published As

Publication number Publication date
TW202336983A (zh) 2023-09-16
CN116190322A (zh) 2023-05-30
US20230170321A1 (en) 2023-06-01
JP2023078904A (ja) 2023-06-07

Similar Documents

Publication Publication Date Title
US8716872B2 (en) Stacked semiconductor package including connections electrically connecting first and second semiconductor packages
TWI443791B (zh) 佈線基板之製造方法、半導體裝置之製造方法及佈線基板
JP5566161B2 (ja) 回路パターンの浮き上がり現象を抑制するパッケージオンパッケージ及びその製造方法
JP5851211B2 (ja) 半導体パッケージ、半導体パッケージの製造方法及び半導体装置
TWI506738B (zh) 封裝結構及其製法
US20140295620A1 (en) Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
JP5840479B2 (ja) 半導体装置およびその製造方法
TWI402954B (zh) Assembly board and semiconductor module
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JP5357239B2 (ja) 配線基板、半導体装置、及び配線基板の製造方法
US20100290193A1 (en) Stacked-chip packaging structure and fabrication method thereof
TW201248808A (en) Semiconductor device and manufacturing method thereof, and semiconductor module using the same
JP2017034059A (ja) プリント配線板、半導体パッケージおよびプリント配線板の製造方法
JP2014007228A (ja) 半導体装置及びその製造方法
JP2005332965A (ja) 半導体装置及びその製造方法
TWI534951B (zh) 半導體封裝基板，使用其之封裝系統及其製造方法
JP2008283187A (ja) 印刷回路基板及びこれを有する半導体パッケージ
KR20100065785A (ko) 모세관 현상을 통한 반도체 소자의 상호연결 방법
JP4955259B2 (ja) 配線基板、半導体装置、及び配線基板の製造方法
WO2014203739A1 (ja) 半導体装置及びその製造方法
TWI837750B (zh) 半導體裝置、基板及半導體裝置之製造方法
JP2014192171A (ja) 半導体装置及びその製造方法
JP4637720B2 (ja) 半導体装置およびその製造方法
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
JP4362165B2 (ja) 電子部品搭載装置