JP3834052B2 - 実装体 - Google Patents

Description

本発明は電子部品および電子部品モジュール、特に重ねて実装できる電子部品および半導体部品（半導体チップ，半導体装置）を積層した構造の電子部品モジュールに関する。

ＬＳＩ等のＩＣの実装では、ＩＣの実装数の増加に伴って二次元的に実装面積が増大する。実装ボードを複数枚重ねるようにして使用することによって初めて三次元的になる。ＩＣメモリ（メモリ集積回路）では、記憶容量増大および実装密度向上のために、半導体装置を重ねて実装している。

モジュールとして、ＴＡＢ構造の半導体装置（ＳＲＡＭ）を４個重ね、チップ選択端子以外の各共通端子をアウターリード部分で４本ずつ重ねて接続したモジュールが知られている。（例えば、非特許文献１）
日経ＢＰ社発行「日経マイクロデバイス」1989年12月号、同年12月１日発行、Ｐ48

ＩＣを配線基板（ボード）に実装する場合、１個部品が増加する毎に部品の占める面積の２倍以上の実装面積を必要とする。

また、従来のメモリＩＣでは、前記文献にも記載されているが、三次元実装を行っているが、ロジックＩＣ等他のＩＣでは、共通ピンが殆どないため、複数の半導体装置を単純に重ね合わせる手段は採用できない。

本発明の目的は、三次元実装が達成できる電子部品および電子部品モジュールを提供することにある。

本発明の他の目的は、メモリＩＣ以外の他のＩＣの三次元実装が可能な電子部品および電子部品モジュールを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。

（１）電極を有する半導体部品と、前記電極に電極を介して接続され前記半導体部品の上下面に亘って延在する可撓性の配線フィルムと、前記半導体部品の上下面側の配線フィルム部分の露出面に設けられた電極とを有する。前記半導体部品の下面側の配線フィルム部分の露出面には接着剤が設けられている。前記半導体部品は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっている。

（２）電極を有する半導体部品と、前記電極に電極を介して接続され前記半導体部品の上下面に亘って延在する可撓性の配線フィルムと、前記半導体部品の上下面側の配線フィルム部分の露出面に設けられた電極とを有する電子部品を、相互に電極を介して多段に積み重ねて接続した構造となっている。前記各電子部品はチップ選択電極が相互に電気的に独立したメモリ集積回路となっている。

（３）前記（２）の手段にあって、一部の段において複数の電子部品が並んで取り付けられている。

（４）積層状態の複数の半導体部品と、前記各半導体部品の電極と電極を介して電気的に接続される可撓性の配線フィルムとを有し、前記配線フィルムは前記最下段の半導体部品の下面側に延在し下面に電極を有する。前記配線フィルムは積層された複数の半導体部品を包んで構造となっている。

（５）前記手段（４）の構成において、前記配線フィルムは一定長さで交互に折り返され、前記折り返しによって形成された下層および上層の配線フィルム部分間に半導体部品が挟まれている構造となっている。

前記（１）の手段によれば、（ａ）メモリＩＣを構成する半導体部品は可撓性の配線フィルムに実装され、かつ半導体部品の上下面側の配線フィルム部分には露出した電極が設けられていることから、順次積み重ねて実装することができ、三次元実装に適した電子部品となる。また、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ三次元実装も可能な電子部品となる。

（ｂ）前記半導体部品の下面側の配線フィルム部分の露出面には接着剤が設けられているため、電子部品を実装したり順次積み重ねる際固定が容易となる。

（ｃ）前記半導体部品は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっていることから、チップ選択電極の位置が異なる複数の電子部品を選択して重ねて実装することができ、複数の電子部品を積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。

前記（２）の手段によれば、（ａ）上下面側に電極を有する電子部品を、相互に電極を介して多段に積み重ねて接続した構造となっていることから、電子部品モジュールの三次元実装化が図れるとともに、実装面積の低減が図れる。

（ｂ）前記各電子部品はチップ選択電極が相互に電気的に独立したメモリ集積回路となっていることから、電子部品モジュールの実装面積を増大させることなくメモリ容量の増大を図ることができる。

（ｃ）配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジュールともなる。

前記（３）の手段によれば、（ａ）電子部品の大きさが異なるものも組み込むことができモジュール化が容易となる。

（ｂ）配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジュールともなる。

前記（４）の手段によれば、（ａ）複数の半導体部品が積層状態となっていることから、実装面積を低減できる電子部品モジュールとなる。

（ｂ）前記配線フィルムは積層された複数の半導体部品を包んだ構造となり、製造が容易となる。

（ｃ）配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジュールともなる。

前記（５）の手段によれば、（ａ）前記配線フィルムは一定長さで交互に折り返され、前記折り返しによって形成された下層および上層の配線フィルム部分間に半導体部品が挟まれる構造となっていることから、製造が容易となる。

（ｂ）配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジュールともなる。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

図１は本発明の一実施例（実施例１）である電子部品の断面図、図２は同じく斜視図、図３は同じく電子部品に組み込まれる半導体チップの平面図、図４は同じく電子部品の製造で使用する配線フィルムの平面図、図５は同じく配線フィルムの底面図、図６は本実施例１の配線フィルムの製造において複数のフィルムを積み重ねる状態を示す断面図、図７は本実施例１の配線フィルムの構造を示す断面図、図８は本実施例１による電子部品モジュールを示す斜視図、図９は電子部品と電子部品モジュールを実装した状態を示す模式的斜視図である。

本実施例１の電子部品１は、図１に示すように、半導体部品である半導体チップ２を配線フィルム３で包み、接着剤１４，１５で一体化した構造となっている。半導体チップ２は、下面に電極４を有し、配線フィルム３の内面側に設けられた電極１７と電気的に接続されている。

また、半導体チップ２の下面側の配線フィルム３部分には、露出する電極２１が複数設けられている。これらの電極２１は、電子部品１を実装する際に使用される。また、半導体チップ２の下面側の配線フィルム３部分には、接着剤２４が塗布されている。この接着剤２４は電子部品１を実装する際の接着剤として使用される。

半導体チップ２の上面側の配線フィルム３部分の上面（露出面）には、電極２３が複数設けられている。これら電極２３は、電子部品１に重ねられる同一構造の電子部品の実装用の電極となる。

本実施例１の電子部品１は、メモリ集積回路からなる半導体チップ２を組み込んだ構造となっている。そして、チップ選択電極は、たとえば、並んだ４個の予備電極位置の所定位置に位置するチップ選択電極を有する構造となっている。

また、本実施例１では、４個の電子部品１を積み重ねて、図８に示されるような電子部品モジュール４０とされる。この場合、各電子部品１におけるチップ選択電極は、相互に独立している。すなわち、これは、後述するが、４個の電子部品１において、それぞれ組み込まれる半導体チップ２のチップ選択電極の位置がそれぞれ異なる位置にある。

以下、本実施例１の電子部品の構造を、電子部品の製造および配線フィルム３の製造方法をも参照しながら説明する。

配線フィルム３は、展開状態では図４に示すようになり、裏面は図５に示すようになっている。

前記配線フィルム３に包み込まれる半導体チップ２は、特に限定はされないが、図３に示すように正方形となり、主面（表面）の縁に沿って電極４を有している。

この半導体チップ２は、たとえば、メモリ集積回路を構成し、チップ選択電極４ａを有している。前記電極４のうちの一つがチップ選択電極４ａとなる。本実施例１では、たとえば、チップ選択電極の配置位置が異なる半導体チップ２が４種類用意される。図３の半導体チップ２において、並んだ４箇所が予備電極位置５ａ〜５ｄとなり、予備電極位置５ａにチップ選択電極４ａが設けられている。残りの予備電極位置５ｂ，５ｃ，５ｄには電極が設けられていない。

図示はしないが、残りの３種類の半導体チップ２は、予備電極位置５ｂ，５ｃ，５ｄにそれぞれチップ選択電極が設けられた構造となる。これは、本実施例１の場合は、電子部品１を４個積み重ねることを意図としている。したがって、さらに多くの電子部品１を積み重ねる場合には、その数以上の予備電極位置を有する複数種類の半導体チップ２を使用する。

配線フィルム３は、図４および図５に示すように、半導体チップ２の主面に対面する四角形部１０と、四角形部１０の各辺に連なる略三角形状となる三角形部１１とからなり、図４に示す四角形部１０の表面部１２に半導体チップ２を載置し、各三角形部１１を内側に折り返すことによって、図２に示すように半導体チップ２の側面と裏面を完全に覆うようになる。

また、前記表面部１２および三角形部１１の表面部１３には、接着剤１４，１５が設けられ、四角形部１０の表面部１２および三角形部１１の表面部１３と、半導体チップ２との接着を図るようになっている。

配線フィルム３の表面部１２には電極１７が設けられている。この電極１７は前記半導体チップ２の電極４に対応している。

図５に示される配線フィルム３の裏面において、四角形部１０の裏面部２０には電子部品１の実装用の電極２１が設けられ、三角形部１１の裏面部２２には積まれる電子部品１を接続するための電極２３が設けられている。また、裏面部２０には電子部品１を実装するための接着剤２４が設けられている。

一方、配線フィルム３は、特に限定はされないが、図７に示すように、絶縁性の第１フィルム３０と、この第１フィルム３０に張り合わされる絶縁性の第２フィルム３１と、前記第１フィルム３０と第２フィルム３１との間に延在する配線３２と、前記配線３２に電気的に接続されて配線フィルム３の表面および裏面に露出する電極１７，２１，２３とからなっている。なお、図７においては、接着剤は省略してある。

配線フィルム３の製造においては、最初に２枚の絶縁性フィルムが用意される。この絶縁性フィルムは、たとえば、厚さ０．１ｍｍ程度のポリイミドフィルムからなり、図６に示すように、第１フィルム３０および第２フィルム３１とされる。これらの第１・第２フィルム３０，３１は、パンチングによってスルーホール３３が開けられる。最終的には前記スルーホール３３が設けられた部分に前記電極１７，２１，２３が設けられる。

つぎに、前記第１フィルム３０上には配線を形成するため、たとえば、Ａｌが蒸着で形成され、エッチングによってパターニングされる。

つぎに、前記第１フィルム３０と第２フィルム３１は重ね合わされて熱圧着等によって積層される。

つぎに、配線フィルム３の表裏面のスルーホール３３部分に、ハンダ等からなる電極１７，２１，２３が形成される（図７参照）。また、配線フィルム３の表裏面の所定箇所に接着剤１４，１５，２４が形成され、図４および図５に示される配線フィルム３が形成される。

このような配線フィルム３を用いて本実施例１の電子部品１を製造する場合は、図４に示す配線フィルム３の四角形部１０の表面部１２上に、半導体チップ２をフェイスダウンボンディングによって位置決めし、接着剤１４で接着する。この際、半導体チップ２の電極４と表面部１２の電極１７は相互に重なる。

つぎに、四角形部１０の４辺に連なる三角形部１１を折り返し、接着剤１５によって電子部品１の裏面に接着する。その後、加熱処理が施される。これによって、ハンダからなる各電極は相互に接着され、図１および図２に示す電子部品１が製造される。

本実施例１の電子部品１は、図９に示されるように、配線ボード３５に実装される。この実装の際、電子部品１の下面の接着剤２４によって電子部品１を配線ボード３５に固定し、リフローによって、電子部品１の下面の電極２１を配線ボード３５の図示しない電極に接続して実装を終了する。

図８は本実施例１の電子部品モジュール４０を示すものである。この電子部品モジュール４０は、配線フィルム３によって半導体チップ２を包んだ状態において、半導体チップ２のチップ選択電極の位置がそれぞれ異なる４種類の電子部品１を順次位置決めして重ね、その後リフローして各電極を一時的に溶かして各電極の接合を図った末に製造されたものである。すなわち、図示はしないが、最下段から上段に向かう各電子部品１のチップ選択電極は、４ａ〜４ｄと順次変わる。これによって、実装面積を単一の電子部品１の実装面積としたままで、メモリ容量を４倍にすることができる。

図９に配線ボード３５に電子部品モジュール４０を実装した状態を示してある。また、図９において、電子部品１および電子部品モジュール４０の上面の電極は省略してある。

なお、前記接着剤としては、たとえば、エポキシ樹脂系接着材を使用しているが、一定温度で溶融するフィルムを使用してもよい。また、電子部品１の下面の接着剤は設けず、実装時に用意するようにしても良い。

また、電極としてハンダバンプを使用しないで、異方性導電膜を使用してもよい。

前記電子部品１において、半導体チップ２が外気と接触しないように、配線フィルム３の切れ目を接着剤で覆うようにしても良い。

前記電子部品１において信頼性向上のために複数枚のフィルムで多重に包み込む構造としても良い。

前記配線フィルム３において、配線３２を多層構造としても良い。この場合、配線の引回し余裕度が向上する。

本実施例１の電子部品において、半導体チップとしてロジックＩＣ等他のＩＣを組み込んでもよい。この場合、配線フィルム３の配線パターンは通常の平坦な配線基板の構造と同様な配線となる。このため、一部の電子部品１においては、電子部品１の上下面の電極に連なる配線は、電子部品１の上下面の電子部品の電極に接続されるもの、または上下面側の電子部品の一方の電極に接続されるもの等の配線構造となる。

本実施例１の電子部品においては、以下の効果を奏する。

（１）メモリＩＣを構成する半導体部品である半導体チップ２は可撓性の配線フィルム３に実装され、かつ半導体チップ２の上下面側の配線フィルム３部分には露出した電極２３，２１が設けられていることから、順次積み重ねて実装することができ、三次元実装に適したものとなる。

（２）前記半導体チップ２の下面側の配線フィルム３部分の露出面には接着剤２４が設けられているため、電子部品１を実装したり順次積み重ねる際固定が容易となる。

（３）前記半導体チップ２は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっていることから、チップ選択電極の位置が異なる複数の電子部品１を選択して重ねて実装することができ、複数の電子部品１を積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。

（４）配線フィルム３の配線パターンを選択すれば、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジュール製造用の電子部品となる。

本実施例１の電子部品モジュールにおいては、以下の効果を奏する。

（１）上下面側に電極２３，２１を有する電子部品１を、相互に電極２３，１１を介して多段に積み重ねて接続した構造となっていることから、三次元実装化が図れるとともに、実装面積の低減が図れる。

（２）前記各電子部品１はチップ選択電極が相互に電気的に独立したメモリ集積回路となっていることから、実装面積を増大させることなくメモリ容量の増大を図ることができる。

（３）配線フィルム３の配線パターンを選択すれば、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジュールも提供できる。

図１０は本発明の他の実施例（実施例２）である電子部品の断面図、図１１は同じく斜視図である。

本実施例２の電子部品１は、半導体部品としてリード（電極）５０がＪ−ベント型となる半導体装置５１を配線フィルム３で包む構造となっている。したがって、前記実施例１と同様な効果が得られる。

また、本実施例２の電子部品１の場合には、半導体装置５１のパッケージ５２内に図示しない半導体チップが封止されているため、半導体チップの耐湿性が高い。したがって、図１１に示すように、半導体装置５１を包む配線フィルム３は、半導体装置５１のパッケージ５２の隅部が露出しても問題がない。本実施例２の構造では、配線フィルム３による包み込みの余裕度が高くなり、配線フィルム３による封止作業が容易になる効果がある。

本実施例２の他の構成としては、前記半導体装置としては、リードが真っ直ぐ下方に延在するバットリード型半導体装置やＢＧＡ（ball grid array)を組み込んでも同様の効果を得ることができる。

図１２は本発明の他の実施例（実施例３）である電子部品モジュールを示す斜視図、図１３は電子部品モジュールの配線接続状態を示す模式図である。

本実施例３の電子部品モジュール５５は４段に本実施例１による電子部品１を積み重ねた構造で、電子部品モジュール５５の下面には実装用の電極が設けられている。この実施例の場合は、一部の段において複数、たとえば、２個の電子部品１を並べて実装し、電子部品モジュールとしてさらに多機能化を図ったものである。図１２において、最上段の電子部品１の上の面の電極は省略してある。

図１３は、配線３２と配線３２に設けられた電極１７，２１，２３と、半導体チップ２と半導体チップ２に設けられた電極４を示した模式図であり、配線フィルム３の絶縁性フィルムは省略してある。また、図面を明瞭にするために配線３２は二点鎖線で描き、かつ配線３２に設けられた電極１７，２１，２３と、半導体チップ２の電極４との間は隙間をもたせてある。また、一部の配線３２は、配線フィルム３が配線構造となるため、上と下の半導体チップ２の電極を接続するための配線ともなっている。

本実施例３の電子部品モジュール５５は、電子部品１の大きさが異なるものも組み込むことができモジュール化が容易となる。また、メモリＩＣ以外のロジックＩＣ等他のＩＣをも組み込むことができる。

図１４は本発明の他の実施例（実施例４）である電子部品モジュールを示す斜視図、図１５は電子部品モジュールの配線接続状態を示す一部の断面図である。

本実施例４および次の本実施例５は、積層状態の複数の半導体部品（半導体装置や半導体チップ）と、前記各半導体部品の電極と電極を介して電気的に接続される可撓性の配線フィルムとを有し、前記配線フィルムは前記最下段の半導体部品の下面側に延在し下面に電極を有する構造となっている。

本実施例４の電子部品モジュール６０は、図１５に示すように、積み重ねられた複数の半導体装置５１（Ｊ−ベント型）を配線フィルム３で包む構造となっている。したがって、配線３２との電気的接続は、半導体装置５１のパッケージ５２の側面に突出するリード５０に配線３２に接続される電極１７を電気的に接続させる構造となっている。したがって、配線フィルム３の配線パターンを一般のマザーボードのように形成することによって、メモリＩＣ以外のロジックＩＣ等他のＩＣの組み込みも達成できる。

本実施例４の電子部品モジュール６０は、複数の半導体装置５１が積層状態となっていることから、実装面積を低減できる電子部品モジュールとなる。また、配線フィルム３は積層された複数の半導体装置５１を包んだ構造となり、製造が容易となる。

図１６は本発明の他の実施例（実施例５）である電子部品モジュールを示す模式図、図１７は電子部品モジュールの配線接続状態を示す一部断面図である。

本実施例５の電子部品モジュール６５は、一定長さで交互に折り返された配線フィルム３の間に半導体チップ２を挟む構造となっている。すなわち、配線フィルム３を一定長さで交互に折り返し、折り返しによって形成された下層および上層の配線フィルム部分間に半導体チップ２を挟み、半導体チップ２の電極４と配線フィルム３の電極１７とを電気的に接続した構造となっている。

図１７は、半導体チップ２と半導体チップ２に設けられた電極４と、配線３２と配線３２に設けられた電極１７，２１を示した模式図であり、配線フィルム３の絶縁性フィルムは省略してある。また、図面を明瞭にするために配線３２は二点鎖線で描き、かつ配線３２に設けられた電極１７，２１と、半導体チップ２の電極４との間は隙間をもたせてある。また、一部の配線３２は、配線フィルム３が配線構造となるため、上と下の半導体チップ２の電極を接続するための配線ともなっている。

本実施例５の電子部品モジュール６５は、半導体チップ２を配線フィルム３を一定長さで交互に折り返し、折り返しによって形成された下層および上層の配線フィルム部分間に挟む構造となっていることから、製造が容易となる。

本実施例５においては、半導体チップ２の代わりにバットリード型半導体装置を折り返しによって形成された下層および上層の配線フィルム部分間に挟む構造としても前記実施例同様な効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

（１）メモリＩＣを構成する半導体部品は可撓性の配線フィルムに実装され、かつ半導体部品の上下面側の配線フィルム部分には露出した電極が設けられていることから、順次積み重ねて実装することができ、三次元実装に適した電子部品となる。

（２）また、メモリＩＣ以外のロジックＩＣ等他のＩＣを組み込んだ三次元実装も可能な電子部品となる。

（３）前記半導体部品の下面側の配線フィルム部分の露出面には接着剤が設けられているため、電子部品を実装したり順次積み重ねる際固定が容易となる。

（４）前記半導体部品は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっていることから、チップ選択電極の位置が異なる複数の電子部品を選択して重ねて実装することができ、複数の電子部品を積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。

（５）上下面側に電極を有する電子部品を、相互に電極を介して多段に積み重ねて接続した構造となっていることから、電子部品モジュールの三次元実装化が図れるとともに、実装面積の低減が図れる。また、配線フィルムの配線パターンの選択によって、メモリＩＣ以外のロジックＩＣ等他のＩＣの組み込みも達成できる。

（６）前記各電子部品はチップ選択電極が相互に電気的に独立したメモリ集積回路となっていることから、電子部品モジュールの実装面積を増大させることなくメモリ容量の増大を図ることができる。

本発明の一実施例（実施例１）である電子部品の断面図である。 本実施例１の電子部品の斜視図である。 本実施例１の電子部品に組み込まれる半導体チップを示す平面図である。 本実施例１の電子部品の製造で使用する配線フィルムの平面図である。 本実施例１の電子部品の製造で使用する配線フィルムの底面図である。 本実施例１の配線フィルムの製造において複数のフィルムを積み重ねる状態を示す断面図である。 本実施例１の配線フィルムの構造を示す断面図である。 本実施例１による電子部品モジュールを示す斜視図である。 本実施例１の電子部品と電子部品モジュールを実装した状態を示す模式的斜視図である。 本発明の他の実施例（実施例２）である電子部品の断面図である。 本実施例２の電子部品の斜視図である。 本発明の他の実施例（実施例３）である電子部品モジュールを示す斜視図である。 本実施例３の電子部品モジュールの配線接続状態を示す模式図である。 本発明の他の実施例（実施例４）である電子部品モジュールを示す斜視図である。 本実施例４の電子部品モジュールの配線接続状態を示す一部の断面図である。 本発明の他の実施例（実施例５）である電子部品モジュールを示す模式図である。 本実施例５である電子部品モジュールの配線接続状態を示す一部断面図である。

符号の説明

１…電子部品、２…半導体チップ、２ａ…チップ選択電極、３…配線フィルム、４ａ…チップ選択電極、５ａ〜５ｄ…予備電極位置、１０…四角形部、１１…三角形部、１２，１３…表面部、１４，１５…接着剤、１７…電極、２０…裏面部、２１…電極、２２…裏面部、２３…電極、２４…接着剤、３０…第１フィルム、３１…第２フィルム、３２…配線、３３…スルーホール、３５…配線ボード、４０…電子部品モジュール、５０…リード、５１…半導体装置、５２…パッケージ、５５，６０，６５…電子部品モジュール。

Claims (2)

1. 半導体部品を含む複数の電子部品と、
   絶縁性フィルムと該絶縁性フィルム上に形成された複数の電極と配線層とを有する可撓性配線フィルムと、
   を備え、
   前記複数の電子部品の電極はそれぞれ対応する前記配線フィルムの前記電極に接続され、
   前記複数の電子部品は前記配線層を介して相互接続されており、
   前記複数の電子部品および前記配線フィルムは、前記配線フィルムを折り曲げて積層したとき、一段に複数の電子部品が並置搭載された段と一段に一つの電子部品が搭載された段とを構成するように配置されており、
   前記複数の電子部品が並置搭載された段の電子部品と前記一つの電子部品が搭載された段の電子部品は前記折り曲げられた前記配線フィルム部分に形成された配線層を介して相互接続され、
   前記配線フィルムを折り曲げ積層して得られる前記複数の電子部品の積層体の実装面積は実効的に前記一段に一つの電子部品が搭載された段の実装面積となるように構成されてなることを特徴とする実装体。
2. 半導体部品を含む複数の電子部品と、
   配線層が形成された絶縁性フィルムよりなる可撓性配線フィルムと、
   を備え、
   前記複数の電子部品は前記配線層を介して電気的に相互接続されており、
   前記複数の電子部品および前記配線フィルムは、前記配線フィルムを折り曲げて積層したとき、一段に複数の電子部品が並置搭載された段と一段に一つの電子部品が搭載された段とを構成するように配置されており、
   前記複数の電子部品が並置搭載された段の電子部品と前記一つの電子部品が搭載された段の電子部品は前記折り曲げられた前記配線フィルム部分に形成された配線層を介して相互接続され、
   前記配線フィルムを折り曲げ積層して得られる前記複数の電子部品の積層体の実装面積は実効的に前記一段に一つの電子部品が搭載された段の実装面積となるように構成されてなることを特徴とする実装体。
   

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