JP3643570B2 - 電子部品および電子部品モジュール - Google Patents
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Description
【発明の属する技術分野】
本発明は電子部品および電子部品モジュール、特に重ねて実装できる電子部品および半導体部品(半導体チップ,半導体装置)を積層した構造の電子部品モジュール並びに回路基板に実装した実装体に関する。
【0002】
【従来の技術】
LSI等のICの実装では、ICの実装数の増加に伴って二次元的に実装面積が増大する。実装ボードを複数枚重ねるようにして使用することによって初めて三次元的になる。ICメモリ(メモリ集積回路)では、記憶容量増大および実装密度向上のために、半導体装置を重ねて実装している。
【0003】
たとえば、日経BP社発行「日経マイクロデバイス」1989年12月号、同年12月1日発行、P48には、TAB構造の半導体装置(SRAM)を4個重ね、チップ選択端子以外の各共通端子をアウターリード部分で4本ずつ重ねて接続したモジュールが記載されている。
【0004】
【発明が解決しようとする課題】
ICを配線基板(ボード)に実装する場合、1個部品が増加する毎に部品の占める面積の2倍以上の実装面積を必要とする。
【0005】
また、従来のメモリICでは、前記文献にも記載されているが、三次元実装を行っているが、ロジックIC等他のICでは、共通ピンが殆どないため、複数の半導体装置を単純に重ね合わせる手段は採用できない。
【0006】
本発明の目的は、三次元実装が達成できる電子部品および電子部品モジュール並びに三次元実装された実装体を提供することにある。
【0007】
本発明の他の目的は、ICの三次元実装が可能な電子部品および電子部品モジュールを提供することにある。
【0008】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0010】
(1)半導体部品を含む複数の電子部品が積層され、一の電子部品は複数の電子部品の側面に沿って延在する配線フィルムに形成された配線層を介して他の電子部品と相互接続されたモジュールとなっている。
【0011】
(2)半導体チップを含む複数の電子部品が、一段に複数の電子部品が並置された段を含むように積層され、前記電子部品間は電子部品の側面に沿って延在する可撓性の配線フィルムを介して接続されたモジュールとなっている。
【0012】
(3)半導体部品を含む複数の電子部品が、一段に複数の電子部品が並置された段を含むように積層され、前記電子部品間は電子部品の側面に沿って延在する可撓性の配線フィルムを介して接続されてなることを特徴とするモジュール。
【0013】
(4)半導体チップを含む複数の電子部品が、一段に複数の電子部品が並置された段と、一段に一つの電部品が配置された段とを含むように積層され、前記電子部品間は可撓性の配線フィルムを介して接続されており、実装面積が実効的に前記一段に一つの電子部品が配置された段の電子部品の実装面積となるように構成されたモジュールとなっている。
【0014】
(5)半導体部品を含む複数の電子部品と、折り返して延在するひとつながりの配線フィルムとを有し、前記電子部品は相互に積層して配置されており、前記電子部品は前記配線フィルムに形成された配線層を介して他の電子部品と相互接続されており、前記積層状態の実装面積が実効的に前記複数の電子部品のうちの一つの電子部品の実装面積になるように構成されたモジュールとなっている。
【0015】
(6)前記モジュールにおいて、電子部品が前記配線フィルムの折り返しによって形成された積層間に挟まれて配置された構造となっている。
【0016】
(7)前記モジュールにおいて、積層状態の電子部品間は接着剤を介して固着された構造となっている。
【0017】
(8)複数の半導体チップが積層され、一の半導体チップは複数の半導体チップの側面に沿って延在する配線フィルムに形成された配線層を介して他の半導体チップと相互接続されるように構成されたモジュールとなっている。
【0018】
(9)複数の半導体チップが、一段に複数の半導体チップが並置された段を含むように積層され、前記半導体チップ間は半導体チップの側面に沿って延在する可撓性の配線フィルムを介して接続されるように構成されたモジュールとなっている。
【0019】
(10)複数の半導体チップが、一段に複数の半導体チップが並置された段と、一段に一つの半導体チップが配置された段とを含むように積層され、前記半導体チップ間は可撓性の配線フィルムを介して接続されてなることを特徴とするモジュール。
【0020】
(11)複数の半導体チップと、折り返して延在するひとつながりの配線フィルムとを有し、前記半導体チップは折り返し積層された前記配線フィルム部分において配線フィルムに形成された配線層に接続されており、これにより前記複数の半導体チップは相互に積層配置されるとともに、一の半導体チップは前記配線フィルムに形成された配線層を介して他の半導体チップと相互接続されるように構成されたモジュールとなっている。
【0021】
(12)前記モジュールにおいて、前記積層体は接着剤を介して一体に固定された構成となっている。
【0022】
(13)前記モジュールにおいて、前記積層構成体の最下段の下面に実装用電極が形成された構成となっている。
【0023】
(14)折り返し配置されたひとつながりの配線フィルムと、配線フィルムの折り返し配置により形成された折り重ね部に積層状態で配置された複数の半導体チップとを有し、前記複数の半導体チップ間は配線フィルムに形成された配線層を介して相互接続されるように実装された実装体となっている。
【0024】
(15)折り返し配置されたひとつながりの配線フィルムと、配線フィルムの折り返し配置により形成された折り重ね部に積層状態で配置された半導体部品を含む複数の電子部品とを有し、前記複数の電子部品間は配線フィルムに形成された配線層を介して相互接続されるように実装された実装体となっている。
【0025】
(16)半導体部品を含む複数の電子部品と、前記電子部品間を接続する可撓性の配線フィルムと、ボードとを有し、前記複数の電子部品は一段に複数の電子部品が並置された段と一段に一つの電子部品が配置された段とを含むように積層され、積層状態の回路ボードに対する実装面積が実効的に前記一段に一つの電子部品が配置された段の電子部品の実装面積となるように実装された実装体となっている。
【0026】
(17)半導体部品を含む複数の電子部品と、折り返して延在するひとつながりの配線フィルムと、回路ボードとを有し、前記複数の電子部品は相互に積層配置されて前記配線フィルムに形成された配線層に接続されており、前記配線フィルムは前記配線層に接続して形成された電極群を介して前記回路ボードに接続されており、前記回路ボードに対する前記積層状態の実装面積が実効的に前記複数の電子部品のうちの一つの電子部品の実装面積になるように実装された実装体となっている。
【0027】
(18)半導体部品を含む複数の電子部品と、折り返して延在するひとつながりの配線フィルムと、回路ボードとを有し、前記複数の電子部品は相互に積層配置されて前記配線フィルムに形成された配線層に接続されており、前記積層体の一面に位置する配線フィルム部分には前記配線層に接続して形成された電極群が形成されており、前記電極群を介して前記回路ボードに接続されていることを特徴とする実装体。
【0028】
(19)前記実装体において、前記積層状態の電子部品間及び配線ボードは接着剤を介して固着された構成となっている。
【0029】
前記(1)乃至(5)の手段、(8)乃至(11)の手段、若しくは(14)乃至(18)の手段によれば、複数の半導体部品を含む電子部品や半導体チップが積層状態となっていることから、実装面積を低減できるモジュールや実装体となる。
【0030】
さらに前記(1)乃至(5)の手段、(8)乃至(11)の手段、若しくは(14)乃至(18)の手段によれば、半導体部品を含む電子部品や半導体チップは配線フィルム、望ましくは、可撓性の配線フィルムに実装され、あるいは配線フィルムに形成された配線層を介して相互接続されるので、順次積み重ねて実装することができ、三次元実装に適したモジュールや実装体を実現することができる。また、メモリICやロジックIC等異なった種類のICを組み込んだ三次元実装も可能となる。
【0031】
前記(7)、(12)あるいは(19)の手段によれば、前記半導体部品等の電子部品間や配線ボードは接着剤で固着されるので、電子部品を実装したり順次積み重ねる際固定が容易となる。
【0032】
前記(1)乃至(5)の手段、(6)乃至(11)の手段、若しくは(14)乃至(18)の手段によれば、電子部品を多段に積み重ねて接続した構造となっていることから、電子部品モジュールの三次元実装化が図れるとともに、実装面積の低減が図れる。
【0033】
配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリICやロジックIC等種々なICを組み込んだ電子部品モジュールや実装体ともなる。
【0034】
前記(1)乃至(5)の手段、(8)乃至(11)の手段、若しくは(14)乃至(17)の手段、特に前記(2)(3)(4)(9)(10)(16)の手段によれば、電子部品の大きさが異なるものも組み込むことができモジュール化が容易となる。
【0035】
前記(6)の手段によれば、前記配線フィルムは折り返えされ、前記折り返しによって形成された配線フィルム積層部分間に半導体部品を含む電子部品が挟まれる構造となっていることから、製造が容易となる。
【0036】
前記(6)、(11)あるいは(15)の手段によれば前記配線フィルムの折り返し積層部分が形成され、電子部品は当該積層部分に積層配置されあるいは当該積層部部分で配線層に接続される構造となっているので製造が容易である。
【0037】
配線フィルムの配線パターンを一般の配線ボードのようにすることによって、メモリICやロジックIC等種々のICを組み込んだ電子部品モジュールともなる。
【0038】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0039】
(実施形態)
図1は本発明の実施形態においてモジュールや実装体に組み込まれる電子部品の断面図、図2は同じく斜視図、図3は同じく電子部品に組み込まれる半導体チップの平面図、図4は同じく電子部品の製造で使用する配線フィルムの平面図、図5は同じく配線フィルムの底面図、図6は配線フィルムの製造の一例を示す断面図、図7は配線フィルムの構造を示す断面図、図8は電子部品を積層して形成したモジュールを示す斜視図、図9は電子部品と電子部品モジュールを実装した状態を示す模式的斜視図である。
【0040】
電子部品1は、図1に示すように、半導体部品である半導体チップ2を配線フィルム3で包み、接着剤14,15で一体化した構造となっている。半導体チップ2は、下面に電極4を有し、配線フィルム3の内面側に設けられた電極17と電気的に接続されている。
【0041】
また、半導体チップ2の下面側の配線フィルム3部分には、露出する電極21が複数設けられている。これら一群の電極21は、電子部品1を実装する際に使用される。また、半導体チップ2の下面側の配線フィルム3部分には、接着剤24が塗布されている。この接着剤24は電子部品1を実装する際の接着剤として使用される。
【0042】
半導体チップ2の上面側の配線フィルム3部分の上面(露出面)には、電極23が複数設けられている。これら電極23は、電子部品1に重ねられる同一構造の電子部品の実装用の電極となる。
【0043】
電子部品1は、メモリ集積回路からなる半導体チップ2を組み込んだ構造となっている。そして、チップ選択電極は、たとえば、並んだ4個の予備電極位置の所定位置に位置するチップ選択電極を有する構造となっている。
【0044】
また、一例では、4個の電子部品1を積み重ねて、図8に示されるような電子部品モジュール40とされる。この場合、各電子部品1におけるチップ選択電極は、相互に独立している。すなわち、これは、後述するが、4個の電子部品1において、それぞれ組み込まれる半導体チップ2のチップ選択電極の位置がそれぞれ異なる位置にある。
【0045】
電子部品の構造を、電子部品の製造および配線フィルム3の製造方法をも参照しながらさらに詳しく説明する。
【0046】
配線フィルム3は、展開状態では図4に示すようになり、裏面は図5に示すようになっている。
【0047】
前記配線フィルム3に包み込まれる半導体チップ2は、特に限定はされないが、図3に示すように正方形となり、主面(表面)の縁に沿って電極4を有している。
【0048】
この半導体チップ2は、たとえば、メモリ集積回路を構成し、チップ選択電極4aを有している。前記電極4のうちの一つがチップ選択電極4aとなる。本実施形態では、たとえば、チップ選択電極の配置位置が異なる半導体チップ2が4種類用意される。図3の半導体チップ2において、並んだ4箇所が予備電極位置5a〜5dとなり、予備電極位置5aにチップ選択電極4aが設けられている。残りの予備電極位置5b,5c,5dには電極が設けられていない。
【0049】
図示はしないが、残りの3種類の半導体チップ2は、予備電極位置5b,5c,5dにそれぞれチップ選択電極が設けられた構造となる。これは、本実施形態1の場合は、電子部品1を4個積み重ねることを意図としている。したがって、さらに多くの電子部品1を積み重ねる場合には、その数以上の予備電極位置を有する複数種類の半導体チップ2を使用する。
【0050】
配線フィルム3は、図4および図5に示すように、半導体チップ2の主面に対面する四角形部10と、四角形部10の各辺に連なる略三角形状となる三角形部11とからなり、図4に示す四角形部10の表面部12に半導体チップ2を載置し、各三角形部11を内側に折り返すことによって、図2に示すように半導体チップ2の側面と裏面を完全に覆うようになる。
【0051】
また、前記表面部12および三角形部11の表面部13には、接着剤14,15が設けられ、四角形部10の表面部12および三角形部11の表面部13と、半導体チップ2との接着を図るようになっている。
【0052】
配線フィルム3の表面部12には電極17が設けられている。この電極17は前記半導体チップ2の電極4に対応している。
【0053】
図5に示される配線フィルム3の裏面において、四角形部10の裏面部20には電子部品1の実装用の電極21が設けられ、三角形部11の裏面部22には積まれる電子部品1を接続するための電極23が設けられている。また、裏面部20には電子部品1を実装するための接着剤24が設けられている。
【0054】
一方、配線フィルム3は、特に限定はされないが、図7に示すように、絶縁性の第1フィルム30と、この第1フィルム30に張り合わされる絶縁性の第2フィルム31と、前記第1フィルム30と第2フィルム31との間に延在する配線32と、前記配線32に電気的に接続されて配線フィルム3の表面および裏面に露出する電極17,21,23とからなっている。なお、図7においては、接着剤は省略してある。
【0055】
配線フィルム3の製造においては、最初に2枚の絶縁性フィルムが用意される。この絶縁性フィルムは、たとえば、厚さ0.1mm程度のポリイミドフィルムからなり、図6に示すように、第1フィルム30および第2フィルム31とされる。これらの第1・第2フィルム30,31は、パンチングによってスルーホール33が開けられる。最終的には前記スルーホール33が設けられた部分に前記電極17,21,23が設けられる。
【0056】
つぎに、前記第1フィルム30上には配線を形成するため、たとえば、Alが蒸着で形成され、エッチングによってパターニングされる。
【0057】
つぎに、前記第1フィルム30と第2フィルム31は重ね合わされて熱圧着等によって積層される。
【0058】
つぎに、配線フィルム3の表裏面のスルーホール33部分に、ハンダ等からなる電極17,21,23が形成される(図7参照)。また、配線フィルム3の表裏面の所定箇所に接着剤14,15,24が形成され、図4および図5に示される配線フィルム3が形成される。
【0059】
このような配線フィルム3を用いて電子部品1を製造する場合は、図4に示す配線フィルム3の四角形部10の表面部12上に、半導体チップ2をフェイスダウンボンディングによって位置決めし、接着剤14で接着する。この際、半導体チップ2の電極4と表面部12の電極17は相互に重なる。
【0060】
つぎに、四角形部10の4辺に連なる三角形部11を折り返し、接着剤15によって電子部品1の裏面に接着する。その後、加熱処理が施される。これによって、ハンダからなる各電極は相互に接着され、図1および図2に示す電子部品1が製造される。
【0061】
電子部品1は、図9に示されるように、配線ボード35に実装される。この実装の際、電子部品1の下面の接着剤24によって電子部品1を配線ボード35に固定し、リフローによって、電子部品1の下面の電極21を配線ボード35の図示しない電極に接続して実装を終了する。
【0062】
図8は電子部品1を積層して形成したモジュール40を示すものである。この電子部品モジュール40は、配線フィルム3によって半導体チップ2を包んだ状態において、半導体チップ2のチップ選択電極の位置がそれぞれ異なる4種類の電子部品1を順次位置決めして重ね、その後リフローして各電極を一時的に溶かして各電極の接合を図った末に製造されたものである。すなわち、図示はしないが、最下段から上段に向かう各電子部品1のチップ選択電極は、4a〜4dと順次変わる。これによって、実装面積を単一の電子部品1の実装面積としたままで、メモリ容量を4倍にすることができる。
【0063】
図9に配線ボード35に電子部品モジュール40を実装した状態を示してある。また、図9において、電子部品1および電子部品モジュール40の上面の電極は省略してある。
【0064】
なお、前記接着剤としては、たとえば、エポキシ樹脂系接着材を使用しているが、一定温度で溶融するフィルムを使用してもよい。また、電子部品1の下面の接着剤は設けず、実装時に用意するようにしても良い。
【0065】
また、電極としてハンダバンプを使用しないで、異方性導電膜を使用してもよい。
【0066】
前記電子部品1において、半導体チップ2が外気と接触しないように、配線フィルム3の切れ目を接着剤で覆うようにしても良い。
【0067】
前記電子部品1において信頼性向上のために複数枚のフィルムで多重に包み込む構造としても良い。
【0068】
前記配線フィルム3において、配線32を多層構造としても良い。この場合、配線の引回し余裕度が向上する。
【0069】
前記電子部品において、半導体チップとしてロジックIC等他のICを組み込んでもよい。この場合、配線フィルム3の配線パターンは通常の平坦な配線基板の構造と同様な配線となる。このため、一部の電子部品1においては、電子部品1の上下面の電極に連なる配線は、電子部品1の上下面の電子部品の電極に接続されるもの、または上下面側の電子部品の一方の電極に接続されるもの等の配線構造となる。
【0070】
前述の電子部品は、以下の効果を奏する。
【0071】
(1)メモリICを構成する半導体部品である半導体チップ2は可撓性の配線フィルム3に実装され、かつ半導体チップ2の上下面側の配線フィルム3部分には露出した電極23,21が設けられていることから、順次積み重ねて実装することができ、三次元実装に適したものとなる。
【0072】
(2)前記半導体チップ2の下面側の配線フィルム3部分の露出面には接着剤24が設けられているため、電子部品1を実装したり順次積み重ねる際固定が容易となる。
【0073】
(3)前記半導体チップ2は予備電極位置の所定位置にチップ選択電極を有するメモリ集積回路となっていることから、チップ選択電極の位置が異なる複数の電子部品1を選択して重ねて実装することができ、複数の電子部品1を積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。
【0074】
(4)配線フィルム3の配線パターンを選択すれば、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュール製造用の電子部品となる。
【0075】
前述の電子部品モジュールは、以下の効果を奏する。
【0076】
(1)上下面側に電極23,21を有する電子部品1を、相互に電極23,11を介して多段に積み重ねて接続した構造となっていることから、三次元実装化が図れるとともに、実装面積の低減が図れる。
【0077】
(2)前記各電子部品1はチップ選択電極が相互に電気的に独立したメモリ集積回路となっていることから、実装面積を増大させることなくメモリ容量の増大を図ることができる。
【0078】
(3)配線フィルム3の配線パターンを選択すれば、メモリIC以外のロジックIC等他のICを組み込んだ電子部品モジュールも提供できる。
【0079】
図10は本発明の実施形態においてモジュールや実装体に組み込まれる電子部品の他の例を示す断面図、図11は同じく斜視図である。
【0080】
図10に示す電子部品1は、半導体部品としてリード(電極)50がJ−ベント型となる半導体装置51を配線フィルム3で包む構造となっている。したがって、前記図1を用いた場合と同様な効果が得られる。
【0081】
また、図10に示す電子部品1の場合には、半導体装置51のパッケージ52内に図示しない半導体チップが封止されているため、半導体チップの耐湿性が高い。したがって、図11に示すように、半導体装置51を包む配線フィルム3は、半導体装置51のパッケージ52の隅部が露出しても問題がない。本実施形態2の構造では、配線フィルム3による包み込みの余裕度が高くなり、配線フィルム3による封止作業が容易になる
効果がある。
【0082】
前記半導体装置の他の構成としては、リードが真っ直ぐ下方に延在するバットリード型半導体装置やBGA(ball grid array)を組み込んでも同様の効果を得ることができる。
【0083】
本発明による積層モジュールの一実施形態を図12及び図13を参照して説明する。図12は電子部品モジュールを示す斜視図、図13は電子部品モジュールの配線接続状態を示す模式図である。
【0084】
本実施形態のモジュール55は4段に電子部品1を積み重ねた構造で、モジュール55の下面には実装用の電極が設けられており図9に示すモジュール40と同様に配線ボード35に実装することができる。この実施形態の場合は、一部の段において複数、たとえば、2個の電子部品1を並べて実装し、電子部品モジュールとしてさらに多機能化を図ったものである。図12において、最上段の電子部品1の上の面の電極は省略してある。
【0085】
図13は、配線32と配線32に設けられた電極17,21,23と、半導体チップ2と半導体チップ2に設けられた電極4を示した模式図であり、配線フィルム3の絶縁性フィルムは省略してある。また、図面を明瞭にするために配線32は二点鎖線で描き、かつ配線32に設けられた電極17,21,23と、半導体チップ2の電極4との間は隙間をもたせてある。また、一部の配線32は、配線フィルム3が配線構造となるため、上と下の半導体チップ2の電極を接続するための配線ともなっている。
【0086】
上記実施形態の電子部品モジュール55は、電子部品1の大きさが異なるものも組み込むことができモジュール化が容易となる。また、メモリIC以外のロジックIC等他のICをも組み込むことができる。
【0087】
図14は本発明の他の実施形態である電子部品モジュール60を示す斜視図、図15は電子部品モジュール60の配線接続状態を示す一部の断面図である。本実施形態および下記する次の実施形態は、積層状態の複数の半導体部品(半導体装置や半導体チップ)と、前記各半導体部品の電極と電極を介して電気的に接続される可撓性の配線フィルムとを有し、前記配線フィルムは前記最下段の半導体部品の下面側に延在し下面に電極を有する構造となっている。
【0088】
本実施形態において電子部品モジュール60は、図15に示すように、積み重ねられた複数の半導体装置51(J−ベント型)を配線フィルム3で包む構造となっている。配線フィルムに形成された配線32は図示されるように積層された4個の半導体装置の側面に沿って延在しており、半導体装置51のパッケージ52の側面に突出するリード50は配線32に接続される電極17を介して電気的に接続させる構造となっている。したがって、配線フィルム3の配線パターンを一般のマザーボードのように形成することによって、メモリIC以外のロジックIC等他のICの組み込みも達成できる。
【0089】
本実施形態の電子部品モジュール60は、複数の半導体装置51が積層状態となっていることから、実装面積を低減できる電子部品モジュールとなる。
【0090】
また、配線フィルム3は積層された複数の半導体装置51を包んだ構造となり、製造が容易となる。
【0091】
図16は本発明のさらに他の実施形態である電子部品モジュール65を示す模式図、図17は電子部品モジュール65の配線接続状態を示す一部断面図である。
【0092】
本実施形態の電子部品モジュール65は、一定長さで交互に折り返えされた一連の可撓性配線フィルム3の間に半導体チップ2を挟む構造となっている。すなわち、ひとつながりの配線フィルム3を一定長さで交互に折り返えし、折り返しによって形成された下層および上層の配線フィルム部分間に半導体チップ2を挟み、半導体チップ2の電極4と配線フィルム3の電極17とを電気的に接続した構造となっている。
【0093】
図17は、半導体チップ2と半導体チップ2に設けられた電極4と、配線32と配線32に設けられた電極17,21を示した模式図であり、配線フィルム3の絶縁性フィルムは図示上省略してある。また、図面を明瞭にするために配線32は二点鎖線で描き、かつ配線32に設けられた電極17と、半導体チップ2の電極4との間は隙間をもたせて図示されている。また、一部の配線32は、配線フィルム3が配線構造となるため、上と下の半導体チップ2の電極を接続するための配線ともなっている。さらに配線フィルムの最下層に設けられた電極21は図13の実施形態と同様、実装用の電極となり、図9に示すモジュール40と同様に配線ボード35に実装することができる。
【0094】
本実施形態の電子部品モジュール65は、半導体チップ2を配線フィルム3を一定長さで交互に折り返えし、折り返しによって形成された下層および上層配線フィルム部分間に挟む構造となっていることから、製造が容易となる。
【0095】
上記実施形態においては、半導体チップ2の代わりにバットリード型半導体装置を折り返しによって形成された下層および上層の配線フィルム部分間に挟む構造としても前記実施形態同様な効果が得られる。
【0096】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0097】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0098】
電子部品や半導体チップが積層状態となっていることから、回路ボードに実装したときの実装面積を低減できるモジュールが得られる。また回路ボードの実装面積が縮減される。複数のメモリを積み重ねてモジュール化を図った場合、実装面積を増大させることなくメモリ容量を増大させることができる。
【0099】
半導体部品を含む電子部品や半導体チップは配線フィルム、望ましくは、可撓性の配線フィルムに実装され、あるいは配線フィルムに形成された配線層を介して相互接続されるので、順次積み重ねて実装することができ、三次元実装に適したモジュールや実装体を実現することができる。また、メモリICやロジックIC等異なった種類のICを組み込んだ三次元実装も可能となる。
【0100】
半導体部品等の電子部品間や配線ボードは接着剤で固着されるので、電子部品を実装したり順次積み重ねる際固定が容易となる。
【図面の簡単な説明】
【図1】本発明の実施形態で使用される電子部品の断面図である。
【図2】本発明の実施形態で使用される電子部品の斜視図である。
【図3】本発明の実施形態で使用される電子部品に組み込まれる半導体チップを示す平面図である。
【図4】本発明の実施形態で使用される電子部品の製造で使用する配線フィルムの平面図である。
【図5】本発明の実施形態で使用される電子部品の製造で使用する配線フィルムの底面図である。
【図6】本発明の実施形態で使用される配線フィルムの製造において複数のフィルムを積み重ねる状態を示す断面図である。
【図7】本発明の実施形態で使用される配線フィルムの構造を示す断面図である。
【図8】電子部品を積層形成したモジュールを示す斜視図である。
【図9】電子部品と積層モジュールを配線ボード上に実装した状態を示す模式的斜視図である。
【図10】本発明の実施形態で使用される電子部品の他の例を示す断面図である。
【図11】本発明の実施形態で使用される電子部品の他の例を示す斜視図である。
【図12】本発明の一実施形態である電子部品モジュールを示す斜視図である。
【図13】本発明の一実施形態である電子部品モジュールの配線接続状態を示す模式図である。
【図14】本発明の他の実施形態である電子部品モジュールを示す斜視図である。
【図15】本発明の他の実施形態である電子部品モジュールの配線接続状態を示す一部の断面図である。
【図16】本発明のさらに他の実施形態である電子部品モジュールを示す模式図である。
【図17】本発明のさらに他の実施形態である電子部品モジュールの配線接続状態を示す一部断面図である。
【符号の説明】
1…電子部品、2…半導体チップ、2a…チップ選択電極、3…配線フィルム、4a…チップ選択電極、5a〜5d…予備電極位置、10…四角形部、11…三角形部、12,13…表面部、14,15…接着剤、17…電極、20…裏面部、21…電極、22…裏面部、23…電極、24…接着剤、30…第1フィルム、31…第2フィルム、32…配線、33…スルーホール、35…配線ボード、40…電子部品モジュール、50…リード、51…半導体装置、52…パッケージ、55,60,65…電子部品モジュール。
Claims (7)
- 半導体チップを含む複数の電子部品が、一段に複数の電子部品が並置された段と、一段に一つの電子部品が配置された段とを含むように積層され、前記電子部品間は可撓性の配線フィルムを介して接続されており、実装面積が実効的に前記一段に一つの電子部品が配置された段の電子部品の実装面積となるように構成されてなることを特徴とするモジュール。
- 複数の半導体チップが、一段に複数の半導体チップが並置された段と、一段に一つの半導体チップが配置された段とを含むように積層され、前記半導体チップ間は可撓性の配線フィルムを介して接続されてなり、前記複数の半導体チップによって構成される積層体の実装面積が前記一段に一つの半導体チップが配置された段の実装面積と実効的に等しくなるように構成されてなることを特徴とするモジュール。
- 前記積層体は接着剤を介して一体に固定されてなることを特徴とする請求項1または2に記載のモジュール。
- 前記積層構成体の最下段の下面に実装用電極が形成されてなることを特徴とする請求項1乃至3のいずれかに記載のモジュール。
- 半導体部品を含む複数の電子部品と、前記電子部品間を接続する可撓性の配線フィルムと、回路ボードとを有し、前記複数の電子部品は一段に複数の電子部品が並置された段と一段に一つの電子部品が配置された段とを含むように積層され、前記複数の電子部品によって構成される積層体は該積層体下面に設けられた一群の実装用電極を介して前記回路ボードに実装され、前記積層体の回路ボードに対する実装面積が実効的に前記一段に一つの電子部品が配置された段の実装面積となるように実装されてなることを特徴とする実装体。
- 前記積層状態の電子部品間及び配線ボードは接着剤を介して固着されていることを特徴とする請求項5記載の実装体。
- 半導体チップを含む複数の電子部品が、一段に複数の電子部品が並置された段と、一段に一つの電子部品が配置された段とを含むように積層され、前記電子部品間は可撓性の配線フィルムを介して接続されており、前記複数の電子部品と可撓性配線フィルムによって構成される積層体の実装面積が実効的に前記一段に一つの電子部品が配置された段の実装面積となるように構成されてなることを特徴とするモジュール。
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