KR20070105853A - 실장 기판 - Google Patents

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KR20070105853A
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유지 구니모토
아츠노리 가지키
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체칩이 플립-칩 본딩을 이용하여 실장되는 실장 기판으로서, 반도체칩에 접속되는 복수의 접속 패드와 접속 패드를 부분적으로 덮도록 형성되는 절연층을 포함하고, 이 절연층은 반도체칩의 중심에 대응하도록 형성되는 제 1 절연층과 제 1 절연층을 둘러싸도록 형성되는 제 2 절연층을 포함하고, 복수의 접속 패드는 제 1 절연층에 의하여 부분적으로 덮어지는 제 1 접속 패드와 제 2 절연층에 의하여 부분적으로 덮어지는 제 2 접속 패드를 포함하는 실장 기판을 제공한다.
플립-칩 본딩, 접속 패드, 언더필, 솔더 레지스트층

Description

실장 기판{MOUNTING SUBSTRATE}
도 1은 종래의 실장 기판을 나타낸 도면.
도 2는 종래의 실장 기판에 내재된 문제를 나타낸 도면.
도 3은 제 1 실시예에 따른 실장 기판을 나타낸 도면.
도 4는 제 1 실시예의 실장 기판의 접속 패드를 나타낸 (제 1)도면.
도 5의 (a), (b)는 도 4에 나타낸 접속 패드 상에 솔더 접속부를 형성하는 방법을 나타내는 도면.
도 6은 도 3에 나타낸 실장 기판의 접속 패드를 나타낸 (제 2)도면.
도 7의 (a), (b)는 종래 접속 패드에 내재된 문제점을 나타낸 도면.
도 8은 도 3에 나타낸 실장 기판의 변형예를 나타낸 도면.
도 9a는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 1)도면.
도 9b는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 2)도면.
도 9c는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 3)도면.
도 9d는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 4)도면.
도 9e는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 5)도면.
도 9f는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 6)도면.
도 9g는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 7)도면.
도 9h는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 8)도면.
도 9i는 도 3에 나타낸 실장 기판의 제조 방법을 나타낸 (제 9)도면.
도 10은 제 2 실시예에 따른 실장 기판을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 실장 기판
101 : 절연층
102, 102A, 102B : 솔더 레지스트층
103, 103A, 103B, 103C : 접속 패드
105 : 반도체칩
본 발명은 반도체칩을 플립-칩 본딩을 이용하여 실장하는 실장 기판에 관한 것이다.
실장 기판 상에 반도체칩을 실장하는 다양한 방법이 제안되어 왔지만, 예를 들면 실장 기판 상에 반도체칩을 플립-칩 본딩을 이용하여 실장하는 방법은 패키지가 쉽게 소형화되고 박형화되는 특징이 있다.
도 1은 반도체칩을 플립-칩 본딩을 이용하여 실장하는 실장 기판의 구성의 일례를 나타낸 평면도이다.
도 1을 참조하면, 실장 기판(10)에 있어서, 반도체칩을 접속하기 위하여 접 속 패드(13)가 절연층(11) 상에 형성된다. 접속 패드(13)를 노출시키는 개구부(14)를 가지는 솔더 레지스트층(12)이 절연층(11) 상에 형성된다. 솔더 레지스트층(12)은 개구부(14)를 사이에 두고 서로 분리되어 형성되는 솔더 레지스트층(12A, 12B)으로 구성된다. 이 경우에, 접속 패드(13)의 양단은 각각 솔더 레지스트층(12A, 12B)에 의하여 덮어지도록 구조화된다.
실장 기판(10) 상에 실장되는 반도체칩(15)(도면에는 편의상, 쉽게 인식하기 위하여 점선으로 개략적으로 표시)은 반도체칩(15)의 전극에 형성되는 솔더 범프 등의 접속부(도시 생략)가 접속패드(13)와 전기적으로 접속되도록 실장된다.
또한, 반도체칩(15)과 실장 기판(10) 사이에는 언더필이라 불리는 수지가 침투되어서, 인접하는 접속부(접속 패드) 사이의 절연이 도모된다.
[특허 문헌1] 일본국 공개 특허 공보 제 2000-77471호
그러나, 최근 반도체칩에 있어서, 설치되는 접속부의 수는 증가시키기 위해 접속부를 설치하는 피치가 협소해져서, 소위 협소 피치화(또는 다핀화)의 경향이 진행되어 왔다. 이러한 반도체칩을 플립-칩 본딩을 이용하여 실장 기판 상에 실장하려는 경우, 반도체칩의 실장이 종래 실장 기판으로는 어려워지는 경우가 존재해 왔다.
도 2는 도 1에 나타난 실장 기판(10)의 모서리 부근의 확대도이다. 단, 이미 앞서 설명한 부분에는 동일한 참조 부호를 부여하고, 그것에 대한 설명은 생략한다. 설치된 핀의 수가 증가함에 따라, 이에 대응하여 접속 패드(13)가 설치되는 피치는 더 협소해지고, 또한, 접속 패드(13)가 심지어 실장 기판(10)의 모서리 부분에 더 가까운 영역까지 역시 형성되어야 한다. 이 경우, 도 2에 나타낸 바와 같이, 접속 패드가 실장 기판(10)의 모서리 부분에서 서로 간섭하게 되어서, 특히 모서리 부분에서 접속 패드의 설치가 어려워지는 문제를 야기한다.
여기에, 본 발명의 실시예는 실장 기판을 제공한다.
더 구체적으로, 본 발명의 실시예는 실장 기판 상에 실장되는 반도체칩에 설치된 접속부의 협소 피치화 경향에 대응 가능한 실장 기판을 제공한다.
본 발명의 하나 이상의 실시예의 한 측면에 따르면, 반도체칩을 플립-칩 본딩을 이용하여 실장하는 실장 기판은 반도체칩에 접속되는 복수의 접속 패드와, 접속 패드를 부분적으로 덮도록 형성되는 절연층을 포함하고, 이 절연층은 반도체칩의 중심에 대응하도록 형성되는 제 1 절연층과, 제 1 절연층을 둘러싸도록 형성되는 제 2 절연층을 포함하고, 복수의 접속 패드는 제 1 절연층에 의해 부분적으로 덮어지는 제 1 접속 패드와, 제 2 절연층에 의해 부분적으로 덮어지는 제 2 접속 패드를 포함하고 있다.
본 발명의 하나 이상의 실시예에 따르면, 실장 기판 상에 실장되는 반도체칩에 설치된 접속부의 협소 피치와 경향에 대응 가능한 실장 기판의 제공이 가능하다.
또한, 절연층은 솔더 레지스트층(solder resist layer)으로 이루어질 수 있다.
또한, 제 1 절연층은 사각형으로 이루어질 수 있고, 제 2 접속 패드가 사각형의 모서리 근방에 설치할 수 있어서, 모서리 근방에서 접속 패드의 상호 간섭을 효과적으로 억제할 수 있다.
또한, 제 1 접속 패드의 노출 면적과 제 2 접속 패드의 노출 면적이 동일할 경우에, 접속 패드와 반도체칩 사이의 접속의 신뢰성이 향상될 수 있다.
또한, 실장 기판이 제 1 절연층에 형성된 개구부로부터 노출된 제 3 접속 패드를 더 포함하고 있는 경우에, 그 중심부에 접속 패드를 가지는 반도체칩을 실장할 수 있다.
또한, 제 3의 접속 패드의 노출 면적이 제 1의 접속 패드 및 제 2의 접속 패드의 노출 면적과 동일한 경우에, 실장 기판에 반도체칩의 접속의 신뢰성이 향상될 수 있다.
본 발명의 하나 이상의 실시예는 하나 이상의 다음의 이점을 포함할 수 있다. 예를 들면, 실장 기판상에 실장하는 반도체칩에 설치하는 접속부의 협소 피치화 경향에 대응 가능한 실장 기판의 제공하는 것이 가능하게 된다.
실장 기판은 부분적으로 제 1 절연층에 의해 덮여지는 제 1 접속 패드와, 부분적으로 제 2 절연층에 의해 덮여지는 제 2 접속 패드를 가진다. 이 때문에, 협소 피치화된 반도체칩의 접속부에 접속되도록 제 1 접속 패드 또는 제 2 접속 패드를 배치할 수 있다.
예를 들면, 상방에서 바라본 바와 같이, 실질적으로 사각형상으로 형성된 반도체칩에 대응하도록 실질적으로 사각형으로 형성된 제 1 절연층의 모서리 근방에 제 2 접속 패드를 설치함으로써, 접속 패드의 간섭을 회피가능하게 한다. 또한, 제 1 접속 패드와 제 2 접속 패드가 형성되기 때문에, 접속 패드를 사용한 접속 경로의 레이아웃의 자유도가 증가한다.
다른 특징과 이점은 이하의 상세한 설명과, 첨부된 도면, 및 특허청구범위로부터 명백해질 것이다.
이하, 실장 기판의 실시예를 첨부 도면을 참조하여 상세히 설명한다.
[제 1 실시예]
도 3은 본 발명에 제 1 실시예에 따른 실장 기판(100)을 모식적으로 나타낸 평면도이다. 도 3을 참조하면, 본 도면에 나타낸 실장 기판(100)은 반도체칩에 접속하기 위한 접속 패드(103)가 절연층(101) 상에 형성된 구조를 가진다. 이 접속 패드(103)는 절연층(101) 상에 형성된 절연층(솔더 레지스트층)(102)에 의해 부분적으로 덮혀 있다.
솔더 레지스트층은 개구부(140)를 사이에 두고 서로 분리되는 솔더 레지스트층(102A) 및 솔더 레지스트층(102B)으로 형성된다. 솔더 레지스트층(102B)은 반도체칩의 형상에 대응하여 형성되고, 예를 들면, 그 상부로부터 바라본 경우 사각형상으로 형성한다. 한편, 솔더 레지스트층(102A)은 솔더 레지스트층(102B)을 둘러싸도록 형성된다.
접속 패드(103)는 개구부(104)로부터 부분적으로 노출되도록 절연층(101) 상에 형성된다. 접속 패드(103)는 단부가 솔더 레지스트층(102A)에 의하여 덮여진 접속 패드(103A)와, 단부가 솔더 레지스트층(102B)에 의해 덮여진 접속 패드(103B) 를 포함하도록 구성한다.
즉, 본 실시예의 실장 기판(100)에서, 반도체칩에 접속된 접속 패드가 실장 기판의 중심부에 형성된 솔더 레지스트층(102B)에 의해서 덮여진 접속 패드(103B)와, 실장 기판의 주위 가장자리 부분에 형성된 솔더 레지스트층(102A)에 의하여 덮여진 접속 패드(103A)를 포함하도록 구성한다.
이 때문에, 이 실장 기판에서, 접속 패드(103A)와 접속 패드(103B)는 간섭을 피하면서 협소 피치로 배치될 수 있다. 결과적으로, 협소 피치화(즉, 다핀화)된 반도체칩을 실장 기판 상에 쉽게 실장할 수 있다.
예를 들면, 단부에 솔더 레지스트층(102A)으로 덮여진(또는 단부가 실장 기판의 주위 가장자리 부분을 향하여 연장되는) 접속 패드(103A)는 실장 기판(100)의 모서리 근방(또는 솔더 레지스트층(102B)의 모서리 근방)에 설치한다. 이 경우에 접속 패드(103A)는 솔더 레지스트층(102B)과 접촉하지 않도록 형성된다.
이 때문에, 모서리 근방에서, 복수의 접속 패드(103A)는 서로간에 어떠한 간섭도 없이 설치될 수 있다. 이 때문에, 실장 기판(100)은 접속부가 협소 피치화된 반도체칩을 쉽게 실장할 수 있는 구조가 되는 것을 알 수 있다.
도 4는 접속 패드(103A)가 설치되는 상태를 나타낸 확대도이다. 접속 패드(103A)의 설명에 있어서, 앞서 설명한 것에는 동일한 참조 부호를 부여하고, 그에 대한 설명은 생략한다. 도 4를 참조하면, 단부가 솔더 레지스트층(102A)으로 덮여진 접속 패드(103A)는 패드 영역(103a)과 패드 영역(103b)이 접속 패드 (103A)를 형성하도록 서로 접속되는 구조를 가진다. 또한, 패드 영역(103a)의 폭(W1)은 패드 영역(103b)의 폭(W2) 보다도 더 넓게 되도록 구성한다.
상술한 구조를 가지기 때문에, 접속 패드(103A)는 반도체칩의 접속부(예를 들면, Au 범프 등)와의 전기적인 접속이 용이해질 수 있는 이점을 제공한다. 이 이유를 도 5의 (a), (b)에 도시한 반도체칩과의 접속부의 형성 방법에 근거하여 설명한다. 형성 방법의 설명에 있어서, 앞서 설명한 부분에는 동일한 참조 번호를 부여하고, 그에 대한 설명은 생략한다.
우선, 도 5의 (a)에 나타낸 상태에서, 예를 들면 접속 패드(103A)(패드 영역(103a, 103b)) 상에 솔더로 이루어진 저융점의 금속층(103S)을 우선 형성한다. 이 경우에, 예를 들면, 금속층(103S)이 미립 솔더 분말 또는 솔더 금속 도금에 의해 형성하지만, 본 발명은 이러한 방법에 한정되지 않는다.
이어서, 도 5의 (b)에 나타낸 상태에서, 접속 패드(103A)(실장 기판)를 가열하여 금속층(103S)을 용융한다. 이 때에, 용융된 솔더는 표면 장력에 의해 폭(W2)이 더 협소해지는 패드 영역(103b)로부터 폭(W1)이 더 넓어지는 패드 영역(103a)에 모아져서, 솔더로 이루어진 접속부(103BP)가 형성된다. 예를 들어, 패드 영역(103a)에 설치된 반도체칩의 접속부(Au 범프 등)는 접속부(103PB)에 의해 접속 패드(103A)에 전기적으로 접속된다.
본 실시예에 따른 실장 기판에 있어서는, 상술한 바와 같이 용융된 금속의 표면 장력에 의해 접속부를 형성하기 때문에, 접속 패드의 면적(용융된 금속에 의해 형성된 금속층의 면적)이 복수의 접속 패드 사이에 있어서 동일한 것이 바람직하다.
도 6은 도 3에 나타난 실장 기판의 영역(B)의 확대도이고, 접속 패드(103A)와 접속 패드(103B)가 서로 인접하여 설치된 상태를 도시한다. 본 상태의 설명에서, 앞서 설명한 것에는 동일한 참조 부호를 부여하고, 그에 대한 설명은 생략한다.
도 6을 참조하면, 본 실시예에 따른 실장 기판(100)에서, 솔더 레지스트층으로부터 노출된 접속 패드(103A)의 부분과 솔더 레지스트층으로부터 노출된 접속 패드(103B)의 부분이 동일한 형상을 가지고, 솔더 레지스트층으로부터 노출된 부분은 동일한 면적을 가지도록 구성 한다. 예를 들면, 접속 패드 영역(103A)과 마찬가지로, 접속 패드(103B)는 폭(W1)의 패드 영역(103a)과 폭(W2)의 패드 영역(103b)을 가진다. 또한, 접속 패드(103A)와 접속 패드(103B)에서, 패드 영역(103b)은 동일한 길이(La)를 가지도록 형성하고, 패드 영역(103b)은 동일 길이(Lb)를 가지도록 형성한다.
이 때문에, 금속층(103S)이 형성되는 면적뿐만 아니라 접속 패드(103A)와 접속 패드(103B)가 솔더 레지스트층으로부터 노출되는 부분의 면적에 있어 서로 동일하다. 따라서, 복수의 접속 패드(103) 상에 반도체칩을 접속하는 경우에 사용되는 접속부의 형성(체적, 형상 등)의 불균일이 감소하여서, 반도체칩을 양호한 신뢰성으로 실장 기판 상에 실장하는 것이 가능하게 된다.
예를 들면, 접속 패드 사이에 노출된 면적에 차이가 존재하는 경우에는, 접속부의 형성에 불균일이 생겨서, 반도체칩을 실장 기판에 접속하는데 있어서 신뢰성이 저하되는 경우가 발생할 수 있다.
도 7의 (a)와 도 7의 (b)는 노출된 면적이 다른 접속 패드 상에 각각 솔더로 이루어진 접속부가 형성되는 경우의 문제를 모식적으로 나타낸 도면이다.
우선, 도 7의 (a)는 전극 패드(103A)와, 그 전극 패드(103A)와 노출 면적이 다른 전극 패드(103X) 상에 각각 금속층이 형성되는 상태를 나타낸 도이다. 여기에서, 각각의 접속 패드가 가열되어 금속층이 용융되면, 도 7의 (b)에 나타난 바와 같이 각각의 접속 패드 상에 형성된 접속부는 최종 크기에 있어 서로 다르다. 이 때문에, 반도체칩(Au 범프)을 접속하는 경우에, 복수의 접속 패드 사이에 접속부의 크기의 불균일이 일어나서, 실장 기판 상에의 반도체칩의 실장에 있어 신뢰성이 저하되는 경우가 일어나기도 한다.
예를 들면, 도 1에 도시한 종래의 실장 기판에서, 접속 패드가 서로 간섭하는 부분만을 제거하는 구조를 채용하는 경우에는, 도 7에 도시한 바와 같이 접속 패드가 노출되는 면적이 달라서, 실장 기판 상에 반도체칩의 접속의 신뢰성이 저하되는 우려가 생긴다.
한편, 본 실시예에 따른 실장 기판에서는, 접속 패드(103A)와 접속 패드(103B)가 노출되는 면적이 동일하도록 형성되기 때문에, 반도체칩을 실장 기판에 접속하는 경우에 이용된 접속부의 형상의 불균일이 억제되어서, 양호한 신뢰성으로 반도체칩을 실장 기판 상에 실장할 수 있다.
즉, 본 발명에 따른 실장 기판(100)으로, 접속부가 더욱 협소 피치화된 고성능 반도체칩을 실장할 수 있고, 반도체칩의 접속부의 신뢰성이 향상된다.
또한, 본 실시예에서, 솔더 레지스트층(102B)의 모서리 근방에 접속 패 드(103A)가 형성하고, 접속 패드(103A) 사이에(또는 모서리 근방의 사이에) 접속 패드(103B)를 배열하지만 본 발명은 거기에만 한정되지 않는다.
도 8은 도 3에 나타난 실장 기판(100)의 변형예를 나타낸 도면이다. 변형예의 설명에서, 앞서 설명한 부분에는 동일한 참조 부호를 부여하고, 그에 대한 설명은 생략한다. 도 8에 나타난 바와 같이, 접속 패드(103A)와 접속 패드(103B)는 필요에 따라 다양하게 배치할 수 있다. 예를 들면, 접속 패드(103A)와 접속 패드(103B)의 배치는 반도체칩의 사양과 실장 기판 상에 배선의 레이아웃에 따라 다양하게 변경할 수 있다.
이어서, 실장 기판(100)의 제조 방법의 일례를 도 9a 내지 도 9i에 근거하여 설명한다. 본 방법의 설명에서, 앞서 설명한 부분에 동일한 참조 부호를 부여하고, 그에 대한 설명은 생략한다.
우선, 도 9a에 나타난 공정에 있어서, 예를 들면 Cu로 이루어진 지지 기판(111) 상에 Ni 또는 Sn의 도금된 층으로 이루어진 식각 저지층(etch stop layer)(112)을 형성한다.
이어서, 도 9b에 나타난 공정에 있어서, 식각 저지층(112) 상에 건식 필름 레지스트(dry film resist)를 적층하여 레지스트 층을 형성하고, 레지스트 층은 포토리소그래피(photolithography)법을 이용하여 패턴화하여서 개구부(113A)를 갖는 레지스트 패턴(113)을 형성한다.
이어서, 도 9c에 나타난 공정에 있어서, 개구부(113A)의 식각 저지층(112) 상에 예를 들면 도금법에 의하여 Cu로 이루어진 접속 패드(103B)를 형성한다. 이 경우에, 도시는 생략하였지만, 접속 패드(103A)는 접속 패드(103B)의 형성과 동시에 역시 형성한다.
이어서, 도 9d에 나타난 공정에서, 레지스트 패턴(113)을 지지 기판(111)으로부터 박리한 후에, 에폭시 수지 또는 폴리이미드 수지와 같은 이른바 빌드 업(build up) 수지로 이루어진 절연층(101)을 적층하여서, 접속 패드(103B)를 덮도록 형성한다.
이어서, 도 9e에 나타난 공정에 있어서, 예를 들면 YAG 레이저를 이용하여, 접속 패드(103B)에 도달하도록 절연층(101)에 비아홀(via hole)(101A)을 형성한다.
이어서, 도 9f에 나타난 공정에 있어서, Cu를 이용한 도금법을 이용하여, 접속 패드(103B)에 접속되는 비아 플러그(108A)를 비아 홀(101)의 내벽에 형성하고, 비아 플러그(108A)에 접속되는 패턴 배선(108B)을 절연층(111)에 형성되어서 배선부(108)를 형성한다.
이어서, 도 9g에 나타난 공정에서, 식각에 의해 지지 기판(111)과 식각 저지층(112)을 박리하여서 접속 패드(103B)를 노출시키는 상태를 이룬다.
이어서, 도 9h에 나타난 공정에 있어서, 개구부(104)를 가지는 솔더 레지스트층(102)을 접속 패드(103B)의 단부를 덮도록 형성한다. 또한, 개구부(104)로부터 접속 패드(103B)를 노출되도록 한다.
마찬가지로, 개구부(107A)를 가지는 솔더 레지스트층(109)을 배선부(108)를 덮도록 형성한다. 또한, 개구부(107A)로부터 패턴 배선(108B)을 부분적으로 노출하도록 한다.
이어서, 도 9i에 나타난 공정에 있어서, 솔더 레지스트층(102)으로부터 노출된 접속 패드(103B)의 표면에, 예를 들어 각각 솔더로 이루어진 금속층(103S)을 형성한다. 마찬가지로, 솔더 레지스트층(109)으로부터 노출된 패턴 배선(108B)의 표면에, 예를 들면 각각 솔더로 이루어진 금속층(110)을 형성한다.
그리하여, 도 3에 나타난 실장 기판(100)을 형성할 수 있다.
[제 2 실시예]
또한, 도 10은 본 발명의 제 2 실시예에 따른 실장 기판(200)을 나타내는 도면이다. 본 제 2 실시예의 설명에서, 앞서 설명한 부분에는 동일한 참조 부호를 부여하고, 그에 대한 설명은 생략한다. 또한, 만약 달리 설명하지 않는다면, 실장 기판(200)을 실장 기판(100)과 동일하게 간주한다.
도 10을 참조하면, 본 실시예에 따른 실장 기판(200)에서, 개구부(102b)를 솔더 레지스트층(102)에 형성된다. 또한, 절연층(101) 상에 개구부(102b)로부터 노출되도록 접속 패드(103C)를 형성한다. 접속 패드(103B) 마찬가지로, 접속 패드(103C)는 그 단부에 솔더 레지스트층(102B)에 의하여 덮여지도록 형성한다.
본 실시예에 따른 실장 기판(200)은 상술한 구조를 가지고 있기 때문에, 예를 들면, 그 중앙부에 형성된 접속부를 가지는 반도체칩을 실장할 수 있다. 예를 들면, 접속 패드(103C)는 실장 기판(200) 상에 실장되는 반도체칩의 전원 라인이나 접지 라인에 접속된다. 최근에, 특별히 저 전력을 소비하는 반도체칩(또는 저 전압으로 동작되는 반도체칩)에 대한 강력한 요구가 있고, 이 저 전압 동작의 경향에 대응하기 위해서, 전원계의 라인은 반도체칩의 장치에 형성되는 반도체칩의 중앙 근방에 형성하는 것이 바람직하다. 이 때문에, 저 전압 동작에 대응하도록 설계된 반도체칩에 있어서, 전원계 라인을 강화하기 위해서 전원계의 라인을 반도체칩의 중심부 근방에 증설하는 구성이 채용될 수 있다.
본 실시예에 따른 실장 기판 상에는 이러한 저 전압에 대응할 수 있는 반도체칩을 실장할 수 있다.
또한, 상술한 구조에 있어서, 접속 패드(103C)의 노출 면적은 접속 패드(103A)의 노출 면적 및 접속 패드(103C)의 노출 면적과 동일하도록 형성하는 것이 바람직하다. 이 경우에, 반도체칩을 실장 기판에 접속하는 경우에 사용된 접속부의 형상의 불균일이 억제될 수 있어서, 향상된 신뢰성으로 실장 기판 상에 반도체칩을 실장 가능하게 된다.
이상, 바람직한 실시예를 근거로 하여 본 발명을 설명해 왔지만, 본 발명은 상술한 설명의 특정 실시예에 한정되지 않고, 본 발명의 특허청구범위에 기재된 본 발명의 정신과 범주로부터 벗어나지 않고 각종 변형 및 변경이 가능하다.
상술한 바와 같은 본 발명에 따르면, 본 발명은 실장 기판 상에 실장되는 반도체칩의 접속부의 협소 피치화 경향에 대응 가능한 실장 기판을 제공할 수 있다.

Claims (6)

  1. 플립-칩 본딩을 이용하여 반도체칩이 실장되는 실장 기판으로서,
    상기 반도체칩에 접속되는 복수의 접속 패드와,
    상기 접속 패드를 부분적으로 덮도록 형성되는 절연층을 포함하고,
    상기 절연층은 상기 반도체칩의 중심에 대응하도록 형성되는 제 1 절연층과 상기 제 1 절연층을 둘러싸도록 형성되는 제 2 절연층을 포함하고,
    상기 복수의 접속 패드는 상기 제 1 절연층에 의하여 부분적으로 덮어지는 제 1 접속 패드와, 상기 제 2 절연층에 의하여 부분적으로 덮어지는 제 2 접속 패드를 포함하는 것을 특징으로 하는 실장 기판.
  2. 제 1항에 있어서,
    상기 절연층은 솔더 레지스트층(solder resist layer)으로 이루어지는 것을 특징으로 하는 실장 기판.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 1 절연층이 사각형으로 형성되고, 상기 사각형 모서리 근방에는 상기 제 2 접속 패드가 설치되는 것을 특징으로 하는 실장 기판.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제 1 접속 패드의 노출 면적과 상기 제 2 접속 패드의 노출된 면적이 동일한 것을 특징으로 하는 실장 기판.
  5. 제 1항 또는 제 2항에 있어서,
    상기 복수의 접속 패드는 상기 제 1 절연층에 형성된 개구부로부터 노출된 제 3 접속 패드를 더 포함하는 것을 특징으로 하는 실장 기판.
  6. 제 5 항에 있어서,
    상기 제 3 접속 패드의 노출 면적이 상기 제 1 접속 패드의 노출 면적 및 상기 제 2 접속 패드의 노출 면적과 동일한 것을 특징으로 하는 실장 기판.
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