JP2009117862A - 改善された半田ボールランドの構造を有する半導体パッケージ - Google Patents
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- 229910000679 solder Inorganic materials 0.000 title claims abstract description 170
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 230000002093 peripheral effect Effects 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 abstract description 7
- 230000004927 fusion Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 206010047700 Vomiting Diseases 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81385—Shape, e.g. interlocking features
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
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Abstract
【課題】ＳＭＤ型とＮＳＭＤ型とを混合した半田ボールランド構造を採用にすることによって、半田ボールの脱落、パターンクラック（ｐａｔｔｅｒｎｃｒａｃｋ）、並びに半田ボールランドの分離等の現象を防止することができ、且つ、基板に対する半田ボールの高い融着力のある信頼性を高いＢＧＡ半導体パッケージを提供する。
【解決手段】半導体パッケージは、平面を有する基板と、前記基板の平面に形成される複数の半田ボールランド３０と、複数の半田ボールランド３０に形成される半田ボールと、前記半田ボールランド３０を露出させる、前記半田ボールランド３０の半径より小さい半径を有する複数の開口領域３７を限定し、前記基板の平面を塗布するマスク層とを備える。
【選択図】図３
【解決手段】半導体パッケージは、平面を有する基板と、前記基板の平面に形成される複数の半田ボールランド３０と、複数の半田ボールランド３０に形成される半田ボールと、前記半田ボールランド３０を露出させる、前記半田ボールランド３０の半径より小さい半径を有する複数の開口領域３７を限定し、前記基板の平面を塗布するマスク層とを備える。
【選択図】図３
Description
本発明は、電子パッケージング技術に関するものであって、詳細には特に改善された半田ボールランド構造を有する半導体パッケージに関する。
半導体チップにおける高集積化技術により、同じ大きさの半導体チップに多数の回路配置が可能となったため、半導体チップを備えるパッケージ又はマザーボード（ｍｏｔｈｅｒ ｂｏａｒｄ）といった外部の回路基板と疎通できる多くの入出力端子が必要となった。
こうしたニーズに応じて開発されたＢＧＡ半導体パッケージは、従来のリードフレームパッケージとは違って入出力端子を半導体パッケージの一面に融着する半田ボールにしたことで、従来に比べ入出力数をさらに多く受容することができ、その大きさも半導体チップの大きさに近い点で次世代のパッケージとして脚光を浴びている。
斯かるＢＧＡ半導体パッケージは、一般に、半田ボールを底面に備えた基板、該基板の上面に取り付けられた半導体チップ、該基板と該半導体チップとを電気的に接続するワイヤー、該基板の上面と半導体チップとワイヤーとを封止する封止材から構成される。ここで、基板に半田ボールが形成される基板の底面を半田ボール実装面と称し、該半田ボールの実装面に半田ボールが融着される領域を半田ボールランドと称する。
図１Ａは、従来のＢＧＡ半導体パッケージのＳＭＤ型半田ボールランドを示す平面図である。ここで、ＳＭＤ型半田ボールランドは、半田マスク限定型（Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ Ｔｙｐｅ）の半田ボールランドである。
図１Ａに示すように、半田ボールランド１０及びこれと連結されるパターン連結部１４が基板（図示せず）の半田ボール実装面に形成される。半田ボールランド１０は、一般に円形の形状を有する銅材である。また、半田ボールランド１０は、半田ボール（図示せず）が半田ボールランド１０の表面に容易に融着されるようにニッケルと金とでメッキされることが好ましい。半田ボール実装面を加え、パターン連結部１４と半田ボールランド１０の周縁部とが半田マスク１６により被覆されており、半田ボールランド１０の中心部１０ｂがマスク開口領域１６ａにより露出される。
図１Ｂは、従来のＢＧＡ半導体パッケージのＮＳＭＤ型半田ボールランドを示す平面図である。ここで、ＮＳＭＤ型半田ボールランドは、非半田マスク限定型（Ｎｏｎ−Ｓｏｌｄｅｒ Ｍａｓｋ Ｄｅｆｉｎｅｄ Ｔｙｐｅ）半田ボールランドである。
図１Ｂに示すように、半田ボールランド２０及びこれと連結されたパターン連結部２４が基板の半田ボール実装面１に形成される。
半田ボール実装面１及びパターン連結部２４の一部分２４ａが半田マスク２６により被覆されており、パターン連結部２４の残余部分２４ｂ、半田ボールランド２０、並びに半田ボールランド２０の周囲の半田ボール実装面１の一部がマスク開口領域２６ａにより露出されている。
しかし、従来のＢＧＡ半導体パッケージの半田ボールランドは、次のような問題点がある。
ＳＭＤ型半田ボールランドの場合、ＢＧＡ半導体パッケージがマザーボードに実装された後、半田ボールの結合力に対する半田ボールジョイント信頼性（Ｓｏｌｄｅｒ ｂａｌｌ Ｊｏｉｎｔ Ｒｅｌｉａｂｉｌｉｔｙ）テストのとき、半田ボールランドから半田ボールが脱落する半田ボール分離・離脱といった問題がある。ＮＳＭＤ型半田ボールランドの場合、ＢＧＡ半導体パッケージがマザーボードに実装された後、半田ボールランドと連結されるパターン連結部が断線するパターンクラック（ｐａｔｔｅｒｎ ｃｒａｃｋ）が発生したり、半田ボールランドが基板から分離するといった半田ボールランドの分離現象が起こる問題点がある。
斯かる問題は、ウェハーレベルパッケージやフリップチップパッケージ等のような半田ボール接続を使用するパッケージに頻繁に発生する。
本発明は、基板と半田ボールとの結合を安定させるともに、半田ボールランドの強化された構造を有する半導体パッケージを提供することに目的がある。
本発明による半導体パッケージは、平面の基板と、基板の平面に形成される複数の半田ボールと、基板の平面に塗布され半田ボールランドが開口するために複数の開口領域を有するマスク層と、半田ボールランドに形成される複数の接続ボールとを備える。
第１延長線は、半田ボールランドのランドセンターから基板の平面の中心側に向かって延長し、第２延長線は、ランドセンターからその第１延長線とは反対側に延長する。第１延長線は、第１接点で半田ボールランドのランド端と接し、第２接点で開口領域の開口端と接する。第２延長線は、第３接点でランド端と接し、第４接点で開口領域の開口端と接する。第１接点とランドセンターとの第１距離は、第２接点とランドセンターとの第２距離よりも長く、第３接点とランドセンタとの第３距離は、第４接点とランドセンサーとの第４距離よりも短い。
本発明の望ましい実施形態によると、前記半田ボールランドは第１半径を有する。開口領域の第１開口端は、第１半径より大きい第２半径を有し、開口領域の第２開口端は第１半径より小さい第３半径を有する。
第１開口端をなす第１角度は、前記第２延長線を中心線にして６０°〜１８０°間であり、前記第２開口端をなす第２角度は、前記第１延長線を中心線にして１８０°〜３００°間である。望ましくは約１５０°である。
本発明による他の実施形態によると、開口領域は第４半径を有する。半田ボールランドの第１ランド端は第４半径より小さい第５半径を有し、半田ボールランドの第２ランド端は第４半径より大きい第６半径を有する。第１ランド端をなす第３角度は第２延長線を中心線にして６０°〜１８０°間であり、第２ランド端をなす第４角度は第１延長線を中心線にして１８０°〜３００°間である。望ましくは１５０°である。
本発明による他の半導体パッケージは、平面の基板と、基板の平面に形成され第７半径を有する複数の半田ボールランドと、基板の平面に塗布され半田ボールランドが開口される領域として第７半径よりも小さい第８半径を有する複数の開口領域を有するマスク層と、半田ボールランドに形成された複数の接続ボールとを備える。
上記半田ボールランドは円弧状の溝と複数の直線状の溝とを有する。円弧状の溝は、第８半径より小さい第９半径を有し、直線状の溝は、円弧状の溝の外縁に沿って放射状に配置され円弧状の溝に通じる。また、直線状の溝は各々開口領域の開口端と半田ボールランドのランド端との間の領域にまで延びる。
本発明の更に他の実施形態によると、円弧状の溝をなす第５角度は基板の平面の中心から半田ボールランドのランドセンター側に向かって延びる第３延長線を中心にして６０〜１８０°間である。望ましくは１５０゜である。
本発明の他の実施例による半導体素子は、中心のある平面の基板と、基板の平面に形成され第１周縁部及び第２周縁部を有する少なくとも一つの端子ランドと、基板の平面を被覆し、端子ランドが露出するように形成される少なくとも一つの開口領域を含むマスク層と、端子ランドに形成される少なくとも一つの接続端子とを含む。端子ランドの第１周縁部はマスク層により塗布され、第２周縁部はマスク層の開口領域を通して露出される。
本発明の他の実施例によると、第１周縁部は基板の平面の中心側に向かい、第２周縁部はその中心の反対側に向かう。接続端子は半田ボールであり、基板は印刷回路基板、シリコン基板、並びにフレキシブル回路テープとを備えることが好ましい。
以下、添付の図面を参照して本発明によるＢＧＡ半導体パッケージを詳細に説明する。
（第１実施例）
図２Ａ及び図２Ｂは、各々、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。図２Ａ及び図２Ｂに示すように、ＢＧＡ半導体パッケージ用（図示せず）基板の半田ボール実装面２の上に、半田ボールランド３０が形成される。半田ボール実装面２の上に半田マスク３６が塗布され、半田マスク３６の塗布されていない領域には半田ボールランド３０を露出させるマスク開口領域３７が設けられる。
図２Ａ及び図２Ｂは、各々、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。図２Ａ及び図２Ｂに示すように、ＢＧＡ半導体パッケージ用（図示せず）基板の半田ボール実装面２の上に、半田ボールランド３０が形成される。半田ボール実装面２の上に半田マスク３６が塗布され、半田マスク３６の塗布されていない領域には半田ボールランド３０を露出させるマスク開口領域３７が設けられる。
第１延長線Ｌ１は、半田ボールランド３０のランドセンター３０ｃから半田ボール実装面２の中心２Ｃに向かって延長する。こうした第１延長線Ｌ１は、第１接点Ｃ１で半田ボールランド３０のランド端３０ａと接する。第１接点Ｃ１とランドセンター３０ｃとの間の距離を第１距離Ｗ１とする。そして、第１延長線Ｌ１は、第２接点Ｃ２で開口領域３７の第２開口領域３７ｂと接する。斯かる第２接点Ｃ２とランドセンター３０ｃとの間の距離を第２距離Ｗ２とする。すると、図２Ｂで示すように、第１距離Ｗ１は第２距離Ｗ２より長いため、図２Ａからのように、半田マスク３６が半田ボールランド３０の第１周縁部Ａ１を被覆する構造となる。ここで、被覆された部分を第１周縁部Ａ１とする。
また、第２延長線Ｌ２は、ランドセンター３０ｃから第１延長線Ｌ１と反対側に延長する。第２延長線Ｌ２は第３接点Ｃ３でランド端３０ｂと接する。第３接点Ｃ３とランドセンター３０ｃとの間の距離を第３距離Ｗ３とする。そして、第２延長線Ｌ２は、第４接点Ｃ４で開口領域３７の第１開口端３７ａと接する。第４接点Ｃ４とランドセンター３０ｃとの間の距離を第４距離Ｗ４とする。すると、図２Ｂに示すように、第３距離Ｗ３は第４距離Ｗ４よりも短いため、図２Ａでのように、半田ボールランドの周縁部の他側を被覆しない。こうした被覆されず露出された部分を第２周縁部Ａ２とする。
つまり、半田ボール実装面２の中心側２Ｃに向かう第１周縁部Ａ１は半田マスク３６により塗布され、反対側に向かう第２周縁部Ａ２は開口領域により露出される。第２周縁部と隣接する半田ボール実装面２は開口領域３７により部分的に露出され、図２Ａにおいて符号２ａとして示される。従って、第１周縁部Ａ１は、ＳＭＤ型（ｓｏｌｄｅｒ ｍａｓｋ ｄｅｆｉｎｅｄ ｔｙｐｅ）半田ボールランド構造となり、第２周縁部Ａ２は、ＮＳＭＤ型（ｎｏｎ−ｓｏｌｄｅｒ ｍａｓｋ ｄｅｆｉｎｅｄ ｔｙｐｅ）半田ボールランド構造となる。
斯かる半田ボールランド３９の構造は、下記のような効果がある。従来には、半田ボールを用いてＢＧＡパッケージをマザーボードに実装すると、パッケージとマザーボードとの間の熱膨張係数ずれにより半田ボールランド及び半田ボールが機械的なストレスを受けた。このとき、機械的なストレスは、中心側２Ｃから反対側に放射状外側方向（図２Ａの「Ｆ」方向）として作用する。こうした機械的なストレスによりＳＭＤ型ランドの場合、半田ボール分離又は離脱が発生し、また、ＮＳＭＤ型ランドの場合、パターンクラック（ｐａｔｔｅｒｎ ｃｒａｃｋ）現象が起きる原因となった。
上述したＳＭＤ型半ボールランドにおける問題点が、主に第２周縁部Ａ２で発生し、ＮＳＭＤ型半田ボールランドにおける問題点が、主に第１周縁部Ａ１で発生することが明らかになった。従って、本発明による半田ボールランド３０の構造により上記のような問題を解決することができる。また、本発明の半田ボールランド３０の構造によりウェハーレベルパッケージやフリップチップパッケージなどのような他の形態のパッケージにも適用することができ、半田ボールランドの形成される基板は印刷回路基板、シリコン基板、並びにフレキシブル回路テープなどを含む。
半田ボールランド３０は、第１半径Ｒ１を有する円形状であり、パターン連結部３４により電気的に接続する。マスク開口領域３７は、第１開口端３７ａ及び第２開口端３７ｂを有する。望ましくは、第１開口端３７ａ及び第２開口端３７ｂは円弧形状であり、開口領域３７の中心とランドセンタ３０ｃとが一致する。第１開口端３７ａは第１半径Ｒ１より大きい第２半径Ｒ２を有し、第２開口端３７ｂは、第１半径Ｒ１より小さい第３半径Ｒ３を有する。第１開口端３７ａ及び第２開口端３７ｂは第３開口端３７ｃによって連結する。好ましくは、第３開口端３７ｃの形状は直線である。
第１開口端３７ａをなす第１角度Ｄ１は、第２延長線Ｌ２を中心線にして６０°〜１８０°間であり、第２開口端３７ｂをなす第２角度Ｄ２は、第１延長線Ｌ１を中心線にして１８０°〜３００°間である。好ましくは、第１角度Ｄ１及び第１角度Ｄ２を各々略１５０°にする。
（第２実施例）
図３は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボール実装面を示す平面図である。
図３は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボール実装面を示す平面図である。
図３に示すように、ＢＧＡ半導体パッケージの半田ボール実装面２上には複数の開口領域３７を除く全体に半田マスク３６が塗布されている。複数の半田ボールランド３０が半田ボール実装面２に形成され、開口領域３７を通して部分的に露出される。
複数の半田ボールランド３０において、ＳＭＤ型構造である第１周縁部Ａ１は、半田ボール実装面２の中心側２Ｃに向かって配置され、ＮＳＭＤ型構造である第２周縁部Ａ２は、半田ボール実装面２の中心２Ｃの反対側に配置される。これにより、ＢＧＡ半導体パッケージの半田ボール実装面である半田ボール実装面２の反り（ｗａｒｐａｇｅ）現象が発生しても、半田ボール実装面２と半田ボール（図示せず）との間の融着力がさらに堅固となる。
（第３実施例）
図４は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。
図４は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。
図４に示すように、電気的に接続される半田ボールランド４０とパターン連結部４４とは、半田ボール実装面２の上に形成される。また、半田実装面２の上に開口領域３７を除く半田マスク３６が塗布されている。半田ボールランド４０は、第１ランドセンター４０ａと第２ランド端４０ｂとを有する。第１ランド端４０ａ及び第２ランド端４０ｂは円弧形状が好ましく、開口領域４７の中心とランドセンター４０ｃとが一致する。半田ボールランド４０において、第１ランド端４０ａは第４半径Ｒ４より小さい第５半径Ｒ５を有し、第２ランド端４０ｂは、第４半径Ｒ４より大きい第６半径Ｒ６を有する。第１ランド端４０ａ及び第２ランド端４０ｂが直線ランド端４０ｄによって連結される。
第１ランド端４０ａをなす第３角度Ｄ３は、第２延長線Ｌ２を中心線にして６０°〜１８０°間であり、第２ランド端４０ｂをなす第４角度Ｄ４は、第１延長線Ｌ１を中心線にして１８０°〜３００°間である。第３角度Ｄ３及び第４角度Ｄ４は各々略１５０°にしたほうが好ましい。
（第４実施例）
図５は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。
図５は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。
図５に示すように、電気的に連結される半田ボールランド５０とパターン連結部５４とが半田ボール実装面２の上に形成される。また、半田ボール実装面２の上に開口領域５７を除く半田マスク３６が塗布されている。半田ボールランド５０は、第７半径Ｒ７を有する円形の形状であり、開口領域５７は、第７半径Ｒ７より小さい第８半径Ｒ８を有する円形の形状である。望ましくは、ランドセンター５０ｃと開口領域５７の中心とが一致すると良い。
半田ボールランド５０には、円弧状の溝５８と複数の直線状の溝５９とが形成される。円弧状の溝５８が開口領域５７内に位置するよう、その中心線が第８半径Ｒ８より小さい第９半径Ｒ９を有する。直線状の溝５９は、円弧状の溝５８の外縁に沿って放射状に配置され円弧状の溝５７に通じている。これにより、半田ボールランド５０に半田ボール（図示せず）を融着する際、生成される空隙（ｖｏｉｄ）が半田ボール内にトラップされることなく直線状の溝５９の開口溝の各々を経由して吐き出される。従って、半田ボール実装面２に対する半田ボールの融着力が一層強化される。
（第５実施例）
図６は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。
図６は、本発明の一実施形態によるＢＧＡ半導体パッケージの半田ボールランドを示す平面図である。
図６に示すように、半田ボールランド６０は、円弧状の溝６８と複数の直線状の溝６９とを有する。円弧状の溝６８をなす第５角度Ｄ５は、第３延長線Ｌ３を６０°〜１８０°間である。第３延長線Ｌ３は、判断ボールの実装基板２の中心２Ｃと半田ボールランド６０のランドセンター６０ｃとを連結する。好ましくは、第５角度Ｄ５が１５０°になるようにする。第４実施例と同様に、円弧状の溝６８は、開口領域内側に位置する。また、直線状の溝６９は、円弧状の溝６８の外縁に沿って放射状に配置して円弧状の溝６８に通じる
以上、本発明の原理を例示するために好ましい実施形態を説明したが、これにより本発明を限定するものではない。むしろ、特許請求範囲の技術的思想及び範疇から逸脱することなく、多様な変更及び修正が可能であることを当業者は理解するだろう。従って、そうした全ての変更や修正も本発明の範囲に属するものと看做すべきであろう。
［発明の効果］
本発明によるＢＧＡ半導体パッケージは、ＳＭＤ型とＮＳＭＤ型とを混合した半田ボールランド構造を採用にすることによって、半田ボールの脱落、パターンクラック（ｐａｔｔｅｒｎ ｃｒａｃｋ）、並びに半田ボールランドの分離等の現象を防止することができ、且つ、基板に対する半田ボールの高い融着力によりＢＧＡ半導体パッケージの信頼性を高めることができる。
本発明によるＢＧＡ半導体パッケージは、ＳＭＤ型とＮＳＭＤ型とを混合した半田ボールランド構造を採用にすることによって、半田ボールの脱落、パターンクラック（ｐａｔｔｅｒｎ ｃｒａｃｋ）、並びに半田ボールランドの分離等の現象を防止することができ、且つ、基板に対する半田ボールの高い融着力によりＢＧＡ半導体パッケージの信頼性を高めることができる。
２ 半田ボール実装面
Ａ１ 第１周縁部
Ａ２ 第２周縁部
２Ｃ 半田ボール実装面の中心
３０ 半田ボールランド
３０ｂ ランド端
３０ｃ ランドセンター
３４ パターン連結部
３６ 半田マスク
３７ 開口領域
３７ａ 第１開口端
３７ｂ 第２開口端
４０ 半田ボールランド
４０ａ ランド端
４０ｂ ランド端
４０ｃ ランドセンター
４４ パターン連結部
４７ 開口領域
５０ 半田ボールランド
５０ｃ ランドセンター
５４ パターン連結部
５７ 開口領域
５８ 円弧状の溝
５９ 直線状の溝
６０ 半田ボールランド
６０ｃランドセンター
６８ 円弧状の溝
６９ 直線状の溝
Ａ１ 第１周縁部
Ａ２ 第２周縁部
２Ｃ 半田ボール実装面の中心
３０ 半田ボールランド
３０ｂ ランド端
３０ｃ ランドセンター
３４ パターン連結部
３６ 半田マスク
３７ 開口領域
３７ａ 第１開口端
３７ｂ 第２開口端
４０ 半田ボールランド
４０ａ ランド端
４０ｂ ランド端
４０ｃ ランドセンター
４４ パターン連結部
４７ 開口領域
５０ 半田ボールランド
５０ｃ ランドセンター
５４ パターン連結部
５７ 開口領域
５８ 円弧状の溝
５９ 直線状の溝
６０ 半田ボールランド
６０ｃランドセンター
６８ 円弧状の溝
６９ 直線状の溝
Claims (12)
- 基板と、
前記基板上に形成され第１周縁部及び第２周縁部を有する少なくとも一つの端子ランドと、
前記端子ランドに形成される少なくとも一つの接続端子と、
前記基板上に塗布され前記端子ランドを露出させる少なくとも一つの開口領域を限定するマスク層と、を備える半導体デバイスにおいて、
前記マスク層は前記端子ランドの第１周縁部上に塗布され、前記第２周縁部は前記マスク層の開口領域を通して露出することを特徴とする、半導体デバイス。 - 前記第１周縁部は前記基板の中心側に向かい、前記第２周縁部は前記中心の反対側に向かうことを特徴とする、請求項１に記載の半導体デバイス。
- 前記接続端子は半田ボールを備えることを特徴とする、請求項１に記載の半導体デバイス。
- 前記基板は印刷回路基板、シリコン基板、並びにフレキシブル回路テープを備えることを特徴とする、請求項１に記載の半導体デバイス。
- 基板と、
前記基板上に形成される複数の半田ボールランドと、
前記基板上に塗布され前記半田ボールランドを露出させる複数の開口領域を限定するマスク層と、
前記半田ボールランドに形成される複数の接続ボールと、
前記半田ボールランドの中心を通して前記基板の表面の中心から延長され、第１接点において前記半田ボールランドのランド端と接し、第２接点において前記開口領域の開口端と接する第１延長線と、
前記半田ボールランドの中心からスタートして前記第１延長線と反対側に延長され、第３接点において前記ランド端と接し、第４接点において前記開口領域の開口端と接する第２延長線と、を有する半導体パッケージにおいて、
前記第１接点と前記半田ボールランドの中心との間の距離が第１距離で、前記第２接点と半田ボールランドの中心との間の距離が第２距離で、前記第１距離は前記第２距離より長く、
前記第３接点と前記半田ボールランドの中心との間の距離が第３距離であり、前記第４接点と前記半田ボールランドの中心との間の距離が第４距離で、前記第３距離は前記第４距離より短いことを特徴とする、半導体パッケージ。 - 前記複数の半田ボールランドの各々は第１半径を有し、
前記開口領域の第１開口端は前記第１半径より大きい第２半径を有し、
前記開口領域の第２開口端は前記第１半径より小さい第３半径を有することを特徴とする、請求項５に記載の半導体パッケージ。 - 放射状の形状に配置される一対の第３開口端を更に備える半導体パッケージにおいて、前記第１開口端は前記第２延長線を中心軸にして約１６０°〜１８０°間に第１角度を形成し、前記第２開口端は前記第１延長線を中心軸にして１８０°〜３００°間に第２角度を形成することを特徴とする、請求項６に記載の半導体パッケージ。
- 前記第１角度は約１５０°であることを特徴とする、請求項７に記載の半導体パッケージ。
- 前記開口領域は第４半径を有し、前記半田ボールランドの第１ランド端は前記第４半径より小さい第５半径を有し、前記半田ボールランドの第２ランド端は前記第４半径より大きい第６半径を有することを特徴とする、請求項７に記載の半導体パッケージ。
- 前記第１ランド端は第２延長線を中心軸にして６０°〜１８０°間の円弧を限定することを特徴とする、請求項９に記載の半導体パッケージ。
- 前記円弧が約１５０°であることを特徴とする、請求項１０に記載の半導体パッケージ。
- 前記基板は印刷回路基板、シリコン基板、並びにフレキシブル回路テープを備えることを特徴とする、請求項７に記載の半導体パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0052328A KR100523330B1 (ko) | 2003-07-29 | 2003-07-29 | Ｓｍｄ 및 ｎｓｍｄ 복합형 솔더볼 랜드 구조를 가지는ｂｇａ 반도체 패키지 |
| KR2003-052328 | 2003-07-29 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004213368A Division JP4349988B2 (ja) | 2003-07-29 | 2004-07-21 | 改善された半田ボールランドの構造を有する半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009117862A true JP2009117862A (ja) | 2009-05-28 |
| JP5090385B2 JP5090385B2 (ja) | 2012-12-05 |
Family
ID=34101753
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004213368A Active JP4349988B2 (ja) | 2003-07-29 | 2004-07-21 | 改善された半田ボールランドの構造を有する半導体パッケージ |
| JP2009016637A Expired - Fee Related JP5090385B2 (ja) | 2003-07-29 | 2009-01-28 | 改善された半田ボールランドの構造を有する半導体パッケージ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004213368A Active JP4349988B2 (ja) | 2003-07-29 | 2004-07-21 | 改善された半田ボールランドの構造を有する半導体パッケージ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7064435B2 (ja) |
| JP (2) | JP4349988B2 (ja) |
| KR (1) | KR100523330B1 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100523330B1 (ko) | 2005-10-24 |
| JP5090385B2 (ja) | 2012-12-05 |
| US7064435B2 (en) | 2006-06-20 |
| JP2005051240A (ja) | 2005-02-24 |
| JP4349988B2 (ja) | 2009-10-21 |
| KR20050013773A (ko) | 2005-02-05 |
| US20050023683A1 (en) | 2005-02-03 |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A602 | Written permission of extension of time |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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