JP5364093B2 - 半導体装置、基本セルおよび半導体集積回路装置 - Google Patents

半導体装置、基本セルおよび半導体集積回路装置 Download PDF

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Description

本発明は、微細化プロセスに対応した半導体装置の構成に関するものであり、特に、配線と配線下の接続孔（ビア）の構造に関するものである。
従来から、絶縁膜に配線溝を形成し、この配線溝底部にビアを形成した後、配線溝およびビアに導電性材料を埋め込み、配線とコンタクト部とを同時に形成する技術として、デュアルダマシン法が知られている。このデュアルダマシン法では、先に配線パターンを形成したハードマスク上にリソグラフィー技術によりビアパターンの形成を行い、その後、エッチングによりビアと配線溝とを形成する、いわゆる先トレンチ方式が知られている（例えば、特許文献１参照）。
図２５を用いて、従来の先トレンチ方式によるデュアルダマシン法での配線とビアの構造について説明する。図２５において、（ａ）は配線とその下のビアの配置位置と形状を示す平面図、（ｂ）は配線単体の形状を示す平面図、（ｃ）は半導体装置製造時にビアマスク形成に用いるビアパターンの形状を示す平面図、（ｄ）はビア単体の形状を示す平面図、（ｅ）は平面図（ａ）におけるＡ１−Ａ１´断面図、（ｆ）は平面図（ａ）におけるＡ２−Ａ２’断面図である。
図２５（ａ）〜（ｄ）に示すように、半導体基板を上方から基板に垂直方向に平面視する場合、ビアパターン４と配線１との実質的な重なり部分が、形成されるビア３１の平面形状になる。なお図２５（ａ）において、配線１の下にビア３１が存在するため、ビア３１を点線で示している。
図２５（ｅ），（ｆ）を用いて、ビア３１の断面形状について簡単に説明する。デュアルダマシン法では、下層配線２００上の絶縁膜２０１上に、配線パターン２０２が形成された配線形成用ハードマスク２０３を形成した後、この配線形成用ハードマスク２０３上に、ビアパターン４が形成されたビア形成用レジストマスク２０４を形成する。その後、ビア形成用レジストマスク２０４を用いて絶縁膜２０１をエッチングすることによって、ビア部２０６を深さ方向に延長形成し、さらに、ビア形成用レジストマスク２０４を除去した後、配線形成用レジストマスク２０３を用いて絶縁膜２０１をエッチングすることによって、配線部２０５を深さ方向に延長形成していく。その配線部２０５とビア部２０６に１度に金属を充填することによって、配線１とビア３１を同時に形成する。
また、半導体製造プロセスにおいて、従来から配線パターンの幅の最小寸法およびビアパターンの最小寸法が規定されている。近年の微細プロセスにおいては、製造装置の技術的制約により、配線パターンの解像度よりもビアパターンの解像度の方が低く、配線パターン２０２の最小寸法よりもビアパターン４の最小寸法の方が大きくなっている。このため、最小寸法幅の配線下に形成されるビア３１の仕上がり平面形状は、デュアルダマシン法でのセルフアライン（自己整合）によるビア形成により、円形のビアパターン４と、ビアパターン４の直径よりも細い幅を持つ配線１との実質的な重なり部分の形状となる。
また、オングリッド設計の配置配線ツールによるＬＳＩのレイアウト設計では、通常、基本セルの入力信号または出力信号を伝達可能な複数の端子を、Ｘ方向に並ぶ配線グリッドとＹ方向に並ぶ配線グリッドとの交点に存在させている(例えば、特許文献２参照)。このため、配置配線での配線リソースを確保するために、ビアを、Ｘ方向に並ぶ配線グリッドとＹ方向に並ぶ配線グリッドとの交点近傍に配置する傾向があった。なお、ここで、基本セルの電源配線に沿った方向をＸ方向、電源配線に垂直な方向をＹ方向とする。
特開２００６−２９４７７１号公報 特開２００７−４３０４９号公報
従来の半導体装置では、折り曲げ部を持つ配線下にビアを形成する場合、その折り曲げ部の下にビアが形成されることが多かった。例えば図２５（ａ）では、Ｌ字型配線１の折り曲げ部２の下部にビア３１が形成されている。ところがこの場合、セルフアラインによって、ビア３１の仕上がり形状は、図２５（ｄ）に示すように、その周縁部を一部切り欠いたような切り欠き部（略凹部）５を持ってしまう。このような切り欠き部を持つビアは、その形状の歪みにより、ビア部への金属充填工程において金属充填率を低下させる可能性がある。これがビア埋め込み不良の原因となり、ひいては半導体装置の製造歩留低下を惹き起こすことがある。
また、図２６（ａ）に示すようなＴ字型の配線１１の折り曲げ部２１、あるいは、図２６（ｂ）に示すような十字型の配線１２の折り曲げ部２２の下にビアを形成する場合においても、同様の問題が起こりうる。すなわち、ビア３２，３３は、図２６（ｃ）のビアパターン４と配線１１，１２との重なり部分と同一形状になるため、切り欠き部５を持ってしまう。このため、図２５の場合と同様に、ビア部への金属充填工程において金属充填率を低下させる可能性がある。
本発明は、上記従来の問題点を解決するものであり、配線とその下のビアを有する半導体装置において、歪なビア形状が発生することに起因するビアの金属充填率低下を抑制可能にすることを目的とする。
本発明の第１態様は、半導体装置として、
第１の配線と、
前記第１の配線の下層に配置された第２の配線と、
前記第１の配線と前記第２の配線との間に形成されており、前記第１および第２の配線を電気的に接続する第１のビアとを備え、
前記第１の配線は、平面視において、
折り曲げ部と、
前記折り曲げ部から第１方向に延びる第１の配線領域と、
前記折り曲げ部から、前記第１方向に直交する第２方向に延びる第２の配線領域とを有しており、
前記第１のビアは、平面視において、
前記第１の配線領域に、前記折り曲げ部の領域と重ならないように形成されており、
前記第１方向の長さが、前記第２方向の長さよりも長く、
前記第２方向における両端が、前記第１の配線領域の前記第２方向における両端と重なっているものである。
この態様によると、第１のビアは、第１の配線の折り曲げ部の領域と重ならないように形成されているので、切り欠き部を持つ歪なビア形状が発生しない。このため、切り欠き部を持つ歪なビア形状が発生することに起因するビアの金属充填率低下を抑制することができる。
本発明の第２態様は、半導体装置として、
第１の配線と、
前記第１の配線の下層に配置された第２の配線と、
前記第１の配線と前記第２の配線との間に形成されており、前記第１および第２の配線を電気的に接続する第１のビアとを備え、
前記第１の配線は、平面視において、
折り曲げ部と、
前記折り曲げ部から第１方向に延びる第１の配線領域と、
前記折り曲げ部から、前記第１方向に直交する第２方向に延びる第２の配線領域と、
前記折り曲げ部から、前記第１および第２の配線領域の間の方向へ、突出するように形成された第１の突出部とを有しており、
前記第１のビアは、平面視において、
前記折り曲げ部の領域を含むように、配置されており、
前記第１および第２の配線領域の間の方向における端が、前記第１の突出部の端よりも前記折り曲げ部側にあるものである。
この態様によると、第１の配線の折り曲げ部の領域が、第１の突出部によって拡張されており、第１のビアの端が第１の突出部の内側にあるので、折り曲げ部の下に、切り欠き部を持たないビアを形成することができる。このため、切り欠き部を持つ歪なビア形状が発生することに起因するビアの金属充填率低下を抑制することができる。
本発明の第３態様は、半導体装置として、
第１の配線と、
前記第１の配線の下層に配置された第２の配線と、
前記第１の配線と前記第２の配線との間に形成されており、前記第１および第２の配線を電気的に接続する第１のビアとを備え、
前記第１の配線は、平面視において、
折り曲げ部と、
前記折り曲げ部から第１方向に延びる第１の配線領域と、
前記折り曲げ部から、前記第１方向に直交する第２方向に延びる第２の配線領域とを有しており、
前記第１のビアは、平面視において、
前記折り曲げ部の領域を含むように、配置されており、
前記折り曲げ部から前記第１の配線領域において前記第１方向に突出している長さが、前記折り曲げ部から前記第２の配線領域において前記第２方向に突出している長さよりも長いものである。
この態様によると、第１のビアは、折り曲げ部の領域を含むように配置されており、かつ、折り曲げ部から第１の配線領域において第１方向に突出している長さが、折り曲げ部から第２の配線領域において第２方向に突出している長さよりも長くなっている。このため、折り曲げ部の下に、金属充填率低下の影響を軽減させるだけの十分な大きさを持つビアが形成される。このため、切り欠き部を持つ歪なビア形状が発生することに起因するビアの金属充填率低下を抑制することができる。
そして、本発明は、上述の第１および第２態様と同様の特徴を有する基本セルを含む。
また、本発明は、上述の第１〜第３態様と同様の特徴を有する、複数の基本セルを備えた半導体集積回路装置を含む。
本発明によると、切り欠き部を持つ歪なビア形状が発生することに起因するビアの金属充填率低下を抑制することができるので、ビアの埋め込み不良による製造歩留低下を抑制することができる。
第１の実施形態に係る配線と配線下ビアの構造を示す図であり、（ａ），（ｅ）は配線とビアの平面図、（ｂ）は配線単体の平面図、（ｃ），（ｆ）はビア単体の平面図、（ｄ），（ｇ）はビアパターンの平面図である。 第１の実施形態の変形例に係る配線と配線下ビアの構造を示す平面図であり、（ａ）〜（ｃ）はＴ字型配線とビアの平面図、（ｄ）は十字型配線とビアの平面図、（ｅ）はビアパターンの平面図である。 第２の実施形態に係る配線と配線下ビアの構造を示す図であり、（ａ）は配線とビアの平面図、（ｂ）は配線単体の平面図、（ｃ）はビア単体の平面図、（ｄ）はビアパターンの平面図である。 第２の実施形態の変形例に係る配線と配線下ビアの構造を示す図であり、（ａ）はＴ字型配線とビアの平面図、（ｂ）は十字型配線とビアの平面図、（ｃ）はビアパターンの平面図である。 第３の実施形態に係る配線と配線下ビアの構造を示す図であり、（ａ），（ｅ）〜（ｇ）は配線とビアの平面図、（ｂ）は配線単体の平面図、（ｃ）はビア単体の平面図、（ｄ）はビアパターンの平面図である。 第３の実施形態の変形例に係る配線と配線下ビアの構造を示す図であり、（ａ）はＴ字型配線とビアの平面図、（ｂ）は十字型配線とビアの平面図、（ｃ）はビア単体の平面図、（ｄ）はビアパターンの平面図である。 第４の実施形態に係る配線と配線下ビアの構造を示す図であり、（ａ）は配線とビアの平面図、（ｂ）は配線単体の平面図、（ｃ）はビア単体の平面図、（ｄ）はビアパターンの平面図である。 第４の実施形態の変形例に係る配線と配線下ビアの構造を示す図であり、（ａ），（ｂ）はＴ字型配線とビアの平面図、（ｃ）は十字型配線とビアの平面図、（ｄ）はビア単体の平面図、（ｅ）はビアパターンの平面図である。 第４の実施形態に係る配線と配線下ビアの構造を示す図であり、（ａ）は配線とビアの平面図、（ｂ）は配線単体の平面図、（ｃ）はビア単体の平面図、（ｄ）はビアパターンの平面図である。 第４の実施形態に係る配線と配線下ビアの構造を示す図であり、（ａ），（ｂ）はＴ字型配線とビアの平面図、（ｃ）は十字型配線とビアの平面図、（ｄ）はビア単体の平面図、（ｅ）はビアパターンの平面図である。 第４の実施形態に係る配線と配線下ビアの構造を示す図であり、（ａ）は配線とビアの平面図、（ｂ）は配線単体の平面図、（ｃ）はビア単体の平面図、（ｄ）はビアパターンの平面図である。 基本セルを示す図であり、（ａ）は回路図、（ｂ）は平面図である。 （ａ）〜（ｃ）は図１２（ｂ）の断面図である。 第５の実施形態に係る基本セルの平面図である。 図１２および図１３の基本セルを用いた、第５の実施形態に係る半導体集積回路装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 基本セルを示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第６の実施形態に係る基本セルの平面図である。 図１６の基本セルを用いた、第６の実施形態に係る半導体集積回路装置の構成を示す図である。 基本セルを示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第７の実施形態に係る基本セルの平面図である。 図１９の基本セルを用いた、第７の実施形態に係る半導体集積回路装置の構成を示す図である。 基本セルを示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第８の実施形態に係る基本セルの平面図である。 図２２の基本セルを用いた、第８の実施形態に係る半導体集積回路装置の構成を示す図である。 従来の配線と配線下ビアの構成を示す図であり、（ａ）は配線とビアの平面図、（ｂ）は配線単体の平面図、（ｃ）はビアパターンの平面図、（ｄ）はビア単体の平面図、（ｅ），（ｆ）は配線とビアの断面図である。 従来の配線と配線下ビアの構成を示す図であり、（ａ）、（ｂ）は配線とビアの平面図、（ｃ）はビアパターンの平面図である。
以下、本発明の実施形態について、図面を参照して説明する。
（第１の実施形態）
図１は第１の実施形態に係る配線と配線下ビアの構造を示す図である。同図中、（ａ）は配線１とその下のビア３の配置位置と形状を示す平面図、（ｂ）は配線１単体の形状を示す平面図、（ｃ）はビア３単体の形状を示す平面図、（ｄ）は半導体装置製造時にビア３のマスク形成に用いられるビアパターン４、（ｅ）は配線１とその下のビア８の配置位置と形状を示す平面図、（ｆ）はビア８単体の形状を示す平面図、（ｇ）は半導体装置製造時にビア８のマスク形成に用いられるビアパターン９である。
半導体装置の配線には、その配線経路に、屈曲した領域である折り曲げ部２が数多く存在するのが一般的である。例えば、図１（ｂ）に示すように、第１の配線としてのＬ字型の配線１は、折り曲げ部２を有している。なお、本願明細書において、配線の「折り曲げ部」とは、Ｘ方向（第１方向）に延びる配線領域とＹ方向（第１方向に直交する第２方向）に延びる配線領域との両方の基端となる部分のことをいうものとする。すなわち、折り曲げ部２からは、Ｘ方向とＹ方向の両方に配線領域が延びている。配線１は、折り曲げ部２と、折り曲げ部２からＸ方向に延びる第１の配線領域１ａと、折り曲げ部２からＹ方向に延びる第２の配線領域１ｂとを有している。
そして、配線１と、配線１の下層に配置された第２の配線（図示せず）との間に、これらを電気的に接続するビアを形成する。第２の配線は、折り曲げ部２の下を通過しているものとする。従来では通常、配線下のビアは、配置配線設計において折り曲げ部２の下に配置される。さらに、デュアルダマシン法を用いた半導体装置では、配線下のビアは、セルフアラインにより配線と接続形成される。
しかしながら本実施形態では、図１（ａ）に示すように、配線１下の第１のビアとしてのビア３を、平面視で、折り曲げ部２の領域と重ならないように配置する。つまり、配線１とビアパターン４との重なりが、折り曲げ部２の領域外に存在する。なお、本願明細書において「平面視」とは、配線と配線下ビアが形成された半導体基板を、基板面に対して垂直方向に上方から視ることをいう。また、ビア３が点線で示されているのは、配線１の下にビア３が存在するためである。以降の図面においても同様である。
また、ビア３の形状は、セルフアラインにより配線１とビアパターン４との重なりから決定される。またここでは、ビアパターン４の直径（寸法ｘ）は配線１の幅（寸法ｙ）よりも長い。このため、ビア３は、平面視において、Ｘ方向の長さ（寸法ｘ）がＹ方向の長さ（寸法ｙ）よりも長く、Ｙ方向における両端８２，８３が、配線領域１ａのＹ方向における両端と重なっている。
さらに、ビア３のＸ方向における両端８０，８１の形状が、ビアパターン４に従って、外側に膨らむ円弧状になっている。
本実施形態によれば、配線１の折り曲げ部２の領域外にビア３を配置形成するため、ビア３の形状は、従来の図２５（ｄ）のビア３１のような切り欠き部５を持たないようになる。このため、切り欠き部を持つ歪なビア形状が発生することに起因するビアの金属充填率低下を抑制することができる。
なお、図１（ａ）〜（ｄ）では、ビアパターン４の形状が円形の例を示したが、ビアパターンは円形に限られるものではなく、配線１の配線幅よりも大きな長さをもつ形状であればよい。例えば図１（ｇ）に示すような矩形のビアパターン９を、配線１の折り曲げ部２の領域外に配置することによって、図１（ｅ），（ｆ）に示すようなビア８を形成してもよい。またその他のビアパターン形状であっても、同様の効果を得ることができる。
（第１の実施形態の変形例)
図１ではＬ字型の配線１を例として示したが、これ以外にも、図２（ａ）〜（ｃ）に示すようなＴ字型の配線１１や、図２（ｄ）に示すような十字型の配線１２に関しても、同様にビアを配置形成することによって同様の効果が得られる。すなわち、図２（ａ）〜（ｃ）では、配線１１の折り曲げ部２１の領域外に図２（ｅ）のビアパターン４を配置することによって、ビア３が形成されており、図２（ｄ）では、配線１２の折り曲げ部２２の領域外に図２（ｅ）のビアパターン４を配置することによって、ビア３が形成されている。
（第２の実施形態)
図３は第２の実施形態に係る配線と配線下ビアの構造を示す図である。同図中、（ａ）は配線１とその下のビア３，３１の配置位置と形状を示す平面図、（ｂ）は配線１単体の形状を示す平面図、（ｃ）はビア３，３１単体の形状を示す平面図、（ｄ）は半導体装置製造時にビア３，３１のマスク形成に用いられるビアパターンである。図３の構成は、図１とほぼ同様であり、図１と共通の構成要素には図１と同一の符号を付している。
図３の構成では、配線１と、配線１の下層に配置された第２の配線（図示せず）との間に、ビア３に加えて、第２のビアとしてのビア３１が折り曲げ部２の領域を含むように形成されている。ビア３１は従来のビアと同様に切り欠き部５を有している。上述の第１の実施形態においては、配線１の折り曲げ部２の領域外にのみビア３を配置形成する例を示したが、図３に示すように、折り曲げ部２の領域と重ならないようにビア３を配置形成するとともに、折り曲げ部２の下にビア３１を配置形成してもよい。すなわち、図３の構成は、従来のビア構造に冗長なビア３を配置形成したともいえるものであり、上述した第１の実施形態と同様の効果を得られる。
（第２の実施形態の変形例)
上述の第２の実施形態では、Ｌ字型の配線１を例として示したが、これ以外にも、図４（ａ）に示すようなＴ字型の配線１１や、図４（ｂ）に示すような十字型の配線１２に関しても、同様にビアを配置形成することによって同様の効果が得られる。すなわち、図４（ａ）では、配線１１の折り曲げ部２１の領域外と領域内に図４（ｃ）のビアパターン４を配置することによって、ビア３，３２が形成されており、図４（ｂ）では、配線１２の折り曲げ部２２の領域外と領域内に図４（ｃ）のビアパターン４を配置することによって、ビア３，３３が形成されている。ビア３２，３３は従来のビアと同様に切り欠き部５を有している。
（第３の実施形態)
図５は第３の実施形態に係る配線と配線下ビアの構造を示す図である。同図中、（ａ）は配線１３とその下のビア４１の配置位置と形状を示す平面図、（ｂ）は配線１３単体の形状を示す平面図、（ｃ）はビア４１単体の形状を示す平面図、（ｄ）は半導体装置製造時にビア４１のマスク形成に用いられるビアパターン４、（ｅ）〜（ｇ）はその他の配線の形状の例を示す平面図である。
図５の構成では、第１の配線としての配線１３と、配線１３の下層に配置された第２の配線（図示せず）との間に、第１のビアとしてのビア４１が、図５（ｄ）に示すような、折り曲げ部２よりも大きな円形のビアパターン４を用いて形成されている。
図５（ｂ）に示すように、配線１３は、折り曲げ部２と、折り曲げ部２からＸ方向に延びる第１の配線領域１３ａと、折り曲げ部２からＹ方向に延びる第２の配線領域１３ｂとを有している。配線１３はさらに、第１および第２の配線領域１３ａ，１３ｂの間の方向へ、折り曲げ部２から突出するように形成された、第１の突出部としての矩形の突出部７を有している。突出部７は、平面視で、配線１３の屈曲した狭角側方向に向かって配線１３の端部を拡張している。
そして図５（ａ）に示すように、ビア４１は、折り曲げ部２の領域を実質的に含むように配置されている。ビア４１の形状は、第１の実施形態と同様に、セルフアラインにより配線１３とビアパターン４との重なりから決定される。このため、ビアパターン４のうち配線１３の領域内にある部分が、ビア４１になる。すなわち、第１および第２の配線領域１３ａ，１３ｂ内ではビア４１の端はビアパターン４と実質的に同じになり、折り曲げ部２の上側および左側では、ビア４１の端は配線１３の端部と実質的に重なっている。
また、突出部７を含む折り曲げ部２付近の配線１３はビアパターン４のサイズに対して十分に大きく形成されているため、第１および第２の配線領域１３ａ，１３ｂの間の方向におけるビア４１の端は、突出部７内、すなわち、突出部７の端よりも折り曲げ部２側にある。このため、図５（ｃ）に示すように、ビア４１は、切り欠き部を持たない形状になる。
本実施形態によれば、配線１３の折り曲げ部２の下に、切り欠き部を持たない形状のビア４１を配置形成することができる。このため、切り欠き部をもつ歪なビア形状が発生することに起因するビアの金属充填率低下を抑制することができる。さらに、従来と同様に、折り曲げ部２の下にビア４１を配置形成できるため、折り曲げ部の領域外にビアが存在する上述の第１および第２の実施形態よりも、配置配線設計上の自由度は高い。
なお、本実施形態では、矩形の突出部７を例として示したが、突出部の形状はこれに限られない。例えば、図５（ｅ）に示すような略三角形の突出部９０を設けてもよいし、図５（ｆ）に示すような端部が外側に膨らむ円弧状の突出部９１を設けてもよいし、図５（ｇ）に示すような端部が内側に膨らむ円弧状の突出部９２を設けてもかまわない。これらの形状であっても、同様の効果が得られる。
また、本実施形態では、円形のビアパターン４を用いた例を示したが、ビアパターンの形状は円形に限られるものではなく、突出部をもつ配線の折り曲げ部を実質的に含むような、例えば楕円形、長円形、矩形および１８０度以上の内角をもたない多角形（いずれも図示せず）等でも、同様の効果を得ることができる。
（第３の実施形態の変形例)
図５ではＬ字型の配線１３を例として示したが、これ以外にも、図６（ａ）に示すようなＴ字型の配線１４や、図６（ｂ）に示すような十字型の配線１５に関しても、同様に突出部を設けてビアを配置形成することによって、同様の効果が得られる。
図６（ａ）に示すＴ字型の配線１４の形状は、Ｌ字型の配線とこれを９０度回転させた配線を、各々の折り曲げ部２１同士が重なるようにした形状と同様と考えられる。すなわち、折り曲げ部２１から、Ｘ方向右向きに第１の配線領域１４ａが延び、Ｙ方向下向きに第２の配線領域１４ｂが延び、Ｘ方向左向きに第３の配線領域１４ｃが延びている。そして、第１および第２の配線領域１４ａ，１４ｂの間の方向へ、折り曲げ部２１から突出するように第１の突出部７ａが形成されており、第２および第３の配線領域１４ｂ，１４ｃの間の方向へ、折り曲げ部２１から突出するように第２の突出部７ｂが形成されている。第１および第２の突出部７ａ，７ｂを設けたため、折り曲げ部２１の領域を含むように図６（ｄ）のビアパターン４を配置することによって、図６（ｃ）に示すような切り欠き部のないビア４２が形成される。
また、図６（ｂ）に示す十字型の配線１５の形状は、Ｔ字型の配線とこれを１８０度回転させた配線を、各々の折り曲げ部２２同士が重なるようにした形状と同様と考えられる。すなわち、折り曲げ部２２から、Ｘ方向右向きに第１の配線領域１５ａが延び、Ｙ方向下向きに第２の配線領域１５ｂが延び、Ｘ方向左向きに第３の配線領域１５ｃが延び、Ｙ方向上向きに第４の配線領域１５ｄが延びている。そして、第１および第２の配線領域１５ａ，１５ｂの間の方向へ、折り曲げ部２２から突出するように第１の突出部７ｃが形成されており、第２および第３の配線領域１５ｂ，１５ｃの間の方向へ、折り曲げ部２２から突出するように第２の突出部７ｄが形成されており、第３および第４の配線領域１５ｃ，１５ｄの間の方向へ、折り曲げ部２２から突出するように第３の突出部７ｅが形成されており、第４および第１の配線領域１５ｄ，１５ａの間の方向へ、折り曲げ部２２から突出するように第４の突出部７ｆが形成されている。第１〜第４の突出部７ｃ〜７ｆを設けたため、折り曲げ部２２の領域を含むように図６（ｄ）のビアパターン４を配置することによって、図６（ｃ）に示すような切り欠き部のないビア４３が形成される。
（第４の実施形態）
図７は第４の実施形態に係る配線と配線下ビアの構造を示す図である。同図中、（ａ）は配線１とその下のビア５１の配置位置と形状を示す平面図、（ｂ）は配線１単体の形状を示す平面図、（ｃ）はビア５１単体の形状を示す平面図、（ｄ）は半導体装置製造時にビア５１のマスク形成に用いられるビアパターン５０である。
図７の構成では、第１の配線としての配線１と、配線１の下層に配置された第２の配線（図示せず）との間に、第１のビアとしてのビア５１が、図７（ｄ）に示すような、折り曲げ部２よりも大きな楕円形のビアパターン５０を用いて形成されている。ビア５１は、折り曲げ部２の領域を実質的に含むように配置されている。ビア５１の形状は、第１の実施形態と同様に、セルフアラインにより配線１とビアパターン５０との重なりから決定される。このため、ビアパターン５０のうち配線１の領域内にある部分が、ビア５１になる。すなわち、第１および第２の配線領域１ａ，１ｂ内ではビア５１の端はビアパターン４と実質的に同じになり、折り曲げ部２の上側および左側では、ビア５１の端は配線１の端部と実質的に重なっている。
また、ビア５１は、折り曲げ部２から配線領域１ａにおいてＸ方向に突出している長さが、折り曲げ部２から配線領域１ｂにおいてＹ方向に突出している長さよりも、長くなっている。すなわち図７（ｃ）に示すように、ビア５１の形状は、Ｘ方向における最長寸法（寸法ｘ）がＹ方向における最長寸法（寸法ｙ）よりも長いものになっている。なお例えば、寸法ｘは寸法ｙの１．５倍程度以上となることが好ましいが、この比に限定されるものではない。
さらに、ビア５１の、第１の配線領域１ａにおいてＸ方向に突出している端の形状が、外側に膨らむ円弧状になっている。また、ビア５１の、第２の配線領域１ｂにおいてＹ方向に突出している端の形状が、外側に膨らむ円弧状になっている。また、ビア５１は切り欠き部５を持っている。
本実施形態によれば、配線１の折り曲げ部２の下に、切り欠き部５をもつ歪な形状を有するが、折り曲げ部２よりも十分に大きな面積のビア５１が配置形成される。このため、大きなビアによる金属充填率の向上効果が得られ、これにより、切り欠き部を持つ歪なビア形状が発生することに起因するビアの金属充填率低下を抑制することができる。
（第４の実施形態の変形例)
図７ではＬ字型の配線１を例として示したが、これ以外にも、図８（ａ）〜（ｂ）に示すようなＴ字型の配線１１、図８（ｃ）に示すような十字型の配線１２に関しても、同様にビアを配置形成することによって同様の効果が得られる。
図８（ａ），（ｂ）に示すＴ字型の配線１１の形状は、Ｌ字型の配線とこれを９０度回転させた配線を、各々の折り曲げ部２１同士が重なるようにした形状と同様と考えられる。そして、配線１１の折り曲げ部２１の領域を含むように図８（ｅ）のビアパターン５０を配置することによって、図８（ｄ）に示すようなビア５２，５３が形成される。また、図８（ｃ）に示す十字型の配線１２の形状は、Ｔ字型の配線とこれを１８０度回転させた配線を、各々の折り曲げ部２２同士が重なるようにした形状と同様と考えられる。そして、配線１２の折り曲げ部２２の領域を含むように図８（ｅ）のビアパターン５０を配置することによって、図８（ｄ）に示すようなビア５４が形成される。
また、本実施形態では、楕円形のビアパターン５０を用いた例を示したが、ビアパターンの形状は楕円形に限られるものではない。例えば、図９では、図９（ｄ）に示す長円形のビアパターン６０を図９（ｂ）の配線１に適用することによって、図９（ａ），（ｃ）に示すようなビア６１が形成されている。図１０では、図１０（ｅ）に示す長円形のビアパターン６０をＴ字型の配線１１や十字型の配線１２に適用することによって、図１０（ａ）〜（ｄ）に示すようなビア６２，６３，６４が形成されている。あるいは、図１１では、図１１（ｄ）に示す矩形のビアパターン７０を図１１（ｂ）の配線１に適用することによって、図１１（ａ），（ｃ）に示すようなビア７１が形成されている。これらの構造においても、上述の第４の実施形態と同様の効果を得ることができる。
（第５の実施形態）
ここでは、説明を分かりやすくするために、基本セルや半導体集積回路装置のレイアウトにおいて、実施形態に係る、従来と差異があるビアのことを「ビア」と称し、その他の従来と同様のビアについては「コンタクト」と称している。以降の説明においても同様である。
図１２（ａ）はｐチャネルトランジスタ１０１とｎチャネルトランジスタ１０２とからなるＣＭＯＳインバータ１００を示す回路図である。ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２の各ゲートに入力信号Ｖｉｎを共通に入力して、共通に接続されたｐチャネルトランジスタ１０１のドレイン及びｎチャネルトランジスタ１０２のドレインから出力信号Ｖｏｕｔを取り出す。
図１２（ｂ）は図１２（ａ）に示すＣＭＯＳインバータ１００を実現する基本セルの平面構造を示すレイアウト図である。図１２（ｂ）において、電源電圧ＶＤＤを供給する電源配線１０３はｐチャネルＭＯＳトランジスタ１０１のソースに第１のコンタクト１０４を介して接続されていると共に、接地電源ＶＳＳを供給する接地配線１０５はｎチャネルＭＯＳトランジスタ１０２のソースに第２のコンタクト１０６を介して接続されている。
ＣＭＯＳインバータ１００から出力信号Ｖｏｕｔを出力する第１の出力信号線１０７は、出力信号Ｖｏｕｔを伝達可能な端子であり、第２の出力信号線１０８に第１のビア１０９を介して接続されている。第２の出力信号線１０８は、ｐチャネルＭＯＳトランジスタ１０１のドレインに第３のコンタクト１１０を介して接続されていると共にｎチャネルＭＯＳトランジスタ１０２のドレインに第４のコンタクト１１１を介して接続されている。ＣＭＯＳインバータ１００に入力信号Ｖｉｎを入力する第１の入力信号線１１２は、入力信号Ｖｉｎを伝達可能な端子であり、第２の入力信号線１１３に第２のビア１１４を介して接続されている。第２の入力信号線１１３は、ｐチャネルＭＯＳトランジスタ１０１とｎチャネルＭＯＳトランジスタ１０２の共通のゲート電極１１５に第５のコンタクト１１６を介して、接続されている。
図１２（ｂ）において、ｘ１〜ｘ３は配置配線で用いられるＸ方向に並ぶ配線グリッド、ｙ１〜ｙ８はＹ方向に並ぶ配線グリッドであり、第１のビア１０９は第１の出力信号線１０７下の配線グリッドｘ３，ｙ６の交点からＸ方向左に離れた場所に配置されており、第２のビア１１４は第１の入力信号線１１２下の配線グリッドｘ２，ｙ５の交点からＸ方向左に離れた場所に配置されている。
ここで、図１２（ｂ）の第１および第２のビア１０９，１１４は、この基本セル１００を使用する実際の半導体装置においては、第１の実施形態で示した図１および図２のビア３と同様の形状を有している。
図１３は図１２（ｂ）の基本セルの断面構造を示す図であり、同図中、（ａ）は線Ｂ１−Ｂ１’における断面図、（ｂ）は線Ｂ２−Ｂ２’における断面図、（ｃ）は線Ｂ３−Ｂ３’における断面図である。
図１４は本実施形態に係る基本セルの平面構造を示すレイアウト図である。図１４のレイアウトは、図１２（ｂ）とほぼ同様である。ただし、第１の出力信号線１０７と第１の入力信号線１１２とがともに折り曲げ部を有している。第１のビア１０９は、折り曲げ部を有する第１の配線としての第１の出力信号線１０７と第２の配線としての第２の出力信号線１０８との間に形成されている。第２のビア１１４は、折り曲げ部を有する第１の配線としての第１の入力信号線１１２と第２の配線としての第２の入力信号線１１３との間に形成されている。すなわち、折り曲げ部を有する配線の下に、実施形態に係るビアが形成されている。
図１５（ａ）は図１２（ｂ）の基本セル１００を用いて配置配線を実施した、実施形態に係る半導体集積回路装置のレイアウト図であり、図１５（ｂ）は図１５（ａ）のレイアウト図の線Ｃ−Ｃ’における断面図である。
図１５（ａ）において、Ｃ１１，Ｃ１２，Ｃ１３は基本セル、Ｔ１１１，Ｔ１２１，Ｔ１３１は各々、基本セルＣ１１，Ｃ１２，Ｃ１３の出力信号Ｖｏｕｔを伝達可能な端子である第１の出力信号線、Ｔ１１２，Ｔ１２２，Ｔ１３２は各々、基本セルＣ１１，Ｃ１２，Ｃ１３の入力信号Ｖｉｎを伝達可能な端子である第１の入力信号線である。また、Ｗ１１１，Ｗ１２１，Ｗ１３１は第１の出力信号線Ｔ１１１，Ｔ１２１，Ｔ１３１と同層にあり、各々、第１の出力信号線Ｔ１１１，Ｔ１２１，Ｔ１３１に接続される信号配線、Ｗ１１２，Ｗ１２２，Ｗ１３２は第１の入力信号線Ｔ１１２，Ｔ１２２，Ｔ１３２と同層にあり、各々、第１の入力信号線Ｔ１１２，Ｔ１２２，Ｔ１３２に接続される信号配線である。
図１５（ａ）において、左側の基本セルＣ１１では、第１の出力信号線Ｔ１１１に接続される信号配線Ｗ１１１および第１の入力信号線Ｔ１１２に接続される信号配線Ｗ１１２は、セルのＸ方向（図面横方向）左から接続配線される。同様に、右側の基本セルＣ１３では、第１の出力信号線Ｔ１３１に接続される信号配線Ｗ１３１および第１の入力信号線Ｔ１３２に接続される信号配線Ｗ１３２は、セルのＸ方向右から接続配線される。
しかしながら、中央の基本セルＣ１２では、第１の出力信号線Ｔ１２１に接続される信号配線Ｗ１２１および第１の入力信号線Ｔ１２２に接続される信号配線Ｗ１２２は、信号配線Ｗ１１１，Ｗ１１２，Ｗ１３１，Ｗ１３２と重ならないように配線させるためには、Ｘ方向の左右どちらからも接続配線できない。このため、信号配線Ｗ１２１はＹ方向上から第１の出力信号線Ｔ１２１に接続され、信号配線Ｗ１２２はＹ方向下から第１の入力信号線Ｔ１２２に接続される。こうして配線接続される場合、第１の出力信号線Ｔ１２１の信号配線Ｗ１２１との接続部、および第１の入力信号線Ｔ１２２の信号配線Ｗ１２２との接続部で、折り曲げ部２１が形成される。
ここで、信号配線Ｗ１２１がＹ方向下から第１の出力信号線Ｔ１２１に接続され、信号配線Ｗ１２２がＹ方向上から第１の入力信号線Ｔ１２２に接続されるとしても、同様に、第１の出力信号線Ｔ１２１の信号配線Ｗ１２１との接続部、および第１の入力信号線Ｔ１２２の信号配線Ｗ１２２との接続部に、折り曲げ部が形成される。
ところが、基本セルＣ１２の第１のビア１０９と第２のビア１１４の配置位置は、折り曲げ部２１に対して、第１の実施形態で示した配置位置の制約を満たしている。すなわち、第１のビア１０９は、折り曲げ部２１を有する配線Ｔ１２１，Ｗ１２１の下において、図１ないし図３のビア３と同様の配置位置と形状を有しており、第２のビア１１４は、折り曲げ部２１を有する配線Ｔ１２２，Ｗ１２２の下において、図１ないし図３のビア３と同様の配置位置と形状を有している。
以上のように本実施形態によると、基本セルを使用して配置配線を実施する場合に、配線の接続部における折り曲げ部２１下にビアを配置形成しないため、図２５（ｄ）に示す従来のビア３１のような切り欠き部５を持たないように、ビア１０９，１１４を形成することができる。これにより、歪なビア形状に起因するビアの金属充填率低下を抑制することができる。
（第６の実施形態）
図１６は図１２（ａ）に示すＣＭＯＳインバータ１００を実現する基本セル１２０の構成を示す図であり、（ａ）は平面構造を示すレイアウト図、（ｂ）は（ａ）の線Ｄ−Ｄ’における断面図である。図１６の構成は、図１２および図１３と同様であるが、第１および第２のビア１０９，１１４に加えて、第３のビア１１７および第４のビア１１８が配置されている点が異なっている。
ここで、図１６では、第３および第４のビア１１７，１１８は、正方形で簡略化したビア形状で図示しているが、この基本セル１２０を使用する実際の半導体装置においては、第２の実施形態で示した図４のビア３２と同様の切り欠き部５を含む形状を有している。
図１７は本実施形態に係る基本セルの平面構造を示すレイアウト図である。図１７のレイアウトは、図１６（ａ）とほぼ同様である。ただし、第１のビア１０９の上の第１の出力信号線１０７が折り曲げ部を有しており、また、第２のビア１１４の上の第１の入力信号線１１２が折り曲げ部を有している。すなわち、折り曲げ部を有する配線の下に、実施形態に係るビアが形成されている。
図１８は図１６の基本セル１２０を用いて配置配線を実施した、実施形態に係る半導体集積回路装置のレイアウト図である。図１８において、Ｃ２１，Ｃ２２，Ｃ２３は基本セル、Ｔ２１１，Ｔ２２１，Ｔ２３１は各々、基本セルＣ２１，Ｃ２２，Ｃ２３の出力信号Ｖｏｕｔを伝達可能な端子である第１の出力信号線、Ｔ２１２，Ｔ２２２，Ｔ２３２は各々、基本セルＣ２１，Ｃ２２，Ｃ２３の入力信号Ｖｉｎを伝達可能な端子である第１の入力信号線である。また、Ｗ２１１，Ｗ２２１，Ｗ２３１は第１の出力信号線Ｔ２１１，Ｔ２２１，Ｔ２３１と同層にあり、各々、第１の出力信号線Ｔ２１１，Ｔ２２１，Ｔ２３１に接続される信号配線、Ｗ２１２，Ｗ２２２，Ｗ２３２は第１の入力信号線Ｔ２１２，Ｔ２２２，Ｔ２３２と同層にあり、各々、第１の入力信号線Ｔ２１２，Ｔ２２２，Ｔ２３２に接続される信号配線である。
図１８でも図１５（ａ）と同様に、信号配線Ｗ２２１はＹ方向上から第１の出力信号線Ｔ２２１に接続され、信号配線Ｗ２２２はＹ方向下から第１の入力信号線Ｔ２２２に接続される。こうして配線接続される場合、第１の出力信号線Ｔ２２１の信号配線Ｗ２２１との接続部、および第１の入力信号線Ｔ２２２の信号配線Ｗ２２２との接続部で、折り曲げ部２１が形成される。そして、この折り曲げ部２１の下に、第３および第４のビア１１７，１１８が形成されている。
以上のように本実施形態によれば、基本セルを使用して配置配線を実施する場合に、配線の接続部における折り曲げ部２１下に切り欠き部をもつ歪な形状の第３および第４のビア１１７，１１８が配置形成されるとともに、切り欠き部をもたない冗長な第１および第２のビア１０９，１１４が配置形成される。これにより、歪なビア形状に起因するビアの金属充填率低下を抑制することができる。
（第７の実施形態）
図１９は図１２（ａ）に示すＣＭＯＳインバータ１００を実現する基本セル１３０の構成を示す図であり、（ａ）は平面構造を示すレイアウト図、（ｂ）は（ａ）の線Ｅ−Ｅ’における断面図である。図１９の構成は、図１２および図１３と同様であるが、第１の出力信号線１０７および第１の入力信号線１１２に代えて、第１の出力信号線１１９および第１の入力信号線１２２を備えていること、そして、第１および第２のビア１０９，１１４に代えて、第３の実施形態で示した形状の第１および第２のビア１２１，１２３を備えている点が異なっている。
ここで、図１９では、第１および第２のビア１２１，１２３は、正方形で簡略化したビア形状で図示しているが、この基本セル１３０を使用する実際の半導体装置においては、第３の実施形態で示した図６のビア４２と同様の、切り欠き部のない形状を有している。
図２０は本実施形態に係る基本セルの平面構造を示すレイアウト図である。図２０のレイアウトは、図１９（ａ）とほぼ同様である。ただし、第１の出力信号線１１９と第１の入力信号線１２２がともに、折り曲げ部を有している。第１のビア１２１は、折り曲げ部を有する第１の配線としての第１の出力信号線１１９と第２の配線としての第２の出力信号線１０８との間に形成されている。第２のビア１２３は、折り曲げ部を有する第１の配線としての第１の入力信号線１２２と第２の配線としての第２の入力信号線１１３との間に形成されている。すなわち、折り曲げ部を有する配線の下に、実施形態に係るビアが形成されている。そして、第１の出力信号線１１９および第１の入力信号線１２２は、第３の実施形態で示した突出部を有している。
図２１は図１９の基本セル１３０を用いて配置配線を実施した、実施形態に係る半導体集積回路装置のレイアウト図である。図２１において、Ｃ３１，Ｃ３２，Ｃ３３は基本セル、Ｔ３１１，Ｔ３２１，Ｔ３３１は各々、基本セルＣ３１，Ｃ３２，Ｃ３３の出力信号Ｖｏｕｔを伝達可能な端子である第１の出力信号線、Ｔ３１２，Ｔ３２２，Ｔ３３２は各々、基本セルＣ３１，Ｃ３２，Ｃ３３の入力信号Ｖｉｎを伝達可能な端子である第１の入力信号線である。また、Ｗ３１１，Ｗ３２１，Ｗ３３１は第１の出力信号線Ｔ３１１，Ｔ３２１，Ｔ３３１と同層にあり、各々、第１の出力信号線Ｔ３１１，Ｔ３２１，Ｔ３３１に接続される信号配線、Ｗ３１２，Ｗ３２２，Ｗ３３２は第１の入力信号線Ｔ３１２，Ｔ３２２，Ｔ３３２と同層にあり、各々、第１の入力信号線Ｔ３１２，Ｔ３２２，Ｔ３３２に接続される信号配線である。
図２１でも図１５（ａ）と同様に、信号配線Ｗ３２１はＹ方向上から第１の出力信号線Ｔ３２１に接続され、信号配線Ｗ３２２はＹ方向下から第１の入力信号線Ｔ３２２に接続される。こうして配線接続される場合、第１の出力信号線Ｔ３２１の信号配線Ｗ３２１との接続部、および第１の入力信号線Ｔ３２２の信号配線Ｗ３２２との接続部で、折り曲げ部２１が形成される。そして、この折り曲げ部２１の下に、第１および第２のビア１２１，１２３が形成されている。そして、第１の出力信号線Ｔ３２１と信号配線Ｗ３２１とからなる配線、および、第１の入力信号線Ｔ３２２と信号配線Ｗ３２２とからなる配線は、それぞれ、第３の実施形態で示した突出部を有している。
以上のように本実施形態によれば、基本セルを使用して配置配線を実施する場合に、配線の接続部の折り曲げ部２１下に、切り欠き部を持たない第１および第２のビア１２１，１２３が配置形成される。これにより、歪なビア形状に起因するビアの金属充填率低下を抑制することができる。
（第８の実施形態）
図２２は図１２（ａ）に示すＣＭＯＳインバータ１００を実現する基本セル１４０の構成を示す図であり、（ａ）は平面構造を示すレイアウト図、（ｂ）は（ａ）の線Ｆ−Ｆ’における断面図である。図２２の構成は、図１２および図１３と同様であるが、第１および第２のビア１０９，１１４に代えて、第４の実施形態で示した形状の第１および第２のビア１２４，１２５を備えている点が異なっている。
ここで、図２２では、第１および第２のビア１２４，１２５は、長方形で簡略化したビア形状で図示しているが、この基本セル１４０を使用する実際の半導体装置においては、第４の実施形態で示した図７のビア５１と同様の、切り欠き部を持つが、Ｘ方向の長さがＹ方向の長さよりも長い形状を有している。
図２３は本実施形態に係る基本セルの平面構造を示すレイアウト図である。図２３のレイアウトは、図２２（ａ）とほぼ同様である。ただし、第１の出力信号線１０７と第１の入力信号線１１２がともに、折り曲げ部を有している。第１のビア１２４は、折り曲げ部を有する第１の配線としての第１の出力信号線１０７と第２の配線としての第２の出力信号線１０８との間に形成されている。第２のビア１２５は、折り曲げ部を有する第１の配線としての第１の入力信号線１１２と第２の配線としての第２の入力信号線１１３との間に形成されている。すなわち、折り曲げ部を有する配線の下に、実施形態に係るビアが形成されている。
図２４は図２２の基本セル１４０を用いて配置配線を実施した、実施形態に係る半導体集積回路装置のレイアウト図である。図２４において、Ｃ４１，Ｃ４２，Ｃ４３は基本セル、Ｔ４１１，Ｔ４２１，Ｔ４３１は各々、基本セルＣ４１，Ｃ４２，Ｃ４３の出力信号Ｖｏｕｔを伝達可能な端子である第１の出力信号線、Ｔ４１２，Ｔ４２２，Ｔ４３２は各々、基本セルＣ４１，Ｃ４２，Ｃ４３の入力信号Ｖｉｎを伝達可能な端子である第１の入力信号線である。また、Ｗ４１１，Ｗ４２１，Ｗ４３１は第１の出力信号線Ｔ４１１，Ｔ４２１，Ｔ４３１と同層にあり、各々、第１の出力信号線Ｔ４１１，Ｔ４２１，Ｔ４３１に接続される信号配線、Ｗ４１２，Ｗ４２２，Ｗ４３２は第１の入力信号線Ｔ４１２，Ｔ４２２，Ｔ４３２と同層にあり、各々、第１の入力信号線Ｔ４１２，Ｔ４２２，Ｔ４３２に接続される信号配線である。
図２４でも図１５（ａ）と同様に、信号配線Ｗ４２１はＹ方向上から第１の出力信号線Ｔ４２１に接続され、信号配線Ｗ４２２はＹ方向下から第１の入力信号線Ｔ４２２に接続される。こうして配線接続される場合、第１の出力信号線Ｔ４２１の信号配線Ｗ４２１との接続部、および第１の入力信号線Ｔ４２２の信号配線Ｗ４２２との接続部で、折り曲げ部２１が形成される。そして、この折り曲げ部２１の下に、第１および第２のビア１２４，１２５が形成されている。
以上のように本実施形態によれば、基本セルを使用して配置配線を実施する場合に、配線の接続部の折り曲げ部２１下に、切り欠き部を持つ歪な形状であるが折り曲げ部２１よりも大きな面積の第１および第２のビア１２４，１２５が配置形成される。これにより、大きなビアによる金属充填率の向上効果が得られ、したがって、歪なビア形状に起因するビアの金属充填率低下を抑制することができる。
なお、本実施形態において用いるビアパターンの形状は、第４の実施形態で示したように、楕円形であってもよいし、あるいは、長円形や矩形であってもかまわない。
なお、上述の各実施形態は、配線の微細化がすすみ、配線の平面視における幅が、深さよりも小さくなったデバイスにおいて、より効果が得られる。
なお、上述の第５〜第８の各実施形態では、それぞれ、１種類のビア形状を含む基本セルを用いるものとしたが、実際の半導体集積回路装置では、各実施形態で示された基本セルを任意に組み合わせて使用してもよい。このような構成であっても、各実施形態による作用効果を同様に得ることができる。すなわち、半導体集積回路装置において、第１〜第４の実施形態で示したビアのうち、複数種類のビアが混在していてもよい。例えば、半導体集積回路装置において、第１の実施形態に係るビアと第３の実施形態に係るビアとが混在していてもよいし、第１の実施形態に係るビアと第４の実施形態に係るビアとが混在していてもよいし、第３の実施形態に係るビアと第４の実施形態に係るビアとが混在していてもよい。
また、上述の第５〜第８の各実施形態において、折り曲げ部を有する配線の形状は図示したものに限られず、Ｔ字型、Ｌ字型、十字型その他の形状であってもかまわない。
また、上述の第５〜第８の各実施形態において、基本セルの一例としてスタンダードセルであるＣＭＯＳインバータセルを用いて説明を行ったが、基本セルはＣＭＯＳインバータに限定されるものではない。基本セルには例えば、ＡＮＤ回路、ＯＲ回路などの組合せ回路、フリップフロップなどの順序回路、アナログ機能ブロックなどがあり、これらの基本セルを用いた場合でも、上述の各実施形態と同様の作用効果を得ることができる。
また、上述の第５〜第８の各実施形態においては、基本セル内の配線とビアに関してのみ説明したが、基本セル外の配線とビアに関しても、本発明は適用できる。
なお、上述の各実施形態において、図１（ｇ）のビアパターン９や図１１（ｄ）のビアパターン７０に示すような長方形のビアパターンを用いたとしても、実際の製品を製造した場合には、ビアの角が丸まるため、ビアパターン通りには必ずしも出来上がるものではない。
本発明では、半導体装置や、基本セルを用いた半導体集積回路装置において、ビアの埋め込み不良による製造歩留低下を抑制することができるので、例えばＬＳＩのコスト削減に有効である。
１，１１，１２，１３，１４，１５ 配線
１ａ 第１の配線領域
１ｂ 第２の配線領域
２，２１，２２ 折り曲げ部
３，８ ビア
７ 第１の突出部
７ａ 第１の突出部
７ｂ 第２の突出部
７ｃ 第１の突出部
７ｄ 第２の突出部
７ｅ 第３の突出部
７ｆ 第４の突出部
１３ａ 第１の配線領域
１３ｂ 第２の配線領域
１４ａ 第１の配線領域
１４ｂ 第２の配線領域
１４ｃ 第３の配線領域
１５ａ 第１の配線領域
１５ｂ 第２の配線領域
１５ｃ 第３の配線領域
１５ｄ 第４の配線領域
３１，３２，３３ ビア（第２のビア）
４１，４２，４３，５１，５２，５３，５４，６１，６２，６３，６４ ビア
９０，９１，９２ 突出部
１０７ 第１の出力信号線（第１の配線）
１０８ 第２の出力信号線（第２の配線）
１０９ ビア
１１２ 第１の入力信号線（第１の配線）
１１３ 第２の入力信号線（第２の配線）
１１４ ビア
１１９ 第１の出力信号線（第１の配線）
１２１ ビア
１２２ 第１の入力信号線（第１の配線）
１２３，１２４，１２５ ビア
Ｔ１２１，Ｔ２２１，Ｔ３２１，Ｔ４２１ 第１の出力信号線
Ｔ１２２，Ｔ２２２，Ｔ３２２ Ｔ４２２ 第１の入力信号線
Ｗ１２１，Ｗ１２２，Ｗ２２１，Ｗ２２２，Ｗ３２１，Ｗ３２２，Ｗ４２１，Ｗ４２２ 信号配線

Claims (6)

  1. 第１の配線と、
    前記第１の配線の下層に配置された第２の配線と、
    前記第１の配線と前記第２の配線との間に形成されており、前記第１および第２の配線を電気的に接続する第１のビアとを備え、
    前記第１の配線は、平面視において、
    折り曲げ部と、
    前記折り曲げ部から第１方向に延びる第１の配線領域と、
    前記折り曲げ部から、前記第１方向に直交する第２方向に延びる第２の配線領域と、
    前記折り曲げ部から、前記第１および第２の配線領域の間の方向へ、突出するように形成された第１の突出部とを有しており、
    前記第１のビアは、平面視において、
    前記折り曲げ部の領域を含むように、配置されており、
    前記第１および第２の配線領域の間の方向における端が、前記第１の突出部の端よりも前記折り曲げ部側にある
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１の配線は、平面視において、
    前記折り曲げ部から、前記第１方向において前記第１の配線領域と逆側に延びる第３の配線領域と、
    前記折り曲げ部から、前記第２および第３の配線領域の間の方向へ、突出するように形成された第２の突出部とを有しており、
    前記第１のビアは、平面視において、
    前記第２および第３の配線領域の間の方向における端が、前記第２の突出部の端よりも前記折り曲げ部側にある
    ことを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１の配線は、平面視において、
    前記折り曲げ部から、前記第２方向において前記第２の配線領域と逆側に延びる第４の配線領域と、
    前記折り曲げ部から、前記第３および第４の配線領域の間の方向へ、突出するように形成された第３の突出部と、
    前記折り曲げ部から、前記第１および第４の配線領域の間の方向へ、突出するように形成された第４の突出部とを有しており、
    前記第１のビアは、平面視において、
    前記第３および第４の配線領域の間の方向における端が、前記第３の突出部の端よりも前記折り曲げ部側にあり、
    前記第１および第４の配線領域の間の方向における端が、前記第４の突出部の端よりも前記折り曲げ部側にある
    ことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１の配線の平面視における幅は、深さよりも小さい
    ことを特徴とする半導体装置。
  5. 半導体集積回路装置を形成する基本セルであって、
    入力信号または出力信号を伝達可能な端子である第１の配線と、
    前記第１の配線の下層に配置された第２の配線と、
    前記第１の配線と前記第２の配線との間に形成されており、前記第１および第２の配線を電気的に接続する第１のビアとを備え、
    前記第１の配線は、平面視において、
    折り曲げ部と、
    前記折り曲げ部から第１方向に延びる第１の配線領域と、
    前記折り曲げ部から、前記第１方向に直交する第２方向に延びる第２の配線領域と、
    前記折り曲げ部から、前記第１および第２の配線領域の間の方向へ、突出するように形成された第１の突出部とを有しており、
    前記第１のビアは、平面視において、
    前記折り曲げ部の領域を含むように、配置されており、
    前記第１および第２の配線領域の間の方向における端が、前記第１の突出部の端よりも前記折り曲げ部側にある
    ことを特徴とする基本セル。
  6. 入力信号または出力信号を伝達可能な端子をそれぞれ有する複数の基本セルを備えた半導体集積回路装置であって、
    前記複数の基本セルのうち少なくとも１つは、
    前記端子である配線と、当該基本セルの外部から延びる信号配線とが接続されてなる、第１の配線と、
    前記第１の配線の下層に配置された第２の配線と、
    前記第１の配線と前記第２の配線との間に形成されており、前記第１および第２の配線を電気的に接続する第１のビアとを備え、
    前記第１の配線は、平面視において、
    折り曲げ部と、
    前記折り曲げ部から第１方向に延びる第１の配線領域と、
    前記折り曲げ部から、前記第１方向に直交する第２方向に延びる第２の配線領域と、
    前記折り曲げ部から、前記第１および第２の配線領域の間の方向へ、突出するように形成された第１の突出部とを有しており、
    前記第１のビアは、平面視において、
    前記折り曲げ部の領域を含むように、配置されており、
    前記第１および第２の配線領域の間の方向における端が、前記第１の突出部の端よりも前記折り曲げ部側にある
    ことを特徴とする半導体集積回路装置。
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