JP6255728B2 - 半導体装置、半導体装置の製造方法及び設計プログラム - Google Patents

半導体装置、半導体装置の製造方法及び設計プログラム Download PDF

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Description

本発明は、半導体装置、半導体装置の製造方法及び設計プログラムに関する。
半導体装置に関し、下側配線と上側配線をビアで接続する構造を含む多層配線が知られている。
多層配線のビア及び上側配線を形成する技術の１つとして、層間絶縁膜等の絶縁層に、下側配線に通じるビア用の孔（ビアホール）及び上側配線用のトレンチを形成し、ビアホール及びトレンチを導電材料で埋め込む、デュアルダマシン法が知られている。
更に、デュアルダマシン法の１つとして、下側配線に通じるビアホールを先にエッチングで形成し、次いでそのビアホールに連通するトレンチをエッチングで形成し、ビアホール及びトレンチを導電材料で埋め込む方法（先ビアデュアルダマシン法）が知られている。
特開平０４−３３２１５２号公報 特開２００９−０４９０３４号公報 特開２００８−０４７５８２号公報
下側配線に通じるビアホールを先に形成し、次いでそれに連通するトレンチを形成するデュアルダマシン法を採用した場合には、トレンチ形成時のエッチングによって、先に形成されたビアホールが、所望のサイズよりも肥大することが起こり得る。
本発明の一観点によれば、第１絶縁層と、前記第１絶縁層内に設けられた第１配線と、前記第１絶縁層内に設けられ、前記第１配線から分離され且つ前記第１絶縁層の一部を介して前記第１配線と隣接する第２配線と、前記第１絶縁層上に設けられた第２絶縁層と、前記第２絶縁層内に設けられ、前記第１配線に接続されたビアと、前記第２絶縁層内に設けられ、前記ビアに接続され、前記ビアとの接続部の側方の部位に第１切欠き部が設けられた外縁を有する第３配線とを含み、前記第２配線は、平面視で前記第１配線の前記第１切欠き部側に隣接し、前記ビアは、平面視で前記第３配線の端部に設けられ、前記第３配線は、平面視で前記第２配線の一部と重複する半導体装置が提供される。
また、本発明の一観点によれば、上記のような半導体装置の製造方法、及び設計プログラムが提供される。
開示の技術によれば、下側と上側の配線間を接続するビアの肥大を抑制した半導体装置を実現することが可能になる。
多層配線内の導電部のレイアウト例を模式的に示す図である。 図１のＭ１−Ｍ１線の位置に相当する多層配線断面の一例を模式的に示す図である。 図１のＭ２−Ｍ２線の位置に相当する多層配線断面の一例を模式的に示す図である。 図１のＭ３−Ｍ３線の位置に相当する多層配線断面の一例を模式的に示す図である。 多層配線が設けられる基板の一例の要部断面模式図である。 上側配線幅とビア径の関係の一例を示す図である。 肥大したビアの例を示す平面模式図である。 多層配線の形成工程の一例を示す図である。 基板上に形成したレジストをエッチングした時の断面を模式的に示す図である。 ビア再配置の一例を説明する図である。 図１０のＭ４−Ｍ４線の位置に相当する多層配線断面の一例を模式的に示す図である。 多層配線のレイアウトの一例を示す図である。 図１２のＭ５−Ｍ５線の位置に相当する多層配線断面の一例を模式的に示す図である。 下側配線形成工程の一例を示す図である。 ビアホール形成工程の一例を示す図である。 トレンチ形成工程の一例を示す図である。 導電材料形成工程の一例を示す図である。 レイアウトの一例を示す図である。 上側配線幅とビア径の関係の一例を示す図である。 切欠き部長さとビア径の関係の一例を示す図である。 切欠き部間距離とビア径の関係の一例を示す図である。 切欠き部長さ別の切欠き部間距離とビア径の関係の一例を示す図である。 設計装置の一例を示す図である。 設計処理フローの一例を示す図である。 設計処理フローの別例を示す図である。 コンピュータのハードウェア構成の一例を示す図である。
まず、下側と上側の配線間を接続するビアの肥大について述べる。
図１は多層配線内の導電部のレイアウト例を模式的に示す図である。
図１に示す多層配線１は、導電部１０として、複数の下側配線１１、複数のビア１２、及び上側配線１３を含む。
複数（ここでは一例として５本）の下側配線１１は、それぞれＹ方向に延在し、このような複数の下側配線１１が、Ｘ方向に並設されている。下側配線１１には、例えば、第１電位に設定される下側配線（第１下側配線）１１ａと、第１電位と異なる第２電位に設定される下側配線（第２下側配線）１１ｂが含まれる。図１には、第１下側配線１１ａと第２下側配線１１ｂが交互に並設された場合を例示している。
第１下側配線１１ａと第２下側配線１１ｂのうち、第１下側配線１１ａの上には、それぞれ複数（ここでは一例として５つ）のビア１２がＹ方向に並設されている。ここではビア１２を平面円形状として図示するが、ビア１２の平面形状はこれに限定されるものではなく、略円形状、楕円状、略楕円状、矩形状、略矩形状等の平面形状であってもよい。上側配線１３は、下側配線１１に比べて大きな配線幅Ｗ１を有し、Ｘ方向に延在し、各第１下側配線１１ａ上に設けられた複数のビア１２と接続されている。
多層配線１では、上記のような下側配線１１（第１下側配線１１ａ及び第２下側配線１１ｂ）、ビア１２、及び上側配線１３を含む導電部１０が、絶縁部内に設けられる。
ここで、図２は図１のＭ１−Ｍ１線の位置（下側配線の延在方向）に相当する多層配線断面の一例を模式的に示す図である。図３は図１のＭ２−Ｍ２線の位置（上側配線の端部）に相当する多層配線断面の一例を模式的に示す図である。図４は図１のＭ３−Ｍ３線の位置（上側配線の中央部）に相当する多層配線断面の一例を模式的に示す図である。
多層配線１の導電部１０に含まれる第１下側配線１１ａ及び第２下側配線１１ｂ、ビア１２、並びに上側配線１３は、図２〜図４に示すように、絶縁部２０内に設けられる。ここでは、第１下側配線１１ａ及び第２下側配線１１ｂが絶縁層２１内に設けられ、ビア１２及び上側配線１３が絶縁層２２（カバー膜２２ａ及び層間絶縁膜２２ｂ）内に設けられた場合を例示している。
このような絶縁部２０内に設けられた第１下側配線１１ａ及び第２下側配線１１ｂ、ビア１２、並びに上側配線１３を有する多層配線１は、ダマシン法を用いて形成することができる。
この場合、第１下側配線１１ａ及び第２下側配線１１ｂは、例えば、シングルダマシン法を用いて形成される。シングルダマシン法では、まず絶縁層２１に第１下側配線１１ａ及び第２下側配線１１ｂを形成するためのトレンチ１１ｃをエッチングにより形成し、次いでそのトレンチ１１ｃを所定の導電材料で埋め込む。
ビア１２及び上側配線１３は、例えば、デュアルダマシン法の一手法である、所謂先ビアデュアルダマシン法を用いて形成される。先ビアデュアルダマシン法では、第１下側配線１１ａと第２下側配線１１ｂを設けた絶縁層２１の上に、上側の絶縁層２２として、カバー膜２２ａ及び層間絶縁膜２２ｂを順に形成する。その後、まず第１下側配線１１ａに通じるビアホール１２ｃをエッチングにより形成し、次いでそのビアホール１２ｃに連通するトレンチ１３ｃをエッチングにより形成して、ビアホール１２ｃ及びトレンチ１３ｃを所定の導電材料で埋め込む。
絶縁層２１には、例えば、炭化酸化シリコン（ＳｉＯＣ）を用いることができる。カバー膜２２ａには、例えば、炭化シリコン（ＳｉＣ）を用いることができる。層間絶縁膜２２ｂには、例えば、ＳｉＯＣを用いることができる。第１下側配線１１ａ及び第２下側配線１１ｂ、ビア１２、並びに上側配線１３には、例えば、銅（Ｃｕ）又はＣｕを含む導電材料を用いることができる。
図２〜図４では、上側配線１３の端部に位置するビア１２の形状と、上側配線１３の中央部に位置するビア１２の形状とが異なる場合を例示しているが、この点の詳細については後述する。
また、図２〜図４では図示を省略するが、上記のトレンチ１１ｃ、ビアホール１２ｃ、及びトレンチ１３ｃの内壁には、タンタル（Ｔａ）、チタン（Ｔｉ）、又はそれらの窒化物等を用いたバリアメタル膜が設けられてもよい。
尚、上記のような導電部１０及び絶縁部２０を含む多層配線１は、例えば、次の図５に示すような基板上に設けることができる。
図５は多層配線が設けられる基板の一例の要部断面模式図である。
図５に示す基板１００は、半導体基板１１０、絶縁層１２０、及びプラグ１３０を含む。
半導体基板１１０には、例えば、シリコン（Ｓｉ）基板が用いられる。尚、半導体基板１１０には、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等の化合物半導体基板を用いることもできる。
半導体基板１１０には、素子分離領域１１０ａで画定された素子領域に、トランジスタ等の半導体素子１１１が形成されている。ここでは半導体素子１１１として、ＭＯＳ（Metal Oxide Semiconductor）電界効果型トランジスタ（Field Effect Transistor）を例示している。尚、ここでは１つの半導体素子１１１を例示するが、半導体基板１１０には、複数の半導体素子１１１が形成され得る。
図５に例示する半導体素子１１１は、半導体基板１１０上に設けられたゲート絶縁膜１１１ａ、ゲート絶縁膜１１１ａ上に設けられたゲート電極１１１ｂ、及びゲート電極１１１ｂの側壁に設けられた絶縁性のスペーサ１１１ｃを有している。ゲート電極１１１ｂの両側の半導体基板１１０内には、半導体素子１１１のソース及びドレインとして機能する不純物領域１１１ｄが設けられている。
このような半導体素子１１１が形成された半導体基板１１０上に、半導体素子１１１を覆う１層又は複数層からなる絶縁層１２０が設けられる。絶縁層１２０には、それを貫通し、半導体素子１１１のゲート電極１１１ｂ及び不純物領域１１１ｄに接続されるプラグ１３０が設けられる。尚、図５には、不純物領域１１１ｄに接続されたプラグ１３０のみを図示している。
プラグ１３０上には、図５に示すように、絶縁層１４０内に形成された配線１５０が設けられる。例えば、この図５に示すような絶縁層１４０内の配線１５０が、上記多層配線１の、絶縁層２１内の第１下側配線１１ａ及び第２下側配線１１ｂとして設けられる。或いは、この図５に示すような配線１５０の上層に、配線１５０と電気的に接続されて形成される配線が、上記多層配線１の第１下側配線１１ａ及び第２下側配線１１ｂとして設けられる。
このような基板１００上に上記多層配線１が設けられ、半導体装置が形成される。
上記のように、多層配線１は、ダマシン法を用いて形成することができる。ここで、第１下側配線１１ａ上に形成するビア１２及び上側配線１３を、先ビアデュアルダマシン法を用いて形成する場合には、そのビア１２を形成するためのビアホール１２ｃが、設計に基づく所望のサイズよりも肥大することが起こり得る。ビアホール１２ｃの肥大は、例えば、上側配線１３を形成するためのトレンチ１３ｃをエッチングにより形成する際、そのエッチング環境に、先に形成されているビアホール１２ｃが晒されることで起こる。ビアホール１２ｃが肥大する結果、そこに形成されるビア１２が、所望のサイズよりも肥大することになる。
ビア１２（それを形成するビアホール１２ｃ）の肥大の起こり易さ、肥大の程度は、例えば、上側配線１３の配線幅Ｗ１、上側配線１３に対するビア１２の位置によって変化し得る。
図６は上側配線幅とビア径の関係の一例を示す図である。
図６には、上記図１のようなレイアウトの多層配線１における、上側配線１３の配線幅Ｗ１と、上側配線１３の端部に位置するビア１２の径（ｄ１）及び上側配線１３の中央部に位置するビア１２の径（ｄ２）との関係の一例を示している。尚、ここでは、上側配線１３の端部に位置するビア１２を、上側配線１３のエッジ１３ａからの距離Ｄが０．１μｍ以内のビア１２としている。
図６に示すように、上側配線１３の端部及び中央部に位置するビア１２共に、上側配線１３の配線幅Ｗ１が１μｍを超えると、肥大が発生する傾向がある。そして、上側配線１３の配線幅Ｗ１が１μｍを超える場合には、上側配線１３の端部に位置するビア１２の方が、上側配線１３の中央部に位置するビア１２よりも、肥大の程度が大きくなる傾向がある。
上記図２〜図４には、上側配線１３の端部に位置するビア１２の肥大が、上側配線１３の中央部に位置するビア１２の肥大よりも大きくなっている場合を例示している。上側配線１３の中央部に位置するビア１２は、上記図２及び図４に示したように、比較的肥大が抑えられて第１下側配線１１ａに接続されている。これに対し、上側配線１３の端部に位置するビア１２は、上記図２及び図３に示したように、比較的大きく肥大して第１下側配線１１ａに接続されている。
図７は肥大したビアの例を示す平面模式図である。
ここでは説明の便宜上、肥大していないビア１２を点線で、肥大したビア１２を実線で、それぞれ図示している。
ビア１２の肥大は、例えば、図７（Ａ）に示すように、上側配線１３のエッジ１３ａに沿った方向（Ｘ方向）に起こったり、図７（Ｂ）に示すように、外側へ全体的に広がるように起こったりする。上側配線１３の端部に位置するビア１２には、図７（Ａ）のようなエッジ１３ａに沿った方向への肥大が起こり易い傾向があり、上側配線１３の中央部に位置するビア１２には、図７（Ｂ）に示すような外側へ全体的に広がるような肥大が起こり易い傾向がある。
尚、配線幅Ｗ１が１μｍ超といった比較的幅広の上側配線１３の形成時に、上記図２〜図４のように、形成する上側配線１３の中央部よりも端部に位置するビア１２の肥大が大きくなる構造は、以下のようなメカニズムによって得られるものと推察される。
図８は多層配線の形成工程の一例を示す図である。
ここでは、上記図２の断面位置（上記図１のＭ１−Ｍ１線の位置）を例に、多層配線１の形成工程の一例について述べる。
図８（Ａ）に示す工程では、まず下側配線１１（ここでは第１下側配線１１ａのみ図示）を設けた絶縁層２１の上に、絶縁層２２としてカバー膜２２ａ及び層間絶縁膜２２ｂを順に形成した後、マスク膜４０及び反射防止膜５０を形成する。次いで、フォトリソグラフィ技術を用いて層間絶縁膜２２ｂ上の反射防止膜５０及びマスク膜４０をパターニングし、反射防止膜５０及びマスク膜４０の、ビア１２を形成する領域に、開口部を形成する。このようにパターニングした反射防止膜５０及びマスク膜４０をマスクにして、層間絶縁膜２２ｂをエッチングし、ビアホール１２ｃを形成する。ビアホール１２ｃの形成後、そのビアホール１２ｃをレジスト６０で埋め込む。
図８（Ｂ）に示す工程では、まず図８（Ａ）のレジスト６０上にマスク膜７０を形成し、フォトリソグラフィ技術を用いてレジスト６０上のマスク膜７０をパターニングし、マスク膜７０の、比較的幅広の上側配線１３を形成する領域に、開口部を形成する。このようにパターニングしたマスク膜７０をマスクにして、レジスト６０をエッチングし、上側配線１３用のトレンチを形成する部位の層間絶縁膜２２ｂを露出させる。
ここで、別の基板上に形成したレジストを同様にエッチングした時の断面を図９に模式的に示す。
図９には、基板８０上にレジスト６０及びマスク膜７０を順に形成し、フォトリソグラフィ技術を用いてマスク膜７０をパターニングし、パターニングしたマスク膜７０をマスクにして、レジスト６０をエッチング（ハーフエッチング）した時の一例を図示している。尚、図９の例において、レジスト６０の材料及び厚み、マスク膜７０の材料及び厚み並びにパターニングにより形成する開口部の形状及びサイズは、上記図８（Ｂ）の工程と同様としている。
図９に示すように、レジスト６０の、エッチングされた部分（トレンチ）６１の端部には、そのトレンチ６１の中央部よりもエッチングが進行した部分（サブトレンチ）６１ａが形成される。
この図９の知見を考慮すると、上記図８（Ｂ）の工程で行うレジスト６０のエッチングでは、中央部のビアホール１２ｃ内に残るレジスト６０に比べて、端部のビアホール１２ｃ内に残るレジスト６０の方が薄くなるものと考えられる。続く図８（Ｃ）の工程では、そのような厚みのレジスト６０をマスクにして、層間絶縁膜２２ｂをエッチングし、更に図８（Ｄ）の工程で、カバー膜２２ａをエッチングして、比較的幅広の上側配線１３を形成するためのトレンチ１３ｃを形成する。この層間絶縁膜２２ｂ及びカバー膜２２ａのエッチングに伴い、レジスト６０及び反射防止膜５０もエッチングされる。
図８（Ｂ）の工程で、中央部よりも端部のビアホール１２ｃ内のレジスト６０が薄くなっていると、続く図８（Ｃ）及び図８（Ｄ）の工程の間、端部のビアホール１２ｃは、レジスト６０からの露出部分がより多くなり、より長い時間、エッチング環境に晒される。その結果、端部のビアホール１２ｃが、トレンチ１３ｃのエッジ１３ａに沿った方向に広がり（或いは外側へ全体的に広がり）、中央部のビアホール１２ｃよりも大きく肥大するものと考えられる。
ビアホール１２ｃ及びトレンチ１３ｃの形成後は、Ｃｕ等の所定の導電材料を堆積し、層間絶縁膜２２ｂの上面に存在する不要な導電材料、マスク膜４０を、ＣＭＰ（Chemical Mechanical Polishing）等で除去する。これにより、上記図２に示したように、ビアホール１２ｃ内及びトレンチ１３ｃ内に、ビア１２及び上側配線１３が形成される。
上記のようなビアホール１２ｃの肥大が起こっても、そのビアホール１２ｃが所定電位とされる第１下側配線１１ａのみに達している場合であれば、第１下側配線１１ａと上側配線１３をビア１２で接続する所期の接続構造を得ることができる。
しかし、ビアホール１２ｃの肥大、例えば上側配線１３の配線長方向（配線幅Ｗ１方向と直交する方向（Ｘ方向））の肥大が大きくなると、次のようなことが起こり得る。即ち、肥大したビアホール１２ｃが、第１下側配線１１ａのほか、例えば上側配線１３のトレンチ１３ｃ端部における上記図３のＱ部のような部位で、第１下側配線１１ａとは異電位とされる第２下側配線１１ｂにまで達してしまうことが起こり得る。その場合、ビアホール１２ｃとトレンチ１３ｃに導電材料が埋め込まれて形成されるビア１２と上側配線１３が、異電位の第１下側配線１１ａ及び第２下側配線１１ｂの双方に接続されることで、ショートが発生してしまう。
比較的幅広の上側配線１３を形成する場合で、その端部にビア１２を配置した時に、そのビア１２がショートを招くようなサイズにまで肥大することを回避するための方法として、次のようなものがある。即ち、下側配線１１、ビア１２及び上側配線１３のレイアウト設計段階において、上側配線１３の端部に配置され肥大によりショートを招き得るビア１２を、上側配線１３のエッジ１３ａから一定距離だけ離すように中央部側に再配置する。しかし、このようにビア１２を再配置する方法では、下側配線１１のレイアウトによっては、肥大によりショートを招き得るビア１２であったとしても、エッジ１３ａから一定距離だけ離すように再配置することができない場合がある。
図１０はビア再配置の一例を説明する図である。図１１は図１０のＭ４−Ｍ４線の位置に相当する多層配線断面の一例を模式的に示す図である。
図１０には、下側配線１１である第１下側配線１１ａ及び第２下側配線１１ｂ、並びに、ビア１２及び上側配線１３のレイアウト例を模式的に図示している。第１下側配線１１ａと第２下側配線１１ｂとは、異電位に設定される配線であり、これらのうち第１下側配線１１ａが、ビア１２として配置される６つのビア１２Ａ〜１２Ｆを通じて、上側配線１３に接続される。
この図１０のようなレイアウトにおいて、第１下側配線１１ａ及び第２下側配線１１ｂは、例えば、配線幅Ｗ２が０．１μｍで、隣接する第１下側配線１１ａと第２下側配線１１ｂの間のスペースＳが０．１μｍとされる。上側配線１３は、例えば、配線幅Ｗ１が１μｍ以上とされる。再配置前のビア１２Ａ〜１２Ｆはいずれも、例えば、上側配線１３のエッジ１３ａからの距離Ｄが０．１μｍ以内の端ビアである。尚、ここでは端ビアについて説明するが、上側配線１３のより中央部側の領域にも１つ又は複数のビア（図示せず）が配置され得る。
再配置前の端ビアのうち、図１０のａ部に存在するビア１２Ａ，１２Ｂ，１２Ｃは、図１０にビア１２Ａａ，１２Ｂａ，１２Ｃａとして図示するように、各々が接続される第１下側配線１１ａ上を、より上側配線１３の中央部側に再配置することができる。ビア１２Ａ，１２Ｂ，１２Ｃについては、このような再配置を行うことで、それらの肥大、例えば上側配線１３の配線長方向（Ｘ方向）の肥大を抑えることが可能になる。それにより、ビア１２Ａ，１２Ｂ，１２Ｃの各々が接続される第１下側配線１１ａに隣接する第２下側配線１１ｂとのショートの発生を抑えることが可能になる。
一方、再配置前の端ビアのうち、図１０のｂ部に存在するビア１２Ｄ，１２Ｅ，１２Ｆは、各々が接続される第１下側配線１１ａのレイアウト上、より上側配線１３の中央部側に再配置することができない。そのため、例えば図１１に示すように、形成されるビア１２Ｄ，１２Ｅに肥大、例えば上側配線１３の配線長方向の肥大が生じ、肥大したビア１２Ｄ，１２Ｅが、第１下側配線１１ａのほか、それに隣接する第２下側配線１１ｂにも接触する場合がある（Ｒ部）。ビア１２Ｄ，１２Ｅが、異電位に設定される第１下側配線１１ａと第２下側配線１１ｂに接触すると、ショートが発生してしまう。尚、図１１には、ビア１２Ｄ，１２Ｅを例示したが、図１０に示したビア１２Ｆについても同様の肥大、それによるショートの発生が起こり得る。
ビア１２Ｄ，１２Ｅ，１２Ｆを、それらの肥大が抑えられるように上側配線１３の中央部側に再配置するためには、第１下側配線１１ａ、或いは更に第２下側配線１１ｂのレイアウトを変更することが必要になってくる。このようなレイアウトの変更は、多層配線１及びそれを備える半導体装置の設計及び製造の効率化、低コスト化を阻害する一因となり得る。
そこで、上記のような点に鑑み、ここでは以下に示すような手法を用いることによって多層配線１内のビア１２の肥大を抑え、ビア１２の肥大に起因したショートの発生を抑える。
図１２は多層配線のレイアウトの一例を示す図である。図１３は図１２のＭ５−Ｍ５線の位置に相当する多層配線断面の一例を模式的に示す図である。
図１２には、上記図１０と同様に、異電位に設定される第１下側配線１１ａ及び第２下側配線１１ｂ、並びに、ビア１２Ａ〜１２Ｆ及びそれらに接続される上側配線１３のレイアウト例を模式的に図示している。第１下側配線１１ａ及び第２下側配線１１ｂは、例えば、配線幅Ｗ２が０．１μｍで、スペースＳが０．１μｍとされる。上側配線１３は、例えば、配線幅Ｗ１が１μｍ以上とされる。ビア１２Ａ〜１２Ｆはいずれも、例えば、上側配線１３のエッジ１３ａからの距離Ｄが０．１μｍ以内の端ビアである。
再配置前の端ビアのうち、図１２のａ部に存在するビア１２Ａ，１２Ｂ，１２Ｃは、肥大を抑えるために、例えば、上記図１０で述べたのと同様に、より上側配線１３の中央部側のビア１２Ａａ，１２Ｂａ，１２Ｃａの位置に再配置される。
一方、再配置前の端ビアのうち、図１２のｂ部に存在し、上側配線１３の中央部側に再配置することができないビア１２Ｄ，１２Ｅ，１２Ｆについてはそれぞれ、次のような手法を用いて肥大を抑える。
まず、図１２に示す上側配線１３のコーナー部に接続されたビア１２Ｄについては、それ自体の位置は変更せず、上側配線１３の、そのビア１２Ｄとの接続部の側方の部位に、切欠き部１３ｄを設ける。上側配線１３のエッジ１３ａの一辺（エッジ部１３ａ１）を、このような切欠き部１３ｄを有する形状とすることで、図１３に示すように、多層配線１内のその切欠き部１３ｄの部位には、絶縁層２２のスロット２２ｄが形成されるようになる。
切欠き部１３ｄは、ビア１２Ｄとの接続部を挟んで対向するエッジ１３ａの一辺（エッジ部１３ａ２）との距離（幅又は配線幅）Ｗｄが、上側配線１３の配線幅（対向するエッジ部１３ａ１とエッジ部１３ａ３との距離）Ｗ１よりも小さくなるような位置に、設ける。切欠き部１３ｄとエッジ部１３ａ２との距離Ｗｄは、例えば、上側配線１３の配線幅Ｗ１（１μｍ以上）よりも小さい、１μｍ以下に設定される。また、切欠き部１３ｄの長さ（エッジ部１３ａ１からエッジ部１３ａ３に向かう方向の長さ）Ｌｄは、例えば、０．２５μｍ以上に設定される。
このような切欠き部１３ｄを上側配線１３に設けない場合、ビア１２Ｄは、１μｍ以上といった比較的幅広の上側配線１３の、配線幅Ｗ１方向の端部に位置する端ビアの１つであり、そのような配線幅Ｗ１方向の端部に配置されるために、肥大し得る（図６）。
これに対し、上記のような切欠き部１３ｄを上側配線１３に設けた場合には、ビア１２Ｄは、上側配線１３の端部には位置するものの、切欠き部１３ｄとエッジ部１３ａ２とに挟まれた、１μｍ以下といった比較的狭い幅Ｗｄの領域に位置する。そのため、ビア１２Ｄは、局所的には、配線幅Ｗｄの上側配線１３に接続される端ビアとみなすことができる。即ち、切欠き部１３ｄが無い場合、ビア１２Ｄから見た上側配線１３の配線幅は、１μｍ以上の比較的広い配線幅Ｗ１であるのに対し、切欠き部１３ｄが有る場合、ビア１２Ｄから見た上側配線１３の配線幅は、１μｍ以下の比較的狭い配線幅Ｗｄになるとみなせる。
このように、ビア１２Ｄは、上側配線１３の端部に位置する端ビアではあるものの、切欠き部１３ｄを設けることで、ビア１２Ｄ上の上側配線１３の配線幅が見かけ上狭まるため、その肥大、例えば配線幅Ｗｄ方向の肥大が抑えられるようになる（図６）。ビア１２Ｄの肥大が抑えられることで、ビア１２Ｄと、その下の第１下側配線１１ａの、切欠き部１３ｄ側に隣接する第２下側配線１１ｂとが接触し、ショートするのを抑えることが可能になる。
ビア１２Ｄと同様に、上側配線１３の別のコーナー部に接続されたビア１２Ｆについても、それ自体の位置は変更せず、上側配線１３の、そのビア１２Ｆとの接続部の側方の部位に、切欠き部１３ｆを設ける。上側配線１３のエッジ部１３ａ３を、このような切欠き部１３ｆを有する形状とすることで、その切欠き部１３ｆの部位に絶縁層２２のスロットが形成されるようになる。
切欠き部１３ｆは、ビア１２Ｆとの接続部を挟んで対向するエッジ部１３ａ２との距離（幅又は配線幅）Ｗｆが、上側配線１３の配線幅Ｗ１よりも小さくなるような位置に、設ける。距離Ｗｆは、例えば、上側配線１３の配線幅Ｗ１（１μｍ以上）よりも小さい、１μｍ以下に設定される。また、切欠き部１３ｆの長さＬｆは、例えば、０．２５μｍ以上に設定される。
このように切欠き部１３ｆを設けることで、ビア１２Ｆ上の上側配線１３の配線幅が見かけ上、配線幅Ｗ１から配線幅Ｗｆに狭まるため、その肥大、例えば配線幅Ｗｆ方向の肥大が抑えられるようになる（図６）。それにより、ビア１２Ｆと、その下の第１下側配線１１ａの、切欠き部１３ｆ側に隣接する第２下側配線１１ｂとが接触し、ショートするのを抑えることが可能になる。
図１２に示す上側配線１３の辺部に接続されたビア１２Ｅについては、それ自体の位置は変更せず、上側配線１３の、そのビア１２Ｅとの接続部の側方の部位に、ビア１２Ｅを挟む一対の切欠き部、この例では切欠き部１３ｄ及び切欠き部１３ｅを設ける。上側配線１３のエッジ部１３ａ１を、切欠き部１３ｄ及び切欠き部１３ｅを有する形状とすることで、図１３に示すように、多層配線１内の切欠き部１３ｄ及び切欠き部１３ｅの部位にそれぞれ、絶縁層２２のスロット２２ｄ及びスロット２２ｅが形成される。
切欠き部１３ｅは、ビア１２Ｅとの接続部を挟んで対向する切欠き部１３ｄとの距離（幅又は配線幅）Ｗｅが、上側配線１３の配線幅Ｗ１よりも小さくなるような位置に、設ける。切欠き部１３ｄと切欠き部１３ｅとの距離Ｗｅは、例えば、上側配線１３の配線幅Ｗ１（１μｍ以上）よりも小さい、１μｍ以下に設定される。また、切欠き部１３ｅの長さ（エッジ部１３ａ１からエッジ部１３ａ３に向かう方向の長さ）Ｌｅは、例えば、０．２５μｍ以上に設定される。
ビア１２Ｅは、上側配線１３の端部には位置するものの、切欠き部１３ｄと切欠き部１３ｅとに挟まれた、１μｍ以下といった比較的狭い幅Ｗｅの領域に位置し、局所的には、配線幅Ｗｅの上側配線１３に接続される端ビアとみなすことができる。
このように、ビア１２Ｅを挟む一対の切欠き部１３ｄ及び切欠き部１３ｅを設けることで、ビア１２Ｅ上の上側配線１３の配線幅が見かけ上、配線幅Ｗ１から配線幅Ｗｅに狭まり、ビア１２Ｅの肥大、例えば配線幅Ｗｅ方向の肥大が抑えられるようになる（図６）。それにより、ビア１２Ｅと、その下の第１下側配線１１ａの、切欠き部１３ｄ側に隣接する第２下側配線１１ｂとの接触によるショート、及び、切欠き部１３ｅ側に隣接する第２下側配線１１ｂとの接触によるショートを、いずれも抑えることが可能になる。
尚、ここでは、切欠き部１３ｅと、ビア１２Ｄが存在することで設けられる切欠き部１３ｄとでビア１２Ｅを挟み、ビア１２Ｅ上の上側配線１３の配線幅を見かけ上、配線幅Ｗ１から配線幅Ｗｅに狭めるようにしている。このほかビア１２Ｅは、ビア１２Ｄが存在することで設けられる切欠き部１３ｄとは独立した一対の切欠き部で挟み、ビア１２Ｅ上の上側配線１３の配線幅を見かけ上、配線幅Ｗ１よりも小さい、例えば１μｍ以下といった配線幅に狭めるようにしてもよい。
上記のような切欠き部を備える上側配線１３を含む多層配線１は、例えば、次のような手順で形成することができる。以下、上記図１２及び図１３に示したような構造を例に、多層配線１の各形成工程について、図１４〜図１７を参照して順に説明する。
図１４は下側配線形成工程の一例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＭ６−Ｍ６断面模式図である。
まず、図１４（Ａ）及び図１４（Ｂ）に示すように、所定の基板１００ａ上に絶縁層２１を形成し、絶縁層２１内にトレンチ１１ｃを形成し、そのトレンチ１１ｃにＣｕ等の所定の導電材料を埋め込み、第１下側配線１１ａ及び第２下側配線１１ｂを形成する。基板１００ａには、例えば、上記図５に示した基板１００、又はそのような基板１００を含むものを用いることができる。その場合、第１下側配線１１ａ及び第２下側配線１１ｂは、基板１００と電気的に接続され、互いに異電位に設定される配線として形成される。
図１５はビアホール形成工程の一例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＭ７−Ｍ７断面模式図である。
第１下側配線１１ａ及び第２下側配線１１ｂの形成後、図１５（Ａ）及び図１５（Ｂ）に示すように、第１下側配線１１ａ及び第２下側配線１１ｂを形成した絶縁層２１上に、絶縁層２２を形成する。次いで、形成した絶縁層２２内に、フォトリソグラフィ技術とエッチング技術を用いて、第１下側配線１１ａに達するビアホール１２ｃを形成する。図１５（Ａ）には、ビアホール１２ｃとして、上記のビア１２Ａａ、ビア１２Ｂａ及びビア１２Ｃａ、並びに、ビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆを形成するためのビアホール１２ｃを例示している。
図１６はトレンチ形成工程の一例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＭ８−Ｍ８断面模式図である。
ビアホール１２ｃの形成後、図１６（Ａ）及び図１６（Ｂ）に示すように、ビアホール１２ｃを形成した絶縁層２２内に、フォトリソグラフィ技術とエッチング技術を用いて、ビアホール１２ｃに連通する上側配線１３用のトレンチ１３ｃを形成する。このトレンチ１３ｃの形成時には、ビアホール１２ｃのうち、上記のビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆを形成するためのビアホール１２ｃ側方の部位に、切欠き部１３ｄ、切欠き部１３ｅ及び切欠き部１３ｆを有するエッジ形状のトレンチ１３ｃを形成する。
このようなエッジ形状のトレンチ１３ｃを形成すると、ビア１２Ｄを形成するためのビアホール１２ｃ上に形成されるトレンチ１３ｃの幅が見かけ上、配線幅Ｗ１よりも小さい、１μｍ以下といった幅Ｗｄに狭まる。また、ビア１２Ｅを形成するためのビアホール１２ｃ上に形成されるトレンチ１３ｃの幅が見かけ上、配線幅Ｗ１よりも小さい、１μｍ以下といった幅Ｗｅに狭まる。更にまた、ビア１２Ｆを形成するためのビアホール１２ｃ上に形成されるトレンチ１３ｃの幅が見かけ上、配線幅Ｗ１よりも小さい、１μｍ以下といった幅Ｗｆに狭まる。
このようにビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆを形成するための各ビアホール１２ｃ上のトレンチ幅がそれぞれ見かけ上狭まることで、各ビアホール１２ｃの肥大が抑えられ、第２下側配線１１ｂに達するようなビアホール１２ｃの形成が抑えられる。
図１７は導電材料形成工程の一例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＭ９−Ｍ９断面模式図である。
切欠き部１３ｄ、切欠き部１３ｅ及び切欠き部１３ｆを有するトレンチ１３ｃの形成後、図１７（Ａ）及び図１７（Ｂ）に示すように、ビアホール１２ｃ及びトレンチ１３ｃにＣｕ等の所定の導電材料を埋め込む。これにより、ビア１２Ａａ、ビア１２Ｂａ、ビア１２Ｃａ、ビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆ、並びに、上側配線１３を形成する。例えば、ビアホール１２ｃ及びトレンチ１３ｃに導電材料を堆積し、絶縁層２２の上面に存在する不要な導電材料をＣＭＰで除去することで、ビア１２Ａａ、ビア１２Ｂａ、ビア１２Ｃａ、ビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆ、並びに、上側配線１３を形成する。上側配線１３の切欠き部１３ｄ、切欠き部１３ｅ及び切欠き部１３ｆの部位は、それぞれ絶縁層２２のスロット２２ｄ、スロット２２ｅ及びスロット２２ｆになる。
このようにして、半導体素子を含む所定の基板１００ａ上に多層配線１が形成され、半導体装置が形成される。
上記の手法によれば、各ビアホール１２ｃの肥大を抑え、各々が接続される第１下側配線１１ａに隣接する第２下側配線１１ｂまで到達するようなビアホール１２ｃの形成を抑えることができる。そのため、上側配線１３の端部に位置するビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆと第２下側配線１１ｂとの接触、そのような接触によるショートを抑えることができる。上側配線１３の、端部よりも中央部側に位置するビア１２Ａａ、ビア１２Ｂａ及びビア１２Ｃａについても同様に、それらと第２下側配線１１ｂとの接触、そのような接触によるショートを抑えることができる。
尚、ここでは図示を省略するが、上記のトレンチ１１ｃ、ビアホール１２ｃ及びトレンチ１３ｃの内壁には、Ｔａ、Ｔｉ、又はそれらの窒化物等を用いたバリアメタル膜を形成することが可能である。
続いて、多層配線１の上側配線１３に設ける上記のような切欠き部の配置及びサイズについて説明する。
図１８はレイアウトの一例を示す図である。
図１８には、１つのビア１２と、そのビア１２との接続部を一対の切欠き部１３ｈ（スロット）で挟むようなエッジ形状を有する上側配線１３を例示している。ここでは、一対の切欠き部１３ｈ間の距離をＷｈ、各切欠き部１３ｈの長さをＬｈ、各切欠き部１３ｈの幅をＫｈ、ビア１２の径をＮｈ、上側配線１３の配線幅をＷ１とする。
図１９は上側配線幅とビア径の関係の一例を示す図である。
例えば、ビア１２の径Ｎｈの設計値を９０ｎｍ、上側配線１３の配線幅Ｗ１の設計値を３μｍとして、ビア１２及び上側配線１３を形成する。図１９より、上側配線１３に切欠き部１３ｈを設けない場合には（図１９のｓ）、形成されるビア１２の径が約１２７ｎｍとなる。これに対し、上側配線１３に、設計上の距離Ｗｈが１８０ｎｍ、長さＬｈが２５０ｎｍ、幅Ｋｈが９０ｎｍの切欠き部１３ｈを設けた場合には（図１９のｔ）、形成されるビア１２の径Ｎｈが約１１４ｎｍとなる。このような切欠き部１３ｈを設けた場合には、切欠き部１３ｈを設けない場合に比べて、ビア１２の肥大が抑えられる。
図２０は切欠き部長さとビア径の関係の一例を示す図である。
ここでは、ビア１２の径Ｎｈの設計値を９０ｎｍ、上側配線１３の配線幅Ｗ１の設計値を３μｍとして、ビア１２及び上側配線１３を形成する。図２０より、上側配線１３に切欠き部１３ｈを設けない場合（長さＬｈ＝０）には、形成されるビア１２の径が約１２７ｎｍとなる。これに対し、上側配線１３に、設計上の距離Ｗｈが１８０ｎｍ、幅Ｋｈが９０ｎｍ、長さＬｈが２５０ｎｍ、５００ｎｍ、７５０ｎｍの切欠き部１３ｈを設けると、それぞれ形成されるビア１２の径Ｎｈが約１１４ｎｍ、１１６ｎｍ、１１１ｎｍとなる。長さＬｈが２５０ｎｍ以上の切欠き部１３ｈを設けた場合、切欠き部１３ｈを設けない場合に比べて、ビア１２の肥大が抑えられる。
図２１は切欠き部間距離とビア径の関係の一例を示す図である。
ここでは、ビア１２の径Ｎｈの設計値を９０ｎｍ、上側配線１３の配線幅Ｗ１の設計値を３μｍとして、ビア１２及び上側配線１３を形成する。上側配線１３には、設計上の幅Ｋｈが９０ｎｍ、長さＬｈが２５０ｎｍで、距離Ｗｈが９０ｎｍ、１８０ｎｍ、８００ｎｍの切欠き部１３ｈを設ける。図２１より、距離Ｗｈが８００ｎｍ以下の切欠き部１３ｈを設けた場合、切欠き部１３ｈを設けない場合（図２１のビア肥大ラインｕ）に比べて、ビア１２の肥大が抑えられる。
図２２は切欠き部長さ別の切欠き部間距離とビア径の関係の一例を示す図である。
ここでは、ビア１２の径Ｎｈの設計値を９０ｎｍ、上側配線１３の配線幅Ｗ１の設計値を３μｍとして、ビア１２及び上側配線１３を形成する。上側配線１３には、設計上の幅Ｋｈが９０ｎｍ、長さＬｈが２５０ｎｍで、距離Ｗｈが９０ｎｍ、１８０ｎｍ、８００ｎｍの切欠き部１３ｈを設ける。また、上側配線１３には、設計上の幅Ｋｈが９０ｎｍ、長さＬｈが５００ｎｍで、距離Ｗｈが９０ｎｍ、１８０ｎｍ、８００ｎｍの切欠き部１３ｈを設ける。更にまた、上側配線１３には、設計上の幅Ｋｈが９０ｎｍ、長さＬｈが７５０ｎｍで、距離Ｗｈが９０ｎｍ、１８０ｎｍ、８００ｎｍの切欠き部１３ｈを設ける。図２２より、切欠き部１３ｈの長さＬｈが２５０ｎｍ、５００ｎｍ、７５０ｎｍのいずれの場合も、距離Ｗｈが８００ｎｍ以下の切欠き部１３ｈを設けた場合、切欠き部１３ｈを設けない場合（図２２のビア肥大ラインｕ）に比べて、ビア１２の肥大が抑えられる。
図１８〜図２２について述べたように、上側配線１３のビア１２との接続部の側方に、所定の配置及びサイズの切欠き部１３ｈを設けることで、ビア１２の肥大を抑えることができる。
次に、多層配線１の設計処理について説明する。
図２３は設計装置の一例を示す図である。
図２３に示す設計装置２００は、設計データ取得部２１０、レイアウト情報抽出部２２０、ビア再配置部２３０、切欠き配置部２４０、及び設計データ更新部２５０を有する。
設計データ取得部２１０は、下側配線１１（第１下側配線１１ａ及び第２下側配線１１ｂ）、ビア１２及び上側配線１３のレイアウトを示す情報を含む設計データを取得する。設計データ取得部２１０は、例えば、従来の設計ルールに基づいて作成される、上記図１０のようなレイアウトを示す情報を含む設計データを取得する。
レイアウト情報抽出部２２０は、設計データ取得部２１０で取得された設計データから、所定の上側配線１３、及びその上側配線１３に接続されるビア１２と下側配線１１（第１下側配線１１ａ）のレイアウトを示す情報を抽出する。
ビア再配置部２３０は、レイアウト情報抽出部２２０で抽出された情報に含まれるビア１２のうち、上側配線１３の端部に配置される端ビアであって、第１下側配線１１ａのレイアウト上、再配置可能なものについて、再配置を行う。
切欠き配置部２４０は、レイアウト情報抽出部２２０で抽出された情報に含まれるビア１２のうち、上側配線１３の端部に配置される端ビアであって、第１下側配線１１ａのレイアウト上、再配置できない端ビアについて、その側方の上側配線１３の部位に切欠き部を配置する。或いは、切欠き配置部２４０は、レイアウト情報抽出部２２０で抽出された情報に含まれるビア１２のうち、上側配線１３の端部に配置される端ビアについて、その側方の上側配線１３の部位に切欠き部を配置する。
設計データ更新部２５０は、ビア再配置部２３０で再配置されたビア１２、及び切欠き配置部２４０で切欠き部が配置された上側配線１３のレイアウトを示す情報を用いて、設計データ取得部２１０で取得された設計データを更新する。
図２３に示す設計装置２００は更に、表示部２６０、記憶部２７０、出力部２８０、入力部２９０を有する。
表示部２６０は、設計データ取得部２１０で取得された設計データが示すレイアウト、設計データ更新部２５０で更新された設計データが示すレイアウトを、モニタ等に表示する。
記憶部２７０は、設計データ取得部２１０で取得された設計データ、設計データ更新部２５０で更新された設計データが記憶される。記憶部２７０には更に、設計データ取得部２１０で取得された設計データから、設計データ更新部２５０で更新された設計データが得られる間に生成、使用される各種データが記憶される。
出力部２８０は、設計データ更新部２５０で更新された設計データを、各種記録媒体や他の装置（サーバコンピュータ、半導体製造装置等）に出力する。
端ビアの再配置に適用する設計ルール、上側配線１３に配置する切欠き部のサイズ等、設計処理に要する条件は、オペレータにより、入力部２９０が用いられて、設計装置２００に入力される。
続いて、上記のような設計装置２００を用いた多層配線１の設計処理フローの一例について説明する。ここでは、上記図１２で述べたような多層配線１のレイアウトを例に、設計装置２００を用いた設計処理フローの一例について説明する。
図２４は設計処理フローの一例を示す図である。
まず、設計データ取得部２１０により、下側配線１１（第１下側配線１１ａ及び第２下側配線１１ｂ）、ビア１２及び上側配線１３のレイアウトを示す情報を含む設計データを取得する（ステップＳ１）。ここで取得される設計データには、ビア１２として、再配置前のビア１２Ａ、ビア１２Ｂ及びビア１２Ｃのレイアウト、並びに、ビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆを含むビア群のレイアウトを示す情報が含まれる。即ちこのステップＳ１では、上記図１０のようなレイアウトを示す情報を含む設計データが取得される。このような設計データは、例えば、従来の設計ルールに基づいて作成されるものである。
次いで、取得された設計データから、レイアウト情報抽出部２２０により、配線幅Ｗ１が所定値以上、例えば１μｍ以上となる上側配線１３、及びその上側配線１３に接続されるビア１２と第１下側配線１１ａのレイアウトを示す情報を抽出する（ステップＳ２）。
次いで、ビア再配置部２３０により、レイアウト情報抽出部２２０で抽出された情報に含まれるビア１２のうち、上側配線１３の端部に配置される端ビアについて、再配置可能なもののレイアウトを変更する（ステップＳ３）。ここでは、上側配線１３が１μｍ以上といった所定値以上の配線幅Ｗ１の場合、そのエッジ１３ａから所定値以内、例えば０．１μｍ以内の領域にビア１２を配置しない、という配置制限の設計ルールを適用する。この設計ルールに基づき、端ビアのうち、第１下側配線１１ａのレイアウト上、より中央部側に再配置可能なビア１２、即ちこの例ではビア１２Ａ、ビア１２Ｂ、ビア１２Ｃを、上記図１２のようなビア１２Ａａ、ビア１２Ｂａ、ビア１２Ｃａの位置に再配置する。
再配置可能なビア１２の再配置と共に、或いは再配置後に、切欠き配置部２４０により、第１下側配線１１ａのレイアウト上、より中央部側に再配置できないビア１２のレイアウトを示す情報を抽出する（ステップＳ４）。即ちこの例では、上記図１２のビア１２Ｄ、ビア１２Ｅ、ビア１２Ｆのレイアウトを示す情報を抽出する。
抽出された、再配置できないビア１２のレイアウトを示す情報と、上側配線１３のレイアウトを示す情報を用い、切欠き配置部２４０により、その上側配線１３の所定部位に切欠き部を配置する（ステップＳ５）。即ちこの例では、上記図１２のように、上側配線１３のビア１２Ｄとの接続部の側方の部位であって、ビア１２Ｄを挟んでエッジ部１３ａ２と対向する部位に、切欠き部１３ｄを配置する。また、上側配線１３のビア１２Ｅとの接続部の側方の部位であって、ビア１２Ｅを挟んで切欠き部１３ｄと対向する部位に、切欠き部１３ｅを配置する。更にまた、上側配線１３のビア１２Ｆとの接続部の側方の部位であって、ビア１２Ｆを挟んでエッジ部１３ａ２と対向する部位に、切欠き部１３ｆを配置する。各切欠き部１３ｄ、切欠き部１３ｅ及び切欠き部１３ｆの配置及びサイズは、上記図１８〜図２２で述べたような知見に基づき、設定することができる。
上側配線１３に切欠き部１３ｄ、切欠き部１３ｅ及び切欠き部１３ｆを設けることで、各ビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆ上の上側配線１３の配線幅が見かけ上、例えば１μｍ以下といった値に狭められ、それらの肥大が抑えられる。
ステップＳ２〜Ｓ５の処理により、再配置したビア１２Ａａ、ビア１２Ｂａ及びビア１２Ｃａ、及び切欠き部１３ｄ、切欠き部１３ｅ及び切欠き部１３ｆを配置した上側配線１３のレイアウトを示す情報を得る。このようなレイアウトを示す情報を用いて、設計データ更新部２５０により、ステップＳ１で取得された設計データを更新する（ステップＳ６）。更新された設計データが示すレイアウトは、表示部２６０によってモニタ等に表示される（ステップＳ７）。また、更新された設計データは、出力部２８０によって出力される（ステップＳ８）。
このようにして更新された設計データが用いられ、上記図１４〜図１７のような例に従って多層配線１が形成され、半導体装置が形成される。
図２４には、上側配線１３の端部に配置されるビア１２のうち、第１下側配線１１ａのレイアウト上、より中央部側に再配置可能なビア１２を再配置し、再配置できないビア１２については上側配線１３に切欠き部を設ける設計処理フローを例示した。このほか、次の図２５に例示するようなフローを用いて多層配線１を設計することもできる。
図２５は設計処理フローの別例を示す図である。
まず、上記図２４のステップＳ１と同様に、設計データ取得部２１０により、下側配線１１、ビア１２及び上側配線１３の、上記図１０のようなレイアウトを示す情報を含む設計データを取得する（ステップＳ１１）。そして、上記図２４のステップＳ２と同様に、取得した設計データから、レイアウト情報抽出部２２０により、配線幅Ｗ１が所定値以上となる上側配線１３、及びその上側配線１３に接続されるビア１２と第１下側配線１１ａのレイアウトを示す情報を抽出する（ステップＳ１２）。
次いで、この図２５の設計処理では、切欠き配置部２４０により、抽出された情報に含まれる、上側配線１３の端部のビア１２、即ちビア１２Ａ、ビア１２Ｂ、ビア１２Ｃ、ビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆについて、上側配線１３の所定部位に切欠き部を配置する（ステップＳ１３）。ビア１２Ｄ、ビア１２Ｅ及びビア１２Ｆについては、上記図２４のステップＳ５で述べたようにして切欠き部１３ｄ、切欠き部１３ｅ及び切欠き部１３ｆを配置する。ビア１２Ａ、ビア１２Ｂ及びビア１２Ｃについても同様に、それらと上側配線１３との接続部の側方の所定部位に、ビア１２Ａ、ビア１２Ｂ及びビア１２Ｃ上の上側配線１３の配線幅が見かけ上１μｍ以下といった値に狭められるように、切欠き部を配置する。
このようにして切欠き部を配置した上側配線１３の情報を得て、その情報を用いて、設計データ更新部２５０により、ステップＳ１１で取得された設計データを更新する（ステップＳ１４）。更新された設計データが示すレイアウトは、表示部２６０によってモニタ等に表示される（ステップＳ１５）。また、更新された設計データは、出力部２８０によって出力される（ステップＳ１６）。
このようにして更新された設計データが用いられ、上記図１４〜図１７のような例に従って多層配線１が形成され、半導体装置が形成される。
図２５の設計処理フローでは、上側配線１３の端部に配置されるビア１２について、それが第１下側配線１１ａのレイアウト上、再配置可能であるか否かによらず、上側配線１３に切欠き部を配置する処理を行う。このような設計処理フローを用いても、ビア１２の肥大を抑えた多層配線１を形成することが可能である。
尚、上記のような設計処理に用いる設計装置２００には、コンピュータを用いることができる。
図２６はコンピュータのハードウェア構成の一例を示す図である。
コンピュータ３００は、プロセッサ３０１によって装置全体が制御される。プロセッサ３０１には、バス３０９を介してＲＡＭ（Random Access Memory）３０２と複数の周辺機器が接続される。プロセッサ３０１は、マルチプロセッサであってもよい。プロセッサ３０１は、例えばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）又はＰＬＤ（Programmable Logic Device）である。また、プロセッサ３０１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。
ＲＡＭ３０２は、コンピュータ３００の主記憶装置として使用される。ＲＡＭ３０２には、プロセッサ３０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ３０２には、プロセッサ３０１による処理に必要な各種データが格納される。
バス３０９に接続される周辺機器としては、ＨＤＤ（Hard Disk Drive）３０３、グラフィック処理装置３０４、入力インタフェース３０５、光学ドライブ装置３０６、機器接続インタフェース３０７及びネットワークインタフェース３０８がある。
ＨＤＤ３０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ３０３は、コンピュータ３００の補助記憶装置として使用される。ＨＤＤ３０３には、ＯＳのプログラム、アプリケーションプログラム及び各種データが格納される。尚、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
グラフィック処理装置３０４には、液晶表示装置等のモニタ３１１が接続されている。グラフィック処理装置３０４は、プロセッサ３０１からの命令に従って、画像をモニタ３１１の画面に表示させる。
入力インタフェース３０５には、キーボード３１２とマウス３１３とが接続されている。入力インタフェース３０５は、キーボード３１２やマウス３１３から送られてくる信号をプロセッサ３０１に送信する。尚、マウス３１３は、ポインティングデバイスの一例であり、他のポインティングデバイス、例えばタッチパネル、タブレット、タッチパッド、トラックボール等を使用することもできる。
光学ドライブ装置３０６は、レーザ光等を利用して、光ディスク３１４に記録されたデータの読み取りを行う。光ディスク３１４は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク３１４には、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等がある。
機器接続インタフェース３０７は、コンピュータ３００に周辺機器を接続するための通信インタフェースである。例えば機器接続インタフェース３０７には、メモリ装置３１５やメモリリーダライタ３１６を接続することができる。メモリ装置３１５は、機器接続インタフェース３０７との通信機能を搭載した記録媒体である。メモリリーダライタ３１６は、メモリカード３１７へのデータの書き込み、又はメモリカード３１７からのデータの読み出しを行う装置である。
ネットワークインタフェース３０８は、ネットワーク３１０に接続される。ネットワークインタフェース３０８は、ネットワーク３１０を介して、他のコンピュータ又は通信機器との間でデータの送受信を行う。
以上のようなハードウェア構成によって、設計装置２００の処理機能を実現することができる。
コンピュータ３００は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、設計装置２００の処理機能を実現する。コンピュータ３００に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ３００に実行させるプログラムをＨＤＤ３０３に格納しておくことができる。プロセッサ３０１は、ＨＤＤ３０３内のプログラムの少なくとも一部をＲＡＭ３０２にロードし、プログラムを実行する。またコンピュータ３００に実行させるプログラムを、光ディスク３１４、メモリ装置３１５、メモリカード３１７等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ３０１からの制御により、ＨＤＤ３０３にインストールされた後、実行可能となる。またプロセッサ３０１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
また、以上説明した手法は、隣接する下側配線１１が、異なる電位に設定されるものでない場合にも、同様に適用可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１絶縁層と、
前記第１絶縁層内に設けられた第１配線と、
前記第１絶縁層上に設けられた第２絶縁層と、
前記第２絶縁層内に設けられ、前記第１配線に接続されたビアと、
前記第２絶縁層内に設けられ、前記ビアに接続され、前記ビアとの接続部の側方の部位に第１切欠き部が設けられた外縁を有する第２配線と
を含むことを特徴とする半導体装置。
（付記２） 前記外縁は、前記第１切欠き部が設けられる第１外縁部と、前記接続部を挟んで前記第１切欠き部と対向し前記第１外縁部と交差する第２外縁部と、前記第１外縁部と対向し前記第２外縁部と交差する第３外縁部とを含み、
前記第１切欠き部と前記第２外縁部との第１距離が、前記第１外縁部と前記第３外縁部との第２距離よりも小さいことを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１距離が１μｍ以下であることを特徴とする付記２に記載の半導体装置。
（付記４） 前記ビアは、前記第１外縁部から前記第３外縁部に向かう方向の０．１μｍ以内の領域に設けられていることを特徴とする付記２又は３に記載の半導体装置。
（付記５） 前記第１切欠き部は、前記第１外縁部から前記第３外縁部に向かう方向の長さ（Ｌｄ）が０．２５μｍ以上であることを特徴とする付記２乃至４のいずれかに記載の半導体装置。
（付記６） 前記第２配線は、前記接続部を挟んで前記第１切欠き部と対向する部位に第２切欠き部が設けられた前記外縁を有していることを特徴とする付記１に記載の半導体装置。
（付記７） 前記外縁は、前記第１切欠き部及び前記第２切欠き部が設けられる第１外縁部と、前記第１外縁部と対向する第３外縁部とを含み、
前記第１切欠き部と前記第２切欠き部との第３距離が、前記第１外縁部と前記第３外縁部との第２距離よりも小さいことを特徴とする付記６に記載の半導体装置。
（付記８） 前記第３距離が１μｍ以下であることを特徴とする付記７に記載の半導体装置。
（付記９） 前記ビアは、前記第１外縁部から前記第３外縁部に向かう方向の０．１μｍ以内の領域に設けられていることを特徴とする付記７又は８に記載の半導体装置。
（付記１０） 前記第１切欠き部及び前記第２切欠き部は、前記第１外縁部から前記第３外縁部に向かう方向の長さが０．２５μｍ以上であることを特徴とする付記７乃至９のいずれかに記載の半導体装置。
（付記１１） 前記第１絶縁層内に、前記第１配線に隣接して設けられる第３配線を更に含むことを特徴とする付記１乃至１０のいずれかに記載の半導体装置。
（付記１２） 第１絶縁層を形成する工程と、
前記第１絶縁層内に第１配線を形成する工程と、
前記第１絶縁層上に第２絶縁層を形成する工程と、
前記第２絶縁層内に、前記第１配線に達するビアホールを形成する工程と、
前記第２絶縁層内に、前記ビアホールに連通し、前記ビアホールの側方の部位に第１切欠き部が設けられた外縁を有するトレンチを形成する工程と、
前記ビアホール内及び前記トレンチ内に導電材料を形成して、前記第１配線に接続されたビア及び第２配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１３） コンピュータに、
第１絶縁層内に設ける第１配線、並びに、前記第１絶縁層上の第２絶縁層内に設ける、前記第１配線に接続されるビア及び前記ビアに接続される第２配線のレイアウトを示す情報を含む設計データを取得し、
取得された前記設計データから、前記ビア及び前記第２配線のレイアウトを示す情報を抽出し、
抽出された前記ビア及び前記第２配線のレイアウトを示す情報に基づき、前記第２配線の外縁を、前記ビアとの接続部の側方の部位に第１切欠き部を設けた形状にする
処理を実行させることを特徴とする設計プログラム。
（付記１４） 前記外縁は、第１外縁部と、前記第１外縁部と交差する第２外縁部と、前記第１外縁部と対向し前記第２外縁部と交差する第３外縁部とを含み、
前記第２配線の前記外縁を、前記ビアとの前記接続部の側方の部位に前記第１切欠き部を設けた形状にする処理では、
前記第１切欠き部を、前記第１外縁部であって、前記第１切欠き部と、前記接続部を挟んで前記第１切欠き部と対向する前記第２外縁部との第１距離が、前記第１外縁部と前記第３外縁部との第２距離よりも小さくなる部位に設けることを特徴とする付記１３に記載の設計プログラム。
（付記１５） 前記第２配線の前記外縁を、前記ビアとの前記接続部の側方の部位に前記第１切欠き部を設けた形状にする処理は、前記接続部を挟んで前記第１切欠き部と対向する部位に第２切欠き部を設ける処理を含むことを特徴とする付記１３に記載の設計プログラム。
（付記１６） 前記外縁は、第１外縁部と、前記第１外縁部と対向する第３外縁部とを含み、
前記第２配線の前記外縁を、前記ビアとの前記接続部の側方の部位に前記第１切欠き部及び前記第２切欠き部を設けた形状にする処理では、
前記第１切欠き部及び前記第２切欠き部を、前記第１外縁部であって、前記第１切欠き部と前記第２切欠き部との第３距離が、前記第１外縁部と前記第３外縁部との第２距離よりも小さくなる部位に設けることを特徴とする付記１５に記載の設計プログラム。
１ 多層配線
１０ 導電部
１１ 下側配線
１１ａ 第１下側配線
１１ｂ 第２下側配線
１１ｃ，１３ｃ，６１ トレンチ
１２，１２Ａ，１２Ａａ，１２Ｂ，１２Ｂａ，１２Ｃ，１２Ｃａ，１２Ｄ，１２Ｅ，１２Ｆ ビア
１２ｃ ビアホール
１３ 上側配線
１３ａ エッジ
１３ａ１，１３ａ２，１３ａ３ エッジ部
１３ｄ，１３ｅ，１３ｆ，１３ｈ 切欠き部
２０ 絶縁部
２１，２２ 絶縁層
２２ａ カバー膜
２２ｂ 層間絶縁膜
２２ｄ，２２ｅ，２２ｆ スロット
４０，７０ マスク膜
５０ 反射防止膜
６０ レジスト
６１ａ サブトレンチ
８０，１００，１００ａ 基板
１１０ 半導体基板
１１０ａ 素子分離領域
１１１ 半導体素子
１１１ａ ゲート絶縁膜
１１１ｂ ゲート電極
１１１ｃ スペーサ
１１１ｄ 不純物領域
１２０ 絶縁層
１３０ プラグ
１４０ 絶縁層
１５０ 配線
２００ 設計装置
２１０ 設計データ取得部
２２０ レイアウト情報抽出部
２３０ ビア再配置部
２４０ 切欠き配置部
２５０ 設計データ更新部
２６０ 表示部
２７０ 記憶部
２８０ 出力部
２９０ 入力部
３００ コンピュータ
３０１ プロセッサ
３０２ ＲＡＭ
３０３ ＨＤＤ
３０４ グラフィック処理装置
３０５ 入力インタフェース
３０６ 光学ドライブ装置
３０７ 機器接続インタフェース
３０８ ネットワークインタフェース
３０９ バス
３１０ ネットワーク
３１１ モニタ
３１２ キーボード
３１３ マウス
３１４ 光ディスク
３１５ メモリ装置
３１６ メモリリーダライタ
３１７ メモリカード

Claims (6)

  1. 第１絶縁層と、
    前記第１絶縁層内に設けられた第１配線と、
    前記第１絶縁層内に設けられ、前記第１配線から分離され且つ前記第１絶縁層の一部を介して前記第１配線と隣接する第２配線と、
    前記第１絶縁層上に設けられた第２絶縁層と、
    前記第２絶縁層内に設けられ、前記第１配線に接続されたビアと、
    前記第２絶縁層内に設けられ、前記ビアに接続され、前記ビアとの接続部の側方の部位に第１切欠き部が設けられた外縁を有する第３配線と
    を含み、
    前記第２配線は、平面視で前記第１配線の前記第１切欠き部側に隣接し、
    前記ビアは、平面視で前記第３配線の端部に設けられ、
    前記第３配線は、平面視で前記第２配線の一部と重複することを特徴とする半導体装置。
  2. 前記外縁は、前記第１切欠き部が設けられる第１外縁部と、前記接続部を挟んで前記第１切欠き部と対向し前記第１外縁部と交差する第２外縁部と、前記第１外縁部と対向し前記第２外縁部と交差する第３外縁部とを含み、
    前記第１切欠き部と前記第２外縁部との第１距離が、前記第１外縁部と前記第３外縁部との第２距離よりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第３配線は、前記接続部を挟んで前記第１切欠き部と対向する部位に第２切欠き部が設けられた前記外縁を有していることを特徴とする請求項１に記載の半導体装置。
  4. 前記外縁は、前記第１切欠き部及び前記第２切欠き部が設けられる第１外縁部と、前記第１外縁部と対向する第３外縁部とを含み、
    前記第１切欠き部と前記第２切欠き部との第３距離が、前記第１外縁部と前記第３外縁部との第２距離よりも小さいことを特徴とする請求項３に記載の半導体装置。
  5. 第１絶縁層を形成する工程と、
    前記第１絶縁層内に第１配線を形成する工程と、
    前記第１絶縁層内に、前記第１配線から分離され且つ前記第１絶縁層の一部を介して前記第１配線と隣接する第２配線を形成する工程と、
    前記第１絶縁層上に第２絶縁層を形成する工程と、
    前記第２絶縁層内に、前記第１配線に達するビアホールを形成する工程と、
    前記第２絶縁層内に、前記ビアホールに連通し、前記ビアホールの側方の部位に第１切欠き部が設けられた外縁を有するトレンチを形成する工程と、
    前記ビアホール内及び前記トレンチ内に導電材料を形成して、前記第１配線に接続されたビア及び第３配線を形成する工程と
    を含み、
    前記第２配線は、平面視で前記第１配線の前記第１切欠き部側に隣接し、
    前記ビアホールを形成する工程及び前記トレンチを形成する工程では、前記ビアが、平面視で前記第３配線の端部に設けられ、前記第３配線が、平面視で前記第２配線の一部と重複するように、前記ビアホール及び前記トレンチを形成することを特徴とする半導体装置の製造方法。
  6. コンピュータに、
    第１絶縁層内に設ける第１配線、前記第１絶縁層内に設ける、前記第１配線から分離され且つ前記第１絶縁層の一部を介して前記第１配線と隣接する第２配線、並びに、前記第１絶縁層上の第２絶縁層内に設ける、前記第１配線に接続されるビア及び前記ビアに接続される第３配線のレイアウトを示す情報を含む設計データを取得し、
    取得された前記設計データから、前記ビア及び前記第３配線のレイアウトを示す情報を抽出し、
    抽出された前記ビア及び前記第３配線のレイアウトを示す情報に基づき、前記第３配線の外縁を、前記ビアとの接続部の側方の部位に第１切欠き部を設けた形状にする
    処理を実行させ、
    前記第２配線は、平面視で前記第１配線の前記第１切欠き部側に隣接し、
    前記ビアは、平面視で前記第３配線の端部に設けられ、
    前記第３配線は、平面視で前記第２配線の一部と重複することを特徴とする設計プログラム。
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