KR20170014349A - 집적 회로 및 표준 셀 라이브러리 - Google Patents

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Abstract

적어도 하나의 셀을 포함하는 집적 회로가 개시된다. 상기 적어도 하나의 셀은, 더미 영역을 사이에 두고 서로 이격되어 배치되는 제1 및 제2 액티브 영역들, 상기 제1 액티브 영역 상에서 제1 방향으로 연장되는 적어도 하나의 제1 액티브 핀, 상기 제1 방향을 따라 상기 제2 액티브 영역의 전체 길이에 걸쳐 연장되는 적어도 하나의 제2 액티브 핀, 및 상기 제1 방향과 실질적으로 수직한 제2 방향으로 연장되며 상기 제1 액티브 영역 및 상기 더미 영역과 수직 오버랩되고 상기 제2 액티브 영역과 수직 오버랩되지 않는 액티브 게이트 라인을 포함한다.

Description

집적 회로 및 표준 셀 라이브러리{Integrated circuit and standard cell library}
본 발명의 기술적 사상은 집적 회로에 관한 것으로, 더욱 상세하게는, 적어도 하나의 표준 셀을 포함하는 집적 회로 및 상기 적어도 하나의 표준 셀에 대한 정보를 저장하는 표준 셀 라이브러리에 관한 것이다.
반도체 공정 기술의 발달에 따른 트랜지스터의 소형화로 인해, 보다 많은 수의 트랜지스터들이 반도체 소자에 집적되고 있다. 예컨대, 하나의 칩에 컴퓨터나 다른 전자 시스템의 모든 구성부품들을 집적하는 집적 회로(integrated circuit, IC)를 말하는 시스템-온-칩(System-On-Chip, SOC)은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 향상됨에 따라 보다 많은 구성부품들을 포함하는 반도체 소자가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운 스케일링이 가능한 비대칭 게이트 구조를 구현할 수 있는, 적어도 하나의 표준 셀을 포함하는 집적 회로를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 적어도 하나의 표준 셀에 대한 정보를 저장하는 표준 셀 라이브러리를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적 회로는 적어도 하나의 셀을 포함한다. 상기 적어도 하나의 셀은, 더미 영역을 사이에 두고 서로 이격되어 배치되는 제1 및 제2 액티브 영역들; 상기 제1 액티브 영역 상에서 제1 방향으로 연장되는 적어도 하나의 제1 액티브 핀; 상기 제1 방향을 따라 상기 제2 액티브 영역의 전체 길이에 걸쳐 연장되는 적어도 하나의 제2 액티브 핀; 및 상기 제1 방향과 실질적으로 수직한 제2 방향으로 연장되며 상기 제1 액티브 영역 및 상기 더미 영역과 수직 오버랩되고 상기 제2 액티브 영역과 수직 오버랩되지 않는 액티브 게이트 라인을 포함한다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 셀은 상기 제1 방향으로 제1 폭을 가지고 상기 제2 방향으로 제2 높이를 가지는 셀 바운더리에 의해 한정되며, 상기 셀 바운더리와 수직 오버랩되는 상기 적어도 하나의 제2 액티브 핀의 상기 제1 방향에 따른 제1 길이는 상기 제1 폭과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 게이트 라인은 상기 제1 액티브 영역 상에서 상기 적어도 하나의 제1 액티브 핀과 교차하며, 상기 제1 액티브 영역은 NMOS 트랜지스터 형성 영역 또는 PMOS 트랜지스터 형성 영역이고 상기 제2 액티브 영역은 더미 트랜지스터 영역일 수 있다.
예시적인 실시예들에 있어서, 상기 더미 영역과 수직으로 오버랩되는 상기 액티브 게이트 라인의 일부분 상에 배치되는 제1 콘택; 및 상기 액티브 게이트 라인 양 측의 상기 적어도 하나의 제1 액티브 핀 상에 배치되는 제2 콘택들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 액티브 영역 상에서 상기 제2 방향으로 연장되며, 라인 컷 영역을 사이에 두고 상기 액티브 게이트 라인과 이격되어 배치되는 더미 게이트 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 라인과 상기 액티브 게이트 라인은 상기 라인 컷 영역을 사이에 두고 일직선 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 라인 컷 영역은 상기 더미 영역 상에 배치되며, 상기 라인 컷 영역은 상기 제1 액티브 영역과 상기 제2 액티브 영역 각각과 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 영역과 수직으로 오버랩되는 상기 액티브 게이트 라인의 일부분 상에 배치되는 제1 콘택;을 더 포함하고, 상기 제1 콘택과 상기 라인 컷 영역은 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 게이트 라인과 일직선 상에 배치되는 상기 제2 액티브 영역 부분 상에 더미 게이트 라인이 배치되지 않을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 표준 셀 라이브러리는 복수의 표준 셀들에 대한 정보를 포함하고, 컴퓨터로 읽을 수 있는 저장 매체에 저장된다. 상기 복수의 표준 셀들 중 적어도 하나는, 반도체 기판 상의 더미 영역; 상기 더미 영역을 사이에 두고 서로 이격되어 배치되는 제1 액티브 영역 및 제2 액티브 영역; 상기 제1 액티브 영역 상에서 제1 방향으로 연장되고, 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 제1 액티브 핀들; 상기 제1 액티브 핀들 상에서 상기 더미 영역까지 상기 제2 방향으로 연장되는 액티브 게이트 라인; 및 상기 더미 영역 상에 위치하는 액티브 게이트 라인 일부분 상에 배치되며, 상기 제2 방향을 따라 제1 폭을 갖는 제1 콘택을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 상기 제2 액티브 영역의 전체 길이에 걸쳐 연장되고 상기 제2 방향을 따라 서로 평행하게 배치되는 제2 액티브 핀들; 및 상기 제2 액티브 핀들 상에서 상기 더미 영역까지 상기 제2 방향으로 연장되는 더미 게이트 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 라인과 상기 액티브 게이트 라인은 라인 컷 영역을 사이에 두고 서로 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 라인 컷 영역은 상기 더미 영역 상에 배치되며, 상기 라인 컷 영역과 상기 제1 콘택 사이의 상기 제2 방향에 따른 제1 간격은 상기 제1 폭의 약 0.5배 내지 약 5배일 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 게이트 라인 양 측의 상기 제1 액티브 핀들 상에 배치되는 제2 콘택; 및 상기 더미 게이트 라인 양 측의 상기 제2 액티브 핀들 상에 배치되는 제3 콘택을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 상기 제2 액티브 영역의 전체 길이에 걸쳐 연장되고 상기 제2 방향을 따라 서로 평행하게 배치되는 제2 액티브 핀들을 더 포함하고, 상기 액티브 게이트 라인과 일직선 상에 배치되는 상기 제2 액티브 영역 부분 상에 더미 게이트 라인이 배치되지 않을 수 있다.
본 발명의 기술적 사상에 의한 집적 회로에 따르면, 제1 액티브 영역 상의 액티브 게이트 라인 및 제2 액티브 영역 상의 더미 게이트 라인이 라인 컷 영역에 의해 서로 이격되어 배치될 수 있다. 상기 액티브 게이트 라인이 액티브 트랜지스터의 일부분을 구성하고, 상기 더미 게이트 라인이 더미 트랜지스터의 일부분을 구성함에 따라 콤팩트한 면적 상에 비대칭 게이트 구조를 구현할 수 있다. 또한, 상기 제2 액티브 영역 상의 제2 액티브 핀들이 제거된 액티브 브레이크 영역을 형성하지 않더라도, 상기 액티브 게이트 라인과 이격되어 배치되는 상기 더미 게이트 라인에 의해 더미 트랜지스터가 구성되므로, 상기 액티브 브레이크 영역 형성을 위한 패터닝 공정에서의 마진 확보를 위하여 셀 바운더리 폭을 증가시킬 필요가 없다. 따라서, 상기 집적 회로는 집적도를 향상시킬 수 있고, 다운 스케일링이 가능할 수 있다.
도 1은 예시적인 실시예들에 따른 집적 회로의 레이아웃이다.
도 2는 도 1의 II 부분의 확대도이다.
도 3은 도 1의 III-III' 선을 따른 단면도이다.
도 4는 도 1의 IV-IV' 선을 따른 단면도이다.
도 5는 도 1의 V-V' 선을 따른 단면도이다.
도 6은 예시적인 실시예들에 따른 집적 회로를 나타내는 레이아웃이다.
도 7은 도 6의 VII-VII' 선을 따른 단면도이다.
도 8은 예시적인 실시예들에 따른 집적 회로를 나타내는 레이아웃이다.
도 9는 도 8의 IX-IX' 선을 따른 단면도이다.
도 10은 예시적인 실시예들에 따른 집적 회로를 나타내는 레이아웃이다.
도 11은 도 10의 XI-XI' 선을 따른 단면도이다.
도 12는 예시적인 실시예들에 따른 집적 회로를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 집적 회로를 나타내는 레이아웃이다.
도 14는 예시적인 실시예들에 따른 표준 셀 라이브러리를 포함하는 저장 매체를 나타내는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 여기서, 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 일반적인 셀 라이브러리 세트(set)에는 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭(master-slaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
이하에서 후술되는 본 발명의 실시예들에서, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 표준 셀 방식은, 여러 기능을 갖는 논리회로 블록(또는 셀)을 미리 준비하고, 이 셀을 임의로 조합시켜 고객이나 이용자의 명세에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 셀은 미리 설계와 검증이 행해져서 컴퓨터에 등록되며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 셀을 조합시킨 논리 설계, 배치, 배선이 행해 진다.
구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 셀)이 이미 라이브러리에 보존되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 이 중에서 꺼내어, 이것을 칩 상에 복수 개의 셀 열로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 하여 전체 회로를 만들어 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커진다.
이와 같이 표준 셀을 이용한 집적 회로는 반주문형 집적 회로의 한 가지로서, 미리 설계되어 표준 셀 라이브러리에 저장된 표준 셀을 사용하고 이들 간의 배선을 최소화하도록 셀들을 배치하여 구현된다. 따라서, 완전 주문형 집적 회로에 비해 개발 비용이 적고 개발 기간을 단축시킬 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 집적 회로(100)를 나타내는 개략도들이다. 구체적으로, 도 1은 예시적인 실시예들에 따른 집적 회로(100)의 레이아웃이고, 도 2는 도 1의 II 부분의 확대도이다. 도 3은 도 1의 III-III' 선을 따른 단면도이고, 도 4는 도 1의 IV-IV' 선을 따른 단면도이며, 도 5는 도 1의 V-V' 선을 따른 단면도이다.
도 1을 참조하면, 집적 회로(100)는 셀 바운더리(cell boundary, CB)에 의해 한정되는 적어도 하나의 셀(C1)을 포함할 수 있다.
적어도 하나의 셀(C1)은 서로 이격되어 배치되는 제1 및 제2 액티브 영역들(AR1, AR2), 기판(110) 상에서 제1 방향(예를 들어, 도 1의 X 방향)으로 연장되며 상기 제1 방향과 수직한 제2 방향(예를 들어, 도 1의 Y 방향)으로 서로 평행한 복수의 핀들(fins), 상기 제2 방향으로 연장되는 액티브 게이트 라인(130) 및 더미 게이트 라인(140)을 포함할 수 있다.
셀 바운더리(CB)는 적어도 하나의 셀(C1)을 한정하는 아웃라인(outline)으로, 배치 및 배선 툴은 셀 바운더리(CB)를 이용하여 적어도 하나의 셀(C1)을 인식할 수 있다. 셀 바운더리(CB)는 상기 제1 방향(또는 X 방향)을 따라 제1 폭(W1)을 갖고, 상기 제2 방향(또는 Y 방향)을 따라 제1 높이(height)(H1)를 갖는 직사각형 형상을 가질 수 있다. 여기서 제1 높이(H1)는 적어도 하나의 셀(C1)의 상기 제2 방향에 따른 사이즈를 의미하도록 정의될 수 있다. 셀 바운더리(CB)는 네 개의 셀 바운더리 라인들에 의해 한정될 수 있고, 상기 네 개의 셀 바운더리 라인들 중 복수의 핀들의 연장 방향과 평행한 하나의 셀 바운더리 라인을 제1 셀 바운더리 라인(CBL1)으로 지칭할 수 있고, 상기 네 개의 셀 바운더리 라인들 중 제1 셀 바운더리 라인(CBL1)과 대향하는 셀 바운더리 라인을 제2 셀 바운더리 라인(CBL2)으로 지칭할 수 있다.
적어도 하나의 셀(C1)은 더미 영역(DR)(도 3 참조)에 의해 서로 이격되어 배치되는 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)을 포함할 수 있다. 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CBL1)과 인접하게 배치될 수 있고, 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CBL2)과 인접하게 배치될 수 있으며, 제1 및 제2 액티브 영역들(AR1, AR2) 사이에 더미 영역(DR)이 배치될 수 있다. 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CBL1)으로부터 소정의 거리만큼 이격되어 배치될 수 있으며, 제1 셀 바운더리 라인(CBL1)과 제1 액티브 영역(AR1) 사이에 제1 에지 영역(ER1)(도 3 참조)이 배치될 수 있다. 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CBL2)으로부터 소정의 거리만큼 이격되어 배치될 수 있으며, 제2 셀 바운더리 라인(CBL2)과 제2 액티브 영역(AR2) 사이에 제2 에지 영역(ER2)(도 3 참조)이 배치될 수 있다.
도 1에는 하나의 셀(C1)만을 개략적으로 도시하였지만, 복수 개의 셀들(C1)이 X 방향 및/또는 Y 방향으로 서로 셀 바운더리(CB)의 일부분들을 공유하면서 배치될 수 있다. 이 때, 하나의 셀(C1) 내의 제1 액티브 영역(AR1)이 인접한 셀(C1)의 제1 액티브 영역(AR1)과 연결되도록 배치될 수 있고, 또한 하나의 셀(C1) 내의 제2 액티브 영역(AR2)이 인접한 셀(C1)의 제2 액티브 영역(AR2)과 연결되도록 배치될 수 있다. 이에 따라, 제1 및 제2 액티브 영역들(AR1, AR2)이 서로 이격되어 제1 방향(X 방향)을 따라 연장될 수 있고, 상기 제1 방향으로 배치되는 복수의 셀들(C1)이 제1 및 제2 액티브 영역들(AR1, AR2)을 공유하도록 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 액티브 영역들(AR1, AR2)은 각각 N형 불순물이 도핑된 영역 및 P형 불순물이 도핑된 영역일 수 있다. 이러한 경우에, 제1 액티브 영역(AR1)은 NMOS 트랜지스터가 형성되는 영역이고, 제2 액티브 영역(AR2)은 더미 트랜지스터가 형성되는 영역일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 앞서 설명한 것과 반대로, 제1 및 제2 액티브 영역들(AR1, AR2)은 각각 P형 불순물이 도핑된 영역 및 N형 불순물이 도핑된 영역일 수 있다. 이러한 경우에, 제1 액티브 영역(AR1)은 PMOS 트랜지스터가 형성되는 영역이고, 제2 액티브 영역(AR2)은 더미 트랜지스터가 형성되는 영역일 수 있다.
상기 복수의 핀들은 상기 제1 방향으로 연장되며, 상기 제2 방향으로 서로 평행하게 배치될 수 있다. 상기 복수의 핀들 중 제1 액티브 영역(AR1) 상에 적어도 하나의 제1 액티브 핀(AF1)이 배치될 수 있고, 제2 액티브 영역(AR2) 상에 적어도 하나의 제2 액티브 핀(AF2)이 배치될 수 있다. 도 1에는 제1 액티브 영역(AR1) 상에 세 개의 제1 액티브 핀들(AF1)이 서로 평행하게 배치되고, 제2 액티브 영역(AR2) 상에 세 개의 제2 액티브 핀들(AF2)이 서로 평행하게 배치되는 것이 예시적으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 제1 및 제2 액티브 핀들(AF1, AF2) 각각의 개수는 달라질 수 있다.
도 2의 확대도를 도 1과 함께 참조하면, 세 개의 제2 액티브 핀들(AF2)이 서로 동일한 제1 핀간 거리(D1)로 이격되어 배치되는 것이 예시적으로 도시되었으나, 제2 액티브 핀들(AF2) 사이의 제1 핀간 거리(D1)는 서로 달라질 수 있다. 또한, 제1 액티브 핀들(AF1)은 도 1에 예시적으로 도시된 것과 같이 서로 동일한 핀간 거리(도시되지 않음)로 이격되어 배치될 수도 있고, 이와는 달리 서로 다른 핀간 거리로 이격되어 배치될 수도 있다.
더미 핀들(DF1, DF2, DF3, DF4)은 적어도 하나의 제1 액티브 핀(AF1) 및 적어도 하나의 제2 액티브 핀(AF2)에 인접하게 배치될 수 있다. 구체적으로, 도 3에 도시된 것과 같이, 제1 에지 영역(ER1) 상에 제1 더미 핀(DF1)이 배치될 수 있고, 더미 영역(DR) 상에 제2 및 제3 더미 핀들(DF2, DF3)이 배치될 수 있으며, 제2 에지 영역(ER2) 상에 제4 더미 핀(DF4)이 배치될 수 있다. 그러나, 더미 핀들(DF1, DF2, DF3, DF4)의 개수 및 배치는 도 1 또는 도 3에 예시적으로 도시된 바에 한정되는 것은 아니다. 적어도 하나의 셀(C1)의 기능, 치수, 누설 전류, 임계 전압 등 요구되는 성능 등에 따라 더미 핀들(DF1, DF2, DF3, DF4)의 개수 및 배치는 달라질 수 있다.
도 2의 확대도를 도 1과 함께 참조하면, 제3 더미 핀(DF3)과 제3 더미 핀(DF3)에 인접한 제2 액티브 핀(AF2)은 제2 핀간 거리(D2)로 이격될 수 있고, 제3 더미 핀(DF3)을 사이에 두고 제2 액티브 핀(AF2)과 마주보는 제2 더미 핀(DF2)은 제3 더미 핀(DF3)과 제3 핀간 거리(D3)로 이격될 수 있다. 또한, 앞서 설명한 바와 같이, 세 개의 제2 액티브 핀들(AF2)이 서로 동일한 제1 핀간 거리(D1)로 이격되어 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 핀간 거리(D2)는 제1 핀간 거리(D1)보다 실질적으로 클 수 있고, 제3 핀간 거리(D3)는 제1 핀간 거리(D1)보다 실질적으로 클 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 적어도 하나의 셀(C1)의 기능, 치수, 누설전류, 임계 전압 등 요구되는 성능 등에 따라 제1 내지 제3 핀간 거리들(D1, D2, D3) 각각의 크기는 달라질 수 있다.
적어도 하나의 셀(C1)은 상기 제2 방향(Y 방향)을 따라 제1 높이(H1)를 가질 수 있고, 제1 높이(H1)은 상기 복수의 핀들의 개수 및/또는 핀간 거리들(D1, D2, D3)에 따라 달라질 수 있다. 또한, 도 1에는 하나의 셀(C1)만을 예시적으로 도시하였으나, 복수의 셀들(C1)이 X 방향 및/또는 Y 방향으로 인접하게 배치될 수 있다. 이 때, Y 방향으로 셀 바운더리(CB)의 일부분을 공유하며 서로 인접하여 배치되는 복수의 셀들(C1)은 모두 동일한 제1 높이(H1)를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
적어도 하나의 셀(C1)은, 상기 복수의 핀들과 교차하며 상기 제2 방향을 따라 연장되고 상기 제1 방향으로 서로 평행한 제1 및 제2 게이트 라인들(132, 134)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 게이트 라인들(132, 134)과 셀 바운더리(CB)의 상기 제2 방향을 따라 연장되는 셀 바운더리 라인들이 수직 오버랩될 수 있다. 제1 및 제2 게이트 라인들(132, 134)은 액티브 소자의 일부를 구성하지 않는 더미 도전 라인으로 작용할 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 및 제2 게이트 라인들(132, 134) 사이에 상기 제2 방향으로 연장되는 액티브 게이트 라인(130)이 배치될 수 있다. 액티브 게이트 라인(130)은 제1 액티브 영역(AR1) 상에서 적어도 하나의 제1 액티브 핀(AF1)과 교차하도록 배치될 수 있고, 더미 영역(DR) 일부분까지 연장될 수 있다. 도 1에서는 액티브 게이트 라인(130)이 제2 더미 핀(DF2)과 수직으로 오버랩되며, 액티브 게이트 라인(130)의 단부(end portion)(또는 액티브 게이트 라인(130)의 측벽들 중 제2 액티브 영역(AR2)과 마주보는 일 측벽)가 제2 및 제3 더미 핀들(DF2, DF3) 사이에 배치되는 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 2의 확대도를 도 1과 함께 참조하면, 액티브 게이트 라인(130)은 제1 게이트 라인(132)과 제1 게이트간 거리(SG1)로 이격될 수 있고, 제2 게이트 라인(134)과도 제1 게이트간 거리(SG1)로 이격될 수 있다. 여기서, 제1 게이트간 거리(SG1)는 게이트 라인들(130, 132, 134) 사이의 피치(pitch)로 칭해질 수 있다. 도 1에 도시되지는 않았지만, 복수 개의 셀들(C1)이 Y 방향으로 인접하여 배치될 때 게이트 라인들(130, 132, 134) 중 서로 인접한 두 개의 게이트 라인들(130, 132, 134)은 각각 제1 게이트간 거리(SG1)로 이격될 수 있다.
더미 게이트 라인(140)은 제1 및 제2 게이트 라인들(132, 134) 사이에서, 액티브 게이트 라인(130)과 상기 제2 방향으로 서로 이격되어 배치될 수 있다. 예를 들어, 더미 게이트 라인(140)은 액티브 게이트 라인(130)과 상기 제2 방향을 따라 일직선 상에 배치될 수 있다. 더미 게이트 라인(140)은 제2 액티브 영역(AR2) 상에서 적어도 하나의 제2 액티브 핀(AF2)과 교차하도록 배치될 수 있고, 더미 영역(DR) 일부분까지 연장될 수 있다.
더미 게이트 라인(140)과 액티브 게이트 라인(130) 사이에 라인 컷 영역(CR)이 정의될 수 있다. 예시적인 실시예들에 있어서, 라인 컷 영역(CR)은 직사각형 형상을 가지며, 서로 마주보는 더미 게이트 라인(140)의 측벽 및 액티브 게이트 라인(130)의 측벽이 상기 직사각형의 두 변들을 구성할 수 있다. 라인 컷 영역(CR)은, 액티브 및 더미 게이트 라인들(130, 140)의 형성 과정에서 하나의 게이트 라인(도시되지 않음)의 일부분을 제거하여 상기 하나의 게이트 라인으로부터 서로 이격된 액티브 및 더미 게이트 라인들(130, 140)을 형성하기 위한 상기 게이트 라인의 제거 영역일 수 있다.
도 1에는 라인 컷 영역(CR)이 직사각형을 갖도록 예시적으로 도시되었으나, 이와는 달리 라인 컷 영역(CR)은 모서리가 라운드진 직사각형일 수 있고, 또는 타원형일 수도 있다. 그러나, 라인 컷 영역(CR)의 형상이 이에 한정되는 것은 아니다. 또한, 액티브 및 더미 게이트 라인들(130, 140)의 측벽들 또한 라인 컷 영역(CR) 형상에 따라 다른 형상을 가질 수 있다. 예를 들어, 라인 컷 영역(CR)이 타원형인 경우 더미 게이트 라인(140) 및 액티브 게이트 라인(130)은 상기 제2 방향을 따라 내측으로 리세스된 오목한 측벽들을 가질 수 있다. 도 2의 확대도를 도 1과 함께 참조하면, 더미 게이트 라인(140)은 액티브 게이트 라인(130)과 제1 이격거리(SC1)만큼 이격되어 배치될 수 있다. 이에 따라, 라인 컷 영역(CR)의 상기 제2 방향을 따른 폭은 제1 이격거리(SC1)와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 게이트 라인들(130, 132, 134, 140)은 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 또는 도핑된 폴리실리콘 등을 포함할 수 있다. 게이트 라인들(130, 132, 134, 140)은 동시에 형성될 수 있고 이에 따라 액티브 게이트 라인(130)과 더미 게이트 라인(140)은 서로 동일한 물질을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 콘택(152)은 더미 영역(DR)과 수직 오버랩되는 액티브 게이트 라인(130) 부분 상에 형성될 수 있다. 제1 콘택(152)은 액티브 게이트 라인(130)로 전기적 연결을 제공하기 위한 입력 콘택일 수 있다. 제1 콘택(152)은 액티브 게이트 라인(130)의 측벽, 즉 라인 컷 영역(CR)의 경계면을 형성하는 액티브 게이트 라인(130)의 측벽으로부터 상기 제2 방향을 따라 제2 이격거리(SC2)만큼 이격되어 배치될 수 있다. 또한, 제1 콘택(152)은 제1 액티브 영역(AR1)과 상기 제2 방향을 따라 제3 이격거리(SC3)만큼 이격되어 배치될 수 있다. 한편, 제1 내지 제3 이격거리(SC1, SC2, SC3)에 대하여 이후에 상세히 설명하도록 한다.
제2 콘택(154)은 액티브 게이트 라인(130) 양측 상의 적어도 하나의 제1 액티브 핀(AF1) 상에 배치될 수 있다. 제2 콘택(154)은 제1 액티브 영역(AR1)에 형성되는 액티브 트랜지스터 소자에 전원 연결 및 그라운드 연결을 제공하는 소스 및 드레인 콘택들일 수 있다. 도 1에는 제2 콘택(154)이 세 개의 서로 평행한 제1 액티브 핀들(AF1) 모두와 교차하도록 배치된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 1에 도시된 것과는 달리, 제2 콘택(154)이 세 개의 서로 평행한 제1 액티브 핀들(AF1) 중 하나 또는 두 개의 제1 액티브 핀들(AF1)과 교차하도록 형성될 수도 있다. 제2 콘택(154)은 수평 방향을 따라, 즉 X-Y 평면 상에서 제1 콘택(152)과 제5 이격거리(SC5)로 이격되어 배치될 수 있다. 도 1에서는 제2 콘택(154)이 제1 액티브 영역(AR1) 상에 형성된 것이 도시되었으나, 이와는 달리 제2 콘택(154)이 상기 제2 방향을 따라 더미 영역(DR) 일부분까지 연장되어, 제2 콘택(154)의 일부분이 더미 영역(DR)과 수직 오버랩될 수도 있다.
제3 콘택(156)은 더미 게이트 라인(140) 양측 상의 적어도 하나의 제2 액티브 핀(AF2) 상에 배치될 수 있다. 제3 콘택(156)은 제2 액티브 영역(AR2)에 형성되는 더미 트랜지스터 소자에 전기적 연결을 제공할 수 있다.
이하에서는, 도 2를 참조하여 콘택들(152, 154, 156), 액티브 및 더미 게이트 라인들(130, 140) 사이의 배열에 대하여 상세히 설명하도록 한다.
도 2를 참조하면, 액티브 및 더미 게이트 라인들(130, 140)은 상기 제2 방향을 따라 제1 이격거리(SC1)로 서로 이격되어 일직선 상에 배치될 수 있다. 제1 이격거리(SC1)는 액티브 및 더미 게이트 라인들(130, 140) 사이에 정의되는 라인 컷 영역(CR)의 폭과 실질적으로 동일할 수 있다. 이는, 하나의 게이트 라인(도시되지 않음)을 형성한 이후에, 라인 컷 영역(CR)과 오버랩되는 상기 게이트 라인 부분을 예를 들어 패터닝 공정 등에 의하여 제거함에 의해 서로 분리된 액티브 및 더미 게이트 라인들(130, 140)이 형성될 수 있기 때문이다. 이에 따라 제1 이격거리(SC1)는 상기 패터닝 공정에서 형성될 수 있는 홀 패턴(hole pattern)의 최소 직경보다 클 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 콘택(152)은 액티브 게이트 라인(130) 상에 배치될 수 있고, 상기 제2 방향을 따라 제2 폭(WC1)을 가질 수 있다. 제1 콘택(152)을 형성하기 위한 예시적인 공정에서, 액티브 게이트 라인(130)을 커버하는 제1 층간 절연막(162)(도 4 참조)을 형성한 후, 패터닝 공정 등에 의하여 제1 층간 절연막(162)에 액티브 게이트 라인(130) 상면을 노출하는 홀(도시되지 않음)을 형성하고, 도전 물질로 상기 홀을 채움으로써 제1 콘택(152)을 형성할 수 있다. 따라서, 제1 콘택(152)의 제2 폭(WC1)은 상기 패터닝 공정에서 형성될 수 있는 홀 패턴의 최소 직경보다 클 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
또한, 제1 콘택(152)은 라인 컷 영역(CR)과 제2 이격거리(SC2)로 이격되어 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 이격거리(SC2)는 제1 콘택(152)의 제2 폭(WC1)의 약 0.5 배 내지 약 5 배일 수 있으나, 제2 이격거리(SC2)가 이에 한정되는 것은 아니다. 제2 이격거리(SC2)가 너무 작은 경우, 제1 콘택(WC1)의 형성 과정에서 발생할 수 있는 오정렬에 의해 제1 콘택(WC1)과 액티브 게이트 라인(130) 사이에 접촉 불량이 발생할 수 있다. 또한 제2 이격거리(SC2)가 너무 큰 경우, 적어도 하나의 셀(C1)의 높이(H1) 중 더미 영역(DR)이 차지하는 높이 부분이 커짐에 따라 적어도 하나의 셀(C1)의 면적이 증가할 수 있고, 따라서 적어도 하나의 셀(C1)을 포함하는 집적 회로의 다운 스케일링에 불리할 수 있다.
제1 콘택(152)은 제1 액티브 영역(AR1)과 제3 이격거리(SC3)로 이격될 수 있고, 또한 라인 컷 영역(CR)은 제2 액티브 영역(AR2)과 제4 이격거리(SC4)로 이격될 수 있다. 제3 이격거리(SC3)는 제1 콘택(152)의 제2 폭(WC1)의 약 0.5 배 내지 약 5 배일 수 있고, 제4 이격거리(SC4)는 제1 콘택(152)의 제2 폭(WC1)의 약 0.5 배 내지 약 5 배일 수 있으나, 제3 및 제4 이격거리들(SC3, SC4)이 이에 한정되는 것은 아니다. 예를 들어, 제3 및 제4 이격거리들(SC3, SC4)이 너무 작으면, 제1 콘택(152) 및 라인 컷 영역(CR) 형성을 위한 패터닝 공정에서 오정렬이 발생하는 경우 제1 및 제2 액티브 영역들(AR1, AR2)의 일부분 상에 콘택홀이 형성될 수 있고, 이에 따라 액티브 트랜지스터 소자의 전기적 특성이 변동될 수 있다. 또한 제3 및 제4 이격거리들(SC3, SC4)이 너무 큰 경우, 적어도 하나의 셀(C1)의 높이(H1) 중 더미 영역(DR)이 차지하는 높이 부분이 커짐에 따라 적어도 하나의 셀(C1)의 면적이 증가할 수 있고, 따라서 적어도 하나의 셀(C1)을 포함하는 집적 회로의 다운 스케일링에 불리할 수 있다.
제2 콘택(154)은 제1 액티브 영역(AR1) 상에서 액티브 게이트 라인(130) 양측 상에 배치될 수 있고, 제1 콘택(152)과 제5 이격거리(SC5)로 이격되어 배치될 수 있다. 제5 이격거리(SC5)는 제1 콘택(152)의 제2 폭(WC1)의 약 0.5 배 내지 약 5 배일 수 있으나, 제5 이격거리(SC5)가 이에 한정되는 것은 아니다. 제5 이격거리(SC5)가 너무 작으면, 제1 콘택(152) 및/또는 제2 콘택(154)의 형성을 위한 패터닝 공정들에서 오정렬이 발생하는 경우 제1 콘택(152)과 제2 콘택(154) 사이의 브릿지 불량, 또는 원치 않는 전기적 연결 등이 발생할 수 있다. 제5 이격거리(SC5)가 너무 크면, 제1 액티브 영역(AR1) 내에서 제2 콘택(154)이 차지할 수 있는 면적이 감소하므로 접촉 저항이 충분히 낮은 제2 콘택(154)을 형성하기 어려울 수 있다.
전술한 바와 같이, 더미 영역(DR) 상에서 제1 콘택(152), 제2 콘택(154) 및 라인 컷 영역(CR)이 도 2에 예시적으로 도시된 것과 같이 배열됨에 따라, 적어도 하나의 셀(C1)의 제조 공정에서의 마진을 충분히 확보하면서도 적어도 하나의 셀(C1)의 면적을 최소화할 수 있다.
다시 도 1을 참조하면, 적어도 하나의 제2 액티브 핀(AF2)은 상기 제1 방향(또는 X 방향)을 따라 제2 액티브 영역(AR2)의 전체 길이에 걸쳐 연장할 수 있다. 즉, 적어도 하나의 제2 액티브 핀(AF2)이 제거되지 않고 적어도 하나의 제2 액티브 핀(AF2)과 교차하는 더미 게이트 라인(140) 부분에 의해 더미 트랜지스터가 구성될 수 있다. 즉, 적어도 하나의 제2 액티브 핀(AF2)의 상기 제1 방향을 따른 길이는 적어도 하나의 제2 액티브 핀(AF2)과 오버랩되는 적어도 하나의 셀(C1)의 제1 폭(W1)과 실질적으로 동일할 수 있다.
만약 더미 트랜지스터를 형성하기 위하여 제2 액티브 영역 상에 배치된 제2 액티브 핀들을 제거함에 의해 상부에 핀들이 배치되지 않은 액티브 브레이크 영역을 형성하는 경우, 상기 제2 액티브 핀들의 개수가 많을수록 상기 액티브 브레이크 영역의 최소 폭이 상대적으로 커질 수 있다. 이러한 경우에, 게이트 라인들 사이의 피치도 커질 수 있고, 셀의 면적(또는 제1 방향에 따른 제1 폭)이 상대적으로 커질 수 있으며, 이에 따라 콤팩트한 면적의 셀을 구현하기 어렵다.
그러나, 전술한 적어도 하나의 셀(C1)에서는, 적어도 하나의 제2 액티브 핀(AF2)이 제거되지 않으며, 대신 액티브 게이트 라인(130)과 더미 게이트 라인(140)이 라인 컷 영역(CR)에 의해 서로 이격되어 배치됨에 따라 제2 액티브 영역(AR2) 상에서 더미 트랜지스터 소자가 구성될 수 있다. 따라서, 적어도 하나의 셀(C1)은 상대적으로 작은 제1 폭(W1)을 가질 수 있고, 적어도 하나의 셀(C1)의 면적도 상대적으로 작을 수 있다. 다시 말하면, 제2 액티브 영역(AR2) 상의 적어도 하나의 제2 액티브 핀(AF2)이 제거된 액티브 브레이크 영역을 형성하지 않더라도, 액티브 게이트 라인(130)과 이격되어 배치되는 더미 게이트 라인(140)에 의해 더미 트랜지스터가 구성되므로, 상기 액티브 브레이크 영역 형성을 위한 패터닝 공정에서의 마진 확보를 위하여 셀 바운더리 폭(또는 제1 폭(W1))을 증가시킬 필요가 없다. 그러므로, 적어도 하나의 셀(C1)을 포함하는 집적 회로(100)의 다운 스케일링에 유리할 수 있다.
이하에서는 도 3 내지 도 5를 참조하여, 적어도 하나의 셀(C1)에 포함되는 추가적인 구성요소들을 설명하도록 한다.
도 3 내지 도 5를 참조하면, 액티브 핀들(AF1, AF2) 및 더미 핀들(DF1, DF2, DF3, DF4)의 각각의 양 측벽들 상에 소자 분리막(112)이 형성될 수 있고, 액티브 핀들(AF1, AF2) 및 더미 핀들(DF1, DF2, DF3, DF4)과 액티브 게이트 라인(130) 사이에 게이트 절연막(160)이 소정의 두께로 형성될 수 있다. 또한, 게이트 절연막(160)은 액티브 핀들(AF1, AF2) 및 더미 핀들(DF1, DF2, DF3, DF4)과 더미 게이트 라인(140) 사이에도 형성될 수 있다.
제1 층간 절연막(162)은 소자 분리막(112), 액티브 및 더미 게이트 라인들(130, 140), 제1 콘택(152) 및 제2 콘택(154)이 형성된 기판(110)을 커버할 수 있고, 제2 층간 절연막(164)이 제1 층간 절연막(162) 상에 형성될 수 있다.
제2 층간 절연막(164) 상에는 제1 배선층(172), 제2 배선층(174) 및 제3 배선층(176)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 배선층(172)은 적어도 하나의 셀(C1)에 전원을 전달하는 파워 라인일 수 있고, 제2 배선층(174)은 적어도 하나의 셀(C1)을 그라운드에 연결하는 그라운드 라인일 수 있다. 또한, 제3 배선층(176)은 적어도 하나의 셀(C1)에 입력 신호를 전달하는 입력 신호 라인일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 제1 내지 제3 배선층(172, 174, 176)은 각각 전술한 어느 하나의 기능을 하는 배선 라인들일 수 있다.
예시적인 실시예들에 있어서, 제1 콘택(152)은 제1 비아(166)를 통해 제3 배선층(176)에 연결될 수 있고, 제2 콘택(154)은 제2 비아(168)를 통해 제1 배선층(172) 및/또는 제2 배선층(174)에 연결될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1 내지 도 5를 참조로 설명한 집적 회로(100)는 적어도 하나의 셀(C1)을 포함할 수 있고, 적어도 하나의 셀(C1)은 표준 셀 라이브러리에 저장되어 표준 셀의 디자인 단계에서 사용할 수 있는 프리머티브 셀(primitive cell)일 수 있다.
일반적으로 표준 셀의 디자인 단계, 즉, 표준 셀 라이브러리 생성 단계에서는 목표 표준 셀 자체의 특성에 따라 표준 셀의 레이아웃을 디자인할 수 있다. 그러나, 표준 셀의 배치 단계에서 이웃하게 배치되는 인접 표준 셀의 레이아웃 패턴, 구체적으로, 인접 표준 셀에 포함된 액티브 영역, 게이트 라인들 또는 콘택들 등에 따라 목표 표준 셀의 특성이 변경될 수 있다. 이와 같이, 상기 이웃 셀의 레이아웃에 따라 셀 특성이 변동되는 것을 LLE(local layout effect) 특성이라고 한다. 또한 일반적으로 비대칭 게이트 구조에서는 FEOL(front end of line) 및 MOL(middle of line) 영역들에서 핀들, 게이트 라인들 및 콘택들이 각각 랜덤하게 배열될 수 있고, 이에 따라 LLE 특성이 더욱 심해질 수 있다.
그러나, 전술한 적어도 하나의 셀(C1)은 LLE 특성이 감소될 수 있는 비대칭 게이트 구조를 갖는 프리머티브 셀일 수 있다. 구체적으로, 적어도 하나의 셀(C1)은 하나의 NMOS 트랜지스터 소자와 하나의 더미 트랜지스터 소자를 포함하는 비대칭 게이트 구조를 갖거나, 또는 하나의 PMOS 트랜지스터 소자와 하나의 더미 트랜지스터 소자를 포함하는 비대칭 게이트 구조를 가질 수 있다. 적어도 하나의 셀(C1) 내에서 게이트 라인들(130, 132, 134, 140) 및 콘택들(152, 154)의 배열은 고정 패턴(fixed pattern)을 형성할 수 있다. 따라서, 집적 회로(100) 내에서 비대칭 게이트 구조가 요구되는 위치에 상기 고정 패턴을 갖는 적어도 하나의 셀(C1)을 배치시킴으로써 상기 LLE 특성에 의한 목표 셀 특성 변동이 방지되거나 최소화될 수 있다. 특히, 집적 회로(100)의 설계 과정에서 상기 고정 패턴을 갖는 적어도 하나의 셀(C1)을 복수 회 반복 배치하여 사용할 수 있으므로 LLE 특성에 의한 특성 변동을 최소화하면서도 집적 회로(100)의 설계가 용이해질 수 있다.
도 6은 예시적인 실시예들에 따른 집적 회로(100A)를 나타내는 레이아웃이고, 도 7은 도 6의 VII-VII' 선을 따른 단면도이다. 도 6 및 도 7에서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6 및 도 7을 참조하면, 집적 회로(100A)는 적어도 하나의 셀(C1A)을 포함할 수 있고, 적어도 하나의 셀(C1A)에서 액티브 게이트 라인(130)의 연장 방향과 제2 액티브 영역(AR2)이 오버랩되는 부분 상에 더미 게이트 라인이 형성되지 않는다. 액티브 게이트 라인(130)의 형성을 위한 예시적인 공정에서, 게이트 라인(도시되지 않음)을 형성한 후, 라인 컷 영역(CR)과 오버랩되는 상기 게이트 라인 부분을 제거하여 액티브 게이트 라인(130)을 형성하고, 제2 액티브 영역(AR2) 상에 배치되는 상기 게이트 라인의 잔류 부분을 추가로 제거할 수 있다. 이러한 경우에, 적어도 하나의 제2 액티브 핀(AF2) 상에 상기 게이트 라인이 배치되지 않을 수 있고, 대신에 제1 층간 절연막(162)이 적어도 하나의 제2 액티브 핀(AF2) 상측을 커버할 수 있다.
도 8은 예시적인 실시예들에 따른 집적 회로(100B)를 나타내는 레이아웃이고, 도 9는 도 8의 IX-IX' 선을 따른 단면도이다. 도 8 및 도 9에서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8 및 도 9를 참조하면, 적어도 하나의 셀(C1B)은 제1 방향(또는 X 방향)으로 이격된 두 개의 제2 액티브 영역들(AR2A) 사이에 액티브 브레이크 영역(ABR)을 포함할 수 있다. 제2 액티브 영역들(AR2A)에는 적어도 하나의 제2 액티브 핀들(AF2A)이 배치될 수 있고, 액티브 브레이크 영역(ABR) 상에는 적어도 하나의 제2 액티브 핀들(AF2A)이 배치되지 않을 수 있다. 액티브 브레이크 영역(ABR) 상에는 제2 방향(또는 Y 방향)으로 연장하는 더미 게이트 라인(140A)이 형성될 수 있다. 액티브 브레이크 영역(ABR) 상부에 배치된 더미 게이트 라인(140A)은 더미 트랜지스터 소자를 구성할 수 있다.
적어도 하나의 셀(C1B)을 형성하기 위한 예시적인 공정에서, 기판(110) 상에 서로 평행하게 연장하는 복수의 핀들을 형성하고, 액티브 브레이크 영역(ABR)만을 노출시키는 마스크(도시되지 않음)를 형성하여 상기 마스크에 의해 노출된 상기 복수의 핀들의 일부분들을 제거할 수 있다. 한편, 액티브 브레이크 영역(ABR)의 제1 방향을 따른 제3 폭(SA1)은 액티브-투-액티브 간격(active-to-active spacing)으로도 지칭될 수 있다. 도 8에는 액티브 브레이크 영역(ABR)의 폭(SA1)이 제1 및 제2 게이트 라인들(132, 134) 사이의 간격보다 작은 것으로 예시적으로 도시되었으나, 이와는 달리 액티브 브레이크 영역(ABR)의 제3 폭(SA1)은 제1 및 제2 게이트 라인들(132, 134) 사이의 간격과 동일하게 형성될 수도 있다.
도 10은 예시적인 실시예들에 따른 집적 회로(100C)를 나타내는 레이아웃이고, 도 11은 도 10의 XI-XI' 선을 따른 단면도이다. 도 10 및 도 11에서, 도 1 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10 및 도 11을 참조하면, 적어도 하나의 셀(C1C)에서 액티브 게이트 라인(130)의 연장 방향과 액티브 브레이크 영역(ABR)이 오버랩되는 부분 상에 더미 게이트 라인이 형성되지 않는다. 액티브 브레이크 영역(ABR)에는 상기 더미 게이트 라인이 형성되지 않으며, 적어도 하나의 제2 액티브 핀(AF2A)도 배치되지 않을 수 있고, 이에 따라 적어도 하나의 셀(C1C) 내에 액티브 게이트 라인(130)과 제1 액티브 핀들(AF1)에 의한 액티브 트랜지스터 소자만이 구성될 수 있다. 따라서, 적어도 하나의 셀(C1C)은 비대칭 게이트 구조를 가질 수 있다.
도 12는 예시적인 실시예들에 따른 집적 회로(100D)를 나타내는 단면도이다. 도 12에는 도 1의 IV-IV' 선을 따른 단면에 대응하는 단면이 도시된다. 도 12에서, 도 1 내지 도 11에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12를 참조하면, 집적 회로(100D)는 SOI(silicon-on-insulator) 형 핀 트랜지스터를 포함할 수 있다. 구체적으로, 집적 회로(100D)는 기판(110A) 상에 형성된 절연층(112A), 절연층(112A) 상에 서로 이격되어 배치되는 적어도 하나의 제1 액티브 핀(AF1B), 적어도 하나의 제2 액티브 핀(AF2B), 제1 내지 제4 더미 핀들(DF1B, DF2B, DF3B, DF4B)을 포함할 수 있다. 적어도 하나의 제1 액티브 핀(AF1B), 적어도 하나의 제2 액티브 핀(AF2B), 제1 내지 제4 더미 핀들(DF1B, DF2B, DF3B, DF4B)은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘일 수 있다.
도 13은 예시적인 실시예들에 따른 집적 회로(200)를 나타내는 레이아웃이다.
도 13을 참조하면, 집적 회로(200)는 제1 셀(CB_1) 및 제2 셀(CB_2)을 포함할 수 있다. 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)은 서로 이격되며 일 방향으로 연장될 수 있고, 제1 셀(CB_1)이 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)과 교차하고, 제1 셀(CB_1)에 바로 인접한 제2 셀(CB_2)이 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)과 교차하도록 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 영역(AR1)은 NMOS 트랜지스터 형성 영역이고, 제2 액티브 영역(AR2)은 PMOS 트랜지스터 형성 영역일 수 있다.
제1 셀(CB_1)은 비대칭 게이트 구조를 가질 수 있다. 예를 들어, 제1 셀(CB_1)은 도 1 내지 도 12를 참조로 설명한 집적 회로(100, 100A, 100B, 100C, 100D)를 포함할 수 있다. 제1 셀(CB_1)은 서로 이격되어 일직선 상에 배치되는 제1 노말 게이트(NG1)와 더미 게이트(DG)를 포함할 수 있고, 제1 노말 게이트(NG1)와 더미 게이트(DG)는 각각 NMOS 트랜지스터와 더미 트랜지스터의 일부분들을 구성할 수 있다.
제2 셀(CB_2)은 PMOS 트랜지스터와 NMOS 트랜지스터가 페어링(paired)된 대칭 게이트 구조를 가질 수 있다. 제2 셀(CB_2)은 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)과 교차하며 연장하는 제2 노말 게이트(NG2)를 포함할 수 있고, 제1 액티브 영역(AR1) 상에 배치되는 제2 노말 게이트(NG2) 부분과 제2 액티브 영역(AR2) 상에 배치되는 제2 노말 게이트(NG2) 부분이 각각 NMOS 트랜지스터와 PMOS 트랜지스터의 일부분들을 구성할 수 있다.
도 13에서는 하나의 제1 셀(CB_1)과 세 개의 제2 셀(CB_2)이 나란히 배열된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 셀(CB_1) 및 제2 셀(CB_2)의 개수 및 배치는 집적 회로(200)의 설계에 따라 다양하게 달라질 수 있다. 또한, 제1 셀(CB_1)과 제2 셀(CB_2) 사이의 경계선 및/또는 제2 셀(CB_2)들 사이의 경계선에 복수의 제3 노말 게이트(NG3)가 배치될 수 있다. 복수의 제3 노말 게이트(NG3)의 개수 또는 배치 역시 집적 회로(200)의 설계에 따라 다양하게 달라질 수 있다.
도 14는 예시적인 실시예들에 따른 저장 매체(500)를 나타내는 블록도이다.
도 14를 참조하면, 저장 매체(500)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
도 14에 도시된 바와 같이, 컴퓨터로 읽을 수 있는 저장 매체(500)는 배치 및 배선 프로그램(510), 라이브러리(520), 분석 프로그램(530), 데이터 구조(540)를 포함할 수 있다. 배치 및 배선 프로그램(510)은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하여 집적 회로를 설계하는 방법을 수행하기 위하여 복수 개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 도 1 내지 도 13을 참조로 설명한 적어도 하나의 셀(C1, C1A, C1B, C1C, CB_1, CB_2)을 포함하는 표준 셀 라이브러리를 이용하여 집적 회로를 설계하기 위한 임의의 명령들을 포함하는 배치 및 배선 프로그램(510)을 저장할 수 있다. 라이브러리(520)는 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다. 라이브러리(520)는 도 1 내지 도 13을 참조로 설명한 집적 회로(100, 100A, 100B, 100C, 100D, 200)에 대한 정보를 포함할 수 있다. 분석 프로그램(530)은 집적 회로를 정의하는 데이터에 기초하여 집적 회로를 분석하는 방법을 수행하는 복수 개의 명령들을 포함할 수 있다. 데이터 구조(540)는 라이브러리(520)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(520)에 포함된 일반 표준 셀 라이브러리로부터 마커 정보를 추출하거나, 또는 분석 프로그램(530)에 의해서 집적 회로의 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100A, 100B, 100C, 100D, 200: 집적 회로
AR1, AR2: 제1 및 제2 액티브 영역들
DF1, DF2, DF3, DF4: 더미 핀들
DR: 더미 영역 AF1, AF2: 제1 및 제2 액티브 핀들
130: 액티브 게이트 라인 140: 더미 게이트 라인
152: 제1 콘택 154: 제2 콘택
156: 제3 콘택 172, 174, 176: 배선층

Claims (10)

  1. 적어도 하나의 셀을 포함하는 집적 회로로서, 상기 적어도 하나의 셀은,
    더미 영역을 사이에 두고 서로 이격되어 배치되는 제1 및 제2 액티브 영역들;
    상기 제1 액티브 영역 상에서 제1 방향으로 연장되는 적어도 하나의 제1 액티브 핀;
    상기 제1 방향을 따라 상기 제2 액티브 영역의 전체 길이에 걸쳐 연장되는 적어도 하나의 제2 액티브 핀; 및
    상기 제1 방향과 실질적으로 수직한 제2 방향으로 연장되며 상기 제1 액티브 영역 및 상기 더미 영역과 수직 오버랩되고 상기 제2 액티브 영역과 수직 오버랩되지 않는 액티브 게이트 라인을 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 적어도 하나의 셀은 상기 제1 방향으로 제1 폭을 가지고 상기 제2 방향으로 제2 높이를 가지는 셀 바운더리에 의해 한정되며,
    상기 셀 바운더리와 수직 오버랩되는 상기 적어도 하나의 제2 액티브 핀의 상기 제1 방향에 따른 제1 길이는 상기 제1 폭과 실질적으로 동일한 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 액티브 게이트 라인은 상기 제1 액티브 영역 상에서 상기 적어도 하나의 제1 액티브 핀과 교차하며,
    상기 제1 액티브 영역은 NMOS 트랜지스터 형성 영역 또는 PMOS 트랜지스터 형성 영역이고 상기 제2 액티브 영역은 더미 트랜지스터 영역인 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 더미 영역과 수직으로 오버랩되는 상기 액티브 게이트 라인의 일부분 상에 배치되는 제1 콘택; 및
    상기 액티브 게이트 라인 양 측의 상기 적어도 하나의 제1 액티브 핀 상에 배치되는 제2 콘택들을 더 포함하는 집적 회로.
  5. 제1항에 있어서, 상기 제2 액티브 영역 상에서 상기 제2 방향으로 연장되며, 라인 컷 영역을 사이에 두고 상기 액티브 게이트 라인과 이격되어 배치되는 더미 게이트 라인을 더 포함하는 집적 회로.
  6. 제5항에 있어서, 상기 더미 게이트 라인과 상기 액티브 게이트 라인은 상기 라인 컷 영역을 사이에 두고 일직선 상에 위치하는 것을 특징으로 하는 집적 회로.
  7. 제5항에 있어서, 상기 라인 컷 영역은 상기 더미 영역 상에 배치되며,
    상기 라인 컷 영역은 상기 제1 액티브 영역과 상기 제2 액티브 영역 각각과 이격되어 배치되는 것을 특징으로 하는 집적 회로.
  8. 제5항에 있어서, 상기 더미 영역과 수직으로 오버랩되는 상기 액티브 게이트 라인의 일부분 상에 배치되는 제1 콘택을 더 포함하고,
    상기 제1 콘택과 상기 라인 컷 영역은 이격되어 배치되는 것을 특징으로 하는 집적 회로.
  9. 복수의 표준 셀들에 대한 정보를 포함하고, 컴퓨터로 읽을 수 있는 저장 매체에 저장된 표준 셀 라이브러리로서, 상기 복수의 표준 셀들 중 적어도 하나는,
    반도체 기판 상의 더미 영역;
    상기 더미 영역을 사이에 두고 서로 이격되어 배치되는 제1 액티브 영역 및 제2 액티브 영역;
    상기 제1 액티브 영역 상에서 제1 방향으로 연장되고, 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 제1 액티브 핀들;
    상기 제1 액티브 핀들 상에서 상기 더미 영역까지 상기 제2 방향으로 연장되는 액티브 게이트 라인; 및
    상기 더미 영역 상에 위치하는 상기 액티브 게이트 라인의 일부분 상에 배치되며, 상기 제2 방향을 따라 제1 폭을 갖는 제1 콘택을 포함하는 표준 셀 라이브러리.
  10. 제9항에 있어서, 상기 제1 방향을 따라 상기 제2 액티브 영역의 전체 길이에 걸쳐 연장되고 상기 제2 방향을 따라 서로 평행하게 배치되는 제2 액티브 핀들; 및
    상기 제2 액티브 핀들 상에서 상기 더미 영역까지 상기 제2 방향으로 연장되는 더미 게이트 라인을 더 포함하는 표준 셀 라이브러리.
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