KR20210040245A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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박상도
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 반도체 소자를 갖는 표준 셀들, 및 필러 활성 영역 및 상기 필러 활성 영역에 접촉하며 상기 제1 방향으로 연장되는 필러 컨택들을 각각 포함하고, 상기 표준 셀들 중 적어도 일부 사이에 배치되는 필러 셀들을 포함하며, 상기 필러 컨택들은, 상기 반도체 소자들 중 적어도 하나에 전기적으로 연결되고 상기 필러 컨택들의 상부에서 상기 제2 방향으로 연장되는 하부 배선 패턴들과 연결되는 적어도 하나의 배선 필러 컨택을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 반도체 기판에 형성되는 반도체 소자들 및 반도체 소자들을 연결하기 위한 배선들 등을 포함할 수 있다. 반도체 장치의 집적도가 증가함에 따라 반도체 소자들을 연결하기 위한 배선들의 면적을 줄이고 효율적으로 배치하기 위한 연구가 활발히 진행되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 표준 셀(Standard Cell)들 사이에 정의되는 필러 셀(Filler Cell) 영역들에, 표준 셀들에 포함되는 반도체 소자들 중 적어도 일부를 연결하기 위한 배선이 배치되는 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 적어도 하나의 반도체 소자를 갖는 표준 셀들, 및 필러 활성 영역 및 상기 필러 활성 영역에 접촉하며 상기 제1 방향으로 연장되는 필러 컨택들을 각각 포함하고, 상기 표준 셀들 중 적어도 일부 사이에 배치되는 필러 셀들을 포함하며, 상기 필러 컨택들은, 상기 반도체 소자들 중 적어도 하나에 전기적으로 연결되고 상기 필러 컨택들의 상부에서 상기 제2 방향으로 연장되는 하부 배선 패턴들과 연결되는 적어도 하나의 배선 필러 컨택을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 일 방향에서 서로 인접하는 표준 셀 영역과 필러 셀 영역, 상기 표준 셀 영역에 배치되는 적어도 하나의 반도체 소자, 상기 필러 셀 영역에 배치되며 적어도 하나의 더미 소자, 상기 반도체 소자의 상부에 배치되며 상기 일 방향을 따라 연장되는 하부 배선 패턴들, 및 상기 하부 배선 패턴들 중에서 상기 일 방향을 따라 상기 표준 셀 영역과 상기 필러 셀 영역을 가로지르는 적어도 하나의 하부 배선 패턴, 및 상기 필러 셀 영역에서 상기 더미 소자의 활성 영역에 접촉하고 상기 일 방향과 교차하는 다른 방향을 따라 연장되는 필러 컨택에 각각 접촉하는 비아 구조체를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 배치되는 표준 셀들, 및 상기 표준 셀들 중 적어도 일부의 사이에 배치되며, 필러 활성 영역 및 상기 필러 활성 영역에 접촉하고 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 필러 컨택들을 각각 갖는 필러 셀들을 포함하며, 상기 필러 셀들 중 적어도 하나는 제1 필러 컨택, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 필러 컨택과 분리되는 제2 필러 컨택을 포함하며, 상기 제1 필러 컨택과 상기 제2 필러 컨택은 서로 다른 길이를 갖는다.
본 발명의 일 실시예에 따르면, 표준 셀들, 및 표준 셀들 사이에 배치되는 필러 셀들을 포함하는 반도체 장치가 제공된다. 표준 셀들에 포함되는 반도체 소자들 중 적어도 일부는, 필러 셀들에서 필러 활성 영역에 접촉하는 필러 컨택들에 의해 서로 전기적으로 연결될 수 있다. 따라서, 반도체 소자들을 연결하기 위한 배선을, 반도체 소자들의 상부에 배치되는 배선 패턴들 외에 반도체 소자들과 같은 높이에도 추가함으로써, 반도체 장치의 집적도 및/또는 전기적 특성 등을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 예시를 나타낸 회로도이다.
도 5 및 도 6은 도 4에 도시한 단위 회로에 대응하는 표준 셀들을 나타낸 평면도들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위해 제공되는 비교 예를 나타내는 도면들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 흐름도이다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 흐름도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
도 17 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
도 22는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
도 23 내지 도 30은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, RTL(Register Transfer Level) 설계로 시작될 수 있다(S10). RTL 설계에 의해 생성되는 RTL 코드는 반도체 장치의 기능을 정의할 수 있다. 일례로, RTL 코드는 VHDL(VHSIC Hardware Description Language), Verilog 등과 같은 언어로 표현될 수 있다.
RTL 코드가 생성되면, 소정의 라이브러리에 저장된 표준 셀들을 이용하여 RTL 코드로부터 반도체 장치의 넷 리스트 데이터를 생성하는 논리 합성이 실행될 수 있다(S11). 넷 리스트 데이터는 표준 셀들, 및 표준 셀들의 연결 관계를 정의하는 데이터를 포함할 수 있으며, 소정의 반도체 설계 툴에 의해 생성될 수 있다.
이후, 넷 리스트 데이터를 참조하여 레이아웃 데이터를 생성하는 배치 및 라우팅(Place & Routing) 작업이 실행될 수 있다(S12). S12 단계의 배치 및 라우팅 작업은, 라이브러리에 저장된 표준 셀들의 레이아웃을 참조하여 실행될 수 있다. 배치 및 라우팅 작업을 실행하는 반도체 설계 툴은, 표준 셀들이 저장된 라이브러리 및 넷 리스트 데이터를 참조하여 표준 셀들의 배치 정보, 및 배치된 표준 셀들을 연결하는 라우팅 정보를 포함하는 레이아웃 데이터를 생성할 수 있다.
배치 및 라우팅 작업이 완료되면, S12 단계에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정을 실행할 수 있다(S13). 광학 근접 보정이 완료되면, 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터가 생성될 있다(S14). 마스크 데이터를 이용하여 포토 레지스트 등에 노광이 진행되고 마스크를 생성한 후에, 마스크를 이용한 반도체 공정을 진행하여(S15) 반도체 장치를 제조할 수 있다.
배치 및 라우팅 작업에서 배치되는 표준 셀들 사이에는 빈 영역들이 발생할 수 있다. 상기 영역들은 필러 셀들에 의해 채워지는 필러 셀 영역들일 수 있다. 실제로 동작 가능한 반도체 소자, 및 반도체 소자들로 구현되는 단위 회로 등을 포함하는 표준 셀들과 달리, 필러 셀 영역들은 더미 영역일 수 있다. 필러 셀 영역들 각각에는, 인접한 표준 셀들에 포함되는 반도체 소자들 중 적어도 일부를 연결하기 위한 배선 패턴들이 형성될 수 있다.
일반적으로 표준 셀들의 반도체 소자들을 연결하기 위한 배선 패턴들은, 반도체 소자들의 상부에만 배치될 수 있다. 본 발명의 일 실시예에서는, 필러 셀 영역들에서 필러 활성 영역에 접촉하는 필러 컨택들을, 표준 셀들에 포함되는 반도체 소자들을 전기적으로 연결하기 위한 배선 패턴들로 활용할 수 있다. 일례로, 표준 셀들에서 반도체 소자들의 상부에 배치되고 표준 셀들로부터 필러 셀들로 연장되는 하부 배선 패턴들 중 적어도 일부가, 필러 셀들에 포함된 필러 컨택들에 의해 서로 전기적으로 연결될 수 있다. 따라서, 표준 셀들의 배선 패턴들을 연결하기 위한 공간을 배선 패턴들의 상부는 물론 하부에도 확보할 수 있으므로, 반도체 장치의 집적도를 개선할 수 있다. 또한 배선 패턴들을 더욱 효율적으로 연결하여 반도체 장치의 전기적 특성을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 평면도이며, 도 3은 도 2의 평면도에 전원 배선 패턴들(M1(VDD), M1(VSS))과 게이트 패턴들(GL)을 추가적으로 나타낸 평면도이다.
도 2 및 도 3을 참조하면, 반도체 장치는 표준 셀 영역들(SC) 및 필러 셀 영역들(FC)을 포함할 수 있다. 표준 셀 영역들(SC)에는 표준 셀들이 배치되어 실제로 동작하는 반도체 소자들 및/또는 회로들이 구현될 수 있으며, 필러 셀 영역들(FC)에는 필러 셀들이 배치될 수 있다.
도 2 및 도 3에 도시한 실시예들에서 표준 셀 영역들(SC)에는 제1 내지 제6 표준 셀들(SC1-SC6)이 배치되는 것으로 도시하였으나, 이는 일 실시예일 뿐이며 더 다양한 표준 셀들이 표준 셀 영역들(SC)에 배치될 수도 있다. 유사하게, 필러 셀 영역들(FC)에는 제1 내지 제6 필러 셀들(FC1-FC6)이 배치되는 것으로 도시하였으나, 더 다양한 필러 셀들이 필러 셀 영역들(FC)에 배치될 수 있다.
반도체 장치는 제1 방향(Y축 방향)을 따라 배열되는 전원 배선 패턴들(M1(VDD), M1(VSS))을 포함할 수 있다. 전원 배선 패턴들(M1(VDD), M1(VSS))은 제1 방향(Y축 방향)과 교차하는 제2 방향(X축 방향)으로 연장될 수 있다. 일례로, 전원 배선 패턴들(M1(VDD), M1(VSS))은 표준 셀 영역들(SC)과 필러 셀 영역들(FC) 사이의 경계를 따라 연장될 수 있다. 실시예에 따라 전원 배선 패턴들(M1(VDD), M1(VSS)) 중 적어도 하나는 표준 셀 영역들(SC)과 필러 셀 영역들(FC) 중 적어도 하나를 가로지를 수 있다.
게이트 패턴들(GL)은 제1 방향으로 연장되며, 제2 방향에서 서로 분리될 수 있다. 게이트 패턴들(GL)은 반도체 소자를 제공하는 게이트 전극들 및 더미 게이트 전극들을 포함할 수 있다. 예를 들어, 표준 셀 영역들(SC)과 필러 셀 영역들(FC) 사이의 경계들에 배치되는 게이트 패턴들(GL)은 더미 게이트 전극들일 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 예시를 나타낸 회로도이다. 도 5 및 도 6은 도 4에 도시한 단위 회로에 대응하는 표준 셀들을 나타낸 평면도들이다.
먼저 도 4를 참조하면, 단위 회로는 인버터 회로일 수 있다. 인버터 회로는 제1 전원(VDD)을 입력받는 풀-업 소자(TR1)와 제2 전원(VSS)을 입력받는 풀-다운 소자(TR2)를 포함할 수 있으며, 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들은 서로 연결되어 입력단(IN)을 제공할 수 있다. 한편, 풀-업 소자(TR1)의 소스/드레인 영역들 중 하나와, 풀-다운 소자(TR2)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(OUT)을 제공할 수 있다. 인버터 회로는 표준 셀이 제공할 수 있는 단위 회로들 중 하나의 예시일 뿐이며, 표준 셀들이 인버터 회로와 다른 다양한 회로들을 제공할 수 있음은 물론이다.
도 5 및 도 6은 인버터 회로를 제공하는 표준 셀들을 나타낸 평면도들이다. 먼저 도 5를 참조하면, 표준 셀(100A)은 제1 방향(Y축 방향)에서 서로 분리되는 한 쌍의 베이스 영역들(102), 베이스 영역들(102)에 정의되며 제2 방향(X축 방향)으로 연장되는 한 쌍의 활성 영역들(103), 제1 방향으로 연장되는 게이트 라인들(110, 111) 등을 포함할 수 있다. 게이트 라인들(110, 111)은 게이트 전극(110) 및 더미 게이트 전극(111)을 포함하며, 게이트 전극(110)은 활성 영역들(103)과 교차할 수 있다.
게이트 전극(110)은 활성 영역(103)과 함께 인버터 회로의 풀-업 소자(TR1) 및 풀-다운 소자(TR2)를 제공할 수 있다. 도 4의 회로도를 참조하면 인버터 회로에서는 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들이 서로 연결되므로, 게이트 전극(110)은 한 쌍의 활성 영역들(103)에 의해 공유될 수 있다. 게이트 전극(110)은 하부 비아(109)를 통해 배선 패턴들(120) 중 하나에 연결될 수 있다. 배선 패턴들(120)은 활성 영역들(103)과 게이트 라인들(110, 110)의 상부에 배치되는 배선들로서, 제2 방향을 따라 연장될 수 있다.
활성 영역들(103)은 활성 컨택들(107)에 연결될 수 있다. 일례로 활성 컨택들(107)은 게이트 라인들(110, 111) 사이에 배치될 수 있으며, 제1 방향을 따라 연장될 수 있다. 인버터 회로를 제공하기 위해, 한 쌍의 활성 영역들(103) 중 하나에 연결되는 활성 컨택(107)은 하부 비아(109)를 통해 제1 전원 배선 패턴(121)에 연결되고, 나머지 하나에 연결되는 활성 컨택(107)은 하부 비아(109)를 통해 제2 전원 배선 패턴(122)에 연결될 수 있다. 제1 전원 배선 패턴(121)은 제1 전원 전압(VDD)을 공급할 수 있으며, 제2 전원 배선 패턴(122)은 제2 전원 전압(VSS)을 공급할 수 있다. 일 실시예에서 제1 전원 배선 패턴(121)과 제2 전원 배선 패턴(122)은 배선 패턴들(120)과 같은 레벨에 배치되며, 제2 방향으로 연장될 수 있다.
도 6에 도시한 일 실시예에 따른 표준 셀(100B)은, 도 5에 도시한 일 실시예에 따른 표준 셀(100A)에 비해 더 작은 면적을 가질 수 있다. 도 5와 도 6을 참조하면, 제1 방향에서 표준 셀(100B)의 높이는 표준 셀(100A)의 높이보다 작을 수 있다. 따라서, 표준 셀(100B)에 포함될 수 있는 배선 패턴들(120)의 개수가, 표준 셀(100A)에 포함될 수 있는 배선 패턴들(120)의 개수보다 적을 수 있다.
최근에는 반도체 장치의 집적도가 증가함에 따라 표준 셀들(100A, 100B) 각각의 면적을 줄이는 추세이며, 그에 따라 표준 셀들(100A, 100B)의 높이가 감소할 수 있다. 도 6에 도시한 바와 같이 높이가 감소한 표준 셀(100B)의 경우, 표준 셀(100B)에 포함되는 배선 패턴들(120)의 개수가 감소할 수 있다. 이와 같은 집적도 증가에 대응하기 위해, 배선 패턴들(120)의 폭 및/또는 간격을 감소시켜 배선 패턴들(120)의 개수를 증가시킬 수도 있으나, 이 경우 배선 패턴들(120)의 저항, 및/또는 배선 패턴들(120) 사이의 기생 용량 등이 증가하는 문제가 발생할 수 있다.
본 발명의 일 실시예에서는, 필러 셀 영역들에 배치되는 필러 셀들이 포함하는 필러 컨택들을 이용하여, 표준 셀들(100A, 100B)의 배선 패턴들(120) 중 적어도 일부를 연결할 수 있다. 필러 컨택들은, 필러 셀들에 포함되는 필러 활성 영역에 연결되며, 배선 패턴들(120)보다 낮은 레벨에 배치될 수 있다. 따라서 표준 셀들(100A, 100B)의 레이아웃을 변경하지 않으면서 배선 패턴들(120)의 연결을 위한 공간을 추가적으로 확보할 수 있으며, 반도체 장치의 집적도를 개선할 수 있다. 또한 배선 패턴들(120)의 폭을 그대로 유지하거나, 또는 배선 패턴들(120)의 폭 감소를 최소화할 수 있으므로, 저항 특성의 열화를 최소화하여 반도체 장치의 전기적 특성을 개선할 수 있다. 배선 패턴들(120) 사이의 간격 감소 역시 최소화할 수 있으므로, 기생 용량 증가를 방지할 수 있다. 더하여, 필러 셀 영역들에 형성된 필러 컨택들을 배선 패턴들(120)의 연결에 활용함으로써, 반도체 장치의 전기적 특성을 개선할 수도 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위해 제공되는 비교 예를 나타내는 도면들이다.
먼저 도 7을 참조하면, 비교 예에 따른 반도체 장치(200)는 표준 셀들(SC1-SC4) 및 표준 셀들(SC1-SC4) 사이에 배치되는 필러 셀들(FC1, FC2)을 포함할 수 잇다. 표준 셀들(SC1-SC4)은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배치될 수 있으며, 소정의 간격으로 게이트 라인들(210-212)이 배치될 수 있다. 또한, 표준 셀들(SC1-SC4) 사이의 경계에는 전원 배선 패턴들(221, 222)이 배치될 수 있다. 표준 셀들(SC1-SC4)은 표준 셀 영역들에 배치되고, 필러 셀들(FC1, FC2)은 필러 셀 영역들에 배치될 수 있다.
표준 셀들(SC1-SC4)에 포함되는 배선 패턴들(220)은, 필러 셀 영역들 또는 표준 셀 영역들에 배치되는 배선 패턴들(240)에 의해 서로 전기적으로 연결될 수 있다. 다시 말해, 표준 셀 영역들에는 제2 방향으로 연장되는 하부 배선 패턴들(220)이 배치될 수 있으며, 필러 셀 영역들에는 제1 방향으로 연장되는 상부 배선 패턴들(240)이 배치될 수 있다. 상부 배선 패턴들(240)은 제3 방향(Z축 방향)에서 하부 배선 패턴들(220)의 상부에 배치될 수 있으며, 상부 비아들(230)을 통해 하부 배선 패턴들(220)에 연결될 수 있다.
도 7의 I-I` 방향의 단면을 나타낸 도 8을 참조하면, 반도체 장치(200)는 기판(201), 기판(201)에 형성되는 베이스 영역들(202), 베이스 영역들(202) 상에 형성되는 활성 영역들(203), 활성 영역들(203)을 둘러싸는 기판 절연층(204) 등을 포함할 수 있다. 도 7에 도시된 활성 영역들(203)은, 필러 셀들에 포함되는 필러 활성 영역들로 정의될 수 있다. 활성 영역들(203)은 핀 구조체들을 포함할 수 있으며, 활성 영역들(203)에는 소스/드레인 영역들(205)이 연결될 수 있다. 소스/드레인 영역들(205)에는 제1 방향으로 연장되는 활성 컨택들(207)이 연결될 수 있다.
소스/드레인 영역들(205)의 상부에는 하부 배선 패턴들(220), 상부 비아들(230), 및 상부 배선 패턴들(240)이 배치될 수 있다. 상부 비아들(230)은 하부 배선 패턴들(220)과 상부 배선 패턴들(240)을 연결할 수 있다. 소스/드레인 영역들(205), 하부 배선 패턴들(220), 상부 비아들(230), 및 상부 배선 패턴들(240)은 층간 절연층(251-255: 250)에 의해 커버될 수 있다.
비교 예에서는 표준 셀들(SC1-SC4)의 반도체 소자들에 연결되는 하부 배선 패턴들(220)을 서로 연결하는 라우팅 공정에서, 필러 셀들(FC1, FC2)이 배치되는 필러 셀 영역들에 상부 배선 패턴들(240)을 형성할 수 있다. 다만, 반도체 장치(200)의 집적도 증가 및 그에 따른 표준 셀들(SC1-SC4)의 면적 감소에 따라, 표준 셀들(SC1-SC4) 각각에 포함되는 하부 배선 패턴들(220)의 개수는 점점 감소하는 추세이다. 따라서, 비교 예에 도시한 바와 같이 필러 셀 영역들에 배치되는 상부 배선 패턴들(240) 외에, 표준 셀들(SC1-SC4)의 라우팅에 활용할 수 있는 다른 자원들을 확보할 필요가 있다.
본 발명의 일 실시예에서는 필러 셀 영역들에 형성되는 활성 컨택들을 표준 셀들(SC1-SC4)의 라우팅에 활용할 수 있다. 일례로 필러 셀 영역들의 활성 컨택들은, 도 8에 도시한 표준 셀들(SC1-SC4)의 활성 컨택들(207)과 같은 레벨에 형성될 수 있다. 표준 셀들(SC1-SC4)을 라우팅하기 위해, 필러 셀 영역들의 활성 컨택들은, 제1 방향에서 표준 셀들(SC1-SC4)의 활성 컨태들(207)과 다른 길이를 가질 수 있다. 또는, 필러 셀들(FC1, FC2) 각각의 제1 방향의 길이와 같은 길이로 미리 형성된 활성 컨택들을 이용하여 표준 셀들(SC1-SC4)의 하부 배선 패턴들(220) 중 적어도 일부를 연결할 수 있다.
결과적으로, 필러 셀 영역들에서 하부 배선 패턴들(220)보다 낮은 레벨에 위치하는 활성 컨택들, 및 하부 배선 패턴들(220)보다 높은 레벨에 위치하는 상부 배선 패턴들(240)을 표준 셀들(SC1-SC4)의 라우팅에 활용함으로써, 라우팅에 필요한 자원들을 추가로 확보할 수 있다. 따라서, 반도체 장치(200)의 집적도를 개선하고, 라우팅 경로를 효율적으로 확보하여 전기적 특성을 개선함으로써 반도체 장치(200)의 성능을 개선할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 흐름도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 표준 셀들을 배치하는 것으로 시작될 수 있다(S20). 표준 셀들은 소정의 라이브러리에 미리 저장되어 있을 수 있으며, 반도체 장치를 제조하기 위한 단위 회로를 제공할 수 있다.
표준 셀들이 배치되면, 표준 셀들 사이에 정의되는 필러 셀 영역에서 라우팅 작업을 실행할 수 있다(S21). 일 실시예에서 S21 단계의 라우팅 작업이 진행되는 동안, 필러 셀 영역에서 게이트 라인들과 같은 방향으로 연장되는 배선들이 형성될 수 있다. 일례로 상기 배선들은, 필러 셀 영역들에 배치되는 활성 컨택들일 수 있다. 도 9에 도시한 일 실시예에서는, 필러 셀 영역들에 배치되는 활성 컨택들 중 적어도 일부를, 필요에 따라 서로 다르게 디자인하고 라우팅에 활용할 수 있다.
S21 단계의 라우팅 작업이 완료되면, 필러 셀 영역에 필러 셀을 삽입할 수 있다(S22). S22 단계에서 삽입되는 필러 셀은, S21 단계에서 필러 셀 영역들에 미리 디자인된 활성 컨택들을 포함할 수 있다. 일례로 S22 단계에서 삽입되는 필러 셀은, 게이트 라인, 소스/드레인 영역들, 활성 컨택들 등을 포함할 수 있으며, 필러 셀의 활성 컨택들은 S21 단계에서 결정된 디자인에 따라 결정될 수 있다.
필러 셀 삽입이 완료되면, 표준 셀들에 대한 나머지 라우팅 작업을 완료할 수 있다. 라우팅 작업이 종료되면 레이아웃 데이터가 GDS(Graphic Design System) 또는 GDS II 형식의 데이터로 제공될 수 있다. 레이아웃 데이터가 생성되면, 레이아웃 데이터에 대한 디자인 룰 체크(DRC), 및/또는 레이아웃 데이터가 최초 의도한 설계 회로와 일치하는지 여부를 검증하는 LVS(Layout Versus Schematic) 등이 실행될 수 있다. 상기 과정에 의해 레이아웃 데이터가 확정되면, 레이아웃 데이터에 대한 광학 근접 보정을 실행하여 마스크 디자인 데이터를 생성하며, 마스크 디자인 데이터에 따라 마스크를 생성하고 반도체 기판에 반도체 공정을 진행할 수 있다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
먼저 도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)는 표준 셀들(SC1-SC4) 및 표준 셀들(SC1-SC4) 사이의 필러 셀 영역들에 배치되는 필러 셀들(FC1, FC2)을 포함할 수 있다. 표준 셀들(SC1-SC4)은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배치될 수 있으며, 소정의 간격으로 게이트 라인들(310-312)이 배치될 수 있다. 게이트 라인들(310-312)은 제1 방향을 따라 연장되고 제2 방향에서 서로 분리될 수 있다. 게이트 라인들(310-312)은 표준 셀들(SC1-SC4) 내에 배치되는 게이트 전극들(310), 표준 셀들(SC1-SC4) 사이의 경계를 따라 연장되는 더미 게이트 전극들(311), 및 필러 셀들(FC1, FC2) 내에 배치되는 필러 게이트 전극들(312) 등을 포함할 수 있다.
한편, 표준 셀들(SC1-SC4) 사이의 경계에는 전원 배선 패턴들(321, 322)이 배치될 수 있다. 전원 배선 패턴들(321, 322)은 제2 방향으로 연장되고 제1 방향에서 서로 분리될 수 있다.
표준 셀들(SC1-SC4)은 제2 방향으로 연장되는 하부 배선 패턴들(320)을 포함할 수 있다. 표준 셀들(SC1-SC4) 각각에 포함되는 하부 배선 패턴들(320)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 일 실시예에서 하부 배선 패턴들(320)은 전원 배선 패턴들(321, 322)과 같은 높이에 배치될 수 있다. 다만, 실시예들에 따라, 하부 배선 패턴들(320)과 전원 배선 패턴들(321, 322)이 서로 다른 높이에 배치될 수도 있다.
본 발명의 일 실시예에서, 표준 셀들(SC1-SC4)에 포함되는 하부 배선 패턴들(320) 중 적어도 일부는, 필러 셀들(FC1, FC2)에 포함되는 필러 컨택들(307, 308) 중 적어도 하나에 의해 서로 전기적으로 연결될 수 있다. 필러 컨택들(307, 308)은 하부 배선 패턴들(320) 중 적어도 일부를 연결하는 라우팅에 이용되는 배선 필러 컨택들(307)과, 라우팅에 이용되지 않는 더미 필러 컨택들(308) 등을 포함할 수 있다. 일례로, 배선 필러 컨택들(307)은 제3 방향(Z축 방향)으로 연장되는 하부 비아들(309)에 의해 하부 배선 패턴들(320)과 연결될 수 있다.
필러 셀 영역들에 포함되는 필러 컨택들(307, 308)은, 배선 필러 컨택들(307)로 연결하고자 하는 하부 배선 패턴들(320)의 위치에 따라 디자인될 수 있다. 일례로, 배선 필러 컨택들(307)로 연결하고자 하는 하부 배선 패턴들(320)의 위치에 따라 배선 필러 컨택들(307) 각각의 위치 및 길이 등을 결정할 수 있다. 배선 필러 컨택들(307)이 배치되지 않은 곳에는 더미 필러 컨택들(308)이 배치될 수 있다.
일례로, 필러 셀들(FC1, FC2) 중 적어도 하나는, 필러 게이트 전극(312)의 양측에 배치되는 제1 필러 컨택과 제2 필러 컨택을 포함할 수 있다. 제1 필러 컨택과 제2 필러 컨택 중 적어도 하나는 배선 필러 컨택(307)으로 제공될 수 있으며, 배선 필러 컨택(307)의 위치와 길이는 배선 필러 컨택(307)에 의해 연결하고자 하는 하부 배선 패턴들(320)의 위치에 따라 달라질 수 있다. 따라서, 필러 셀들(FC1, FC2) 중 적어도 하나에서, 제1 필러 컨택과 제2 필러 컨택이 서로 다른 길이를 가질 수 있다.
도 10에 도시한 일 실시예에서, 제1 필러 셀(FC1)은 필러 게이트 전극(312)의 좌측에 배치되는 제1 필러 컨택과, 필러 게이트 전극(312)의 우측에 배치되는 제2 필러 컨택을 포함할 수 있다. 제1 방향에서 제1 필러 컨택의 길이는 제2 필러 컨택의 길이보다 짧으며, 제2 필러 컨택은 제1 방향에서 서로 인접한 필러 셀들(FC1, FC2)을 가로지를 수 있다. 또한, 제1 필러 컨택과 제2 필러 컨택 각각은, 서로 다른 위치에 배치된 표준 셀들(SC1-SC4)에 포함된 반도체 소자들 중 적어도 일부를, 서로 연결하기 위한 라우팅 영역으로 제공될 수 있다.
도 10을 참조하면, 배선 필러 컨택들(307) 중 하나는 제1 표준 셀(SC1)과 제2 표준 셀(SC2)에 포함되는 하부 배선 패턴들(320)을 서로 연결할 수 있다. 다시 말해, 제1 방향에서 같은 위치에 배치되고, 제2 방향에서 다른 위치에 배치되는 둘 이상의 표준 셀들(SC1, SC2)의 반도체 소자들이, 배선 필러 컨택들(307) 중 하나에 의해 서로 전기적으로 연결될 수 있다. 또한 배선 필러 컨택들(307) 중 다른 하나는 제2 표준 셀(SC2)과 제3 표준 셀(SC3)에 포함되는 하부 배선 패턴들(320)을 서로 연결할 수 있다. 다시 말해, 제1 방향과 제2 방향에서 다른 위치에 배치되는 둘 이상의 표준 셀들(SC2, SC3)의 반도체 소자들이, 배선 필러 컨택들(307) 중 다른 하나에 의해 서로 전기적으로 연결될 수 있다.
따라서, 라우팅 설계에 따라, 제1 필러 셀(FC1)에 포함되는 배선 필러 컨택들(307)이 서로 다른 길이를 가질 수 있다. 배선 필러 컨택들(307) 중 적어도 하나는 제1 방향에서 서로 인접한 필러 셀 영역들 사이의 경계를 가로질러 연장될 수도 있다. 다시 말해, 배선 필러 컨택들(307) 중 적어도 하나는, 제1 방향에서 필러 셀 영역들 중 적어도 하나보다 길게 연장될 수 있다. 또한, 필러 컨택들(307, 308)은 제2 방향에서는 필러 셀들(FC1, FC2)을 벗어나지 않을 수 있다. 다시 말해, 필러 컨택들(307, 308)은 필러 셀들(FC1, FC2)이 배치되는 필러 셀 영역들에만 배치되고, 표준 셀들(SC1-SC4)이 배치되는 표준 셀 영역들까지 연장되지 않을 수 있다.
일례로, 라이브러리에 저장된 필러 셀들(FC1, FC2)의 디자인에는 소스/드레인 영역들에 연결되는 필러 컨택들(307, 308)이 포함되지 않을 수 있다. 표준 셀들(SC1-SC4)을 배치하고 하부 배선 패턴들(320)을 연결하기 위한 라우팅 작업에서 필러 컨택들(307, 308)의 위치 및 길이 등을 먼저 디자인한 후에, 필러 셀 영역들에 필러 셀들(FC1, FC2)이 삽입될 수 있다. 따라서, 라이브러리에 저장된 필러 셀들(FC1, FC2)의 디자인은 활성 컨택들 각각의 위치와 길이 등에 대한 정의를 포함하지 않을 수 있다.
필러 컨택들(307, 308) 중 적어도 일부는, 필러 셀들(FC1, FC2) 중 하나의 내부에서 제1 방향으로 분리될 수 있다. 도 10에 도시한 일 실시예를 참조하면, 제1 필러 셀(FC1) 내부에서 배선 필러 컨택(307)과 더미 필러 컨택(308)이 제1 방향을 따라 서로 분리될 수 있다. 배선 필러 컨택(307)과 더미 필러 컨택(308) 사이에는 컨택 분리 영역들(CD)이 정의될 수 있다. 제1 방향에서 컨택 분리 영역들(CD)의 폭은, 제1 방향에서 전원 배선 패턴들(321, 322)의 폭과 같거나, 또는 다를 수도 있다. 일례로, 제1 방향에서, 컨택 분리 영역들(CD)의 폭이 전원 배선 패턴들(321, 322)의 폭보다 작을 수 있다.
도 10의 II-II` 방향의 단면을 나타낸 도 11을 참조하면, 반도체 장치(300)는 기판(301), 기판(301)에 형성되는 베이스 영역들(302), 베이스 영역들(302) 상에 형성되는 활성 영역들(303), 활성 영역들(303)을 둘러싸는 기판 절연층(304) 등을 포함할 수 있다. 도 11에 도시한 일 실시예에서 활성 영역들(303)은 필러 셀들에 포함되는 필러 활성 영역들일 수 있으며, 핀 구조체들일 수 있다. 활성 영역들(303)에는 소스/드레인 영역들(305)이 연결될 수 있다. 소스/드레인 영역들(305) 상에는 필러 컨택들(307, 308)이 배치될 수 있다.
필러 컨택들(307, 308)은 배선 필러 컨택(307)과 더미 필러 컨택(308)을 포함할 수 있다. 배선 필러 컨택(307)의 상부에는 하부 비아들(309)과 하부 배선 패턴들(320)이 배치될 수 있다. 필러 컨택들(307, 308), 하부 비아들(309)과 하부 배선 패턴들(320)은 층간 절연층(351-353: 350)에 의해 커버될 수 있다. 하부 배선 패턴들(320) 중 적어도 일부는 하부 비아들(309)과 배선 필러 컨택(307)에 의해 서로 전기적으로 연결될 수 있다. 도 11에 도시한 일 실시예에서 배선 필러 컨택(307)에 의해, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)에 포함되는 하부 배선 패턴들(320)이 서로 전기적으로 연결될 수 있다.
도 11에 도시한 바와 같이 본 발명의 일 실시예에서는, 필러 셀들(FC1, FC2)이 배치되는 필러 셀 영역들 중 적어도 하나에 배치되는 배선 필러 컨택(307)을 이용하여, 하부 배선 패턴들(320) 중 적어도 일부를 연결할 수 있다. 하부 배선 패턴들(320)을 연결하기 위해, 필러 셀 영역들에서 필러 컨택들(307, 308) 중 적어도 하나가 제1 방향을 따라 소스/드레인 영역들(305)보다 길게 연장될 수도 있다.
도 10의 III-III` 방향의 단면을 나타낸 도 12를 참조하면, 적어도 하나의 배선 활성 컨택(307)은 제1 필러 셀(FC1)과 제2 필러 셀(FC2)을 가로질러 제1 방향으로 연장될 수 있다. 따라서, 적어도 하나의 배선 활성 컨택(307)의 길이가, 제1 방향에서 제1 필러 셀(FC1)의 길이보다 클 수 있다.
배선 활성 컨택(307)은 제2 방향에서 제1 필러 셀(FC1)에 인접한 제2 표준 셀(SC2)을, 제2 방향에서 제2 필러 셀(FC2)에 인접한 제3 표준 셀(SC3)과 전기적으로 연결할 수 있다. 제2 표준 셀(SC2)과 제3 표준 셀(SC3)을 연결하는 라우팅 영역을 하부 배선 패턴들(320)보다 낮은 레벨에 확보함으로써, 반도체 장치(300)의 집적도를 개선할 수 있다. 또한, 라우팅 경로를 효과적으로 설계함으로써 반도체 장치(300)의 전기적 특성 역시 개선할 수 있다.
도 13은 도 10의 IV-IV` 방향의 단면을 나타낸 단면도일 수 있다. 도 13을 참조하면, 반도체 장치(300)는 기판(301), 베이스 영역들(302), 활성 영역들(303) 등을 포함할 수 있다. 활성 영역들(303)은 제1 필러 셀(FC1)에 배치되는 필러 활성 영역들과, 제1 표준 셀(SC1)에 배치되는 소자 활성 영역들을 포함할 수 있다. 활성 영역들(303)은 제3 방향에서 채널 영역들(303C)과 연결될 수 있으며, 채널 영역들(303C)은 게이트 라인들(310-312)로 커버될 수 있다.
채널 영역들(303C)은 제2 방향에서 소스/드레인 영역들(305)과 연결될 수 있다. 소스/드레인 영역들(305)은, 하부 영역(305A)과 상부 영역(305B)을 포함할 수 있다. 하부 영역(305A)은 활성 영역들(303)로부터 성장하는 영역일 수 있으며, 상부 영역(305B)은 하부 영역(305A)으로부터 성장하는 영역일 수 잇다. 반도체 장치(300)에 포함되는 반도체 소자의 종류에 따라, 소스/드레인 영역들(305)은 N형 또는 P형 불순물로 도핑될 수 있다.
더미 게이트 전극들(311) 사이에서, 게이트 전극(310)과 소스/드레인 영역들(305)은 반도체 소자를 제공할 수 있다. 또한, 필러 게이트 전극(312)은, 제2 방향에서 인접한 소스/드레인 영역들(305)과 함께 더미 소자를 제공할 수 있다. 따라서, 표준 셀들(SC1-SC4)에는 반도체 소자들이 배치되며, 필러 셀들(FC1, FC2)에는 더미 소자들이 배치될 수 있다.
제1 필러 셀(FC1)에서, 소스/드레인 영역(305)에는 필러 컨택(307)이 연결될 수 있다. 일례로, 필러 컨택(307)과 소스/드레인 영역들(305) 사이에는 금속 실리사이드 물질 등으로 형성되는 중간 도전층(306)이 배치될 수 있다. 필러 컨택(307)은 제1 컨택층(307A)과 제2 컨택층(307B)을 포함할 수 있으며, 제1 컨택층(307A)과 제2 컨택층(307B)은 도전성 물질로 형성될 수 있다. 일례로, 제1 컨택층(307A)과 제2 컨택층(307B)은 서로 다른 도전성 물질로 형성될 수 있다.
필러 컨택(307)은 하부 비아(309)를 통해 하부 배선 패턴(320)과 연결될 수 있다. 하부 비아(309)는, 제1 필러 셀(FC1)에 배치되는 더미 소자의 소스/드레인 영역(305)에 연결되며 제1 방향으로 연장되는 필러 컨택(307)에 접촉할 수 있다. 또한 하부 비아(309)는 제2 방향으로 연장되는 하부 배선 패턴(320)에 접촉할 수 있다. 도 13에 도시한 일 실시예에서, 하부 배선 패턴(320)은 제2 방향을 따라 제1 표준 셀(SC1)과 제1 필러 셀(FC1)을 가로지르며 연장될 수 있고, 일례로 제1 표준 셀(SC1)에 배치된 반도체 소자들 중 적어도 하나와 연결될 수 있다.
도 13에서는, 하부 배선 패턴(320)이 제1 표준 셀(SC1)에 배치된 반도체 소자의 소스/드레인 영역들(305) 중 하나와 연결되는 것으로 예시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 예를 들어, 하부 배선 패턴(320)은 제1 표준 셀(SC1) 또는 다른 표준 셀들(SC2-SC4)에 포함된 게이트 전극들(310) 중 적어도 하나에 연결될 수도 있다.
게이트 라인들(310-312) 각각은, 게이트 절연층(GOX), 게이트 스페이서(SPC), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 캡핑층(CAP) 등을 포함할 수 있다. 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 도전성 물질로 형성되며, 일례로 다른 도전성 물질들로 형성될 수도 있다.
도 10 내지 도 13을 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치(300)에서 하부 배선 패턴들(320)은, 하부 배선 패턴들(320)의 상부에 배치되는 상부 배선 패턴들은 물론, 필러 셀 영역들에서 하부 배선 패턴들(320)의 하부에 배치되는 배선 필러 컨택(307)에 의해서도 서로 전기적으로 연결될 수 있다. 따라서, 표준 셀들(SC1-SC4)에 포함되는 하부 배선 패턴들(320)을 연결하기 위한 라우팅 영역을, 하부 배선 패턴들(320)보다 낮은 레벨은 물론, 하부 배선 패턴들(320)보다 높은 레벨에도 확보할 수 있으며, 반도체 장치(300)의 집적도 및 전기적 특성 등을 개선할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위해 제공되는 흐름도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 표준 셀들을 배치하는 것으로 시작될 수 있다(S30). 앞서 도 9를 참조하여 설명한 바와 유사하게, 표준 셀들은 소정의 라이브러리에 미리 저장되어 있을 수 있으며, 반도체 장치를 제조하기 위한 단위 회로를 제공할 수 있다.
표준 셀들이 배치되면, 표준 셀들 사이에 정의되는 필러 셀 영역에 필러 셀을 삽입할 수 있다(S31). S31 단계에서 삽입되는 필러 셀은, 필러 게이트 전극과 소스/드레인 영역들, 및 활성 컨택들 등을 포함할 수 있다. 일례로 필러 셀에 포함되는 활성 컨택들은 필러 게이트 전극의 양측에 배치될 수 있다. 또한, 활성 컨택들은 필러 셀 내에서 연장될 수 있다.
필러 셀 삽입이 완료되면, 필러 셀의 활성 컨택들을 이용하여 라우팅이 진행될 수 있다(S32). S32 단계의 라우팅은, 필러 셀에 포함된 활성 컨택들과, 필러 셀에 인접한 표준 셀들의 배선 패턴들을 연결하는 작업 등을 포함할 수 있다. 일례로, 하부 비아들을 이용하여, 필러 셀의 활성 컨택들과 표준 셀들로부터 연장되는 하부 배선 패턴들을 서로 연결할 수 있다. 하부 비아들은 필러 셀의 활성 컨택들의 상면, 및 표준 셀들로부터 연장되는 하부 배선 패턴들의 하면에 접촉할 수 있다. 필러 셀의 활성 컨택들을 이용한 라우팅이 종료되면 나머지 라우팅 작업을 진행하여 레이아웃 데이터를 생성할 수 있다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
먼저 도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 표준 셀들(SC1-SC4) 및 표준 셀들(SC1-SC4) 사이의 필러 셀 영역들에 배치되는 필러 셀들(FC1, FC2)을 포함할 수 잇다. 표준 셀들(SC1-SC4)은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배치될 수 있으며, 소정의 간격으로 게이트 라인들(410-412)이 배치될 수 있다. 게이트 라인들(410-412)은 제1 방향을 따라 연장되고 제2 방향에서 서로 분리될 수 있다. 게이트 라인들(410-412)은 표준 셀들(SC1-SC4) 내에 배치되는 게이트 전극들(410), 표준 셀들(SC1-SC4) 사이의 경계를 따라 연장되는 더미 게이트 전극들(411), 및 필러 셀들(FC1, FC2) 내에 배치되는 필러 게이트 전극들(412) 등을 포함할 수 있다.
한편, 표준 셀들(SC1-SC4) 사이의 경계에는 전원 배선 패턴들(421, 422)이 배치될 수 있다. 전원 배선 패턴들(421, 422)은 제2 방향으로 연장되고 제1 방향에서 서로 분리될 수 있다.
표준 셀들(SC1-SC4)은 제2 방향으로 연장되는 하부 배선 패턴들(420)을 포함할 수 있다. 표준 셀들(SC1-SC4) 각각에 포함되는 하부 배선 패턴들(420)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 도 15에는 표준 셀들(SC1-SC4) 각각에 포함되는 하부 배선 패턴들(420)의 개수가 같은 것으로 도시하였으나, 표준 셀들(SC1-SC4) 중 적어도 일부에 포함되는 하부 배선 패턴들(420)의 개수는 서로 다를 수도 있다. 일 실시예에서 하부 배선 패턴들(420)은 제3 방향(Z축 방향)에서 전원 배선 패턴들(421, 422)과 같은 높이에 배치될 수 있다. 다만, 실시예들에 따라, 하부 배선 패턴들(420)과 전원 배선 패턴들(421, 422)이 서로 다른 높이에 배치될 수도 있다.
본 발명의 일 실시예에서, 표준 셀들(SC1-SC4)에 포함되는 하부 배선 패턴들(420) 중 적어도 일부는, 필러 셀 영역들까지 연장될 수 있으며, 필러 셀들(FC1, FC2)에 포함되는 필러 컨택들(407, 408) 중 적어도 하나에 의해 서로 전기적으로 연결될 수 있다. 필러 컨택들(407, 408)은 배선 필러 컨택들(407)과 더미 필러 컨택들(408)을 포함할 수 있으며, 배선 필러 컨택들(407)에 의해 하부 배선 패턴들(420) 중 적어도 일부가 서로 전기적으로 연결될 수 있다. 제2 방향에서 같은 위치에 배치되는 필러 컨택들(407, 408)은, 전원 배선 패턴들(421, 422)의 하부에 배치되는 컨택 분리 영역들(CD)에 의해 제1 방향에서 서로 분리될 수 있다.
하부 배선 패턴들(420)은 제3 방향으로 연장되는 하부 비아들(409)에 의해 배선 필러 컨택들(407)에 연결될 수 있으며, 배선 활성 컨택들(407)은 제2 방향을 따라 연장될 수 있다. 필러 셀들(FC1, FC2)의 배선 필러 컨택들(407)은, 하부 배선 패턴들(420)보다 낮은 높이에서 하부 배선 패턴들(420)을 연결하는, 일종의 라우팅 배선으로 제공될 수 있다.
필러 셀들(FC1, FC2) 각각의 필러 컨택들(407, 408)은 미리 정해진 디자인 룰에 따른 형상을 가질 수 있다. 도 15에 도시한 일 실시예에서, 필러 컨택들(407, 408)은 필러 셀들(FC1, FC2) 각각을 벗어나지 않는 길이를 가지며 제1 방향으로 연장될 수 있다. 제1 방향에서 필러 컨택들(407, 408) 각각의 길이가 필러 셀들(FC1, FC2) 각각의 길이와 같거나 그보다 작을 수 있다. 또한 필러 컨택들(407, 408)은 표준 셀들(SC1-SC4)까지 연장되지 않을 수 있다.
일 실시예에서, 필러 셀들(FC1, FC2)의 필러 컨택들(407, 408)을 이용한 라우팅 작업은, 하부 비아들(409)의 위치를 지정하는 과정을 포함할 수 있다. 도 15에 도시한 바와 같이 제1 필러 셀(FC1) 내에 하부 비아들(409)을 배치함으로써, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)이 서로 전기적으로 연결될 수 있다. 또한, 도 15에 도시한 바와 같이 제2 필러 셀(FC2) 내에 하부 비아들(409)을 적절히 배치함으로써, 제3 표준 셀(SC3)과 제4 표준 셀(SC4)이 서로 전기적으로 연결될 수 있다.
하부 배선 패턴들(420)을 연결하기 위해 하부 배선 패턴들(420)의 상부에 배치되는 상부 배선 패턴들 외에, 필러 셀들(FC1, FC2) 각각에 하부 비아들(409)을 적절히 배치함으로써, 필러 셀들(FC1, FC2)의 배선 필러 컨택들(407)을 하부 배선 패턴들(420)을 연결하는 라우팅 배선으로 이용할 수 있다. 따라서, 하부 배선 패턴들(420)을 연결하기 위한 영역을 하부 배선 패턴들(420)의 상부 및 하부에 확보할 수 있으며, 반도체 장치(400)의 집적도를 개선할 수 있다. 또한, 배선 필러 컨택들(407)을 이용하여 하부 배선 패턴들(420)을 효율적으로 연결함으로써 반도체 장치(400)의 전기적 특성 및 성능을 개선할 수 있다.
더미 필러 컨택들(408)은 하부 비아들(409)과 연결되지 않으며, 따라서 하부 배선 패턴들(420)과 전기적으로 분리될 수 있다. 도 15에 도시한 일 실시예에서는 필러 셀들(FC1, FC2) 각각이 배선 필러 컨택(407)과 더미 필러 컨택(408)을 포함하는 것으로 도시하였으나, 이는 예시일 뿐이며 반드시 이와 같은 형태로 한정되는 것은 아니다. 예를 들어, 필러 셀들(FC1, FC2) 중 적어도 하나는 배선 필러 컨택들(407)만 포함할 수 있으며, 또한 필러 셀들(FC1, FC2) 중 적어도 하나는 더미 필러 컨택들(408)만 포함할 수도 있다.
도 15의 V-V` 방향의 단면을 나타낸 도 16을 참조하면, 반도체 장치(400)는 기판(401), 기판(401)에 형성되는 베이스 영역들(402), 베이스 영역들(402) 상에 형성되는 활성 영역들(403), 활성 영역들(403)을 둘러싸는 기판 절연층(404) 등을 포함할 수 있다. 활성 영역들(403)은 필러 셀들에 포함되는 필러 활성 영역들일 수 있다. 활성 영역들(403)은 소스/드레인 영역들(405)과 연결되며, 소스/드레인 영역들(405)에는 필러 컨택들(407, 408)이 연결될 수 있다.
필러 컨택들(407, 408)은 배선 필러 컨택(407)과 더미 필러 컨택(408)을 포함할 수 있으며, V-V` 방향의 단면을 나타낸 도 16에서는 배선 필러 컨택(407)만이 도시될 수 있다. 배선 필러 컨택(407)은 전원 배선 패턴들(421, 422) 사이에서 제1 방향을 따라 연장될 수 있다. 제1 방향에서 배선 필러 컨택(407)은 전원 배선 패턴들(421, 422)을 벗어나지 않는 길이를 가질 수 있다.
배선 필러 컨택(407)의 상부에는 하부 비아들(409)과 하부 배선 패턴들(420)이 배치될 수 있으며, 배선 필러 컨택(407)과 하부 비아들(409) 및 하부 배선 패턴들(420)은 층간 절연층(451-453: 450)에 의해 커버될 수 있다. 하부 배선 패턴들(420) 중 적어도 일부는 하부 비아들(409)과 배선 필러 컨택(407)에 의해 서로 전기적으로 연결될 수 있다.
도 17 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
먼저 도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(500)는 표준 셀들(SC1-SC4) 및 표준 셀들(SC1-SC4) 사이의 필러 셀 영역들에 배치되는 필러 셀들(FC1, FC2)을 포함할 수 있다. 표준 셀들(SC1-SC4)은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배치될 수 있으며, 소정의 간격으로 배치되는 게이트 라인들(510-512)을 포함할 수 있다. 표준 셀들(SC1-SC4)과 필러 셀들(FC1, FC2) 사이의 경계에는 전원 배선 패턴들(521, 522)이 배치될 수 있다. 전원 배선 패턴들(521, 522)은 제1 방향에서 서로 분리되고 제2 방향으로 연장될 수 있다.
반도체 장치(500)는 제2 방향으로 연장되는 하부 배선 패턴들(520)을 포함하며, 하부 배선 패턴들(520)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 하부 배선 패턴들(520) 중 적어도 일부는, 필러 셀들(FC1, FC2)에 포함되는 필러 컨택들(507, 508) 중 적어도 하나에 의해 서로 전기적으로 연결될 수 있다. 필러 컨택들(507, 508)은 하부 배선 패턴들(520) 중 적어도 일부를 연결하는 라우팅에 이용되는 배선 필러 컨택들(507)과, 라우팅에 이용되지 않는 더미 필러 컨택들(508) 등을 포함할 수 있다. 일례로, 배선 필러 컨택들(507)은 제3 방향(Z축 방향)으로 연장되는 하부 비아들(509)에 의해 하부 배선 패턴들(520)과 연결될 수 있다.
필러 컨택들(507, 508)은, 배선 필러 컨택들(507)로 연결하고자 하는 하부 배선 패턴들(520)에 따라 디자인될 수 있다. 일례로, 배선 필러 컨택들(507)로 연결하고자 하는 하부 배선 패턴들(520)의 위치에 따라 배선 필러 컨택들(507) 각각의 위치 및 길이 등이 결정될 수 있다. 배선 필러 컨택들(507)이 배치되지 않은 곳에는 더미 필러 컨택들(508)이 배치될 수 있다. 따라서, 하부 배선 패턴들(520)의 상부 및 하부 모두에 라우팅 영역을 확보할 수 있다.
필러 컨택들(507, 508) 사이에는 컨택 분리 영역들(CD1, CD2)이 배치될 수 있다. 일례로, 도 17을 참조하면, 제2 방향에서 같은 위치에 배치되는 필러 컨택들(507, 508)이 컨택 분리 영역들(CD1, CD2)에 의해 제1 방향에서 서로 분리될 수 있다. 일례로, 컨택 분리 영역들(CD1, CD2)은 제1 컨택 분리 영역(CD1)과 제2 컨택 분리 영역(CD2)을 포함할 수 있다. 제1 컨택 분리 영역(CD1)은 제1 방향에서 전원 배선 패턴들(521, 522)과 서로 다른 위치에 배치될 수 있다. 일 실시예에서, 제1 컨택 분리 영역(CD1)은 필러 셀들(FC1, FC2) 중 하나의 내부에 배치될 수 있다. 제2 컨택 분리 영역(CD2)은 제1 방향에서 전원 배선 패턴들(521, 522) 중 적어도 하나와 같은 위치에 배치될 수 있다. 제2 컨택 분리 영역(CD2)은 전원 배선 패턴들(521, 522) 중 적어도 하나의 하부에 배치될 수 있다.
도 18은 도 17의 VI-VI` 방향의 단면을 나타낸 도면이며, 도 19는 도 17의 VII-VII` 방향의 단면을 나타낸 도면일 수 있다. 도 18 및 도 19를 참조하면, 반도체 장치(500)는 기판(501), 기판(501)에 형성되는 베이스 영역들(502), 베이스 영역들(502) 상에 형성되는 활성 영역들(503), 활성 영역들(503)을 둘러싸는 기판 절연층(504) 등을 포함할 수 있다. 도 18 및 도 19에서, 활성 영역들(503)은 필러 셀들에 포함되는 필러 활성 영역들일 수 있다.
도 19를 참조하면, 반도체 장치(500)에 포함되는 반도체 소자들 각각의 채널 영역들(505C)은, 제3 방향에서 활성 영역들(503)과 분리될 수 있다. 채널 영역들(505C)은 활성 영역들(503)의 상부에서 소스/드레인 영역들(505)을 서로 연결할 수 있으며, 채널 영역들(505C)은 게이트 라인들(510-512)에 의해 둘러싸일 수 있다.
게이트 라인들(510-512)은 게이트 스페이서(SPC), 게이트 절연층(GOX), 게이트 전극(GE) 및 캡핑층(CAP) 등을 포함할 수 있다. 도 18 및 도 19를 참조하면, 필러 셀들(FC1, FC2) 각각에서 소스/드레인 영역들(505)은 필러 컨택들(507, 508)과 연결될 수 있다. 도 19에 도시한 일 실시예에서 필러 컨택들(507, 508)의 상면은 캡핑층(CAP)의 상면과 공면인 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 18을 참조하면, 필러 컨택들(507, 508) 중에서 하부 배선 패턴들(520)의 연결에 이용되는 배선 필러 컨택(507)은, 제1 방향에서 필러 셀들(FC1, FC2) 각각보다 더 길게 연장될 수 있다. 따라서, 배선 필러 컨택(507)이 전원 배선 패턴들(521, 522) 중 적어도 하나와 교차할 수 있다. 일 실시예에서, 필러 컨택들(507, 508)은 금속, 금속 실리사이드 물질 등으로 형성될 수 있으며, 하부 배선 패턴들(520) 및 전원 배선 패턴들(521, 522)과 다른 물질로 형성될 수 있다. 일례로, 필러 컨택들(507, 508)은 텅스텐, 또는 텅스텐 실리사이드 등으로 형성되고, 하부 배선 패턴들(520) 및 전원 배선 패턴들(521, 522)은 구리로 형성될 수 있다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
먼저 도 20을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(600)는 표준 셀들(SC1-SC4) 및 필러 셀들(FC1, FC2)을 포함할 수 있다. 표준 셀들(SC1-SC4)과 필러 셀들(FC1, FC2)은 제1 방향(Y축 방향) 및 제2 방향(X축 방향)을 따라 배열되며, 크기와 배치 등은 다양하게 변형될 수 있다. 표준 셀들(SC1-SC4)과 필러 셀들(FC1, FC2) 사이의 경계에는 전원 배선 패턴들(621, 622)이 배치될 수 있다. 한편, 반도체 장치(600)는 제1 방향으로 연장되는 게이트 라인들(610-612)을 포함할 수 있다.
표준 셀들(SC1-SC4)에 포함되는 반도체 소자들은, 하부 배선 패턴들(620)에 의해 서로 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서는, 하부 배선 패턴들(620)을 서로 전기적으로 연결하기 위한 라우팅 영역으로, 필러 셀들(FC1, FC2)에 포함되는 필러 컨택들(607, 608)을 이용할 수 있다. 필러 컨택들(607, 608)은 하부 비아들(609)을 통해 하부 배선 패턴들(620) 중 적어도 일부를 서로 전기적으로 연결할 수 있다.
도 21은 도 20의 VIII-VIII` 방향의 단면을 나타낸 도면일 수 있다. 도 20과 도 21에 도시한 일 실시예에서, 필러 컨택들(607, 608)은 제1 방향에서 필러 셀들(FC1, FC2)을 벗어나지 않는 길이를 가질 수 있다. 일례로, 필러 컨택들(607, 608)은 전원 배선 패턴들(621, 622)과 교차하지 않을 수 있다. 다시 말해, 전원 배선 패턴들(621, 622)과 필러 컨택들(607, 608)이 평면 상에서 중첩되지 않을 수 있다.
도 21을 참조하면, 반도체 장치(600)는 기판(601), 베이스 영역들(602), 베이스 영역들(602) 상에 형성되는 활성 영역들(603), 활성 영역들(603)을 둘러싸는 기판 절연층(604) 등을 포함할 수 있다. 활성 영역들(603)은 필러 셀들에 포함되는 필러 활성 영역들일 수 있다. 소스/드레인 영역들(605)은 활성 영역들(603)로부터 연장되며, 필러 컨택들(607, 608)과 연결될 수 있다. 필러 셀들(FC1, FC2)에서는 소스/드레인 영역들(605) 각각이 포함하는 불순물의 도전형과 관계없이, 제1 방향에서 서로 분리된 소스/드레인 영역들(605)이 필러 컨택들(607, 608) 중 하나에 연결될 수 있다.
도 22는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면들이다.
도 22를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(700)는 표준 셀들(SC1-SC6) 및 필러 셀들(FC1-FC3)을 포함할 수 있다. 표준 셀들(SC1-SC4)과 필러 셀들(FC1-FC3)은 제1 방향(Y축 방향) 및 제2 방향(X축 방향)을 따라 배열되며, 크기와 배치 등은 다양하게 변형될 수 있다. 표준 셀들(SC1-SC6)과 필러 셀들(FC1-FC3) 사이의 경계에는 전원 배선 패턴들(721, 722)이 배치될 수 있다. 한편, 반도체 장치(700)는 제1 방향으로 연장되는 게이트 라인들(710-712), 및 제2 방향으로 연장되는 하부 배선 패턴들(720)을 포함할 수 있다.
표준 셀들(SC1-SC6)에 포함되는 반도체 소자들은, 하부 배선 패턴들(720)에 의해 서로 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서는, 하부 배선 패턴들(720)을 서로 전기적으로 연결하기 위한 라우팅 영역으로, 필러 셀들(FC1-FC3)에 포함되는 필러 컨택들(707, 708)을 이용할 수 있다. 필러 컨택들(707, 708)은 하부 비아들(709)에 연결되어 하부 배선 패턴들(720) 중 적어도 일부를 서로 연결하는 배선 필러 컨택(707)과, 하부 배선 패턴들(720)에 연결되지 않는 더미 필러 컨택(708)을 포함할 수 있다.
필러 셀들(FC1-FC3)은 제1 필러 셀(FC1), 제2 필러 셀(FC2), 및 제3 필러 셀(FC3) 등을 포함할 수 있다. 일 실시예에서, 제1 필러 셀(FC1)은 배선 필러 컨택(707)만을 포함할 수 있으며, 제2 필러 셀(FC2)은 배선 필러 컨택(707)과 더미 필러 컨택(708)을 모두 포함할 수 있다. 제3 필러 셀(FC3)은 더미 필러 컨택(708)만을 포함할 수 있다.
도 23 내지 도 30은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 23 및 도 24를 참조하면, 기판(801)에 베이스 영역들(802), 활성 영역들(803), 및 소스/드레인 영역들(805)이 형성될 수 있다. 도 24는 도 23의 IX-IX` 방향의 단면을 나타낸 도면일 수 있다. 활성 영역들(803)은 핀 구조체들을 포함하며, 도 24에 도시된 활성 영역들(803)은 필러 셀들에 포함되는 필러 활성 영역들일 수 있다. 기판(801), 베이스 영역들(802), 및 활성 영역들(803)은 기판 절연층(804)으로 커버될 수 있다. 실시예들에 따라, 활성 영역들(803)은 나노 시트를 포함한 다른 형태로 다양하게 변형될 수 있다. 한편, 소스/드레인 영역들(805)은 제1 층간 절연층(851)으로 커버될 수 있다.
소스/드레인 영역들(805) 사이에는, 제1 방향(Y축 방향)으로 연장되는 게이트 라인들(810-812)이 배치될 수 있다. 게이트 라인들(810-812)은 게이트 전극들(810), 더미 게이트 전극들(811), 필러 게이트 전극들(812)을 포함할 수 있다. 게이트 전극들(810)은 표준 셀들(SC1-SC4)이 배치되는 표준 셀 영역들에서 소스/드레인 영역들(805)과 함께 반도체 소자들을 제공할 수 있다. 필러 게이트 전극들(812)은 필러 셀들(FC1, FC2)이 배치되는 필러 셀 영역들에서 소스/드레인 영역들(805)과 함께 더미 소자들을 제공할 수 있다. 더미 게이트 전극들(811)은 표준 셀 영역들 및 필러 셀 영역들 사이의 경계에 배치될 수 있다. 실시예에 따라, 게이트 라인들(810-812) 중 적어도 일부는, 제1 방향에서 서로 다른 길이를 가질 수 있다.
도 25 및 도 26을 참조하면, 제1 층간 절연층(851)의 일부를 제거하여 복수의 트렌치들(T1-T4)을 형성할 수 있다. 트렌치들(T1-T4)의 위치와 길이 등은, 필러 셀 영역들에 형성하고자 하는 필러 컨택들의 디자인 룰, 및 표준 셀 영역들에 형성하고자 하는 활성 컨택들의 디자인 룰에 따라 결정될 수 있다. 트렌치들(T1-T4)에서는 소스/드레인 영역들(805) 중 적어도 일부가 노출될 수 있다.
필러 셀 영역들에 형성되는 트렌치들(T1-T3) 중 적어도 하나는, 표준 셀 영역들에 형성되는 트렌치들(T4)보다 길게 연장될 수 있다. 도 25 및 도 26에 도시한 일 실시예에서, 제1 트렌치(T1)와 제3 트렌치(T3)는, 제1 방향에서 필러 셀 영역들 각각보다 길게 연장될 수 있다.
다음으로 도 27 및 도 28을 참조하면, 트렌치들(T1-T4)에 도전성 물질을 채워넣음으로써 필러 컨택들(807, 808)과 활성 컨택들(860)을 형성할 수 있다. 필러 컨택들(807, 808)과 활성 컨택들(860)을 형성하기 위해, 트렌치들(T1-T4)을 금속 및/또는 금속 실리사이드 등으로 채워넣을 수 있다. 트렌치들(T1-T4)을 도전성 물질들로 채워넣음으로써, 필러 컨택들(307, 308)과 활성 컨택들(860)이 동일한 공정에서 동시에 형성될 수 있다. 또한, 필러 컨택들(307, 308)과 활성 컨택들(860)은 동일한 물질로 형성될 수 있다.
도 29 및 도 30을 참조하면, 하부 비아들(809), 하부 배선 패턴들(820), 및 전원 배선 패턴들(821, 822)을 형성하는 공정이 진행될 수 있다. 활성 컨택들(860) 중 적어도 일부는, 하부 비아들(809)과 하부 배선 패턴들(820), 및 배선 필러 컨택들(807)에 의해 서로 전기적으로 연결될 수 있다. 필러 셀 영역들에서는 하부 배선 패턴들(820)의 하부에도 하부 배선 패턴들(820)을 서로 연결하기 위한 라우팅 영역을 확보할 수 있다. 따라서, 반도체 장치(800)의 집적도를 개선할 수 있으며, 표준 셀 영역들에 배치되는 반도체 소자들의 전기적 연결 경로를 효과적으로 설계하여 반도체 장치(800)의 전기적 특성을 개선할 수 있다.
도 30을 참조하면, 하부 비아들(809)과 하부 배선 패턴들(820), 및 전원 배선 패턴들(821, 822)은 제2 층간 절연층(852) 및 제3 층간 절연층(853) 등으로 커버될 수 있다. 하부 배선 패턴들(820) 및 전원 배선 패턴들(821, 822) 중 적어도 하나는, 배선 필러 컨택들(807) 중 적어도 하나와, 기판의 상면에 평행한 평면(X-Y 평면) 상에서 교차할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
200, 300, 400, 500, 600, 700, 800: 반도체 장치
SC: 표준 셀 영역
FC: 필러 셀 영역

Claims (20)

  1. 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 반도체 소자들을 포함하는 표준 셀들;
    상기 표준 셀들 중 적어도 일부 사이에 배치되며, 필러 활성 영역 및 상기 필러 활성 영역에 연결되며 상기 제1 방향으로 연장되는 필러 컨택들을 각각 갖는 필러 셀들; 및
    상기 표준 셀들 중 적어도 하나의 상부에서 상기 반도체 소자들 중 적어도 하나에 전기적으로 연결되며, 상기 제2 방향을 따라 상기 필러 셀들 중 적어도 하나의 상부까지 연장되는 하부 배선 패턴들; 을 포함하고,
    상기 필러 컨택들은 상기 하부 배선 패턴들보다 하부에 배치되며, 상기 하부 배선 패턴들 중 적어도 하나와 연결되는 배선 필러 컨택을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 필러 컨택들은, 상기 하부 배선 패턴들과 분리되는 더미 필러 컨택을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 필러 셀들은 제1 필러 셀, 제2 필러 셀, 및 제3 필러 셀을 포함하고,
    상기 제1 필러 셀은 상기 배선 필러 컨택만 포함하고, 상기 제2 필러 셀은 상기 배선 필러 컨택과 상기 더미 필러 컨택을 모두 포함하며, 상기 제3 필러 셀은 상기 더미 필러 컨택만 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 필러 셀에 포함되는 상기 배선 필러 컨택들은, 상기 제1 방향에서 서로 다른 길이를 갖는 반도체 장치.
  5. 제3항에 있어서,
    상기 제2 필러 셀에 포함되는 상기 배선 필러 컨택과 상기 더미 필러 컨택은, 상기 제1 방향에서 서로 같은 길이를 갖는 반도체 장치.
  6. 제3항에 있어서,
    상기 제3 필러 셀에 포함되는 상기 더미 필러 컨택들은, 상기 제1 방향에서 서로 같은 길이를 갖는 반도체 장치.
  7. 제3항에 있어서,
    상기 제1 필러 셀에 포함되는 상기 배선 필러 컨택들 중 적어도 하나는, 상기 표준 셀들 중에서, 상기 제1 방향 및 상기 제2 방향에서 서로 다른 위치에 배치되는 둘 이상의 표준 셀들로부터 연장되는 상기 하부 배선 패턴들과 전기적으로 연결되는 반도체 장치.
  8. 제3항에 있어서,
    상기 제1 필러 셀에 포함되는 상기 배선 필러 컨택들 중 적어도 하나는, 상기 표준 셀들 중에서, 상기 제1 방향에서 같은 위치에 배치되고 상기 제2 방향에서 서로 다른 위치에 배치되는 둘 이상의 표준 셀들로부터 연장되는 상기 하부 배선 패턴들과 전기적으로 연결되는 반도체 장치.
  9. 제3항에 있어서,
    상기 제2 필러 셀에 포함되는 상기 배선 필러 컨택은, 상기 제1 방향에서 같은 위치에 배치되고 상기 제2 방향에서 서로 다른 위치에 배치되는 둘 이상의 표준 셀들로부터 연장되는 상기 하부 배선 패턴들과 전기적으로 연결되는 반도체 장치.
  10. 제1항에 있어서,
    상기 배선 필러 컨택과 상기 하부 배선 패턴을 서로 연결하는 적어도 하나의 비아 구조체; 를 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 배선 필러 컨택과 상기 하부 배선 패턴은 서로 다른 도전성 물질을 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 방향에서 같은 위치에 배치되는 상기 필러 컨택들을 상기 제1 방향에서 분리하는 컨택 분리 영역들을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 컨택 분리 영역들은 제1 컨택 분리 영역을 포함하며, 상기 제1 컨택 분리 영역은 상기 제1 방향에서 인접한 상기 필러 셀들 사이의 경계에 배치되는 전원 배선 패턴들과 상기 제1 방향에서 서로 다른 위치에 배치되는 반도체 장치.
  14. 제13항에 있어서,
    상기 컨택 분리 영역들은, 상기 제1 컨택 분리 영역과 다른 제2 컨택 분리 영역을 더 포함하며, 상기 제2 컨택 분리 영역은 상기 전원 배선 패턴들 중 적어도 하나의 하부에 배치되는 반도체 장치.
  15. 기판의 상면에 평행한 일 방향에서 서로 인접하는 표준 셀 영역과 필러 셀 영역;
    상기 표준 셀 영역에 배치되는 적어도 하나의 반도체 소자;
    상기 필러 셀 영역에 배치되며 적어도 하나의 더미 소자;
    상기 반도체 소자의 상부에 배치되며 상기 일 방향을 따라 연장되는 하부 배선 패턴들; 및
    상기 하부 배선 패턴들 중에서 상기 일 방향을 따라 상기 표준 셀 영역과 상기 필러 셀 영역을 가로지르는 적어도 하나의 하부 배선 패턴, 및 상기 필러 셀 영역에서 상기 더미 소자의 활성 영역에 접촉하고 상기 일 방향과 교차하는 다른 방향을 따라 연장되는 필러 컨택에 각각 접촉하는 비아 구조체; 를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 필러 셀 영역에는, 상기 비아 구조체에 접촉하는 배선 필러 컨택, 및 상기 비아 구조체와 분리되는 더미 필러 컨택 중 적어도 하나가 배치되며,
    상기 더미 필러 컨택은 상기 필러 셀 영역에서 상기 적어도 하나의 하부 배선 패턴과 교차하는 반도체 장치.
  17. 제16항에 있어서,
    상기 배선 필러 컨택과 상기 더미 필러 컨택은 상기 다른 방향에서 서로 다른 길이를 갖는 반도체 장치.
  18. 제16항에 있어서,
    상기 배선 필러 컨택은, 상기 적어도 하나의 하부 배선 패턴과 다른 하부 배선 패턴에 연결되는 반도체 장치.
  19. 기판 상에 배치되는 표준 셀들; 및
    상기 표준 셀들 중 적어도 일부의 사이에 배치되며, 필러 활성 영역 및 상기 필러 활성 영역에 접촉하고 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 필러 컨택들을 각각 갖는 필러 셀들; 을 포함하며,
    상기 필러 셀들 중 적어도 하나는 제1 필러 컨택, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 필러 컨택과 분리되는 제2 필러 컨택을 포함하며, 상기 제1 필러 컨택과 상기 제2 필러 컨택은 서로 다른 길이를 갖는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 방향에서 상기 제1 필러 컨택의 길이는 상기 제2 필러 컨택의 길이보다 짧으며,
    상기 제2 필러 컨택은 상기 제1 방향에서 서로 인접한 둘 이상의 상기 필러 셀들을 가로지르는 반도체 장치.

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