KR100375753B1 - 반도체 소자의 파워/그라운드 금속 경로 설정 - Google Patents

반도체 소자의 파워/그라운드 금속 경로 설정 Download PDF

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Abstract

반도체 소자 및 그 반도체 소자의 레이아웃 방법은 주 파워 및 그라운드 배선들을, 종래에 행해졌던 것과 같은 제1 금속층이 아니라 제2 금속층에 경로설정하는 것을 포함한다. 이것은 파워 및 그라운드 배선들에서의 충분한 전류 취급 능력을 제공하면서, 제1 금속층에서의 경로설정력을 향상시킨다.

Description

반도체 소자의 파워/그라운드 금속 경로 설정{Power/ground metallization routing in a semiconductor device}
도 1은 셀들(5)의 많은 열들을 갖는 종래의 집적 회로를 나타낸다. 이 셀들은 다양한 폭들(w1, w2, w3, 등)을 가질 수 있고, 작은 갭들(미도시)에 의해 분리될 수 있다. 파워 및 그라운드는 각각 파워 및 그라운드 버스(7 및 9)로부터 주 파워 및 그라운드 배선들(60 및 50)을 통해 각 셀들로 공급된다. 이 주 파워 및 그라운드 배선들은, 일반적으로, 제1 금속층(즉, "금속 1")에 배치된다. 더욱이 인접한 층들에서 금속들은 서로에게 수직이 되도록 배치된다. 즉, 예를 들면 4-금속층 집적 회로에서, 제1 및 제3 금속층들의 배선들이 한 방향으로 배치되고, 그러면 기판 표면(예컨대 폴리게이트)과 제2 및 제4 금속층들 상의 배선들은 제1 및 제3 금속층들에서의 배선들과 수직인 방향으로 배치된다.
집적도가 증가함에 따라, 열들(3)은 서로 접경되기 시작하여, 열들 사이의 공간을 금속 1에서의 셀들 사이의 상호연결들을 설정하기 위한 채널들로서 이용할수 없을 정도로 간격(D1)을 줄어들게 한다. 따라서 셀 상부에서 경로를 설정하는 수단이나 다른 도구들이 더 높은 금속층들에서 그와 같은 상호연결들을 설정하는데 필요하다.
도 2는 도 1에 나타낸 바와 같은 종래의 집적 회로에 포함될 수 있는 기본 셀(5)의 레이아웃을 나타낸다. 이것은 PFET 소자 영역(10), NFET 소자 영역(20), 폴리게이트(30), P-N 소자 내부연결(40), 주 그라운드 배선(50), 및 주 파워 배선(60)을 포함한다. 컨택들(70)은 주 파워 배선(60)에서 PFET 소자 영역으로 파워를 연결하고, 그리고 컨택들(80)은 주 그라운드 배선(50)에서 NFET 소자 영역으로 그라운드를 연결한다. 입력 핀들(85)은 컨택(95)을 통한 폴리게이트(30)와의 연결에 의해 이 셀 내의 소자들과 다른 셀들 내의 소자들을 연결시키기 위해 제공된다.
도시된 바와 같이, 주 파워 및 그라운드 배선들은 동-서 방향으로 금속 1에 배치된다. P-N 내부연결(40) 및 입력 핀들(85)도 또한 통상적으로 제1 금속층에 배치된다. 다른 열들의 셀들 내의 소자들을 셀(5)의 입력 핀들(85) 및 출력 핀들(통상적으로 P-N 내부연결(40)로의 비아 연결)로 연결시키는 것이 분명하므로, 그와 같은 연결들은 보다 높은 금속층들을 통해 주 파워 및 그라운드 배선들 위에 경로가 설정되어져야 하고, 다음에 비아 및 컨택 홀 등을 통하여 금속 1로 내려와야 한다.
도 3은 도 2의 선 3-3을 따라 도시된 기본 셀의 측면도이다. 도시된 바와 같이, 주 파워 배선(60)이 PFET 소자 영역(10) 위에서 제1 금속층으로서 형성되고,폴리게이트(30)(즉, 기판상에, 도핑된 폴리실리콘층으로 형성된 게이트) 및 제1 절연층(90)이 그 사이에 개재된다. 소자 영역(10)은 기판(1)에 형성되고 산화막(35)에 의해 다른 소자 영역들로부터 분리된다. 게이트 산화막(25)은 폴리게이트(30)와 소자 영역(10) 사이에 개재된다. 입력 핀(85)은 컨택(95)에 의해서 제1 절연층(90)을 관통하여 폴리게이트(30)와 연결된다.
금속 1에 주 파워 및 그라운드 배선을 만드는 종래의 기술은 많은 문제점들을 내포한다. 첫째로, 예를 들면, 40과 같은 P-N 내부 연결들을 제공하여야 할 필요로 인하여, 그리고 셀 집적이 열들 사이에서 셀 상호연결들의 이용 가능성을 제한한다는 사실로 인하여, 매우 적은 셀 상호연결들이 금속 1에 설정될 수 있다. 한편, 일반적으로, 하부 금속층들에서 가능한 한 많은 연결들을 설정하여, 상부 금속층들에서의 경로 설정의 여지를 보존하는 것이 바람직하며, 그에 따라 평균 배선 길이를 줄이는 것이 용이해진다.
둘째로, 셀 집적이 증가함에 따라, 다이의 단위 면적당 소자들의 개수도 증가하고, 그리고 그에 따라 주 파워 및 그라운드 배선들 상에서 이동될 필요가 있는 전류량도 배선들의 용량을 넘어서서 증가한다. 이 문제에 대한 하나의 해결책은 주 파워 및 그라운드 배선들을 넓게 만드는 것이다. 그러나 D2 및 D3와 같은 소정의 최소 디자인 간격들은, 예를 들면, 제조 장치들의 최소 사양의 요구에 따르도록 유지되어야만 한다. 만약 파워 및 그라운드 배선들이 더 넓게 만들어진다면, 소자 영역들 자체도 마찬가지로 더 넓게 만들어져야만 하고, 그에 따라 높은 셀 집적은 어렵게 된다. 더욱이, P 소자 영역의 크기를 상응하는 양만큼 증가시키지 않은채, N 소자 영역의 크기를 증가시킴으로써 최소 사양 요구들이 유지된다 하더라도, 불균형 문제가 발생할 수 있다. 이는 P 소자들이 통상적으로 N 소자들보다 훨씬 약하기 때문이다.
위에서 기술된 전류 취급 문제에 대한 두번째 해결책은 금속 2 또는 3에 보조 라인들을 덧붙이는 것이다.
도 4는 금속 1의 주 파워 배선(60)에 나란히 금속 3에 동-서 방향으로 보조 라인(110)이 배치된 기술을 나타낸다. 이 주 및 보조 라인들은 주기적으로 만들어진 적층된 비아 및 컨택들(120)에 의해 제2 절연층(100) 및 제3 절연층(105)을 관통해서 연결된다. 이 해결책은 주 파워 배선의 폭을 효율적으로 증가시킨다. 그러나, 이 효율적인 폭의 증가는 동일한 열 내의 많은 셀들이 동시에 전류를 요구하는 극단적인 경우에는 충분하지 않을 지도 모른다. 더욱이, 셀들은 다른 크기들을 가질 수 있어서, 주 배선이 북쪽 및 남쪽으로 구부러질 수 있으며, 주 및 보조 라인들을 정렬시키는 것을 어렵게 만든다.
도 5는 금속 2에서 보조 라인들을 제공하는 기술을 나타낸다. 이 기술에서, 보조 파워 라인들(115)은 하부에 놓여있는 주 파워 라인들과 매트릭스를 형성하면서 남-북 방향으로 금속 2에 배치된다. 층간 컨택들은 보조 파워 라인들(115)과 주 파워 배선들(60)을 연결하기 위하여 주기적으로 제공된다. 이 기술은 주 파워 배선들(60) 각각에서 전류가 병렬로 공유되도록 허용하여, 소자들의 "핫(hot)" 열이 다른 열들과 연계된 다른 주 파워 배선들(60)로부터 전류를 끌어들일 수 있다. 상술한 바로부터 동일한 기술이 파워 뿐만이 아니라 그라운드에 대하여 적용될 수있다는 것은 명백하다.
비록 금속 2에 보조 라인들을 제공하는 것이 주 파워 및 그라운드 배선들의 능력을 향상시켜서 소망하는 전류량을 공급한다 할지라도, 다른 문제들이 발생된다. 예를 들면, 금속 2의 보조 라인(115)은 금속 1의 핀 위치들과 상충할 수 있고, 그에 따라 소자의 입력 및 출력 핀들을 선택하는 것을 방해할 수 있다. 이와 같은 부가되는 문제는 도 6에 나타내어져 있다. 도시된 바와 같이, 보조 라인(115)이 점선들로 나타낸 바와 같이 배치되는 경우에, 핀(85)이 막혀서, 금속 1의 연결이 만들어질 수 없다면 그로 통하는 어떠한 연결도 방해하는데, 그것은 바람직하지 않다. 따라서, 셀이 더 넓게 만들어져야 하거나, 또는 도 6에 도시된 바와 같이 그 위로 보조 라인(115)을 배치시킨 갭들이 셀들 사이에 제공되어야 한다. 도 7은 도 6의 단선 7-7을 따라 나타낸 셀의 측면도이다. 셀을 넓히거나 또는 셀들 사이로 보다 큰 갭들을 제공하는 것은 보다 높은 셀 집적을 어렵게 만드는 것이 명백하다.
따라서, 이 기술 분야에서 금속 1의 경로설정 가능성 또는 증가된 집적도를 방해하지 않고 충분한 전류를 취급할 수 있는 능력을 제공하는, 기본 셀 내에서의 효과적인 주 파워 및 그라운드 배선들에 대한 필요성이 있다. 본 발명은 이 필요성을 충족시킨다.
본 발명은 반도체 집적 회로에 관한 것으로서, 더 상세하게는, 표준 셀들 및 게이트 어레이 셀들과 같은 복수개의 기본 셀 회로들을 갖는 멀티-금속층 반도체 소자에서의 파워 및 그라운드 금속 경로 설정에 관한 것이다.
무엇보다도 특히 본 발명의 상기 목적들 및 이점들은, 첨부된 도면들과 함께 이하의 상세한 설명을 참작한 후에 그 기술분야에서 통상의 지식을 가진 자들에게 명백해질 것이다.
도 1은 셀들의 열들을 갖는 종래 집적 회로의 레이아웃을 나타낸다.
도 2는 도 1에 도시된 것과 같은 종래 집적 회로에서의 기본 셀의 레이아웃을 나타낸다.
도 3은 도 1의 단선 2-2를 따라 도시된 종래 셀의 측면도이다.
도 4는 종래 집적 회로에서 금속 3에 보조 파워 및 그라운드 배선들을 제공하는 종래의 기술을 나타낸다.
도 5는 종래 집적 회로에서 금속 2에 보조 파워 및 그라운드 배선들을 제공하는 종래의 기술을 나타낸다.
도 6은 종래 집적 회로에서 금속 2에 보조 파워 및 그라운드 배선들을 제공하는 종래의 기술을 추가로 나타낸다.
도 7은 도 6의 단선 7-7을 따라 도시된 종래 셀의 측면도이다.
도 8은 본 발명에 따라 파워 및 그라운드 배선 경로설정된 기본 셀의 레이아웃을 나타낸다.
도 9는 도 8의 단선 9-9를 따라 도시된 기본 셀의 측면도이다.
도 10은 본 발명의 원리들에 따라 금속 3 및 금속 4에 보조 라인들을 제공하는 것을 나타낸다.
도 11은 본 발명의 원리들에 따른 금속 1에서의 상호-셀 연결들을 나타낸다.
도 12는 본 발명에 따라 집적 회로에서의 기판 및 웰 타이(tie)들을 제공하는 것을 나타낸다.
도 13은 본 발명의 원리들에 따른 멀티-높이의 기본 셀을 나타낸다.
그리고 도 14는 본 발명에 따라 집적 회로에서의 멀티-높이의 기본 셀들을 제공하는 것을 추가로 나타낸다.
본 발명의 목적은 복수개의 셀들을 갖는 집적 회로에서의 효율적인 주 파워 및 그라운드 배선들을 제공하는 것이다.
본 발명의 다른 목적은 복수개의 셀들을 갖는 집적 회로에서 파워 및 그라운드 배선들의 충분한 전류 취급 능력을 제공하는 것이다.
본 발명의 다른 목적은 복수개의 셀들을 갖는 집적 회로에서의 소자 상호연결 경로설정력을 향상시키는 것이다.
본 발명의 다른 목적은 셀 집적을 향상시키는 것이다.
본 발명의 다른 목적은 보조 라인들을 주 파워 및 그라운드 배선들에 제공하는 능력을 향상시키는 것이다.
본 발명의 다른 목적은 P/N 소자 균형을 향상시키는 것이다.
본 발명의 다른 목적은 평균 배선 길이를 감소시키는 것이다.
본 발명의 이와 같은 그리고 다른 목적들은 본 발명에 의해 충족된다. 바람직한 형태로, 본 발명은 종래와 같이 제1 금속에 있기 보다는, 제2 금속에 있는 주 파워 및 그라운드 배선들을 포함한다. 이것은 그 파워 및 그라운드 배선들에 충분한 전류 취급 능력을 제공하면서 제1 금속층에서의 경로설정력을 향상시킨다.
도 8은 본 발명에 따른 파워 및 그라운드 배선 경로설정을 이용한 기본 셀의 레이아웃을 나타낸다. 이것은 PFET 소자 영역(10), NFET 소자 영역(20), 폴리게이트(30), P-N 소자 내부연결(240), 주 그라운드 배선(250), 주 파워 배선(260), 셀 출력 상호연결(242) 및 셀 입력 상호연결(244)을 포함한다. 적층된 비아 및 컨택 홀(270)은, 아래에 더 상세하게 설명되어지는 바와 같이, 주 파워 배선(260)에서 PFET 소자 영역으로 파워를 연결시킨다.
종래의 기술들과는 대조적으로, 주 파워 및 그라운드 배선들은 기본 셀내의 제2 금속층으로서 형성되고, 그리고 동-서 방향으로 배열된다. P-N 소자 내부연결(240), 셀 출력 상호연결(242), 및 셀 입력 상호연결(244)은 제1 금속층으로 형성되고, 그리고 남-북 및 동-서 방향들로 배열될 수 있다. 다른 요소들은 종래의 셀과 같을 수 있으며, 여기서 그에 대한 반복되는 상세한 설명은 발명을 이해하는데 있어서 필요하지 않다.
금속 1에 주 파워 및 그라운드 배선들이 없기 때문에 금속 1에서의 상호-셀 연결들의 경로설정력(routability)이 증가된다는 것은 명백하다. 도 8에 나타낸 예에서, 금속 1의 북쪽의 열에 있는 셀로 이 셀의 출력을 제공하도록 P-N 소자 내부 연결(240)이 셀 출력 상호연결(242)로 연결될 수 있으며, 게다가 남쪽 열에 있는 셀로부터 이 셀의 입력이 공급되도록 셀 입력 상호연결(244)로 입력 핀이 연결될 수 있다. 금속에서 셀들의 입력들 및 출력들을 연결시키는 다른 예들 및 다른 방법들은 이 기술분야에서 통상의 지식을 가진 자들에게는 즉시 명백하다.
본 발명에 따른 파워 및 그라운드 배선 경로설정을 이용하여 셀 집적이 극적으로 향상될 수 있다는 것도 또한 명백하다. 금속 1에서의 셀 상호연결들의 향상된 경로설정력이 더 높은 금속층들에서의 경로설정 수단들을 보존하고 평균 배선 길이를 줄이는 것 외에도, 소자 영역들이, 예를 들면 P-N 소자 내부 연결(240)의 부분들을 주 파워 및 그라운드 배선들(250 및 260)과 중첩시킬 수 있음으로 인해 보다 작게 만들어질 수 있다. 더욱이, N 소자 영역은 P 소자 영역에 비하여 보다 작게 만들어질 수 있으며, 그에 따라 더 좋은 P/N 균형을 허용한다.
도 9는 도 8의 단선 8-8을 따라 도시된 기본 셀의 측면도이다. 이것은, 그 사이에 개재된 제1 절연층(90) 및 제2 절연층(100)과 함께, PFET 소자 영역(10) 위에 제2 금속층으로서 형성된 주 파워 배선(260)을 보여준다. 또한 그것은 셀 출력 상호연결(242)이, 도 8의 기본 셀 내의 소자들을 컨택(210)을 통해 그 셀의 북쪽 및 남쪽에 있는 다른 셀들과 연결시키기 위하여 금속 1에 얼마나 자유롭게 경로설정이 이루어질 수 있는지를 그림상으로 나타낸다.
주 파워 및 그라운드 배선들은 많은 알려진 기술들을 사용하여 각각의 소자 영역들로 연결될 수 있다. 그러나, 도 8에 나타낸 발명의 바람직한 실시예에서, 주 파워 배선(260)은 적층된 비아 및 컨택(270)을 통해 PFET 소자 영역과 연결된다. 나타낸 바와 같은 적층된 비아 및 컨택을 사용함으로써, 금속 1의 사용이 최소화되고, 그에 따라 금속 1에서의 다른 상호연결들의 경로설정력을 더 향상시킨다.
주 파워 및 그라운드 배선들을 금속 1에서보다 금속 2에서 경로설정을 하는 다른 이점들은 다음과 같다. 첫째로, 금속 2에서의 주 파워 및 그라운드 배선들은집적 회로 소자들에게 공급하는데 요구되는 전류를 취급하는데 필요한 만큼 넓게 만들어질 수 있다. 더욱이, 금속2 층들은 금속 1보다 더 두껍게 되는 추세이고, 또한 금속 2에서의 파워 및 그라운드 배선들의 전류 용량을 증가시키는 추세이다.
도 10에 나타낸 것과 같이, 만약 보조 파워 및 그라운드 배선들이 여전히 요구된다면, 보조 라인들(215)이, 그 사이에 주기적인 연결을 가지며, 금속 2에서의 주 배선들과 매트릭스 형태로 금속 3에서 제공될 수 있다. 게다가, 금속 4에서의 제2 보조 라인들(217)이, 그 사이에 주기적인 연결들을 가지며, 금속 3에서의 보조 라인들과 매트릭스 형태로 또한 제공될 수 있다. 도 6을 참조하여 설명된 핀 막힘 문제가, 본 발명에서는 금속 1 및 2에서 핀들을 엑세스할 수 있는 능력에 의하여 경감된다는 것은 명백하다.
도 11은 이웃하는 열들의 셀들(5-A 및 5-B)이 본 발명의 원리들에 따라서 상호간에 그리고 금속 1의 다른 셀들과 어떻게 연결될 수 있는지를 나타낸다. 이 예는 셀 상호연결(342)에 의해 셀(5-B)의 입력과 연결된 셀(5-A)의 출력을 보여준다. 반면에, 두 셀들의 다른 입력들은 상호연결들(344, 346 및 348)에 의해 같은 그리고 다른 열들의 셀들과 연결된다.
비록 기판과 웰 타이(tie)들이 많은 알려진 방법들로 제공될 수 있지만, 도 12는 본 발명에 의한 바람직한 방식으로 기판 및 웰 타이들을 제공하는 것을 나타낸다. 도 12에서 보여주는 이 예에서, 기판 타이들(303) 및 웰 타이들(304)은, 그라운드 및 파워를 각각 각 셀의 기판과 N-웰들로 연결시키도록, 동일한 열의 이웃하는 셀들이 동일한 기판 및 웰 타이들을 공유하면서, 모든 셀의 모서리들에 제공된다. 이와 같은 방식으로 기판과 웰 타이들을 제공함으로써, 남-북 및 동-서 방향들인 금속 1에서의 경로설정력은 심하게 방해받지는 않는다.
또한 본 발명의 주 파워 및 그라운드 배선 경로설정의 다른 이점이 도 13에 나타내져 있다. 금속 1에서 셀 상호연결들의 향상된 경로설정력으로 인하여, 멀티-높이의 셀들(305)은 전보다 더욱 더 쉽게 제공될 수 있다. 도 13은 금속 1에서 소자 내부연결(440)에 의해 함께 연결된 더블-높이의 셀(305)의 예를 보여준다. 더블-높이의 셀(305)은, 더 많은 입력 및 출력 핀 위치들을 가지고, 그에 따라 그속 1에서의 상호연결들의 경로설정력을 보다 증대시키는, 도 8에 나타난 기본 셀의 보다 강력한 변형으로 생각될 수 있다. 도 14는 더블-높이의 셀(305)과 같은 멀티-높이의 셀이 복수개의 싱글-높이의 셀들(5)을 갖는 집적 회로에서 어떻게 제공될 수 있는지를 더욱 잘 나타낸다. 본 발명의 이 이점은 많은 입력 및 출력 핀들을 갖는 복잡한 셀 구조가 요구되는 집적 회로 설계에 대해서 특히 중요하다. 도 13 및 14는 또한 기판 및 웰 타이들(303 및 304)이 본 발명에 따라 어떻게 제공되는지의 다른 예를 나타낸다.
비록 본 발명의 경로설정 기술들이 표준 셀들을 갖는 집적 회로들을 특별히 참조하여 위에서 설명되었지만, 본 발명의 원리들은 또한 소정의 기본 게이트 어레이 셀들을 갖는 게이트 어레이들에도 적용될 수 있다는 것은 주목되어야 한다.
따라서, 비록 본 발명이 그 바람직한 실시예들을 참조하여 상세하게 설명되었다 할지라도, 이 기술분야에서 통상의 지식을 가진 자들은 여러가지 치환이나 개량이 첨부된 청구항들에서 정의된 본 발명의 정신으로부터 이탈하지 않고 이 예들로 만들어질 수 있다는 것을 이해할 것이다.

Claims (20)

  1. 복수개의 셀들을 갖는 집적 회로의 기본 셀에 있어서,
    상기 기본 셀은,
    제1 도전형의 소자 영역;
    제2 도전형의 소자 영역;
    상기 제1 및 제2 도전형의 소자 영역들 위에 형성되고, 상기 제1 및 제2 도전형의 소자 영역들과 상기 복수개의 셀들 중의 다른 셀 사이의 상호연결들 (interconnections), 및 상기 제1 및 제2 도전형의 소자 영역들 모두에 연결되고 상기 상호연결들 중의 적어도 하나에 더 연결되는 적어도 하나의 내부연결 (intraconnection)을 포함하는 제1 금속층;
    상기 제1 금속층 위에 형성되고, 주 파워 및 그라운드 배선들을 포함하는 제2 금속층; 및
    상기 주 파워 및 그라운드 배선들과 상기 제1 및 제2 도전형의 소자 영역들 사이에 각각 전류를 도통시키기 위한 수단을 구비하는 것을 특징으로 하는 기본 셀.
  2. 제 1항에 있어서,
    상기 전류를 도통시키기 위한 수단은 적층된 비아 및 컨택을 포함하는 것을 특징으로 하는 기본 셀.
  3. 제 1항에 있어서,
    상기 주 파워 및 그라운드 배선들은 제1 방향으로 경로설정되고, 상기 상호연결들은 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 경로설정되는 것을 특징으로 하는 기본 셀.
  4. 제 1항에 있어서,
    상기 기본 셀은 표준 셀인 것을 특징으로 하는 기본 셀.
  5. 제 1항에 있어서,
    상기 기본 셀은 게이트 어레이 셀인 것을 특징으로 하는 기본 셀.
  6. 제 1항에 있어서,
    상기 제2 금속층 위에 형성되고, 상기 주 파워 및 그라운드 배선들이 경로설정된 제1 방향과 다른 제2 방향으로 경로설정되는 보조 파워 및 그라운드 배선들을 포함하는 제3 금속층; 및
    상기 보조 파워 및 그라운드 라인들과 상기 주 파워 및 그라운드 배선들 사이에 각각 전류를 도통시키기 위한 수단을 더 포함하는 것을 특징으로 하는 기본 셀
  7. 제 6항에 있어서,
    상기 제3 금속층 위에 형성되고, 상기 제1 방향으로 경로설정되는 제2 보조 파워 및 그라운드 배선들을 포함하는 제4 금속층; 및
    상기 제2 보조 파워 및 그라운드 배선들과 상기 보조 파워 및 그라운드 배선들 사이에 각각 전류를 도통시키기 위한 수단을 더 포함하는 것을 특징으로 하는 기본 셀.
  8. 기판;
    상기 기판의 제1 방향으로 확장하고, 각각의 많은 기본 셀들을 포함하되,
    상기 기본 셀들의 각각은,
    상기 기판에 형성된 제1 도전형의 소자 영역;
    상기 기판에 형성된 제2 도전형의 소자 영역;
    상기 기판상에서 상기 제1 및 제2 도전형의 소자 영역들 위에 확장하는 폴리게이트;
    상기 기판 위에서 제1 금속층으로 형성되고 상기 폴리게이트와 연결된 적어도 하나의 입력 핀; 및
    상기 제1 금속층으로 형성되고 상기 제1 및 제2 도전형의 소자 영역들과 연결되며, 적어도 하나의 출력 핀을 구비하는 소자 내부연결을 포함하는 복수개의 열들;
    상기 기판 위에서 제1 금속층으로 형성되고, 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 확장되며, 적어도 하나는 상기 열들의 제1 열 내의 제1 기본 셀의 상기 입력 핀과, 상기 열들의 상기 제1 열과는 다른 상기 열들의 제2 열 내의 제2 기본 셀의 상기 출력 핀 사이의 전기적인 연결을 제공하는 복수개의 소자 상호연결들;
    상기 복수개의 열들과 각각 연결되고, 상기 제1 금속층 위에서 제2 금속층으로 형성되며, 상기 제1 방향으로 확장하는 복수개의 주 파워 배선들;
    상기 복수개의 열들과 각각 연결되고, 상기 제1 금속층 위에서 제2 금속층으로 형성되며, 상기 제1 방향으로 확장하는 복수개의 주 그라운드 배선들; 및
    상기 주 파워 및 그라운드 배선들과 상기 기본 셀들의 상기 제1 및 제2 도전형의 소자 영역들 사이에 각각 전류를 도통시키기 위한 수단을 포함하는 것을 특징으로 하는 집적 회로.
  9. 기판;
    상기 기판의 제1 방향으로 확장하고, 각각의 많은 기본 셀들을 포함하되,
    상기 기본 셀들의 각각은,
    상기 기판에 형성된 제1 도전형의 소자 영역;
    상기 기판에 형성된 제2 도전형의 소자 영역;
    상기 기판상에서 상기 제1 및 제2 도전형의 소자 영역들 위에 확장하는 폴리게이트;
    상기 기판 위에서 제1 금속층으로 형성되고 상기 폴리게이트와 연결된 적어도 하나의 입력 핀; 및
    상기 제1 금속층으로 형성되고 상기 제1 및 제2 도전형의 소자 영역들과 연결되며, 적어도 하나의 출력 핀을 구비하는 소자 내부연결을 포함하는 복수개의 열들;
    상기 기판 위에서 제1 금속층으로 형성되고, 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 확장되며, 적어도 하나는 상기 열들의 제1 열 내의 제1 기본 셀의 상기 입력 핀과, 상기 열들의 상기 제1 열과는 다른 상기 열들의 제2 열 내의 제2 기본 셀의 상기 출력 핀 사이의 전기적인 연결을 제공하는 복수개의 소자 상호연결들;
    상기 복수개의 열들과 각각 연결되고, 상기 제1 금속층 위에서 제2 금속층으로 형성되며, 상기 제1 방향으로 확장하는 복수개의 주 파워 배선들;
    상기 복수개의 열들과 각각 연결되고, 상기 제1 금속층 위에서 제2 금속층으로 형성되며, 상기 제1 방향으로 확장하는 복수개의 주 그라운드 배선들;
    상기 주 파워 및 그라운드 배선들과 상기 기본 셀들의 상기 제1 및 제2 도전형의 소자 영역들 사이에 각각 전류를 도통시키기 위한 수단; 및
    멀티-높이의 셀을 포함하며,
    상기 멀티-높이의 셀은,
    상기 열들의 제1 열과 연결된 첫번째 제1 도전형의 소자 영역;
    상기 열들의 상기 제1 열과 이웃한 상기 열들의 제2 열과 연결된 두번째 제1 도전형의 소자 영역;
    상기 열들의 상기 제1 열과 연결된 첫번째 제2 도전형의 소자 영역;
    상기 열들의 상기 제1 열과 이웃한 상기 열들의 상기 제2 열과 연결된 두번째 제2 도전형의 소자 영역; 및
    상기 제1 금속층에 형성되고, 상기 첫번째 및 두번째 제1 도전형의 소자 영역들과 상기 첫번째 및 두번째 제2 도전형의 소자 영역들에 연결된 제2 소자 내부연결을 포함하는 것을 특징으로 하는 집적 회로.
  10. 복수개의 셀들을 갖되, 상기 셀들의 각각은 제1 도전형의 소자 영역과 제2 도전형의 소자 영역을 포함하는 집적 회로에서의 레이아웃 방법에 있어서,
    상기 제1 및 제2 도전형의 소자 영역들 위에 형성된 제1 금속층에 상기 셀들 사이의 상호연결들을 제공하는 단계;
    상기 셀들의 적어도 하나의 상기 제1 금속층에 소자 내부연결을 제공하되, 상기 소자 내부연결이 상기 제1 및 제2 도전형의 소자 영역들 모두에 연결되도록 하고, 상기 소자 내부 연결이 상기 상호연결들의 적어도 하나에 더 연결되도록 하는 단계;
    상기 제1 금속층 위에 형성된 제2 금속층에 주 파워 및 그라운드 배선들을 제공하는 단계; 및
    상기 주 파워 및 그라운드 배선들과 상기 제1 및 제2 도전형의 소자 영역들 사이에 각각 전류를 도통시키기 위한 수단을 제공하는 단계를 포함하는 것을 특징으로 하는 레이아웃 방법.
  11. 제 10항에 있어서,
    상기 수단을 제공하는 단계는, 상기 파워 및 그라운드 배선들과 상기 제1 및제2 도전형의 소자 영역들 사이에 적층된 비아 및 컨택을 제공하는 것을 특징으로 하는 레이아웃 방법.
  12. 제 10항에 있어서,
    상기 주 파워 및 그라운드 배선들을 제1 방향으로 경로설정하는 단계; 및
    상기 상호연결들을 제1 방향으로 그리고 상기 제1 방향과 다른 제2 방향으로 경로설정하는 단계를 더 포함하는 것을 특징으로 하는 레이아웃 방법.
  13. 복수개의 셀들을 갖는 집적 회로의 기본 셀에 있어서,
    상기 기본 셀은,
    소자 영역;
    상기 소자 영역 위로 형성되며, 상기 소자 영역내에 형성된 소자들과 상기 복수개의 셀들 중의 다른 셀과의 사이의 상호연결들을 포함하는 제1 금속층;
    상기 제1 금속층 위로 형성되며, 주 파워 및 그라운드 배선을 포함하는 제2 금속층;
    상기 주 파워 및 그라운드 배선들과 상기 소자 영역 사이에 각각 전류를 도통시키기 위한 수단;
    상기 제2 금속층 위로 형성되며, 보조 파워 및 그라운드 라인들을 포함하며, 상기 주 파워 및 그라운드 배선들은 제1 방향으로 경로설정되고 상기 보조 파워 및 그라운드 라인들은 상기 제1 방향과 다른 제2 방향으로 경로설정된 제3 금속층; 및
    상기 보조 파워 및 그라운드 라인들과 상기 주 파워 및 그라운드 배선들 사이에 각각 전류를 도통시키기 위한 수단을 구비하는 것을 특징으로 하는 기본 셀.
  14. 제 13항에 있어서,
    상기 전류를 도통시키기 위한 수단은 적층된 비아 및 컨택을 포함하는 것을 특징으로 하는 기본 셀.
  15. 제 13항에 있어서,
    상기 상호연결들은 상기 제1 방향 및 상기 제2 방향으로 경로설정되는 것을 특징으로 하는 기본 셀.
  16. 제 13항에 있어서,
    상기 기본 셀은 표준 셀인 것을 특징으로 하는 기본 셀.
  17. 제 1항에 있어서,
    상기 기본 셀은 게이트 어레이 셀인 것을 특징으로 하는 기본 셀.
  18. 제 13항에 있어서,
    상기 제3 금속층 위에 형성되고, 제2 보조 파워 및 그라운드 라인들을 포함하며, 상기 제2 보조 파워 및 그라운드 라인들이 상기 제1 방향으로 경로설정된 제4 금속층; 및
    상기 제2 보조 파워 및 그라운드 라인들과 상기 보조 파워 및 그라운드 배선들 사이에 각각 전류를 도통시키기 위한 수단을 더 포함하는 것을 특징으로 하는 기본 셀
  19. 제 13항에 있어서,
    상기 소자 영역 위로 및 상기 제1 금속층 아래로 연장된 폴리게이트; 및
    상기 제1 금속층내에 형성되며, 상기 폴리게이트에 연결된 적어도 하나의 입력 핀을 더 포함하는 것을 특징으로 하는 기본 셀.
  20. 제 19항에 있어서,
    상기 제1 금속층내에 형성되며, 상기 소자 영역에 연결되며 적어도 하나의 출력 핀을 포함하는 소자 내부연결을 더 포함하는 것을 특징으로 하는 기본 셀.
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