JP2001506429A - 半導体素子の電源／アース金属配線 - Google Patents

Abstract

(57)【要約】 半導体素子およびそのレイアウト方法であって、主要電源線および主要アース線を、従来行われたように第１の金属層中ではなく、第２の金属層中に配線するようにした。このことにより、第１の金属層中の配線性、および電源線およびアース線の十分な電流処理能力を向上させることができる。

Description

【発明の詳細な説明】 半導体素子の電源／アース金属配線 発明の背景 １．発明の分野 本発明は、半導体集積回路、詳細には、スタンダードセルやゲートアレーセル のような複数の基本セル回路を有する多金属層半導体素子における電源およびア ースの金属配線に関する。 ２．関連技術の説明 図１は、セル５の列３を数多く有する従来の集積回路を図示する。セルの幅は 、Ｗ１、Ｗ２、Ｗ３など可変であり、また、細い間隙（図示しない）により分離 できる。電源およびアースは、それぞれ、電源バス７およびアースバス９から、 主要電源線（praimary power distribution）６０および主要アース線（praimar y ground distribution）５０を介して、各セルに供給される。主要電源線およ び主要アース線は、一般的には、第１の金属被膜層（つまり、“メタル１”）中 にレイアウトされる。さらに、隣接する層の金属は、互いに垂直にレイアウトさ れる。すなわち、例えば４層集積回路において、第１および第３の金属被膜層の 配線は、ある方向にレイアウトされ、基板表面（ポリゲートなど）上と第２およ び第４の金属被膜層の配線は、第１および第３の金属被膜層の配線に対して垂直 方向にレイアウトされる。 集積度が増大するにつれ、列３は近接し始め、距離Ｄ１は、メタル１中のセル 間結線を配線するチャネルとして利用できる列間の空間がなくなるまで小さくな る。従って、このような結線を上層金属中に配線するには、オーバーセルルータ などのツールが必要である。 図２は、図１に示すような従来の集積回路に含むことができる基本セル５のレ イアウトを図示する。これは、ＰＦＥＴ素子領域１０と、ＮＦＥＴ素子領域２０ と、ポリゲート３０と、Ｐ−Ｎ素子内結線４０と、主要アース線５０と、主要電 源線６０とを含む。コンタクト７０は、主要電源線６０からの電源をＰＦＥＴ素 子領域に接続し、またコンタクト８０は、主要アース線５０からのアースをＮＦ ＥＴ素子領域に接続している。また、このセル中の素子と別のセル中の素子とを 、コンタクト９５によるポリゲート３０への接触によって接続するために、入力 ピン８５が設けられている。 図示の通り、主要電源線および主要アース線は、メタル１において、東西方向 にレイアウトされている。Ｐ−Ｎ内結線４０および入力ピン８５もまた、一般的 には、第１の金属層中にレイアウトされている。図から明らかなように、別の列 のセル中にある素子を、セル５の入力ピン８５および出力ピン（一般的には、Ｐ −Ｎ内結線４０への接続を介して）に接続するために、そのような結線は、上向 きに配線され、主要電源線および主要アース線の上で上層金属を通り、さらにビ アホール、コンタクトホールなどを介して下降しメタル１へと戻らなければなら ない。 図３は、図２による基本セルの断面３−３の側面図である。図３は、ＰＦＥＴ 素子領域上方の第１の金属層として形成された主要電源線６０と、ポリゲート３ ０（すなわち、基板上の、ドーピングを行ったポリシリコン層ゲート）と、これ らにより挟持される第１の絶縁層９０とを図示している。素子領域１０は、基板 １中に形成され、酸化物３５により他の素子領域から分離されている。ゲート酸 化物層２５は、ポリゲート３０と素子領域１０との間に挟持されている。入力ピ ン８５は、第１の絶縁層９０を通るコンタクト９５によりポリゲート３０に接続 されている。 メタル１中において主要電源線および主要アース線を配線する従来の方法には 、多くの問題が伴う。第１に、例えば４０のようなＰ−Ｎ内結線が必要なため、 また、セル集積により列間のセル間結線の可能性が制限されるため、メタル１に おいては、セル問結線がほとんど配線できない。一方、一般的に望ましいのは、 下層金属中にできるだけ多くの結線を配設し、上層金属中の配線リソースを使わ ずに済ますことであり、それによって平均配線長さ短縮が促進される。 第２に、セル集積度が増大するにつれ、ダイの単位面積あたりの素子数が増え 、そのため、主要電源線および主要アース線により流す必要のある電流容量が、 配 線容量以上に増大する。この問題の１つの解決策は、主要電源線および主要アー ス線の幅を広くすることである。しかし、Ｄ２およびＤ３のような所定の最低設 計距離を維持し、それにより、例えば製造ツールの最低要件を満足しなければな らない。電源線およびアース線の幅を広くすると、同様に、素子領域自体の幅も 広げなければならず、従って、セル集積度を上げることができない。さらに、最 低要件を満足しても、Ｎ型素子領域の寸法は増大するがＰ型素子領域の寸法は同 量だけ増大しないことにより、不均衡の問題が発生する可能性がある。これは、 一般的には、Ｐ型素子がＮ型素子よりもかなり弱いためである。 前述の電流容量の問題の第２の解決案は、メタル２あるいはメタル３中に、補 助線を追加することに関する。 図４は、メタル３中において、メタル１中の主要電源線６０と平行に、東西方 向に補助線１１０をレイアウトする技術を図示する。主要線および補助線は、第 ２の絶縁層１００および第３の絶縁層１０５を通してビアおよびコンタクト１２ ０とを周期的に積層することにより、接続する。この解決案により、主要電源線 の幅を効果的に広くする。しかし、このように効果的に幅を広くすることは、同 一列中に多数のセルがあり同時に電流を必要とする極端な条件下では、不十分で あるかもしれない。また、セルの寸法が異なることがあり、そのことにより主要 線が南北方向に蛇行し、主要線および補助線の位置を調整することが困難になる 。 図５は、補助線をメタル２中に供給する方法を図示する。この方法において、 補助電源線１１５は、メタル２中において、南北方向にレイアウトされ、その下 にある主要電源線と共にマトリックスを形成している。層間コンタクトは、周期 的に設けられ、補助電源線１１５と主要電源線６０とを接続している。この方法 においては、各主要電源線６０の電流を並列に分配することが可能で、従って、 素子において、“ホット”列は、別の列に関する別の主要電源線６０から電流を 受けることができる。前述の内容から明らかなように、この方法は、電源と同様 にアースに適用してもよい。 補助線をメタル２中に設けることにより主要電源線および主要アース線の能力 は向上し、所望の電流量を供給することができるが、別の問題が生じる。例えば 、メタル２中の補助線１１５は、メタル１のピン位置に干渉し、それにより、素 子 の入力ピンおよび出力ピンの動作が妨げられることがある。さらに別の問題が、 図６に示される。図示の通り、補助線１１５を破線で示すようにレイアウトする とき、ピン８５が妨げられ、メタル１の結線が形成できない限り、このピンへの 接続ができない。しかし、メタル１の結線が形成されることは、まずない。従っ て、図６に示すように、セルの幅を広くする、あるいはセルの間に間隙を設ける ことにより、その上部に補助線１１５をレイアウトしなければならない。図７は 、図６におけるセルの断面７−７の側面図である。この図から明らかなように、 セルの幅を広げると、あるいはセル間により大きな間隙を設けると、セルの集積 度を上げることができない。 その結果、この従来技術では、メタル１の配線性あるいは集積度の増大を妨げ ることなく十分な電流操作能力を提供する基本セルにおいて、主要電源線および 主要アース線を効果的に設ける必要性が残っている。本発明は、この必要性を満 足する。 発明の概要 本発明の目的は、複数のセルを有する集積回路中に、効果的な主要電源線およ び主要アース線を設けることである。 本発明の他の目的は、複数のセルを有する集積回路中の主要電源線および主要 アース線に十分な電流処理能力を与えることである。 本発明の他の目的は、複数のセルを有する集積回路中において素子を結線する 配線性を向上させることである。 本発明の他の目的は、セルの集積度を向上させることである。 本発明の他の目的は、主要電源線および主要アース線に対して補助線を供給す る能力を向上させることである。 本発明の他の目的は、Ｐ型素子とＮ型素子とのバランスを向上させることであ る。 本発明の他の目的は、平均配線長さを短縮することである。 これらの、および他の発明の目的は、本発明により満足される。好ましい形態 において、本発明は、従来行われてきたような第１の金属層ではなく第２の金属 層中に、主要電源線および主要アース線を含む。このことにより、第１の金属層 中の配線性、および電源線およびアース線の十分な電流処理能力を向上させるこ とができる。 図面の簡単な説明 本発明に関する、前記目的および利点は、特に、以下の詳細な明細書および添 付図面を考慮すれば、当業者にとって明らかになるであろう。 図１は、セルの列を有する従来の集積回路のレイアウトを図示する。 図２は、図１に図示するような従来の集積回路中の基本セルのレイアウトを図 示する。 図３は、図１による従来のセルの断面２−２の側面図である。 図４は、従来の集積回路中に、メタル３中の補助電源線およびアース線を設け る従来の方法を図示する。 図５は、従来の集積回路中に、メタル２中の補助電源線およびアース線を設け る従来の方法を図示する。 図６は、従来の集積回路中に、メタル３中の補助電源線およびアース線を設け る従来の方法をさらに図示する。 図７は、図６による従来のセルの断面７−７の側面図である。 図８は、本発明に関する、主要電源線および主要アース線を有する基本セルの レイアウトを図示する。 図９は、図８に図示する基本セルの断面９−９の側面図である。 図１０は、本発明の原理に関するメタル３およびメタル４中に、補助線を設け ることを図示する。 図１１は、本発明の原理に関するメタル１におけるセル間結線を図示する。 図１２は、本発明に関する集積回路中に、基板タイおよびウェルタイを設ける ことを図示する。 図１３は、本発明の原理に関する、マルチハイト基本セルを図示する。 図１４はさらに、本発明に関する集積回路中に、マルチハイト基本セルを設け ることを図示する。 好ましい実施例の詳細な説明 図８は、本発明に関する主要電源線および主要アース線を用いる基本セルのレ イアウトを図示する。これは、ＰＦＥＴ素子領域１０と、ＮＦＥＴ素子領域２０ と、ポリゲート３０と、Ｐ−Ｎ素子内結線２４０と、主要アース線２５０と、主 要電源線２６０と、セル出力部間結線２４２と、セル入力部間結線２４４とを含 む。ビアおよびコンタクトホール２７０を積層することにより、次に詳細を記載 する通り、主要電源線２６０からＰＦＥＴ素子領域に対して電源を接続する。 従来の方法と違い、主要電源線および主要アース線は、基本セル中の第２の金 属被膜層として形成され、束西方向に配線されている。Ｐ−Ｎ素子内結線２４０ と、セル出力部間結線２４２と、セル入力部間結線２４４とは、第１の金属被膜 層中に形成され、東西方向にも南北方向にも配線可能である。別の素子は、従来 のセルのものと同様でよく、本発明を理解するために、その詳細をここに繰り返 して説明することは必要ではない。 図から明らかなように、メタル１におけるセル間結線の配線性は、メタル１中 に主要電源線および主要アース線が無いことにより向上される。図８に図示する 例において、Ｐ−Ｎ素子内結線２４０をセル出力部間結線２４２に接続して、こ のセルの出力部をメタル１の北側の列に設けることができ、一方入力ピンをセル 入力部間結線２４４に接続して、別のセルからこのセルに対する入力部をメタル １の南側の列に設けることができる。当業者は、金属中のセルの入力部と出力部 との接続に関する他の例や変更例をすぐに理解できるはずである。 図からさらに明らかなように、セル集積度は、本発明に関する電源線およびア ース線を使うことにより著しく向上する。メタル１のセル間結線の配線性が向上 することによって上層金属中の配線リソースを使わないで済ませ、平均配線長さ を短縮するするだけでなく、Ｐ−Ｎ素子内結線２４０の一部と、主要電源線およ び主要アース線２５０および２６０とをオーバーラップできることなどにより、 素子領域を小さくできる。さらに、Ｎ型素子領域を、Ｐ型素子領域に対して小さ くでき、それによりＰ／Ｎバランスが向上する。 図９は、図８に図示する基本セルの断面９−９の側面平面図である。図９は、 ＰＦＥＴ素子領域１０上方に第２の金属被膜層として形成された主要電源線２６ ０と、第２の絶縁層１００と、これらにより挟持される第１の絶縁層９０とを図 示している。図９はまた、メタル１中にセル出力部間結線２４２を自在に配線し 、図８による基本セル中の素子と、このセルの南北にある別のセルとを、コンタ クト２１０を介して接続できる方法の概略を図示している。 主要電源線および主要アース線は、多数の公知の方法により、各素子に接続で きる。しかし、図８に図示する本発明の好ましい実施例においては、主要電源線 ２６０は、ビアおよびコンタクト２７０を積層したものを通して、ＰＦＥＴ素子 領域に接続される。ビアおよびコンタクトを積層して使うことにより、メタル１ の使用を最小限に抑え、それにより、メタル１中の、別の結線の配線性をさらに 向上する。 メタル１ではなくメタル２に対して主要電源線および主要アース線を配線する ことによるさらなる利点は、次の通りである。まず、メタル２中では、電源線お よびアース線の幅を適宜広くして、集積回路素子に供給するに必要な電流を扱う ことができる。さらに、メタル２の層は、メタル１より厚くなる傾向があり、メ タル２中の電源線およびアース線の電流容量が増大する。 図１０に示されるように、補助電源線および補助アース線がさらに必要とされ る場合、メタル２中の主要線とともにマトリックス状になるように、補助線２１ ５をメタル３中に周期的に形成することができる。さらに、メタル３中の補助線 とともにマトリックス状になるように、第２の補助線２１７をメタル４中に周期 的に形成することができる。図６により説明した、ピンが妨げられる問題は、本 発明においては、メタル１およびメタル２中のピンを利用できるため軽減される ことが明らかである。 図１１は、隣接する列にあるセル５−Ａとセル５−Ｂとを本発明の原理により 相互に、またメタル１中の別のセルと、接続する方法を図示する。この例では、 セル間結線３４２によりセル５−Ｂの入力部と接続されたセル５−Ａの出力部を 図示しており、両セルの別の入力部は、セル間結線３４４、３４６および３４８ により同一あるいは別の列にあるセルと接続されている。 多くの公知の方法において、基板接続部(substrate tie)およびウェル接続部( well tie)が設けられている可能性があるが、図１２では、基板接続部およびウェル接 続部を本発明に好適に設けている。図１２により図示する例では、基板接続部３ ０３およびウェル接続部３０４が各セルの４隅に設けられるとともに、同一列中 のセルは基板接続部およびウェル接続部を共有し、それにより、電源およびアー スを、各セルの基板およびＮウェルに対してそれぞれ接続する。基板接続部およ びウェル接続部をこのように設けることにより、メタル１において、南北、東西 各方向の配線性は、さほど妨げられない。 本発明の主要電源線および主要アース線の配線のさらなる利点を、図１３に示 す。メタル１におけるセル間結線の配線性が向上したことにより、マルチハイト セルを以前より容易に設けることができる。図１３は、メタル１中の、素子内結 線４４０により連結されるダブルハイトセル３０５の一例を図示する。ダブルハ イトセル３０５は、図８に示す基本セルの能力を高めたものと考えられ、入力お よび出力ピン位置を基本セルよりも多数備え、それによりメタル１中のセル間結 線の配線性をさらに高める。図１４は、ダブルハイトセル３０５のようなマルチ ハイトセルを、複数のシングルハイトセル５を有する集積回路中に備える方法を 示す。この本発明の利点は、入力および出力ピンを多数有する複雑なセル構造が 要求される場合に、特に重要となる。図１３および図１４は、また本発明に関し て、基板接続部３０３およびウェル接続部３０４を設ける方法を示している。 本発明の配線方法について上記では、スタンダードセルを有する集積回路に関 して特に説明してきたが、本発明の原理は、所定の基本ゲートアレーセルを有す るゲートアレーに対しても適用できることに注目すべきである。 また、本発明の好ましい実施例について詳細に説明してきたが、それらの例に 対して多数の変更と変形とを、添付の請求項に記載の本発明の精神から逸脱する ことなく行うことができることは、当業者の察知するところである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 サムバワ ニュルトジャヤ アメリカ合衆国 カリフォルニア州92037, ラホーラ，シュガーマンドライブ，8325

Claims (1)

1. 【特許請求の範囲】 １．複数のセルを有する集積回路中の基本セルであって、この基本セルは、 第１導電型素子領域と、 第２導電型素子領域と、 前記第１、第２導電型素子領域の上方に形成された第１の金属層であって、前 記第１、第２導電型素子領域および前記複数のセルにおける他のセルに形成され た素子間の結線と、前記第１、第２導電型領域の両方に接続された少なくとも１ つの内部結線を有しており、前記内部結線は、さらに前記素子間の結線の少なく とも１つに接続されているもの、と、 前記第１の金属層の上方に形成された第２の金属層であって、主要電源線およ び主要アース線を有しているもの、と、 前記主要電源線および主要アース線と前記第１、第２導電型素子領域との間に それぞれ電流を流す手段とを含む。 ２．前記電流を流す手段は、積層されたビアおよびコンタクトを有することを特 徴とする請求項１に記載の基本セル。 ３．前記主要電源線および主要アース線は、第１の方向に配線され、前記素子間 の結線は、前記第１の方向と、前記第１の方向と異なる第２の方向とに配線され ていることを特徴とする請求項１に記載の基本セル。 ４．前記基本セルがスタンダードセルであることを特徴とする請求項１に記載の 基本セル。 ５．前記基本セルがゲートアレーセルであることを特徴とする請求項１に記載の 基本セル。 ６．前記第２の金属層の上方に形成された第３の金属層を備え、前記第３の金属 層は、補助電源線および補助アース線を有し、前記主要電源線および主要アース 線は、第１の方向に配線され、前記補助電源線および補助アース線は、前記第１ の方向と異なる第２の方向に配線されており、さらに 前記補助電源線および補助アース線と前記主要電源線および主要アース線との 間にそれぞれ電流を流す手段を含むことを特徴とする請求項１に記載の基本セ ル。 ７．前記第３の金属層の上方に形成された第４の金属層を備え、前記第４の金属 層は、第２補助電源線および第２補助アース線を有し、前記第２補助電源線およ び第２補助アース線は、前記第１の方向に配線されており、さらに 前記第２補助電源線および第２補助アース線と前記補助電源線および補助アー ス線との間にそれぞれ電流を流す手段を含むことを特徴とする請求項６に記載の 基本セル。 ８．基板と、 前記基板の第１の方向に延在する複数の列を備え、前記複数の列は、それぞれ 複数の基本セルを含み、前記基本セルのそれぞれは、 前記基板に形成された第１導電型素子領域と、 前記基板に形成された第２導電型素子領域と、 前記基板上で前記第１、第２導電型素子領域の上方に延在するポリゲートと、 前記基板の上方で前記ポリゲートに接続された第１の金属層に形成された少な くとも１個の入力ピンと、 前記第１の金属層に形成され、前記第１、第２導電型素子領域に接続された素 子内結線であって、少なくとも１個の出力ピンを有するもの、と、 前記基板上の前記第１の金属層に形成された複数の素子間結線であって、第１ の方向および前記第１の方向と異なる第２の方向とに延在しており、前記複数の 素子間結線の少なくとも１つは、前記複数の列中の第１の列における第１の基本 セルの入力ピンと前記複数の列中の前記第１の列と異なる第２の列における第２ の基本セルの出力ピンとを電気的に接続しているもの、と、 前記複数の列にそれぞれ関連する複数の主要電源線であって、前記第１の金属 層の上方の第２の金属層に形成され、前記第１の方向に延在しているもの、と、 前記複数の列にそれぞれ関連する複数の主要アース線であって、前記第１の金 属層の上方の前記第２の金属層に形成され、前記第１の方向に延在しているもの 、と、 前記主要電源線および主要アース線と前記基本セルの前記第１、第２導電型素 子領域との間にそれぞれ電流を流す手段と、を含むことを特徴とする集積回路。 ９．基板と、 前記基板の第１の方向に延在する複数の列を備え、前記複数の列は、それぞれ 複数の基本セルを含み、前記基本セルのそれぞれは、 前記基板に形成された第１導電型素子領域と、 前記基板に形成された第２導電型素子領域と、 前記基板上で前記第１、第２導電型素子領域の上方に延在するポリゲートと、 前記基板の上方で前記ポリゲートに接続された第１の金属層に形成された少な くとも１個の入力ピンと、 前記第１の金属層に形成され、前記第１、第２導電型素子領域に接続された素 子内結線であって、少なくとも１個の出力ピンを有するもの、と、 前記基板上の前記第１の金属層に形成された複数の素子間結線であって、第１ の方向および前記第１の方向と異なる第２の方向とに延在しており、前記複数の 素子間結線の少なくとも１つは、前記複数の列中の第１の列における第１の基本 セルの入力ピンと前記複数の列中の前記第１の列と異なる第２の列における第２ の基本セルの出力ピンとを電気的に接続しているもの、と、 前記複数の列にそれぞれ関連する複数の主要電源線であって、前記第１の金属 層の上方の第２の金属層に形成され、前記第１の方向に延在しているもの、と、 前記複数の列にそれぞれ関連する複数の主要アース線であって、前記第１の金 属層の上方の前記第２の金属層に形成され、前記第１の方向に延在しているもの 、と、 前記主要電源線および主要アース線と前記基本セルの前記第１、第２導電型素 子領域との間にそれぞれ電流を流す手段と、 マルチハイトセルと、を含み、前記マルチハイトセルは、 前記複数の列中の第１の列に関連する第１の第１導電型素子領域と、 前記複数の列中の前記第１の列に隣接した第２の列に関連する第２の第１導電 型素子領域と、 前記複数の列中の前記第１の列に関連する第１の第２導電型素子領域と、 前記複数の列中の前記第１の列に隣接した前記第２の列に関連する第２の第２ 導電型素子領域と、 前記第１の金属層に形成され、前記第１、第２の第１導電型素子領域と前記第 １、第２の第２導電型素子領域に接続された第２素子内結線と、を含むことを特 徴とする集積回路。 １０．第１導電型素子領域および第２導電型素子領域をそれぞれ含む複数のセル を有する集積回路のレイアウト方法であって、 前記第１、第２導電型素子領域の上方に形成された第１の金属層にセル間結線 を設けることと、 前記セルの少なくとも１つの前記第１の金属層に、前記第１、第２導電型素子 領域の両方に接続され、さらに前記セル間結線の少なくとも１つに接続された素 子内結線を設けることと、 前記第１の金属層の上方に形成された第２の金属層に主要電源線および主要ア ース線を設けることと、 前記主要電源線および主要アース線と前記第１、第２導電型素子領域との間に それぞれ電流を流す手段を設けることを含む。 １１．前記電流を流す手段は、前記主要電源線および主要アース線と前記第１、 第２導電型素子領域との間に、積層されたビアおよびコンタクトを設けることを 含むことを特徴とする請求項１０に記載の方法。 １２．前記主要電源線および主要アース線を、第１の方向に配線し、 前記セル間結線を、前記第１の方向と、前記第１の方向と異なる第２の方向に 配線することを特徴とする請求項１０に記載の方法。