CN101355083A - 半导体器件 - Google Patents
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Abstract
提供一种半导体器件技术，能够实现半导体器件的高集成。标准单元设置在n－型阱中，并且包括p+－型扩散层和n+－型扩散层，其覆盖有金属硅化物膜。p+－型扩散层构成MIS晶体管的源极/漏极，并且n+－型扩散层构成抽头。p+－型扩散层经由接触电连接到布线层，并且n+－型扩散层经由接触电连接到布线层。此外，p+－型扩散层与n+－型扩散层接触。提供给MIS晶体管的源极节点的电源电势使用两层来提供，即，扩散层和布线层。
Description
相关申请的交叉参考
本申请要求于2007年7月25日提交的日本专利申请No.2007-193280的优先权，其内容在此并入本申请作为参考。
技术领域
本发明涉及半导体器件，更特别地，涉及当应用于标准单元型半导体器件时的技术效果。
背景技术
为了对于半导体器件小型化的需求，例如对半导体芯片的尺寸进行减少。因此，也尝试在半导体芯片中形成的晶体管的小型化。该小型化允许改进晶体管特性，同时允许芯片尺寸的减少。然而，由于布线和接触的小型化所需技术不如晶体管的小型化所需技术先进，因此在布线和接触的布置中需要创新的思想。注意，本申请中的接触指的是用于将阱或衬底连接到电源电势或参考电势(例如，地)的接触。
例如，随着晶体管由于小型化而变得更小并且由布线和接触占据的区域变得较大，在形成标准单元的预定区域内，不可能在未占据区域中布置布线和接触，即使在标准单元上的区域中。为此，期望形成标准单元的区域的尺寸增加或者构成晶体管的扩散层的尺寸减少。
日本未审结专利公开No.2006-287257(专利文档1)公开了一种实现标准单元的尺寸的进一步减少以及改进集成度的技术。具体地，该标准单元包括在单元和用于提供电势到该单元的抽头之间的边界线之上形成的衬底区(扩散层)。该衬底区是共享的，并由相邻单元中任一个使用。在衬底区中，用于提供预定电势到衬底区的接触以不均匀间隔形成。这些接触从衬底区的宽度的中心布置和形成在相邻单元附近。即，用于形成这些接触的部分的衬底区的扩散层布置延伸到单元的内侧。
发明内容
本发明人研究了标准单元类型半导体器件。图11和图12示出半导体器件的主要部分的平面图(布图图案)，该半导体器件包括本发明人研究的标准单元，该标准单元包括MIS晶体管。参考标号101表示构成用于电源电势的抽头的扩散层；101a表示从扩散层101突出的延伸部分；102表示构成用于参考电势的抽头的扩散层；102a表示从扩散层102突出的延伸部分；103和103a表示接触；104表示构成MIS晶体管的扩散层；以及105表示MIS晶体管的栅极(栅极电极)。此外，图11和图12中的参考标号X和Y分别表示视图中水平方向的宽度和垂直方向的宽度，其指示形成标准单元的预定区域，而参考标号Z表示构成抽头的扩散层101、102(视图中垂直方向)的宽度。
图11示出接触103中存在最小对准边缘的情况，而图12示出接触103中存在足够对准边缘的情况。此外，图11和图12示出其中扩散层102用作公共层的布图图案。多个接触103沿着构成抽头的扩散层101、102设置。这是为了防止提供到每个单元中的电压的电压降。在这些接触103中，提供103a以与延伸部分101a、102a交叠。
如图11和图12所示，在本发明人研究的布图图案中，如上述专利文档1中，提供接触103从构成用于电源电势的抽头的扩散层101交叠到突出延伸部分101a，使得接触103从扩散层101、102的宽度Z的中心布置和形成到单元的内侧附近。此外，提供接触103a从构成用于参考电势的抽头的扩散层102交叠到突出延伸部分102a。
在标准单元内部，因为单元的端子的位置、单元的尺寸等不一定一致，可以使用各种图案用于延伸部分101a、102a的布置以及与延伸部分101a、102a交叠的接触103的布置。因此，如在由图11中的圆圈圈起的部分中，当延伸部分102a布置在视图中扩散层102的垂直方向时，在图11中，接触103a可能彼此交叠地布置，因为接触103、103a的对准边缘最小。此外，当在接触103中不存在足够的对准边缘时，如果接触103的位置发生偏移，接触103的一部分可能偏离扩散层102的表面，造成不导电的问题。
另一方面，如图12所示，当接触103、103a中存在足够对准边缘时，可以避免接触103a之间的接触或者接触103的不导电。然而，扩散层101、102的宽度Z需要增加以增加接触103、103a的对准边缘。为此，如果使得其中形成标准单元的半导体芯片的芯片尺寸一致并且设置相同数量的标准单元，则其中形成标准单元的区域的宽度Y将变窄，并且其中形成标准单元的区域将变小。即，由于构成抽头的扩散层101、102的区域增加的量，图12中所示沟道宽度C2将相对于图11中所示MIS晶体管的沟道宽度C1变窄，并且在MIS晶体管中获得的电流将减少。
此外，另一方面，根据本发明人的研究，延伸部分101a、102a和扩散层101、102是掺杂有具有彼此不同导电类型的杂质的区域。本发明人已发现，尽管在延伸部分101a、102a上和扩散层101、102上形成硅化物膜，在这种具有彼此不同导电类型的区域之间的边界部分中，硅化物膜很可能凝缩从而造成不连接的问题。
本发明的目的是提供一种能够实现半导体器件的高集成的技术。
本发明的另一目的是提供一种技术，能够消除标准单元类型半导体器件的导电故障并减少标准单元的布置尺寸。
本发明的上述和其它目的和新颖特征将从该说明书的描述和附图变得清楚。
本申请中公开的本发明之中的代表性发明的概述如下简要描述。
本发明的实施方式中所示半导体器件包括标准单元。包括了标准单元的半导体器件包括：半导体衬底；提供在半导体衬底的主侧中的第一导电类型阱；提供在该阱中的具有相对于第一导电类型的第二导电类型的第一扩散层；以及提供在该阱中的具有第一导电类型的第二扩散层。该半导体器件进一步包括：布线层，提供在半导体衬底的上层中，并提供电势到标准单元；第一接触，提供在第一扩散层上，并电连接到布线层；以及第二接触，提供在第二扩散层上，并电连接到布线层。这里，第一扩散层构成标准单元，第二扩散层形成用于提供阱的电势的抽头，第一扩散层的一部分与第二扩散层接触，并且在扩散层的该部分上提供第一接触。
本申请中公开的本发明之中的代表性的发明所获得的效果将在下面进行简要描述。
本发明使得可能实现半导体器件的高集成。
附图说明
图1是示意性示出本发明的实施方式1中半导体器件的主要部分的平面图；
图2是沿图1的X-X’线的截面图；
图3是示意性示出本发明人研究的半导体器件的主要部分的平面图；
图4是用于示出本发明的效果的示意图，示出了本发明的实施方式1的布图图案；
图5是用于示出本发明的效果的示意图，示出了本发明人研究的布局图案；
图6是示意性示出本发明的实施方式2中半导体器件的主要部分的平面图；
图7是示意性示出本发明的实施方式3中半导体器件的主要部分的平面图；
图8是沿图7的Y-Y’线的截面图；
图9是本发明的实施方式4中半导体器件的电路图；
图10是示意性示出本发明的实施方式4中半导体器件的主要部分的平面图；
图11是示意性示出本发明人研究的半导体器件的主要部分的平面图；
图12是示意性示出本发明人研究的半导体器件的主要部分的平面图。
具体实施方式
以下，将结合附图详细描述本发明的实施方式。注意，贯穿用于示出实施方式的附图，具有相同功能的相同部件具有相同参考标号以省去重复的描述。此外，即使在平面图中，可以使用影线来便于可视性。
(实施方式1)
图1是示意性示出本发明的实施方式1中LSI(半导体器件)的主要部分的平面图(布局图案)，图2是沿图1的X-X’线的截面图。例如，在包括n-型单晶硅的半导体衬底(以下，称为衬底)1的主侧(用于形成元件的表面)上，布置标准单元(逻辑电路单元)CL和抽头TP1、TP2。使用MIS(金属绝缘体半导体)晶体管作为半导体元件来配置标准单元CL。注意，MIS晶体管以及其上的接触和布线层可以使用已知制造方法来形成。
在其中形成标准单元CL和抽头TP1、TP2的衬底1的主侧中，形成分别包括n-型和p-型杂质的n-型阱2n和p-型阱2p，其使用光刻技术和离子注入技术来引入。电源VDD的电势从抽头TP1提供到n-型阱2n，电源VSS的电势从抽头TP2提供到p型阱2p。注意，如果电源VDD的电势是电源电势，则电源VSS的电势是参考电势。
在n-型阱2n中，形成构成p-沟道型MIS晶体管的源极/漏极的p+-型扩散层(p+-型半导体区域)3p。此外，在p-型阱2p中，形成构成n-沟道型MIS晶体管的源极/漏极的n+-型扩散层(n+-型半导体区域)3n。这些p+-型扩散层3p和n+-型扩散层3n包括p-型和n-型杂质，其使用光刻技术和离子注入技术来引入。
此外，尽管为了简化本实施方式的描述省略了图示，p-沟道型MIS晶体管的源极/漏极包括上述p+-型扩散层3p和p--型半导体区域，其具有比p+-型扩散层3p较低的杂质浓度。p--型半导体区域通过离子注入来形成，以栅极(栅极电极)8为掩模。随后，包括例如氧化硅膜的绝缘层的侧壁隔离层形成在栅极8的侧壁上，然后通过离子注入形成p+-型扩散层3p，以侧壁隔离层为掩模。类似地，n-沟道型MIS晶体管的源极/漏极包括上述n+-型扩散层3n和n--型半导体区域，其具有比n+-型扩散层3n较低的杂质浓度。n--型半导体区域通过离子注入来形成，以栅极8为掩模。随后，包括例如氧化硅膜的绝缘层的侧壁隔离层形成在栅极8的侧壁上，然后通过离子注入形成n+-型扩散层3n，以侧壁隔离层为掩模。
此外，在n-型阱2n中，形成n+-型扩散层(n+-型半导体区域)4n。此外，在p-型阱2p中，形成p+-型扩散层(p+-型半导体区域)4p。这些n+-型扩散层4n和p+-型扩散层4p分别包括n-型和p-型杂质，其使用光刻技术和离子注入技术来引入，并且这些层分别用作抽头TP1和抽头TP2的引导层。此外，这些n+-型扩散层4n和p+-型扩散层4p分别在与n+-型扩散层3n和p+-型扩散层3p相同的工艺中形成。
n+-型扩散层4n构成抽头TP1并且经由接触7连接到布线层6的电源VDD，并且n-型阱2n的电势固定到电源VDD(电源电势)。此外，p+-型扩散层4p构成抽头TP2并且经由接触7连接到布线层6的电源VSS，并且p-型阱2p的电势固定到电源VSS(参考电势)。
MIS晶体管的栅极8包括例如导电多晶硅膜，并且经由栅极绝缘膜(未示出)形成在n-型阱2n和p-型阱2p上。两个栅极8的每个构成共栅极，由n-型阱2n中的p-沟道型MIS晶体管和p-型阱2p中的n-沟道型MIS晶体管共享。此外，p-型杂质在n-型阱2n上引入到栅极8中，并且n-型杂质在p-型阱2p上引入到栅极8中。注意，通过互相连接n-型阱2n中的p-沟道型MIS晶体管的漏极和p-型阱2p中的n-沟道型MIS晶体管的漏极构造CMIS倒相器。
如图1所示，在用于形成标准单元CL的区域中，具有不同导电型的p+-型扩散层3p的一部分布置为使得接触n+-型扩散层4n。构成MIS晶体管的源极/漏极的p+-型扩散层3p具有基本上矩形平面形状，并且其一部分突出以接触n+-型扩散层4n。此外，在用于形成标准单元CL的区域中，具有不同导电型的n+-型扩散层3n的一部分布置为使得接触p+-型扩散层4p。构成MIS晶体管的源极/漏极的n+-型扩散层3n具有基本上矩形平面形状，并且其一部分突出以接触p+-型扩散层4p。
以下，构成源极/漏极的扩散层的突出部分称为BD(对接扩散)部分，并且在图1中，p+-型扩散层3p的突出部分表示为BD部分3pb，并且n+-型扩散层3n的突出部分表示为BD部分3nb。BD部分3pb和BD部分3nb可以分别看作是p+-型扩散层3p的一部分和n+-型扩散层3n的一部分，并且可以看作是MIS晶体管的源极的一部分。此外，BD部分3pb和BD部分3nb提供在用于形成标准单元CL的区域中。
如图2所示，使用硅化物技术在n+-型扩散层4n和p+-型扩散层3p上形成金属硅化物膜9。类似地，使用硅化物技术使金属硅化物膜9还形成在n+-型扩散层3n和p+-型扩散层4p上。在该实施方式1中，钴(Co)用作用于形成金属硅化物膜9的金属，并且金属硅化物膜9包括硅化钴膜(CoSi2)。此外，作为用于金属硅化物膜9的其它金属，可以列举硅化钛膜(TiSi2)和硅化镍膜(NiSi2)。
以此方式，通过在构成MIS晶体管的源极/漏极的p+-型扩散层3p和n+-型扩散层3n上以及在构成抽头TP1、TP2的n+-型扩散层4n和p+-型扩散层4p上提供金属硅化物膜9，p+-型扩散层3p和n+-型扩散层4n彼此电连接(短路)并且n+-型扩散层3n和p+-型扩散层4p彼此电连接(短路)。
然而，在制造过程期间或当在制造后使用时，金属硅化物膜9可能在p+-型扩散层3p和n+-型扩散层4n之间的边界处以及在n+-型扩散层3n和p+-型扩散层4p之间的边界处断开。类似地，p+-型扩散层3p和n+-型扩散层4n以及n+-型扩散层3n和p+-型扩散层4p可能不彼此电连接。
然后，不同于经由金属硅化物膜9的电势提供，电源电势经由布线层6a和连接到电源VDD的布线层6的接触7、7p而可靠地提供到用作p-沟道型MIS晶体管的源极的p+-型扩散层3p。此外，参考电势经由布线层6b和连接到电源VSS的布线层6的接触7、7n而可靠地提供到用作n-沟道型MIS晶体管的源极的n+-型扩散层3n。通过将导电材料嵌入在层间绝缘膜5中形成的孔中形成接触7、7p和7n。
即，在BD部分3pb上形成接触7p以互相电连接布线层6a和p+-型扩散层3p。此外，在BD部分3nb上形成接触7n以互相电连接布线层6b和n+-型扩散层3n。注意，接触7p、7n提供在BD部分3pb、3nb上，而接触7提供在抽头TP1、TP2上。
以此方式，在该实施方式1中，在LSI上提供的标准单元内，供给MIS晶体管的源极节点的电源电势使用两层来提供，即，扩散层(金属硅化物膜)和布线层。这可以消除标准单元型半导体器件中的导电故障。注意，如下所述，布局尺寸可以比仅通过布线层提供电力的配置进一步减少。
因此，在该实施方式1中的半导体器件是包括标准单元CL的LSI，并且包括：衬底1；n-型阱2n和p-型阱2p，提供在衬底1的主侧中；p+-型扩散层3p和n+-型扩散层3n，分别提供在n-型阱2n和p-型阱2p中；以及n+-型扩散层4n和p-+型扩散层4p，分别提供在n-型阱2n和p-型阱2p中。该半导体器件进一步包括：布线层6，提供在衬底1的上层中，并且提供电势到标准单元CL；接触7p、7n，提供在p+-型扩散层3p和n+-型扩散层3n上，并且电连接到布线层6；以及接触7，提供在n+-型扩散层4n和p+-型扩散层4p上，并且电连接到布线层6。这里，这些p+-型扩散层3p和n+-型扩散层3n构成标准单元CL，n+-型扩散层4n和p+-型扩散层4p构成抽头TP1、TP2用于分别提供n-型阱2n和p-型阱2p的电势，p+-型扩散层3p和n+-型扩散层3n的一部分(BD部分3pn、3nb)分别与n+-型扩散层4n和p+-型扩散层4p接触，以及接触7a、7b分别设置在BD部分3pb、3nb上。
这里，图3示出本发明人研究的标准单元的布置。在图3中，图1中所示BD部分3nb、3pb未布置。为此，接触7p提供在p+-型扩散层3p上以互相电连接布线层6a和p+-型扩散层3p。此外，接触7n设置在n+-型扩散层3n上以互相电连接布线层6b和n+-型扩散层3n。因此，电源VDD的电势将仅通过布线层6a提供到p-沟道型MIS晶体管的源极。此外，电源VSS的电势将仅通过布线层6b提供到n-沟道型MIS晶体管的源极。
与此相反，在本发明的半导体器件中，不仅设置布线层6a、6b，而且提供BD部分3pb、3nb，以经由其上的金属硅化物膜9提供电源VDD的电势到p-沟道型MIS晶体管的源极并且提供电源VSS的电势到n-沟道型MIS晶体管的源极。
此外，在本发明的半导体器件中，接触7p、7b提供在所研究布局中未提供的BD部分3pb、3nb上。为此，在所研究布局中，用于提供电势的布线层6a、6b需要被提供在p+-型扩散层3p和n+-型扩散层3n上，而在本发明的布局中，布线层6a、6b被提供在BD部分3pb、3nb上，使得不需要在p+-型扩散层3p和n+-型扩散层3n上设置这些布线层。因此，在本发明中，不同于布线层6a、6b的布线可以在单元内设置在p+-型扩散层3p和n+-型扩散层3n上。换言之，因为布线可以有效地提供在单元内，所述布局尺寸可以减少。
图4和图5是用于示出本发明的效果的示意图，其中图4示出该实施方式1的布局图案，图5示出上述研究的布局图案。注意，图4中的参考标号A表示形成该实施方式1的标准单元的区域，而图5的参考标号B表示形成所研究的标准单元的区域。此外，图4和图5中水平方向上的虚线指示如果提供有布线层6，则布线层6的中心将位于虚线上。
如图4所示，在该实施方式1的布局图案中，布线层6提供在由圆圈圈出的一部分的区域内，并且在单元形成区域A中有效地使用。另一方面，如图5所示，在本发明人研究的布局图案中，布线层6没有提供在由圆圈圈出的一部分的区域内。这是因为为了提供电势到p+-型扩散层3p，接触7p提供在p+-型扩散层3p上，并且布线层6a提供在该接触7p上，使得不能提供其它的布线层6。
因此，当本实施方式1的布局图案与所研究的布局图案相比较时，单元形成区域A可以制备得比单元形成区域B更小。此外，通过减少单元形成区域A的面积，可以实现半导体器件的更高集成。
(实施方式2)
图6是示意性示出本发明的实施方式2中LSI(半导体器件)的主要部分的平面图(布局图案)。如图6所示，该实施方式2中LSI的布局图案是上述实施方式1中所述本发明的布局图案与实施方式1中研究的布局图案的组合。此外，即使本发明的布局图案和所研究的布局图案垂直地或水平地布置，其边界条件将不特别增加。
通过这样应用本发明到标准单元，布局图案可以得到自由度。
(实施方式3)
图7是示意性示出本发明的实施方式3中LSI(半导体器件)的主要部分的平面图(布局图案)，以及图8是沿图7的Y-Y’线的截面图。尽管上述实施方式1示出从第一层布线层6提供电源VDD的情况，该实施方式3示出从第二层布线层10提供电源VDD的情况。即使在第二层布线层10用于电源VDD的情况下，也可以获得与上述实施方式1相同的效果。
(实施方式4)
图9是本发明的实施方式4中LSI(半导体器件)的电路图，以及图10是示意性示出本发明的实施方式4中LSI的主要部分的平面图(布局图案)。在该实施方式4中，描述通过并行连接MIS晶体管使用冗余的LSI。
图9中所示电路是NAND电路，具有三个输入A、B和C以及一个输出YB。如图9中所示，通过并行连接MIS晶体管，可以实现高驱动功率。相对于一个MIS晶体管的驱动功率，两个MIS晶体管的并行连接将产生两倍的驱动功率，三个MIS晶体管的并行连接将产生三倍的驱动功率，以及n个MIS晶体管的并行连接将产生n倍的驱动功率。
如图10中所示，该实施方式4的LSI配置甚至类似于上述实施方式1的LSI。例如，包括标准单元CL的LSI包括：衬底1；n-型阱2n，设置在衬底1的主侧中；p+-型扩散层3p，设置在n-型阱2n中；以及n+-型扩散层4n，设置在n-型阱2n中。该LSI进一步包括：布线层6，设置在衬底1的上层中，并且提供电势到标准单元CL；接触7p，设置在p+-型扩散层3p上，并且电连接到布线层6；以及接触7，设置在n+-型扩散层4n上，并且电连接到布线层6。这里，该p+-型扩散层3p构成标准单元CL，n+-型扩散层4n构成抽头TP1用于提供n-型阱2n的电势，p+-型扩散层3p的一部分(BD部分3pb)与n+-型扩散层4n接触，以及接触7a设置在BD部分3pb上。
此外，标准单元CL包括MIS晶体管，其源极S包括p+-型扩散层3p，其漏极D包括p+-型扩散层3p，其是提供在n-型阱2n中的源极S的对应物，以及其栅极包括经由源极S/漏极D之间的栅极绝缘膜(未示出)提供的栅极8。如图10中所示，在多个MIS晶体管中，构成共有漏极D的p+-型扩散层3p互相电连接，并且沿着抽头TP1(n+-型扩散层4n)提供，该抽头TP1在平面内沿着衬底的预定方向延伸。
在多个MIS晶体管之中，在由图9中的圆圈圈出的部分所指示的区域的MIS晶体管中，BD部分3pb(P+-型扩散层3p)经由接触7a电连接到布线层6a。在其它MIS晶体管的BD部分3pb上，未提供接触7a，并且通过提供为覆盖p+-型扩散层3p和n+-型扩散层4n的金属硅化物膜，电源VDD的电势将从n+-型扩散层4n提供到p+-型扩散层3p。因为这种情况仅要求布线层6a延伸到BD部分3pb上的单个部分，布线层6a不需要延伸到其它BD部分3pb上。因此，可以在其它BD部分3pb上的区域中布置布线用于其它目的，使得可以改进布线布局的自由度。
甚至在通过并行连接MIS晶体管来使用冗余的LSI中，通过应用本发明，由图10中所示圆圈圈出的部分的区域可以有效地在单元形成区域内使用，使得可以减少单元形成区域的面积。此外，通过减少单元形成区域的面积，可以实现半导体器件的高集成。
如上所述，尽管基于实施方式具体描述了有本发明人做出的本发明，很明显，本发明不限于上述实施方式，并且不脱离其范围可以做出各种修改。
例如，在上述实施方式中，尽管描述了应用本发明到第一层布线层或第二层布线层的情况，本发明也可以应用于多层布线层。
本发明在半导体器件中是有效的，特别是在LSI中，并且将广泛用于标准单元型半导体器件的制造工业。
Claims (9)
1.一种半导体器件，包括标准单元，该半导体器件包括：半导体衬底；提供在半导体衬底的主侧中的第一导电类型阱；提供在阱中的具有相对于第一导电类型的第二导电类型的第一扩散层；提供在阱中的具有第一导电类型的第二扩散层；布线层，其提供在半导体衬底的上层中，并提供电势到标准单元；第一接触，其提供在第一扩散层上，并电连接到布线层；以及第二接触，其提供在第二扩散层上，并电连接到布线层，其中：
第一扩散层构成标准单元；第二扩散层形成用于提供阱的电势的抽头；第一扩散层的一部分与第二扩散层接触；以及在第一扩散层的该部分上提供第一接触。
2.根据权利要求1所述的半导体器件，其中：半导体衬底由硅构成；提供覆盖第一扩散层和第二扩散层的金属硅化物膜；经由金属硅化物膜在第一扩散层上提供第一接触；以及经由金属硅化物膜在第二扩散层上提供第二接触。
3.根据权利要求1所述的半导体器件，其中标准单元包括MIS晶体管；以及MIS晶体管的源极具有第一扩散层。
4.根据权利要求1所述的半导体器件，其中：标准单元包括MIS晶体管；MIS晶体管的源极具有第一扩散层；MIS晶体管的漏极具有第三扩散层，其是在阱中所提供的第一扩散层的对应物；在多个MIS晶体管中，其第三扩散层互相电连接；沿第二扩散层提供MIS晶体管，该第二扩散层在半导体衬底平面中的预定方向上延伸；以及在至少一个MIS晶体管中，第一扩散层经由第一接触电连接到布线层。
5.根据权利要求1所述的半导体器件，其中第一扩散层的一部分存在于标准单元的形成区域中。
6.一种半导体器件，包括半导体元件，该半导体器件包括：半导体衬底；提供在半导体衬底的主侧中的第一导电类型阱；提供在阱中的具有相对于第一导电类型的第二导电类型的第一扩散层；提供在阱中的具有第一导电类型的第二扩散层；布线层，提供在半导体衬底的上层中，并提供电势到半导体元件；第一接触，其提供在第一扩散层上，并电连接到布线层；以及第二接触，其提供在第二扩散层上，并电连接到布线层，其中：第一扩散层构成半导体元件；第二扩散层形成用于提供阱的电势的抽头；第一扩散层的一部分与第二扩散层接触；以及在第一扩散层的该部分上提供第一接触。
7.根据权利要求6所述的半导体器件，其中：半导体衬底由硅构成；提供覆盖第一扩散层和第二扩散层的金属硅化物膜；经由金属硅化物膜在第一扩散层上提供第一接触；以及经由金属硅化物膜在第二扩散层上提供第二接触。
8.根据权利要求6所述的半导体器件，其中半导体元件包括MIS晶体管；以及MIS晶体管的源极具有第一扩散层。
9.根据权利要求6所述的半导体器件，其中半导体元件包括MIS晶体管；MIS晶体管的源极具有第一扩散层；MIS晶体管的漏极具有第三扩散层，其是在阱中所提供的第一扩散层的对应物；在多个MIS晶体管中，其第三扩散层互相电连接；沿第二扩散层提供MIS晶体管，该第二扩散层在半导体衬底平面中的预定方向上延伸；以及在至少一个MIS晶体管中，第一扩散层经由第一接触电连接到布线层。
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