JP2021093510A - 半導体集積回路装置 - Google Patents

Abstract

【課題】従来に比べて基本セルの長さを短くできるゲートアレイを備える半導体集積回路装置を提供する。【解決手段】半導体集積回路装置１は、Ｘ方向に延びる第１電源配線８および第２電源配線９と、第１電源配線８と第２電源配線９との間の素子配置領域１０に配置されたｐチャネル型ＭＯＳＦＥＴ１１用のｐ型拡散層２０およびｎチャネル型ＭＯＳＦＥＴ１２用のｎ型拡散層２７と、Ｘ方向に直交するＹ方向に延び、ｐ型拡散層２０に跨っている第１ゲート電極２２と、Ｙ方向に延び、ｎ型拡散層２７に跨っている第２ゲート電極２９と、第１電源配線８および第２電源配線９の少なくとも一方の下方に配置され、かつＸ方向に沿って点在しているバックゲート用のｎ型拡散層２３および／またはｐ型拡散層３０とを含む。【選択図】図３

Description

本発明は、ゲートアレイを有する半導体集積回路装置に関する。

ゲートアレイは、ＬＳＩ内に基本セルを規則的に配置することによって構成されており、製造工数を短くできる、メタル配線層レベルで回路を簡単に修正できる等の利点がある。
特許文献１は、たとえば、ゲートが分離された、一対のｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴからなる基本セルを含む半導体集積回路装置を開示している。当該半導体集積回路装置は、基本セルが規則的に配列されたゲートアレイを有している。

特開２００８−１０３４８８号公報

一方で、ゲートアレイは、基本セルのパターンが決まっているため、スタンダードセル方式に比べてセル面積を小さくすることが難しいという課題がある。
そこで、本発明の目的は、従来に比べて基本セルの長さを短くできるゲートアレイを備える半導体集積回路装置を提供することである。

本発明の一の局面に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１電源配線および前記第２電源配線の少なくとも一方の下方に配置され、かつ前記第１方向に沿って点在しているバックゲート用の第３拡散層とを含む。

本発明の他の局面に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１拡散層の、前記第１方向における前記第１ゲート電極の両側から、前記第１電源配線の下方の領域へ選択的に延びる一対の第１コンタクト部とを含む。

図１は、本発明の一実施形態に係る半導体集積回路装置の回路セルのレイアウトの一例を示す模式的な平面図である。 図２は、本発明の一実施形態に係る半導体集積回路装置を構成する基本セル（ゲートアレイ）のレイアウトの一例（第１形態）を示す模式的な平面図である。 図３は、図２の二点鎖線IIIで囲まれた部分の拡大図である。 図４は、図３のIV−IV断面を示す図である。 図５は、図３のV−V断面を示す図である。 図６は、図３のVI−VI断面を示す図である。 図７は、図３のVII−VII断面を示す図である。 図８は、図３のVIII−VIII断面を示す図である。 図９は、本発明の一実施形態に係る半導体集積回路装置を構成する基本セル（ゲートアレイ）のレイアウトの一例（第２形態）を示す模式的な平面図である。 図１０は、図９の二点鎖線Ｘで囲まれた部分の拡大図である。 図１１は、図１０のXI−XI断面を示す図である。 図１２は、図１０のXII−XII断面を示す図である。 図１３は、図１０のXIII−XIII断面を示す図である。 図１４は、図１０のXIV−XIV断面を示す図である。 図１５は、図１０のXV−XV断面を示す図である。 図１６は、図２の基本セル（ゲートアレイ）の変形例を示す図である。 図１７は、図１０の基本セル（ゲートアレイ）の変形例を示す図である。 図１８は、図２の基本セル（ゲートアレイ）の変形例を示す図である。

＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の第１実施形態に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１電源配線および前記第２電源配線の少なくとも一方の下方に配置され、かつ前記第１方向に沿って点在しているバックゲート用の第３拡散層とを含む。

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルが第１電源配線と第２電源配線との間の領域に配置されているため、第１電源配線および第２電源配線が基本セル内に配置されていない。これにより、基本セル内のスペースを、他の配線レイアウトに使用することができるので、基本セル内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、第２方向におけるｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルの長さを短くすることができる。なお、基本セルは、複数の半導体素子を含むレイアウト上の基本単位と定義されてもよい。

さらに、バックゲート用の第３拡散層が、第１電源配線および第２電源配線の少なくとも一方の下方に配置され、かつ第１方向に沿って点在していることによって、第１電源配線および／または第２電源配線の下方の領域であり、かつ第３拡散層が形成されていない領域を有効利用することができる。
本発明の第１実施形態に係る半導体集積回路装置では、前記第３拡散層は、前記第１電源配線の下方に配置され、前記第１拡散層とは反対導電型であり、かつｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含み、前記半導体集積回路装置は、前記第１拡散層から、前記第１電源配線の下方であり、かつ前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域まで選択的に延びる第１コンタクト部を含んでいてもよい。

この構成によれば、第１電源配線の下方の領域であり、かつ第３拡散層が形成されていない領域を、第１拡散層への電源供給のための第１コンタクト部として有効利用することができる。これにより、第１拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を一層向上させることができる。
本発明の第１実施形態に係る半導体集積回路装置では、前記第１ゲート電極は、互いに離れている１ペアの第１ゲート電極を含み、前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアのｐチャネル型ＭＯＳＦＥＴが構成されており、前記第１コンタクト部は、前記１ペアの第１ゲート電極の間の前記第１拡散層から延びていてもよい。

本発明の第１実施形態に係る半導体集積回路装置では、前記第２方向における前記第１拡散層の長さは、０．９５μｍ〜１．４８μｍであってもよい。
本発明の第１実施形態に係る半導体集積回路装置では、前記第３拡散層は、前記第２電源配線の下方に配置され、前記第２拡散層とは反対導電型であり、かつｎチャネル型ＭＯＳＦＥＴ用の第３拡散層を含み、前記半導体集積回路装置は、前記第２拡散層から、前記第２電源配線の下方であり、かつ前記ｎチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域まで選択的に延びる第２コンタクト部を含んでいてもよい。

この構成によれば、第２電源配線の下方の領域であり、かつ第３拡散層が形成されていない領域を、第２拡散層への電源供給のための第２コンタクト部として有効利用することができる。これにより、第２拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を一層向上させることができる。
本発明の第１実施形態に係る半導体集積回路装置では、前記第２ゲート電極は、互いに離れている１ペアの第２ゲート電極を含み、前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアのｎチャネル型ＭＯＳＦＥＴが構成されており、前記第２コンタクト部は、前記１ペアの第２ゲート電極の間の前記第２拡散層から延びていてもよい。

本発明の第１実施形態に係る半導体集積回路装置では、前記第２方向における前記第２拡散層の長さは、０．８１μｍ〜１．３４μｍであってもよい。
本発明の第１実施形態に係る半導体集積回路装置では、前記第１ゲート電極の前記第２電源配線側の端部と、前記第２ゲート電極の前記第１電源配線側の端部とが一体的に接続されていてもよい。

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴのゲート電極を共通にすることによって、第１ゲート電極および第２ゲート電極のそれぞれに接続する配線を減らすことができる。その結果、基本セル内の配線の自由度が向上するため、基本セル内の配線性を一層向上させることができる。
本発明の第１実施形態に係る半導体集積回路装置は、前記第１ゲート電極と前記第２ゲート電極との接続部分で定義され、前記第１ゲート電極および前記第２ゲート電極よりも幅広なゲートコンタクト部を含んでいてもよい。

本発明の第１実施形態に係る半導体集積回路装置では、前記第２方向における前記第１電源配線と前記第２電源配線との距離は、３．３８μｍ〜３．４０μｍであってもよい。
本発明の第１実施形態に係る半導体集積回路装置では、１ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されていてもよい。

本発明の第２実施形態に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１拡散層の、前記第１方向における前記第１ゲート電極の両側から、前記第１電源配線の下方の領域へ選択的に延びる一対の第１コンタクト部とを含む。

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルが第１電源配線と第２電源配線との間の領域に配置されているため、第１電源配線および第２電源配線が基本セル内に配置されていない。これにより、基本セル内のスペースを、他の配線レイアウトに使用することができるので、基本セル内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、第２方向におけるｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルの長さを短くすることができる。なお、基本セルは、複数の半導体素子を含むレイアウト上の基本単位と定義されてもよい。

さらに、第１電源配線の下方の領域を、第１拡散層への電源供給のための第１コンタクト部として有効利用することができる。これにより、第１拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を向上させることができる。
本発明の第２実施形態に係る半導体集積回路装置では、前記第１ゲート電極は、互いに離れている１ペアの第１ゲート電極を含み、前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアの前記ｐチャネル型ＭＯＳＦＥＴが構成されており、前記第１コンタクト部は、前記１ペアの第１ゲート電極の両側の前記第１拡散層から延びていてもよい。

本発明の第２実施形態に係る半導体集積回路装置では、前記第１電源配線の下方の領域は、前記一対の第１コンタクト部の延出方向に沿う一対の第１仮想線に重なる一対の第１領域と、前記一対の第１領域に挟まれた第２領域とを含み、前記半導体集積回路装置は、前記第２領域に前記一対の第１コンタクト部から離れて配置された第３拡散層をさらに含んでいてもよい。

この構成によれば、第１電源配線の下方の領域であり、かつ第１コンタクト部と重ならない領域を、バックゲート用の第３拡散層として有効利用することができる。これにより、基本セル内の配線性を一層向上させることができる。
本発明の第２実施形態に係る半導体集積回路装置では、前記第３拡散層は、前記第１拡散層とは反対導電型であり、かつ前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含んでいてもよい。

本発明の第３実施形態に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第２拡散層の、前記第１方向における前記第２ゲート電極の両側から、前記第２電源配線の下方の領域へ選択的に延びる一対の第２コンタクト部とを含む。

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルが第１電源配線と第２電源配線との間の領域に配置されているため、第１電源配線および第２電源配線が基本セル内に配置されていない。これにより、基本セル内のスペースを、他の配線レイアウトに使用することができるので、基本セル内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、第２方向におけるｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルの長さを短くすることができる。なお、基本セルは、複数の半導体素子を含むレイアウト上の基本単位と定義されてもよい。

さらに、第２電源配線の下方の領域を、第２拡散層への電源供給のための第２コンタクト部として有効利用することができる。これにより、第２拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を向上させることができる。
本発明の第３実施形態に係る半導体集積回路装置では、前記第２ゲート電極は、互いに離れている１ペアの第２ゲート電極を含み、前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアの前記ｎチャネル型ＭＯＳＦＥＴが構成されており、前記第２コンタクト部は、前記１ペアの第２ゲート電極の両側の前記第２拡散層から延びていてもよい。

本発明の第３実施形態に係る半導体集積回路装置では、前記第２電源配線の下方の領域は、前記一対の第２コンタクト部の延出方向に沿う一対の第２仮想線に重なる一対の第３領域と、前記一対の第３領域に挟まれた第４領域とを含み、前記半導体集積回路装置は、前記第４領域に前記一対の第２コンタクト部から離れて配置された第４拡散層をさらに含んでいてもよい。

この構成によれば、第２電源配線の下方の領域であり、かつ第２コンタクト部と重ならない領域を、バックゲート用の第４拡散層として有効利用することができる。これにより、基本セル内の配線性を一層向上させることができる。
本発明の第３実施形態に係る半導体集積回路装置では、前記第４拡散層は、前記第２拡散層とは反対導電型であり、かつ前記ｎチャネル型ＭＯＳＦＥＴ用の第４拡散層を含んでいてもよい。

本発明の第２および第３実施形態に係る半導体集積回路装置では、前記第２方向における前記第１拡散層の長さＬ_１に対する、前記第２方向における前記第２拡散層の長さＬ_２の比（Ｌ_２／Ｌ_１）は、０．４５〜０．７０であってもよい。
本発明の第２および第３実施形態に係る半導体集積回路装置では、前記第１ゲート電極の前記第２電源配線側の端部と、前記第２ゲート電極の前記第１電源配線側の端部とが一体的に接続されていてもよい。

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴのゲート電極を共通にすることによって、第１ゲート電極および第２ゲート電極のそれぞれに接続する配線を減らすことができる。その結果、基本セル内の配線の自由度が向上するため、基本セル内の配線性を一層向上させることができる。
本発明の第２および第３実施形態に係る半導体集積回路装置は、前記第１ゲート電極と前記第２ゲート電極との接続部分で形成され、前記第１ゲート電極および前記第２ゲート電極よりも幅広なゲートコンタクト部を含んでいてもよい。

本発明の第２および第３実施形態に係る半導体集積回路装置では、前記第２方向における前記第１電源配線と前記第２電源配線との距離は、４．０７μｍ〜４．０９μｍであっていてもよい。
本発明の第２および第３実施形態に係る半導体集積回路装置では、１ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されていてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施の形態を、添付図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る半導体集積回路装置１の回路セル４，５，６のレイアウトの一例を示す模式的な平面図である。
半導体集積回路装置１は、所定の機能を果たす電子回路の素子が多数搭載された電子部品（ＩＣ）である。半導体集積回路装置１は、外形を構成する樹脂パッケージ２と、樹脂パッケージ２から露出する複数の端子３（アウタリード）とを含む。

樹脂パッケージ２内には、複数の回路セル４，５，６が配置されている。この実施形態では、第１回路セル４、第２回路セル５および第３回路セル６が、それぞれ、複数の端子３に電気的に接続された態様で配置されている。
複数の回路セル４，５，６は、様々な回路を含むことができる。複数の回路セル４，５，６、たとえば、ＮＡＮＤ、ＮＯＲ等の論理回路や、ＡＤ変換器やコンパレータ等のアナログ回路を含んでいてもよい。複数の回路セル４，５，６は、互いに面積が異なっていてもよく、この実施形態では、第３回路セル６が、第１回路セル４および第２回路セル５に比べて広い面積で形成されている。以下では、第１回路セル４の内部構成について説明する。

図２は、半導体集積回路装置１の第１回路セル４を構成する基本セル（ゲートアレイ）のレイアウトの一例（第１形態）を示す模式的な平面図である。図３は、図２の二点鎖線IIIで囲まれた部分の拡大図である。図４は、図３のIV−IV断面を示す図である。図５は、図３のV−V断面を示す図である。図６は、図３のVI−VI断面を示す図である。図７は、図３のVII−VII断面を示す図である。図８は、図３のVIII−VIII断面を示す図である。

図２に示すように、第１回路セル４では、半導体基板７の上に、第１電源配線８および第２電源配線９が配置されている。第１電源配線８および第２電源配線９は、一方が正側の配線（電源のプラス側に接続されるＶＤＤ配線）であり、他方が負側の配線（電源のマイナス側に接続されるＶＳＳ配線）である。この実施形態では、第１電源配線８が正側の配線であり、第２電源配線９が負側の配線である。

第１電源配線８および第２電源配線９は、本発明の第１方向の一例としてのＸ方向に沿って延びている。第１電源配線８および第２電源配線９は、Ｘ方向に直交する本発明の第２方向の一例としてのＹ方向において互いに離れている。これにより、第１電源配線８と第２電源配線９との間には、複数の素子（この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２）が配置される素子配置領域１０が形成されている。

この実施形態では、それぞれ帯状の第１電源配線８および第２電源配線９が、Ｘ方向に沿って互いに平行に延びており、第１電源配線８と第２電源配線９との間に、第１電源配線８および第２電源配線９よりも幅広な帯状の素子配置領域１０が形成されている。たとえば、第１電源配線８と第２電源配線９の幅（配線幅）が、０．２８μｍ〜０．３０μｍであり、第１電源配線８と第２電源配線９との距離（素子配置領域１０の幅Ｗ_１）が、３．３８μｍ〜３．４０μｍであってもよい。

素子配置領域１０には、所定のパターンで形成された複数の基本セル１３が、ゲートアレイで敷き詰められている。ここで、基本セル１３は、複数の半導体素子を含むレイアウト上の基本単位と定義される。たとえば、所望の論理を構成するための基本となる論理ゲート（たとえば、ＮＡＮＤゲート、ＮＯＲゲート等）を構成可能な複数の素子（ＭＯＳＦＥＴ）の集合体と定義されてもよい。この実施形態では、１ペアのｐチャネル型ＭＯＳＦＥＴ１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１２で構成されたものを基本セル１３と定義してもよい。１ペアのｐチャネル型ＭＯＳＦＥＴ１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１２は、それぞれ、共通のレイアウトで形成されている。そして、１ペアのｐチャネル型ＭＯＳＦＥＴ１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１２の合計４つのＭＯＳＦＥＴを含むパターンを基本セル１３とし、当該基本セル１３が、素子配置領域１０をＸ方向に沿って複数配列されている。

次に、主に図３〜図８を参照して、各基本セル１３の構造について、より具体的に説明する。
半導体基板７は、たとえばシリコン基板等で構成されていてもよく、この実施形態では、ｐ型のシリコン基板で構成されている。
半導体基板７には、互いに隣り合う基本セル１３の間、および各基本セル１３においてｐチャネル型ＭＯＳＦＥＴ１１とｎチャネル型ＭＯＳＦＥＴ１２との間に素子分離部１４が形成されている。素子分離部１４は、この実施形態では、トレンチ１５に埋め込まれた絶縁膜１６によって構成されたＳＴＩ（Shallow Trench Isolation）構造によって構成されている。むろん、素子分離部１４は、ＳＴＩ構造に制限されず、たとえば、ＬＯＣＯＳ等のフィールド酸化膜によって構成されていてもよい。

素子分離部１４によって、素子配置領域１０は、ｐチャネル型ＭＯＳＦＥＴ１１が形成される第１領域１７と、ｎチャネル型ＭＯＳＦＥＴ１２が形成される第２領域１８とに区画されている。
ｐチャネル型ＭＯＳＦＥＴ１１は、ｎ型ウェル１９と、本発明の第１拡散層の一例としてのｐ型拡散層２０と、第１ゲート絶縁膜２１と、第１ゲート電極２２と、本発明の第３拡散層の一例としてのｎ型拡散層２３と、第１コンタクト部２４とを含む。

ｎ型ウェル１９は、第１領域１７の全体にわたって、半導体基板７の表面部に形成されている。ｎ型ウェル１９は、素子分離部１４よりも深く形成されており、かつその一部が素子分離部１４の下方に配置されている。
ｐ型拡散層２０は、ｎ型ウェル１９の表面部に形成され、かつ半導体基板７の表面から露出している。ｐ型拡散層２０は、ｐ型の半導体基板７よりも高いｐ型不純物濃度を有している。また、ｐ型拡散層２０は、この実施形態では、各基本セル１３に３つ配置されている。各ｐ型拡散層２０は、Ｙ方向における長さがＸ方向における長さよりも長い長方形状である。たとえば、各ｐ型拡散層２０のＹ方向における長さＷ_２は、０．９５μｍ〜１．４８μｍである。

３つのｐ型拡散層２０は、Ｘ方向において互いに離れている。また、この実施形態では、３つのｐ型拡散層２０のうち、両側のｐ型拡散層２０で挟まれた中央のｐ型拡散層２０は、両側のｐ型拡散層２０よりも広い幅を有している。
互いに隣り合うｐ型拡散層２０は、一方がｐチャネル型ＭＯＳＦＥＴ１１のソースとされ、他方がｐチャネル型ＭＯＳＦＥＴ１１のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｐ型拡散層２０に接続されるメタル配線（後述する層間絶縁膜３５上の配線）のパターンによって決定される。この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１に関して、中央のｐ型拡散層２０は、第１コンタクト部２４を介して第１電源配線８（正側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｐ型拡散層２０は、ドレイン領域と称してもよい。

第１ゲート絶縁膜２１は、互いに離れている１ペアの第１ゲート絶縁膜２１を含む。各第１ゲート絶縁膜２１は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層２０の間から露出するｎ型ウェル１９の部分上に配置されている。第１ゲート絶縁膜２１の一部は、図４に示すようにｐ型拡散層２０の周縁部にオーバーラップしている。これにより、第１ゲート絶縁膜２１は、互いに隣り合うｐ型拡散層２０の間に跨っている。また、第１ゲート絶縁膜２１は、たとえば、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。

第１ゲート電極２２は、互いに離れている１ペアの第１ゲート電極２２を含む。各第１ゲート電極２２は、第１ゲート絶縁膜２１上に配置され、第１ゲート絶縁膜２１と同形状に形成されている。つまり、第１ゲート電極２２は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層２０の間に跨っている。また、第１ゲート電極２２は、たとえば、ポリシリコン等の導電材料からなる。

ｎ型ウェル１９において、第１ゲート絶縁膜２１を挟んで第１ゲート電極２２に対向する部分は、互いに隣り合うｐ型拡散層２０を電気的に接続するチャネルが形成されるチャネル領域２５である。互いに隣り合うｐ型拡散層２０の間に電位差が生じた状態で、第１ゲート電極２２に適切な電圧を印加することによって、チャネル領域２５にｐ型チャネルを形成することができる。

第１ゲート電極２２は、さらに、第１ゲートコンタクト部２６を含む。第１ゲートコンタクト部２６は、図３および図８に示すように、ｐ型拡散層２０に対して第１電源配線８側の素子分離部１４上に配置されている。第１ゲートコンタクト部２６は、チャネル領域２５上の第１ゲート電極２２の部分よりも幅広に形成されている。より具体的には、第１ゲートコンタクト部２６は、Ｘ方向において、チャネル領域２５上の第１ゲート電極２２に対して外側（第１コンタクト部２４から離れる側）に突出する形状で形成されている。また、第１ゲートコンタクト部２６と素子分離部１４との間には、第１ゲート絶縁膜２１が介在されている。

ｎ型拡散層２３は、ｐチャネル型ＭＯＳＦＥＴ１１において、基板電位をとるためのバックゲート用の拡散層であり、ｎ型ウェル１９よりも高いｎ型不純物濃度を有している。
ｎ型拡散層２３は、図３および図６に示すように、第１電源配線８の下方のｎ型ウェル１９の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｎ型拡散層２３が、第１電源配線８に沿って間隔を空けて規則的に配列されている。この実施形態では、互いに隣り合う基本セル１３の境界部にｎ型拡散層２３が配置されており、ｎ型拡散層２３が、互いに隣り合う基本セル１３で共有されている。したがって、各基本セル１３において、第１電源配線８の下方領域であって、かつＹ方向においてｐ型拡散層２０に対向する領域は、ｎ型拡散層２３が形成されていない領域となっている。

第１コンタクト部２４は、ｐ型拡散層２０から、第１電源配線８の下方におけるｎ型拡散層２３が形成されていない領域に向かって選択的に延びている。これにより、半導体基板７の厚さ方向において、第１コンタクト部２４の先端部５０は、第１電源配線８に対向している。この実施形態では、第１コンタクト部２４は、１ペアの第１ゲート電極２２の間のｐ型拡散層２０（中央のｐ型拡散層２０）から選択的に延びており、１ペアの第１ゲート電極２２の両側のｐ型拡散層２０には、第１コンタクト部２４が接続されていない。一方、第１電源配線８の下方領域においてｎ型拡散層２３が形成されていない領域は、第１コンタクト部２４の先端部５０を除いて、素子分離部１４で構成されている。

第１コンタクト部２４は、ｐ型拡散層２０と一体的なｐ型の拡散層であり、ｐ型拡散層２０と同じイオン注入工程によって作製することができる。また、第１コンタクト部２４のｐ型不純物濃度は、ｐ型拡散層２０のｐ型不純物濃度と同じであってもよい。
また、第１コンタクト部２４は、図３に示すように、ｐ型拡散層２０よりも幅狭であってもよく、たとえば、平面視において、第１ゲート電極２２にオーバーラップしないような幅で形成されていてもよい。

ｎチャネル型ＭＯＳＦＥＴ１２の基本ゲートパターンは、図３に示すように、ｐチャネル型ＭＯＳＦＥＴ１１とｎチャネル型ＭＯＳＦＥＴ１２との間をＸ方向に沿って延びる素子分離部１４上の軸Ａを対称軸として、ｐチャネル型ＭＯＳＦＥＴ１１の基本ゲートパターンと線対称である。
より具体的には、ｎチャネル型ＭＯＳＦＥＴ１２は、本発明の第２拡散層の一例としてのｎ型拡散層２７と、第２ゲート絶縁膜２８と、第２ゲート電極２９と、本発明の第３拡散層の一例としてのｐ型拡散層３０と、第２コンタクト部３１とを含む。

ｎ型拡散層２７は、半導体基板７の表面部に形成され、かつ半導体基板７の表面から露出している。ｎ型拡散層２７は、ｐ型の半導体基板７よりも高いｎ型不純物濃度を有している。また、ｎ型拡散層２７は、この実施形態では、各基本セル１３に３つ配置されている。各ｎ型拡散層２７は、Ｙ方向における長さがＸ方向における長さよりも長い長方形状である。たとえば、各ｎ型拡散層２７のＹ方向における長さＷ_３は、０．８１μｍ〜１．３４μｍである。

３つのｎ型拡散層２７は、Ｘ方向において互いに離れている。また、この実施形態では、３つのｎ型拡散層２７のうち、両側のｎ型拡散層２７で挟まれた中央のｎ型拡散層２７は、両側のｎ型拡散層２７よりも広い幅を有している。
互いに隣り合うｎ型拡散層２７は、一方がｎチャネル型ＭＯＳＦＥＴ１２のソースとされ、他方がｎチャネル型ＭＯＳＦＥＴ１２のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｎ型拡散層２７に接続されるメタル配線（後述する層間絶縁膜３５上の配線）のパターンによって決定される。この実施形態では、ｎチャネル型ＭＯＳＦＥＴ１２に関して、中央のｎ型拡散層２７は、第２コンタクト部３１を介して第２電源配線９（負側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｎ型拡散層２７は、ドレイン領域と称してもよい。

第２ゲート絶縁膜２８は、互いに離れている１ペアの第２ゲート絶縁膜２８を含む。各第２ゲート絶縁膜２８は、Ｙ方向に延びる帯状であり、半導体基板７上に配置されている。第２ゲート絶縁膜２８の一部は、図５に示すようにｎ型拡散層２７の周縁部にオーバーラップしている。これにより、第２ゲート絶縁膜２８は、互いに隣り合うｎ型拡散層２７の間に跨っている。また、第２ゲート絶縁膜２８は、たとえば、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。

第２ゲート電極２９は、互いに離れている１ペアの第２ゲート電極２９を含む。各第２ゲート電極２９は、第２ゲート絶縁膜２８上に配置され、第２ゲート絶縁膜２８と同形状に形成されている。つまり、第２ゲート電極２９は、Ｙ方向に延びる帯状であり、互いに隣り合うｎ型拡散層２７の間に跨っている。また、第２ゲート電極２９は、たとえば、ポリシリコン等の導電材料からなる。

半導体基板７において、第２ゲート絶縁膜２８を挟んで第２ゲート電極２９に対向する部分は、互いに隣り合うｎ型拡散層２７を電気的に接続するチャネルが形成されるチャネル領域３２である。互いに隣り合うｎ型拡散層２７の間に電位差が生じた状態で、第２ゲート電極２９に適切な電圧を印加することによって、チャネル領域３２にｎ型チャネルを形成することができる。

第２ゲート電極２９は、さらに、第２ゲートコンタクト部３３を含む。第２ゲートコンタクト部３３は、図３および図８に示すように、ｎ型拡散層２７に対して第２電源配線９側の素子分離部１４上に配置されている。第２ゲートコンタクト部３３は、チャネル領域３２上の第２ゲート電極２９の部分よりも幅広に形成されている。より具体的には、第２ゲートコンタクト部３３は、Ｘ方向において、チャネル領域３２上の第２ゲート電極２９に対して外側（第２コンタクト部３１から離れる側）に突出する形状で形成されている。また、第２ゲートコンタクト部３３と素子分離部１４との間には、第２ゲート絶縁膜２８が介在されている。

また、この実施形態では、第１ゲート電極２２の第２電源配線９側の端部と、第２ゲート電極２９の第１電源配線８側の端部とが一体的に接続されており、共通のゲートコンタクト部３４が形成されている。ゲートコンタクト部３４は、第１ゲートコンタクト部２６および第２ゲートコンタクト部３３よりも幅広に形成されている。
より具体的には、ゲートコンタクト部３４は、Ｘ方向において、第１ゲート電極２２および第２ゲート電極２９に対して両側に突出する形状で形成されている。第１ゲート電極２２および第２ゲート電極２９に対して内側（第１コンタクト部２４および第２コンタクト部３１に近づく側）に突出するゲートコンタクト部３４の部分の突出量が、その反対側に突出するゲートコンタクト部３４の突出量よりも小さくなっている。

ｐ型拡散層３０は、ｎチャネル型ＭＯＳＦＥＴ１２において、基板電位をとるためのバックゲート用の拡散層であり、ｐ型の半導体基板７よりも高いｐ型不純物濃度を有している。
ｐ型拡散層３０は、図３および図６に示すように、第２電源配線９の下方の半導体基板７の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｐ型拡散層３０が、第２電源配線９に沿って間隔を空けて規則的に配列されている。この実施形態では、互いに隣り合う基本セル１３の境界部にｐ型拡散層３０が配置されており、ｐ型拡散層３０が、互いに隣り合う基本セル１３で共有されている。したがって、各基本セル１３において、第２電源配線９の下方領域であって、かつＹ方向においてｎ型拡散層２７に対向する領域は、ｐ型拡散層３０が形成されていない領域となっている。

図３に示すように、基本セル１３の上側の両角部に１ペアのｎ型拡散層２３が配置され、下側の両角部に１ペアのｐ型拡散層３０が配置されている。したがって、この半導体集積回路装置１の第１回路セル４では、基本セル１３の４隅に、バックゲート用の拡散層が配置されていることになる。
第２コンタクト部３１は、ｎ型拡散層２７から、第２電源配線９の下方におけるｐ型拡散層３０が形成されていない領域に向かって選択的に延びている。これにより、半導体基板７の厚さ方向において、第２コンタクト部３１の先端部５１は、第２電源配線９に対向している。この実施形態では、第２コンタクト部３１は、１ペアの第２ゲート電極２９の間のｎ型拡散層２７（中央のｎ型拡散層２７）から選択的に延びており、１ペアの第２ゲート電極２９の両側のｎ型拡散層２７には、第２コンタクト部３１が接続されていない。一方、第２電源配線９の下方領域においてｐ型拡散層３０が形成されていない領域は、第２コンタクト部３１の先端部５１を除いて、素子分離部１４で構成されている。

第２コンタクト部３１は、ｎ型拡散層２７と一体的なｎ型の拡散層であり、ｎ型拡散層２７と同じイオン注入工程によって作製することができる。また、第２コンタクト部３１のｎ型不純物濃度は、ｎ型拡散層２７のｎ型不純物濃度と同じであってもよい。
また、第２コンタクト部３１は、図３に示すように、ｎ型拡散層２７よりも幅狭であってもよく、たとえば、平面視において、第２ゲート電極２９にオーバーラップしないような幅で形成されていてもよい。

半導体基板７上には、第１ゲート電極２２および第２ゲート電極２９を覆うように、層間絶縁膜３５が積層されている。層間絶縁膜３５は、たとえば、酸化シリコン（ＳｉＯ_２）等の絶縁材料からなる。
層間絶縁膜３５上には、配線パターン３６が形成されている。配線パターン３６は、たとえば、アルミニウム等のメタル配線で構成されている。配線パターン３６は、第１電源配線８および第２電源配線９の他、第１ゲート電極２２、第２ゲート電極２９、ｐ型拡散層２０、ｎ型拡散層２７等に接続される回路配線３７を含んでいてもよい。

回路配線３７のパターンは、設計されたデジタル回路に応じて適宜変更されるものである。この実施形態では、図３に示すように、第１ゲートコンタクト部２６、第２ゲートコンタクト部３３およびゲートコンタクト部３４に回路配線３７が接続された態様のみを例示している。
また、層間絶縁膜３５には、第１コンタクトホール３８、第２コンタクトホール３９、第３コンタクトホール４０、第４コンタクトホール４１および第５コンタクトホール４２が形成されている。

図７に示すように、第１コンタクト部２４は、第１コンタクトホール３８に埋め込まれたビア４３（たとえば、タングステン（Ｗ））を介して、第１電源配線８から分岐した第１分岐配線４８に電気的に接続されている。第１分岐配線４８は、第１電源配線８から垂直に分岐し、第１コンタクト部２４に対して平行に延びている。この実施形態では、第１分岐配線４８の下方には、複数（図３では、３つ）の第１コンタクトホール３８が形成されている。複数の第１コンタクトホール３８は、第１分岐配線４８の延出方向に沿って間隔を空けて配列されている。

第２コンタクト部３１は、第２コンタクトホール３９に埋め込まれたビア４４（たとえば、タングステン（Ｗ））を介して、第２電源配線９から分岐した第２分岐配線４９に電気的に接続されている。第２分岐配線４９は、第２電源配線９から垂直に分岐し、第２コンタクト部３１に対して平行に延びている。この実施形態では、第２分岐配線４９の下方には、複数（図３では、３つ）の第２コンタクトホール３９が形成されている。複数の第２コンタクトホール３９は、第２分岐配線４９の延出方向に沿って間隔を空けて配列されている。

図６に示すように、ｐチャネル型ＭＯＳＦＥＴ１１のｎ型拡散層２３は、第３コンタクトホール４０に埋め込まれたビア４５（たとえば、タングステン（Ｗ））を介して、第１電源配線８に電気的に接続されている。ｎチャネル型ＭＯＳＦＥＴ１２のｐ型拡散層３０は、第４コンタクトホール４１に埋め込まれたビア４６（たとえば、タングステン（Ｗ））を介して、第２電源配線９に電気的に接続されている。

図３および図８に示すように、第１ゲートコンタクト部２６、第２ゲートコンタクト部３３およびゲートコンタクト部３４は、第５コンタクトホール４２に埋め込まれたビア４７（たとえば、タングステン（Ｗ））を介して、回路配線３７に電気的に接続されている。
以上、この半導体集積回路装置１によれば、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２の素子配置領域１０（第１領域１７および第２領域１８）が、第１電源配線８と第２電源配線９との間の領域に配置されている。そのため、第１電源配線８および第２電源配線９が基本セル１３内に配置されていない。

これにより、基本セル１３内のスペースを、他の配線（たとえば、図３の回路配線３７）レイアウトに使用することができるので、基本セル１３内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、Ｙ方向におけるｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２を含む基本セル１３の長さを短くすることができる。たとえば、ｐ型拡散層２０およびｎ型拡散層２７のＹ方向における長さＷ_２およびＷ_３を、それぞれ０．８１μｍ〜０．９５μｍにすることができる。

さらに、バックゲート用のｎ型拡散層２３およびｐ型拡散層３０が、それぞれ、第１電源配線８および第２電源配線９の下方に配置され、かつＸ方向に沿って点在している。これにより、第１電源配線８および第２電源配線９の下方の領域であり、かつｎ型拡散層２３およびｐ型拡散層３０が形成されていない領域を有効利用することができる。
たとえば、図３に示すように、第１電源配線８の下方の領域であり、かつｎ型拡散層２３が形成されていない領域の近傍を、ｐ型拡散層２０への電源供給のための第１コンタクト部２４として有効利用することができる。これにより、ｐ型拡散層２０への電源供給のための配線（第１分岐配線４８）を基本セル１３内（第１領域１７内）に長く引き回す必要がなく、第１電源配線８から少し分岐させるだけで済むので、基本セル１３内の配線性を一層向上させることができる。

また、たとえば、図３に示すように、第２電源配線９の下方の領域であり、かつｐ型拡散層３０が形成されていない領域の近傍を、ｎ型拡散層２７への電源供給のための第２コンタクト部３１として有効利用することができる。これにより、ｎ型拡散層２７への電源供給のための配線（第２分岐配線４９）を基本セル１３内（第２領域１８内）に長く引き回す必要がなく、第２電源配線９から少し分岐させるだけで済むので、基本セル１３内の配線性を一層向上させることができる。

さらに、ゲートコンタクト部３４によって、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２のゲート電極が共通化されている。これにより、第１ゲート電極２２および第２ゲート電極２９のそれぞれに接続する配線を減らすことができる。その結果、基本セル１３内の配線の自由度が向上するため、基本セル１３内の配線性を一層向上させることができる。

図９は、半導体集積回路装置１の第１回路セル４を構成する基本セル（ゲートアレイ）のレイアウトの一例（第２形態）を示す模式的な平面図である。図１０は、図９の二点鎖線Ｘで囲まれた部分の拡大図である。図１１は、図１０のXI−XI断面を示す図である。図１２は、図１０のXII−XII断面を示す図である。図１３は、図１０のXIII−XIII断面を示す図である。図１４は、図１０のXIV−XIV断面を示す図である。図１５は、図１０のXV−XV断面を示す図である。

図９に示すように、第１回路セル４では、半導体基板１０７の上に、第１電源配線１０８および第２電源配線１０９が配置されている。第１電源配線１０８および第２電源配線１０９は、一方が正側の配線（電源のプラス側に接続されるＶＤＤ配線）であり、他方が負側の配線（電源のマイナス側に接続されるＶＳＳ配線）である。この実施形態では、第１電源配線１０８が正側の配線であり、第２電源配線１０９が負側の配線である。

第１電源配線１０８および第２電源配線１０９は、本発明の第１方向の一例としてのＸ方向に沿って延びている。第１電源配線１０８および第２電源配線１０９は、Ｘ方向に直交する本発明の第２方向の一例としてのＹ方向において互いに離れている。これにより、第１電源配線１０８と第２電源配線１０９との間には、複数の素子（この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２）が配置される素子配置領域１１０が形成されている。

この実施形態では、それぞれ帯状の第１電源配線１０８および第２電源配線１０９が、Ｘ方向に沿って互いに平行に延びており、第１電源配線１０８と第２電源配線１０９との間に、第１電源配線１０８および第２電源配線１０９よりも幅広な帯状の素子配置領域１１０が形成されている。たとえば、第１電源配線１０８と第２電源配線１０９の幅（配線幅）が、０．３９μｍ〜０．４１μｍであり、第１電源配線１０８と第２電源配線１０９との距離（素子配置領域１１０の幅Ｗ_１）が、４．０７μｍ〜４．０９μｍであってもよい。

素子配置領域１１０には、所定のパターンで形成された複数の基本セル１１３が、ゲートアレイで敷き詰められている。ここで、基本セル１１３は、複数の半導体素子を含むレイアウト上の基本単位と定義される。たとえば、所望の論理を構成するための基本となる論理ゲート（たとえば、ＮＡＮＤゲート、ＮＯＲゲート等）を構成可能な複数の素子（ＭＯＳＦＥＴ）の集合体と定義されてもよい。この実施形態では、１ペアのｐチャネル型ＭＯＳＦＥＴ１１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１１２で構成されたものを基本セル１１３と定義してもよい。１ペアのｐチャネル型ＭＯＳＦＥＴ１１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１１２は、それぞれ、共通のレイアウトで形成されている。そして、１ペアのｐチャネル型ＭＯＳＦＥＴ１１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１１２の合計４つのＭＯＳＦＥＴを含むパターンを基本セル１１３とし、当該基本セル１１３が、素子配置領域１１０をＸ方向に沿って複数配列されている。

次に、主に図１０〜図１５を参照して、各基本セル１１３の構造について、より具体的に説明する。
半導体基板１０７は、たとえばシリコン基板等で構成されていてもよく、この実施形態では、ｐ型のシリコン基板で構成されている。
半導体基板１０７には、互いに隣り合う基本セル１１３の間、および各基本セル１１３においてｐチャネル型ＭＯＳＦＥＴ１１１とｎチャネル型ＭＯＳＦＥＴ１１２との間に素子分離部１１４が形成されている。素子分離部１１４は、この実施形態では、トレンチ１１５に埋め込まれた絶縁膜１１６によって構成されたＳＴＩ（Shallow Trench Isolation）構造によって構成されている。むろん、素子分離部１１４は、ＳＴＩ構造に制限されず、たとえば、ＬＯＣＯＳ等のフィールド酸化膜によって構成されていてもよい。

素子分離部１１４によって、素子配置領域１１０は、ｐチャネル型ＭＯＳＦＥＴ１１１が形成される第１領域１１７と、ｎチャネル型ＭＯＳＦＥＴ１１２が形成される第２領域１１８とに区画されている。
ｐチャネル型ＭＯＳＦＥＴ１１１は、ｎ型ウェル１１９と、本発明の第１拡散層の一例としてのｐ型拡散層１２０と、第１ゲート絶縁膜１２１と、第１ゲート電極１２２と、本発明の第３拡散層の一例としてのｎ型拡散層１２３と、第１コンタクト部１２４とを含む。

ｎ型ウェル１１９は、第１領域１１７の全体にわたって、半導体基板１０７の表面部に形成されている。ｎ型ウェル１１９は、素子分離部１１４よりも深く形成されており、かつその一部が素子分離部１１４の下方に配置されている。
ｐ型拡散層１２０は、ｎ型ウェル１１９の表面部に形成され、かつ半導体基板１０７の表面から露出している。ｐ型拡散層１２０は、ｐ型の半導体基板１０７よりも高いｐ型不純物濃度を有している。また、ｐ型拡散層１２０は、この実施形態では、各基本セル１１３に３つ配置されている。各ｐ型拡散層１２０は、Ｘ方向における長さがＹ方向における長さよりも長い長方形状である。たとえば、各ｐ型拡散層１２０のＹ方向における長さＬ_１は、１．１４μｍ〜１．８６μｍである。

３つのｐ型拡散層１２０は、Ｘ方向において互いに離れている（図１１参照）。また、この実施形態では、３つのｐ型拡散層１２０のうち、両側のｐ型拡散層１２０で挟まれた中央のｐ型拡散層１２０は、両側のｐ型拡散層１２０よりも狭い幅を有している。
互いに隣り合うｐ型拡散層１２０は、一方がｐチャネル型ＭＯＳＦＥＴ１１１のソースとされ、他方がｐチャネル型ＭＯＳＦＥＴ１１１のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｐ型拡散層１２０に接続されるメタル配線（後述する層間絶縁膜１３５上の配線）のパターンによって決定される。この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１１に関して、両側のｐ型拡散層１２０のうち一方（図１０の紙面左側）のｐ型拡散層１２０は、第１コンタクト部１２４を介して第１電源配線１０８（正側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｐ型拡散層１２０のうち他方（図１０の紙面右側）のｐ型拡散層１２０は、ドレイン領域と称してもよい。

第１ゲート絶縁膜１２１は、互いに離れている１ペアの第１ゲート絶縁膜１２１を含む。各第１ゲート絶縁膜１２１は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層１２０の間から露出するｎ型ウェル１１９の部分上に配置されている。第１ゲート絶縁膜１２１の一部は、図１１に示すようにｐ型拡散層１２０の周縁部にオーバーラップしている。これにより、第１ゲート絶縁膜１２１は、互いに隣り合うｐ型拡散層１２０の間に跨っている。また、第１ゲート絶縁膜１２１は、たとえば、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。

第１ゲート電極１２２は、互いに離れている１ペアの第１ゲート電極１２２を含む。各第１ゲート電極１２２は、第１ゲート絶縁膜１２１上に配置され、第１ゲート絶縁膜１２１と同形状に形成されている。つまり、第１ゲート電極１２２は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層１２０の間に跨っている。また、第１ゲート電極１２２は、たとえば、ポリシリコン等の導電材料からなる。

ｎ型ウェル１１９において、第１ゲート絶縁膜１２１を挟んで第１ゲート電極１２２に対向する部分は、互いに隣り合うｐ型拡散層１２０を電気的に接続するチャネルが形成されるチャネル領域１２５である。互いに隣り合うｐ型拡散層１２０の間に電位差が生じた状態で、第１ゲート電極１２２に適切な電圧を印加することによって、チャネル領域１２５にｐ型チャネルを形成することができる。

第１ゲート電極１２２は、さらに、第１ゲートコンタクト部１２６を含む。第１ゲートコンタクト部１２６は、図１０および図１５に示すように、ｐ型拡散層１２０に対して第１電源配線１０８側の素子分離部１１４上に配置されている。第１ゲートコンタクト部１２６は、チャネル領域１２５上の第１ゲート電極１２２の部分よりも幅広に形成されている。より具体的には、第１ゲートコンタクト部１２６は、Ｘ方向において、チャネル領域１２５上の第１ゲート電極１２２に対して外側（第１コンタクト部１２４に近づく側）に突出する形状で形成されている。また、第１ゲートコンタクト部１２６と素子分離部１１４との間には、第１ゲート絶縁膜１２１が介在されている。

第１コンタクト部１２４は、ｐ型拡散層１２０から、第１電源配線１０８の下方の領域に向かって選択的に延びている。これにより、半導体基板１０７の厚さ方向において、第１コンタクト部１２４の先端部１５０は、第１電源配線１０８に対向している。他の言い方では、第１コンタクト部１２４の先端部１５０は、平面視において、第１電源配線１０８に重なっている。なお、第１コンタクト部１２４の先端部１５０は、平面視において、第１電源配線１０８に重なっていなくてもよい。第１コンタクト部１２４の先端部１５０を第１電源配線１０８に重ねるか否かは、たとえば、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができる。

この実施形態では、第１コンタクト部１２４は、Ｘ方向における１ペアの第１ゲート電極１２２の両側（外側）のｐ型拡散層１２０（両側のｐ型拡散層１２０）から選択的に延びている。一方で、１ペアの第１ゲート電極１２２の間のｐ型拡散層１２０には、第１コンタクト部１２４よりもＹ方向における長さが短い第１延出部１５２が接続されている。たとえば、第１コンタクト部１２４のＹ方向における長さＬ_３（図１３参照）に対する、第１延出部１５２のＹ方向における長さＬ_４（図１４参照）の比（Ｌ_４／Ｌ_３）は、０．５０〜０．５２であってもよい。具体的な大きさとしては、長さＬ_３は、たとえば、０．７１μｍ〜０．７３μｍであってもよいし、長さＬ_４は、たとえば、０．３５μｍ〜０．３８μｍであってもよい。

第１コンタクト部１２４は、ｐ型拡散層１２０と一体的なｐ型の拡散層であり、ｐ型拡散層１２０と同じイオン注入工程によって作製することができる。また、第１コンタクト部１２４のｐ型不純物濃度は、ｐ型拡散層１２０のｐ型不純物濃度と同じであってもよい。
また、第１コンタクト部１２４は、図１０に示すように、各ｐ型拡散層１２０よりも幅狭であってもよく、たとえば、平面視において、第１ゲート電極１２２にオーバーラップしないような幅で形成されていてもよい。

なお、この実施形態では、第１ゲート電極１２２の両側（外側）のｐ型拡散層１２０から延びる拡散層を、ｐ型拡散層１２０に対するコンタクトのための第１コンタクト部１２４と称しているが、全ての第１コンタクト部１２４がｐ型拡散層１２０に対するコンタクトに使用されなくてもよい。つまり、第１コンタクト部１２４は、第１電源配線１０８からｐ型拡散層１２０への電源供給のための配線を基本セル１１３内に引き回す必要なく、コンタクトとして使用可能な部分と定義できる。

ｎ型拡散層１２３は、ｐチャネル型ＭＯＳＦＥＴ１１１において、基板電位をとるためのバックゲート用の拡散層であり、ｎ型ウェル１１９よりも高いｎ型不純物濃度を有している。
ｎ型拡散層１２３は、図９、図１０および図１４に示すように、第１電源配線１０８の下方のｎ型ウェル１１９の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｎ型拡散層１２３が、第１電源配線１０８に沿って間隔を空けて規則的に配列されている。

この実施形態では、第１電源配線１０８の下方の領域は、一対の第１コンタクト部１２４の延出方向に沿う一対の第１仮想線１５３に重なる一対の第１領域１５４と、一対の第１領域１５４に挟まれた第２領域１５５とを含んでいる。そして、ｎ型拡散層１２３は、第２領域１５５に一対の第１コンタクト部１２４から離れて配置されている。
また、ｎ型拡散層１２３は、Ｙ方向において、中央のｐ型拡散層１２０に対向する位置に形成されている。これにより、ｎ型拡散層１２３は、Ｙ方向において、素子分離部１１４を挟んで第１延出部１５２に隣り合っている（図１４参照）。ｎ型拡散層１２３と第１延出部１５２とのＹ方向における距離は、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができるが、たとえば、０．２７μｍ〜０．２９μｍであってもよい。

なお、各基本セル１１３において、第１電源配線１０８の下方領域であって、かつＹ方向においてｐ型拡散層１２０に対向する領域は、ｎ型拡散層１２３が形成されていない領域となっている。つまり、第１電源配線１０８の下方領域においてｎ型拡散層１２３が形成されていない領域は、第１コンタクト部１２４の先端部１５０を除いて、素子分離部１１４で構成されている。

ｎチャネル型ＭＯＳＦＥＴ１１２の基本ゲートパターンは、図１０に示すように、ｐチャネル型ＭＯＳＦＥＴ１１１とｎチャネル型ＭＯＳＦＥＴ１１２との間をＸ方向に沿って延びる素子分離部１１４上の軸Ａを対称軸として、ｐチャネル型ＭＯＳＦＥＴ１１１の基本ゲートパターンと線対称である。
より具体的には、ｎチャネル型ＭＯＳＦＥＴ１１２は、本発明の第２拡散層の一例としてのｎ型拡散層１２７と、第２ゲート絶縁膜１２８と、第２ゲート電極１２９と、本発明の第４拡散層の一例としてのｐ型拡散層１３０と、第２コンタクト部１３１とを含む。

ｎ型拡散層１２７は、半導体基板１０７の表面部に形成され、かつ半導体基板１０７の表面から露出している。ｎ型拡散層１２７は、ｐ型の半導体基板１０７よりも高いｎ型不純物濃度を有している。また、ｎ型拡散層１２７は、この実施形態では、各基本セル１１３に３つ配置されている。各ｎ型拡散層１２７は、Ｘ方向における長さがＹ方向における長さよりも長い長方形状である。

たとえば、各ｎ型拡散層１２７のＹ方向における長さＬ_２は、０．５２μｍ〜１．２４μｍである。また、ｐ型拡散層１２０のＹ方向における長さＬ_１に対する、ｎ型拡散層１２７のＹ方向における長さＬ_２の比（Ｌ_２／Ｌ_１）は、たとえば、０．４５〜０．７０であり、長さＬ_１は長さＬ_２よりも長くなっている。つまり、ホール（正孔）の移動度が電子の移動度よりも小さいため、長さＬ_１を相対的に長くしてｐチャネル型ＭＯＳＦＥＴ１１１をｎチャネル型ＭＯＳＦＥＴ１１２よりも大きく形成している。これにより、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２の電流駆動能力をほぼ同じにすることができる。

３つのｎ型拡散層１２７は、Ｘ方向において互いに離れている（図１２参照）。また、この実施形態では、３つのｎ型拡散層１２７のうち、両側のｎ型拡散層１２７で挟まれた中央のｎ型拡散層１２７は、両側のｎ型拡散層１２７よりも狭い幅を有している。
互いに隣り合うｎ型拡散層１２７は、一方がｎチャネル型ＭＯＳＦＥＴ１１２のソースとされ、他方がｎチャネル型ＭＯＳＦＥＴ１１２のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｎ型拡散層１２７に接続されるメタル配線（後述する層間絶縁膜１３５上の配線）のパターンによって決定される。この実施形態では、ｎチャネル型ＭＯＳＦＥＴ１１２に関して、両側のｎ型拡散層１２７のうち一方（図１０の紙面左側）のｎ型拡散層１２７は、第２コンタクト部１３１を介して第２電源配線１０９（負側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｐ型拡散層１２０のうち他方（図１０の紙面右側）のｎ型拡散層１２７は、ドレイン領域と称してもよい。

第２ゲート絶縁膜１２８は、互いに離れている１ペアの第２ゲート絶縁膜１２８を含む。各第２ゲート絶縁膜１２８は、Ｙ方向に延びる帯状であり、半導体基板１０７上に配置されている。第２ゲート絶縁膜１２８の一部は、図１２に示すようにｎ型拡散層１２７の周縁部にオーバーラップしている。これにより、第２ゲート絶縁膜１２８は、互いに隣り合うｎ型拡散層１２７の間に跨っている。また、第２ゲート絶縁膜１２８は、たとえば、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。

第２ゲート電極１２９は、互いに離れている１ペアの第２ゲート電極１２９を含む。各第２ゲート電極１２９は、第２ゲート絶縁膜１２８上に配置され、第２ゲート絶縁膜１２８と同形状に形成されている。つまり、第２ゲート電極１２９は、Ｙ方向に延びる帯状であり、互いに隣り合うｎ型拡散層１２７の間に跨っている。また、第２ゲート電極１２９は、たとえば、ポリシリコン等の導電材料からなる。

半導体基板１０７において、第２ゲート絶縁膜１２８を挟んで第２ゲート電極１２９に対向する部分は、互いに隣り合うｎ型拡散層１２７を電気的に接続するチャネルが形成されるチャネル領域１３２である。互いに隣り合うｎ型拡散層１２７の間に電位差が生じた状態で、第２ゲート電極１２９に適切な電圧を印加することによって、チャネル領域１３２にｎ型チャネルを形成することができる。

第２ゲート電極１２９は、さらに、第２ゲートコンタクト部１３３を含む。第２ゲートコンタクト部１３３は、図１０および図１５に示すように、ｎ型拡散層１２７に対して第２電源配線１０９側の素子分離部１１４上に配置されている。第２ゲートコンタクト部１３３は、チャネル領域１３２上の第２ゲート電極１２９の部分よりも幅広に形成されている。より具体的には、第２ゲートコンタクト部１３３は、Ｘ方向において、チャネル領域１３２上の第２ゲート電極１２９に対して外側（第２コンタクト部１３１に近づく側）に突出する形状で形成されている。また、第２ゲートコンタクト部１３３と素子分離部１１４との間には、第２ゲート絶縁膜１２８が介在されている。

また、この実施形態では、第１ゲート電極１２２の第２電源配線１０９側の端部と、第２ゲート電極１２９の第１電源配線１０８側の端部とが一体的に接続されており、共通のゲートコンタクト部１３４が形成されている。ゲートコンタクト部１３４は、第１ゲートコンタクト部１２６および第２ゲートコンタクト部１３３よりも幅広に形成されている。
より具体的には、ゲートコンタクト部１３４は、Ｘ方向において、第１ゲート電極１２２および第２ゲート電極１２９に対して両側に突出する形状で形成されている。第１ゲート電極１２２および第２ゲート電極１２９に対して内側に突出するゲートコンタクト部１３４の部分の突出量が、その反対側（第１コンタクト部１２４および第２コンタクト部１３１に近づく側）に突出するゲートコンタクト部１３４の突出量よりも小さくなっている。

第２コンタクト部１３１は、ｎ型拡散層１２７から、第２電源配線１０９の下方の領域に向かって選択的に延びている。これにより、半導体基板１０７の厚さ方向において、第２コンタクト部１３１の先端部１５１は、第２電源配線１０９に対向している。他の言い方では、第２コンタクト部１３１の先端部１５１は、平面視において、第２電源配線１０９に重なっている。なお、第２コンタクト部１３１の先端部１５１は、平面視において、第２電源配線１０９に重なっていなくてもよい。第２コンタクト部１３１の先端部１５１を第２電源配線１０９に重ねるか否かは、たとえば、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができる。

この実施形態では、第２コンタクト部１３１は、Ｘ方向における１ペアの第２ゲート電極１２９の両側（外側）のｎ型拡散層１２７（両側のｎ型拡散層１２７）から選択的に延びている。一方で、１ペアの第２ゲート電極１２９の間のｎ型拡散層１２７には、第２コンタクト部１３１よりもＹ方向における長さが短い第２延出部１５６が接続されている。たとえば、第２コンタクト部１３１のＹ方向における長さＬ_５（図１３参照）に対する、第２延出部１５６のＹ方向における長さＬ_６（図１４参照）の比（Ｌ_６／Ｌ_５）は、０．５０〜０．５２であってもよい。具体的な大きさとしては、長さＬ_５は、たとえば、０．７１μｍ〜０．７３μｍであってもよいし、長さＬ_６は、たとえば、０．３６μｍ〜０．３８μｍであってもよい。

第２コンタクト部１３１は、ｎ型拡散層１２７と一体的なｎ型の拡散層であり、ｎ型拡散層１２７と同じイオン注入工程によって作製することができる。また、第２コンタクト部１３１のｎ型不純物濃度は、ｎ型拡散層１２７のｎ型不純物濃度と同じであってもよい。
また、第２コンタクト部１３１は、図１０に示すように、ｎ型拡散層１２７よりも幅狭であってもよく、たとえば、平面視において、第２ゲート電極１２９にオーバーラップしないような幅で形成されていてもよい。

なお、この実施形態では、第２ゲート電極１２９の両側（外側）のｎ型拡散層１２７から延びる拡散層を、ｎ型拡散層１２７に対するコンタクトのための第２コンタクト部１３１と称しているが、全ての第２コンタクト部１３１がｎ型拡散層１２７に対するコンタクトに使用されなくてもよい。つまり、第２コンタクト部１３１は、第２電源配線１０９からｎ型拡散層１２７への電源供給のための配線を基本セル１１３内に引き回す必要なく、コンタクトとして使用可能な部分と定義できる。

ｐ型拡散層１３０は、ｎチャネル型ＭＯＳＦＥＴ１１２において、基板電位をとるためのバックゲート用の拡散層であり、ｐ型の半導体基板１０７よりも高いｐ型不純物濃度を有している。
ｐ型拡散層１３０は、図９、図１０および図１４に示すように、第２電源配線１０９の下方の半導体基板１０７の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｐ型拡散層１３０が、第２電源配線１０９に沿って間隔を空けて規則的に配列されている。

この実施形態では、第２電源配線１０９の下方の領域は、一対の第２コンタクト部１３１の延出方向に沿う一対の第２仮想線１５７に重なる一対の第３領域１５８と、一対の第３領域１５８に挟まれた第４領域１５９とを含んでいる。そして、ｐ型拡散層１３０は、第４領域１５９に一対の第２コンタクト部１３１から離れて配置されている。
また、ｐ型拡散層１３０は、Ｙ方向において、中央のｎ型拡散層１２７に対向する位置に形成されている。これにより、ｐ型拡散層１３０は、Ｙ方向において、素子分離部１１４を挟んで第２延出部１５６に隣り合っている（図１４参照）。ｐ型拡散層１３０と第２延出部１５６とのＹ方向における距離は、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができるが、たとえば、０．２７μｍ〜０．２９μｍであってもよい。

なお、各基本セル１１３において、第２電源配線１０９の下方領域であって、かつＹ方向においてｎ型拡散層１２７に対向する領域は、ｐ型拡散層１３０が形成されていない領域となっている。つまり、第２電源配線１０９の下方領域においてｐ型拡散層１３０が形成されていない領域は、第２コンタクト部１３１の先端部１５１を除いて、素子分離部１１４で構成されている。

半導体基板１０７上には、第１ゲート電極１２２および第２ゲート電極１２９を覆うように、層間絶縁膜１３５が積層されている。層間絶縁膜１３５は、たとえば、酸化シリコン（ＳｉＯ_２）等の絶縁材料からなる。
層間絶縁膜１３５上には、配線パターン１３６が形成されている。配線パターン１３６は、たとえば、アルミニウム等のメタル配線で構成されている。配線パターン１３６は、第１電源配線１０８および第２電源配線１０９の他、第１ゲート電極１２２、第２ゲート電極１２９、ｐ型拡散層１２０、ｎ型拡散層１２７等に接続される回路配線１３７を含んでいてもよい。

回路配線１３７のパターンは、設計されたデジタル回路に応じて適宜変更されるものである。この実施形態では、図１０に示すように、第１コンタクト部１２４、第１延出部１５２、第２コンタクト部１３１、第２延出部１５６およびゲートコンタクト部１３４に回路配線１３７が接続された態様のみを例示している。
また、層間絶縁膜１３５には、第１コンタクトホール１６０、第２コンタクトホール１６１、第３コンタクトホール１６２、第４コンタクトホール１６３、第５コンタクトホール１６４、第６コンタクトホール１６５、第７コンタクトホール１６６、第８コンタクトホール１６７および第９コンタクトホール１６８が形成されている。

図１０および図１３に示すように、一対の第１コンタクト部１２４のうち一方（図１０の紙面左側）の第１コンタクト部１２４は、第１コンタクトホール１６０に埋め込まれたビア１３８（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８から分岐した第１分岐配線１４８に電気的に接続されている。第１分岐配線１４８は、第１電源配線１０８から垂直に分岐し、第１コンタクト部１２４に対して平行に延びている。この実施形態では、第１分岐配線１４８の下方には、１つの第１コンタクトホール１６０が形成されている。なお、第１コンタクトホール１６０は、複数形成されていてもよい。

図１０に示すように、一対の第１コンタクト部１２４のうち他方（図１０の紙面右側）の第１コンタクト部１２４は、第２コンタクトホール１６１に埋め込まれたビア１３９（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８から分離された第１配線１７１に電気的に接続されている。第１配線１７１は、素子配置領域１１０内を引き回され、たとえば、図示しない位置で、他の基本セル１１３のｐ型拡散層１２０等に接続されていてもよい。

図１０および図１４に示すように、第１延出部１５２は、第３コンタクトホール１６２に埋め込まれたビア１４０（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８から分岐した第２分岐配線１４９に電気的に接続されている。第２分岐配線１４９は、第１電源配線１０８から垂直に分岐し、第１延出部１５２に対して平行に延びている。この実施形態では、第２分岐配線１４９の下方には、１つの第３コンタクトホール１６２が形成されている。なお、第３コンタクトホール１６２は、複数形成されていてもよい。

図１０および図１４に示すように、ｐチャネル型ＭＯＳＦＥＴ１１１のｎ型拡散層１２３は、第４コンタクトホール１６３に埋め込まれたビア１４１（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８に電気的に接続されている。これにより、中央のｐ型拡散層１２０は、第１延出部１５２、第２分岐配線１４９および第１電源配線１０８を介して、ｎ型拡散層１２３に電気的に接続されている。

図１０および図１３に示すように、一対の第２コンタクト部１３１のうち一方（図１０の紙面左側）の第２コンタクト部１３１は、第５コンタクトホール１６４に埋め込まれたビア１４２（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９から分岐した第３分岐配線１６９に電気的に接続されている。第３分岐配線１６９は、第２電源配線１０９から垂直に分岐し、第２コンタクト部１３１に対して平行に延びている。この実施形態では、第３分岐配線１６９の下方には、１つの第５コンタクトホール１６４が形成されている。なお、第５コンタクトホール１６４は、複数形成されていてもよい。

図１０に示すように、一対の第２コンタクト部１３１のうち他方（図１０の紙面右側）の第２コンタクト部１３１は、第６コンタクトホール１６５に埋め込まれたビア１４３（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９から分離された第２配線１７２に電気的に接続されている。第２配線１７２は、素子配置領域１１０内を引き回され、たとえば、図示しない位置で、他の基本セル１１３のｎ型拡散層１２７等に接続されていてもよい。

図１０および図１４に示すように、第２延出部１５６は、第７コンタクトホール１６６に埋め込まれたビア１４４（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９から分岐した第４分岐配線１７０に電気的に接続されている。第４分岐配線１７０は、第２電源配線１０９から垂直に分岐し、第２延出部１５６に対して平行に延びている。この実施形態では、第４分岐配線１７０の下方には、１つの第７コンタクトホール１６６が形成されている。なお、第７コンタクトホール１６６は、複数形成されていてもよい。

図１０および図１４に示すように、ｎチャネル型ＭＯＳＦＥＴ１１２のｐ型拡散層１３０は、第８コンタクトホール１６７に埋め込まれたビア１４５（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９に電気的に接続されている。これにより、中央のｎ型拡散層１２７は、第２延出部１５６、第４分岐配線１７０および第２電源配線１０９を介して、ｐ型拡散層１３０に電気的に接続されている。

図１０および図１５に示すように、ゲートコンタクト部１３４は、第９コンタクトホール１６８に埋め込まれたビア１４６（たとえば、タングステン（Ｗ））を介して、回路配線１３７に電気的に接続されている。この回路配線１３７は、たとえば、第１電源配線１０８や第２電源配線１０９よりも上層の配線層に、さらにビア（図示せず）を用いて引き上げられ、当該配線層内で引き回されていてもよい。

以上、この半導体集積回路装置１によれば、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２の素子配置領域１１０（第１領域１１７および第２領域１１８）が、第１電源配線１０８と第２電源配線１０９との間の領域に配置されている。そのため、第１電源配線１０８および第２電源配線１０９が基本セル１１３内に配置されていない。

これにより、基本セル１１３内のスペースを、他の配線（たとえば、図１０の回路配線１３７）レイアウトに使用することができるので、基本セル１１３内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、Ｙ方向におけるｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２を含む基本セル１１３の長さを短くすることができる。たとえば、ｐ型拡散層１２０およびｎ型拡散層１２７のＹ方向における長さＬ_１およびＬ_２を、それぞれ、１．１４μｍ〜１．８６μｍおよび０．５２μｍ〜１．２４μｍにすることができる。

また、図１０および図１３に示すように、第１電源配線１０８の下方の領域を、ｐ型拡散層１２０への電源供給のための第１コンタクト部１２４として有効利用することができる。これにより、ｐ型拡散層１２０への電源供給のための配線（第１分岐配線１４８）を基本セル１１３内（第１領域１１７内）に長く引き回す必要がなく、第１電源配線１０８から少し分岐させるだけで済むので、基本セル１１３内の配線性を向上させることができる。

また、たとえば、図１０および図１３に示すように、第２電源配線１０９の下方の領域を、ｎ型拡散層１２７への電源供給のための第２コンタクト部１３１として有効利用することができる。これにより、ｎ型拡散層１２７への電源供給のための配線（第３分岐配線１６９）を基本セル１１３内（第２領域１１８内）に長く引き回す必要がなく、第２電源配線１０９から少し分岐させるだけで済むので、基本セル１１３内の配線性を向上させることができる。

また、第１電源配線１０８の下方であり、かつ第１コンタクト部１２４と重ならない領域（第２領域１５５）を、バックゲート用のｎ型拡散層１２３として有効利用することができる。これにより、基本セル１１３内の配線性を一層向上させることができる。
また、第２電源配線１０９の下方であり、かつ第２コンタクト部１３１と重ならない領域（第４領域１５９）を、バックゲート用のｐ型拡散層１３０として有効利用することができる。これにより、基本セル１１３内の配線性を一層向上させることができる。

さらに、ゲートコンタクト部１３４によって、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２のゲート電極が共通化されている。これにより、第１ゲート電極１２２および第２ゲート電極１２９のそれぞれに接続する配線を減らすことができる。その結果、基本セル１１３内の配線の自由度が向上するため、基本セル１１３内の配線性を一層向上させることができる。

以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、図１６に示すように、第１ゲート電極２２および第２ゲート電極２９は、素子分離部１４上で互いに分離されていてもよい。つまり、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２のゲート電極が共通化されていなくてもよい。

また、たとえば、図１７に示すように、第１ゲート電極１２２および第２ゲート電極１２９は、素子分離部１１４上で互いに分離されていてもよい。つまり、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２のゲート電極が共通化されていなくてもよい。つまり、ゲートコンタクト部１３４が分離されていてもよい。
また、ｐ型拡散層２０への電源供給のための配線を基本セル１３内に引き回すこと、およびｎ型拡散層２７への電源供給のための配線を基本セル１３内に引き回すことを避けるという観点に限れば、第１コンタクト部２４および第２コンタクト部３１は、複数備えられていてもよい。

たとえば、図１８に示すように、第１コンタクト部２４は、１ペアの第１ゲート電極２２の両側のｐ型拡散層２０から第１電源配線８の下方に向かって延びていてもよいし、第２コンタクト部３１は、１ペアの第２ゲート電極２９の両側のｎ型拡散層２７から第２電源配線９の下方に向かって延びていてもよい。
また、図３で示した回路配線３７および図１０で示した回路配線１３７のパターンは、ほんの一例に過ぎず、たとえば、回路配線３７，１３７を所定のパターンで形成することによって、基本セル１３，１１３を用いてインバータ回路等の所望の回路を形成することができる。

また、図３、図１６および図１８に示した基本セル１３、ならびに図１０および図１７に示した基本セル１１３、その他のゲートアレイの基本セル（図示せず）、ならびにスタンダードセル方式のセルは、１つの半導体集積回路装置１に混載されていてもよい。
たとえば、前述の実施形態において、比較的面積を広く使用できる第３回路セル６に、その他のゲートアレイの基本セルパターン（前述の実施形態のようにセル長Ｗ_２，Ｗ_３（セル長Ｌ_１，Ｌ_２）が縮小されていないもの）を敷き詰め、比較的小面積の第１回路セル４および第２回路セル５に、前述の基本セル１３，１１３やスタンダードセル方式のセルを敷き詰めてもよい。

また、図１では、半導体集積回路装置１のパッケージ方式がＳＯＰ（Small Out-line Package）である場合を取り上げたが、半導体集積回路装置１のパッケージ方式は、これに限らない。たとえば、半導体集積回路装置１のパッケージ方式は、ＱＦＰ（Quad Flat Package）、ＱＦＮ（Quad Flat Non-leaded package）、ＱＦＪ（Quad Flat J leaded package）、ＳＯＪ（Small Out-line J leaded package）、ＤＩＰ（Dual In-line Package）、ＳＩＰ（Single In-line Package）、ＢＧＡ（Ball grid array）、ＬＧＡ（Land grid array）等であってもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、図１、図９〜図１５および図１７の形態から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）
半導体基板上に配置され、第１方向に延びる第１電源配線と、
前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、
前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、
前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、
前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、
前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、
前記第１拡散層の、前記第１方向における前記第１ゲート電極の両側から、前記第１電源配線の下方の領域へ選択的に延びる一対の第１コンタクト部とを含む、半導体集積回路装置。
（項２）
前記第１ゲート電極は、互いに離れている１ペアの第１ゲート電極を含み、
前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアの前記ｐチャネル型ＭＯＳＦＥＴが構成されており、
前記第１コンタクト部は、前記１ペアの第１ゲート電極の両側の前記第１拡散層から延びている、項１に記載の半導体集積回路装置。
（項３）
前記第１電源配線の下方の領域は、前記一対の第１コンタクト部の延出方向に沿う一対の第１仮想線に重なる一対の第１領域と、前記一対の第１領域に挟まれた第２領域とを含み、
前記第２領域に前記一対の第１コンタクト部から離れて配置された第３拡散層をさらに含む、項１または２に記載の半導体集積回路装置。
（項４）
前記第３拡散層は、前記第１拡散層とは反対導電型であり、かつ前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含む、項３に記載の半導体集積回路装置。
（項５）
半導体基板上に配置され、第１方向に延びる第１電源配線と、
前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、
前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、
前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、
前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、
前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、
前記第２拡散層の、前記第１方向における前記第２ゲート電極の両側から、前記第２電源配線の下方の領域へ選択的に延びる一対の第２コンタクト部とを含む、半導体集積回路装置。
（項６）
前記第２ゲート電極は、互いに離れている１ペアの第２ゲート電極を含み、
前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアの前記ｎチャネル型ＭＯＳＦＥＴが構成されており、
前記第２コンタクト部は、前記１ペアの第２ゲート電極の両側の前記第２拡散層から延びている、項５に記載の半導体集積回路装置。
（項７）
前記第２電源配線の下方の領域は、前記一対の第２コンタクト部の延出方向に沿う一対の第２仮想線に重なる一対の第３領域と、前記一対の第３領域に挟まれた第４領域とを含み、
前記第４領域に前記一対の第２コンタクト部から離れて配置された第４拡散層をさらに含む、項５または６に記載の半導体集積回路装置。
（項８）
前記第４拡散層は、前記第２拡散層とは反対導電型であり、かつ前記ｎチャネル型ＭＯＳＦＥＴ用の第４拡散層を含む、項７に記載の半導体集積回路装置。
（項９）
前記第２方向における前記第１拡散層の長さＬ_１に対する、前記第２方向における前記第２拡散層の長さＬ_２の比（Ｌ_２／Ｌ_１）は、０．４５〜０．７０である、項１〜８のいずれか一項に記載の半導体集積回路装置。
（項１０）
前記第１ゲート電極の前記第２電源配線側の端部と、前記第２ゲート電極の前記第１電源配線側の端部とが一体的に接続されている、項１〜９のいずれか一項に記載の半導体集積回路装置。
（項１１）
前記第１ゲート電極と前記第２ゲート電極との接続部分で形成され、前記第１ゲート電極および前記第２ゲート電極よりも幅広なゲートコンタクト部を含む、項１０に記載の半導体集積回路装置。
（項１２）
前記第２方向における前記第１電源配線と前記第２電源配線との距離は、３．３８μｍ〜３．４０μｍである、項１〜１１のいずれか一項に記載の半導体集積回路装置。
（項１３）
１ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されている、項１〜１２のいずれか一項に記載の半導体集積回路装置。

１ 半導体集積回路装置
７ 半導体基板
８ 第１電源配線
９ 第２電源配線
１０ 素子配置領域
１１ ｐチャネル型ＭＯＳＦＥＴ
１２ ｎチャネル型ＭＯＳＦＥＴ
１３ 基本セル
２０ ｐ型拡散層
２１ 第１ゲート絶縁膜
２２ 第１ゲート電極
２３ ｎ型拡散層
２４ 第１コンタクト部
２７ ｎ型拡散層
２８ 第２ゲート絶縁膜
２９ 第２ゲート電極
３０ ｐ型拡散層
３１ 第２コンタクト部
３４ ゲートコンタクト部
１０７ 半導体基板
１０８ 第１電源配線
１０９ 第２電源配線
１１０ 素子配置領域
１１１ ｐチャネル型ＭＯＳＦＥＴ
１１２ ｎチャネル型ＭＯＳＦＥＴ
１１３ 基本セル
１２０ ｐ型拡散層
１２１ 第１ゲート絶縁膜
１２２ 第１ゲート電極
１２３ ｎ型拡散層
１２４ 第１コンタクト部
１２７ ｎ型拡散層
１２８ 第２ゲート絶縁膜
１２９ 第２ゲート電極
１３０ ｐ型拡散層
１３１ 第２コンタクト部
１３４ ゲートコンタクト部
１５３ 第１仮想線
１５４ 第１領域
１５５ 第２領域
１５７ 第２仮想線
１５８ 第３領域
１５９ 第４領域

Claims (11)

1. 半導体基板上に配置され、第１方向に延びる第１電源配線と、
   前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、
   前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、
   前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、
   前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、
   前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、
   前記第１電源配線および前記第２電源配線の少なくとも一方の下方に配置され、かつ前記第１方向に沿って点在しているバックゲート用の第３拡散層とを含む、半導体集積回路装置。
2. 前記第３拡散層は、前記第１電源配線の下方に配置され、前記第１拡散層とは反対導電型であり、かつｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含み、
   前記第１拡散層から、前記第１電源配線の下方における前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域に向かって選択的に延びる第１コンタクト部を含む、請求項１に記載の半導体集積回路装置。
3. 前記第１ゲート電極は、互いに離れている１ペアの第１ゲート電極を含み、
   前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアのｐチャネル型ＭＯＳＦＥＴが構成されており、
   前記第１コンタクト部は、前記１ペアの第１ゲート電極の間の前記第１拡散層から延びている、請求項２に記載の半導体集積回路装置。
4. 前記第２方向における前記第１拡散層の長さは、０．９５μｍ〜１．４８μｍである、請求項２または３に記載の半導体集積回路装置。
5. 前記第３拡散層は、前記第２電源配線の下方に配置され、前記第２拡散層とは反対導電型であり、かつｎチャネル型ＭＯＳＦＥＴ用の第３拡散層を含み、
   前記第２拡散層から、前記第２電源配線の下方における前記ｎチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域に向かって選択的に延びる第２コンタクト部を含む、請求項１〜４のいずれか一項に記載の半導体集積回路装置。
6. 前記第２ゲート電極は、互いに離れている１ペアの第２ゲート電極を含み、
   前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアのｎチャネル型ＭＯＳＦＥＴが構成されており、
   前記第２コンタクト部は、前記１ペアの第２ゲート電極の間の前記第２拡散層から延びている、請求項５に記載の半導体集積回路装置。
7. 前記第２方向における前記第２拡散層の長さは、０．８１μｍ〜１．３４μｍである、請求項５または６に記載の半導体集積回路装置。
8. 前記第１ゲート電極の前記第２電源配線側の端部と、前記第２ゲート電極の前記第１電源配線側の端部とが一体的に接続されている、請求項１〜７のいずれか一項に記載の半導体集積回路装置。
9. 前記第１ゲート電極と前記第２ゲート電極との接続部分で定義され、前記第１ゲート電極および前記第２ゲート電極よりも幅広なゲートコンタクト部を含む、請求項８に記載の半導体集積回路装置。
10. 前記第２方向における前記第１電源配線と前記第２電源配線との距離は、３．３８μｍ〜３．４０μｍである、請求項１〜９のいずれか一項に記載の半導体集積回路装置。
11. １ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されている、請求項１〜１０のいずれか一項に記載の半導体集積回路装置。

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