TW201637215A - 功率金氧半導體場效電晶體及其製作方法 - Google Patents

功率金氧半導體場效電晶體及其製作方法 Download PDF

Info

Publication number
TW201637215A
TW201637215A TW104112061A TW104112061A TW201637215A TW 201637215 A TW201637215 A TW 201637215A TW 104112061 A TW104112061 A TW 104112061A TW 104112061 A TW104112061 A TW 104112061A TW 201637215 A TW201637215 A TW 201637215A
Authority
TW
Taiwan
Prior art keywords
metal layer
patterned
layer
field effect
effect transistor
Prior art date
Application number
TW104112061A
Other languages
English (en)
Other versions
TWI690083B (zh
Inventor
張翊麒
Original Assignee
杰力科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 杰力科技股份有限公司 filed Critical 杰力科技股份有限公司
Priority to TW104112061A priority Critical patent/TWI690083B/zh
Priority to CN201510238800.1A priority patent/CN106206726A/zh
Priority to US14/727,872 priority patent/US9761464B2/en
Publication of TW201637215A publication Critical patent/TW201637215A/zh
Priority to US15/657,227 priority patent/US10985032B2/en
Application granted granted Critical
Publication of TWI690083B publication Critical patent/TWI690083B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02371Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02372Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/0347Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/039Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03914Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • H01L2224/05582Two-layer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Geometry (AREA)

Abstract

一種功率金氧半導體場效電晶體包括基材、介電層、多個焊球、第一及第二圖案化金屬層。基材包括主動表面、背面、位於主動表面的源極區與閘極區及位於背面的汲極區。第一圖案化金屬層設置於主動表面並包括源極電極、閘極電極、汲極電極及連接線路。源極及閘極電極電性連接源極及閘極區,連接線路位於基材的邊緣並電性連接汲極電極。介電層設置於主動表面上並暴露第一圖案化金屬層。第二圖案化金屬層包括多個覆蓋源極、閘極及汲極電極的球底金屬層及覆蓋連接線路並延伸至邊緣以電性連接汲極區的連接金屬層。焊球設置於球底金屬層上。

Description

功率金氧半導體場效電晶體及其製作方法
本發明是有關於一種半導體元件及其製作方法,且特別是有關於一種功率金氧半導體場效電晶體及其製作方法。
在現今的半導體裝置中,功率金氧半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)被用在大量電子設備,包括電源、汽車電子、電腦和電池推動裝置如行動電話中。功率金氧半導體場效電晶體可以用於各種各樣的應用,例如將電源連接至具有負荷的特定電子裝置的開關。
功率金氧半導體場效電晶體通過將適當電壓施加至功率金氧半導體場效電晶體的閘極,以導通此裝置而形成連接功率金氧半導體場效電晶體的源極(source)和汲極(drain)的通道,允許電流流動。在功率金氧半導體場效電晶體導通時,電流和電壓之間的關係實質上呈線性關係,使此裝置可當作電阻之用。
一般而言,電晶體(包括功率金氧半導體場效電晶體在內)在導通的狀態下應具有較低的汲極/源極電阻(drain-source resistance)。垂直式功率金氧半導體場效電晶體就是透過將汲極設置於與源極接點的表面相反的表面上來達到低汲極/源極電阻的功效。將汲極設置於與源極接點相反的表面上可縮短電流的傳導路徑,因而可降低汲極/源極電阻。
然而,利用晶圓級晶片規模封裝(Wafer Level Chip Scale Packaging,WLCSP)來封裝電晶體時,需要將所有接點(包括源極接點、汲極接點和閘極接點)設置於封裝體的相同表面(同一側),如此配置才可將封裝體中連接至各個電晶體端子的表面輕易地利用焊球連接至電路板上。因此,將汲極和汲極接點設置於與源極接點的表面相反的表面會提高功率金氧半導體場效電晶體的封裝難度,因為此配置必須同時對該封裝體的相對兩側提供電性連接。因此,目前業界仍極需一種可使功率金氧半導體場效電晶體維持良好電性效能及低汲極/源極電阻的封裝方法。
本發明提供一種功率金氧半導體場效電晶體及其製作方法,其可提升功率金氧半導體場效電晶體的電性效能。
本發明的功率金氧半導體場效電晶體包括一基材、一第一圖案化金屬層、一圖案化介電層、一第二圖案化金屬層以及多個焊球。基材包括一主動表面、相對主動表面的一背面、一源極區、一閘極區以及一汲極區。源極區以及閘極區位於主動表面,而汲極區位於背面。第一圖案化金屬層設置於主動表面上並包括 一源極電極、一閘極電極、一汲極電極以及一連接線路。源極電極以及閘極電極分別電性連接至源極區以及閘極區。連接線路位於基材的一邊緣並與汲極電極電性連接。圖案化介電層設置於主動表面上並暴露第一圖案化金屬層。第二圖案化金屬層包括多個球底金屬層以及一連接金屬層。球底金屬層分別覆蓋源極電極、閘極電極及汲極電極。連接金屬層覆蓋並連接連接線路並延伸至邊緣以經由邊緣電性連接至汲極區。焊球分別設置於球底金屬層上。
本發明的功率金氧半導體場效電晶體的製造方法包括下列步驟。首先,提供一晶圓。晶圓包括多個晶片。各晶片包括一主動表面、相對主動表面的一背面、一第一圖案化金屬層、一源極區、一閘極區以及一汲極區。第一圖案化金屬層包括一源極電極、一閘極電極、一汲極電極以及一連接線路。源極電極以及閘極電極分別電性連接至位於主動表面的源極區以及閘極區。連接線路位於各晶片的一邊緣並與汲極電極電性連接。汲極區位於背面。接著,形成一圖案化介電層於主動表面上並暴露第一圖案化金屬層。接著,形成一第二圖案化金屬層於第一圖案化金屬層上。第二圖案化金屬層包括多個球底金屬層以及一連接金屬層。球底金屬層分別覆蓋源極電極、閘極電極及汲極電極。連接金屬層覆蓋並連接連接線路並延伸至邊緣以經由邊緣電性連接至汲極區。之後,形成多個焊球於球底金屬層上。
在本發明的一實施例中,上述的功率金氧半導體場效電 晶體更包括一圖案化保護層,設置於主動表面上並暴露第一圖案化金屬層,圖案化介電層設置於圖案化保護層上。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體更包括一種子層,設置於第一圖案化金屬層以及第二圖案化金屬層之間。
在本發明的一實施例中,上述的連接金屬層由邊緣延伸至晶片的一側面,以電性連接至位於背面的汲極區。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體更包括一矽通孔,貫穿基材以連通主動表面以及背面,連接金屬層電性連接矽通孔,以透過矽通孔電性連接至位於背面的汲極區。
在本發明的一實施例中,上述的連接線路的一厚度實質上介於3微米(μm)至5微米。
在本發明的一實施例中,上述的第二圖案化金屬層的一厚度實質上介於8微米至10微米。
在本發明的一實施例中,上述的第二圖案化金屬層的材料包括錫或銀。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體更包括一金屬塗層,覆蓋背面。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體的製作方法,更包括:在形成圖案化介電層於主動表面上之前,形成一圖案化保護層於主動表面上並暴露第一圖案化金屬 層,圖案化介電層覆蓋圖案化保護層。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體的製作方法,更包括:在形成第二圖案化金屬層於第一圖案化金屬層上之前,形成一種子層,種子層覆蓋圖案化介電層以及被圖案化介電層暴露的第一圖案化金屬層。接著,形成一圖案化光阻層於種子層上,圖案化光阻層暴露位於第一圖案化金屬層及其周圍的部分圖案化介電層上的種子層。
在本發明的一實施例中,上述的第二圖案化金屬層形成於被圖案化光阻層暴露的種子層上。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體的製作方法更包括:在形成第二圖案化金屬層於第一圖案化金屬層上之後,移除圖案化光阻層。接著,移除被第二圖案化金屬層所暴露的種子層。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體的製作方法更包括:形成一矽通孔,貫穿基材以連通主動表面以及背面,其中連接金屬層電性連接矽通孔。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體的製作方法,更包括:由背面對晶片進行一減薄製程。
在本發明的一實施例中,上述的減薄製程包括機械研磨。
在本發明的一實施例中,上述的功率金氧半導體場效電晶體的製作方法,更包括:形成一金屬塗層於背面。
在本發明的一實施例中,上述的功率金氧半導體場效電 晶體的製作方法,更包括:對晶圓進行一單體化製程,以形成多個彼此分離的功率金氧半導體場效電晶體。
基於上述,本發明的功率金氧半導體場效電晶體的製作方法利用同一製程同時形成覆蓋閘極電極、源極電極與汲極電極的球底金屬層以及位於晶片的邊緣區且與汲極電極電性連接的連接金屬層。並且,此連接金屬層延伸至晶片的邊緣,以經由此邊緣電性連接至位於晶片的背面的汲極區。如此配置,汲極區可配置於晶片的背面,使汲極區與源極區位於晶片的相對兩表面,縮短電流的傳導路徑,因而可降低汲極/源極電阻。並且,汲極電極可配置於晶片的主動表面,再經由連接線路延伸至晶片的邊緣區,以透過連接金屬層由晶片的邊緣電性連接至位於晶片的背面的汲極區,因而使閘極電極、源極電極與汲極電極皆可配置於晶片的主動表面,以方便功率金氧半導體場效電晶體透過焊球電性連接至一外接電路板上。
並且,用以電性連接汲極電極與汲極區的連接金屬層是 利用與球底金屬層同一電鍍製程而形成,因此無需增加額外的製程步驟。此外,由於連接金屬層是透過電鍍製程而形成,因而相較於透過濺鍍製程所形成的汲極電極以及連接線路(即,第一圖案化金屬層)而具有較厚的厚度,進而可承載較大的電流。因此,利用本發明的功率金氧半導體場效電晶體的製作方法所形成的功率金氧半導體場效電晶體可具有較優異的電性效能。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉 實施例,並配合所附圖式作詳細說明如下。
10、10a‧‧‧晶圓
100、100a‧‧‧功率金氧半導體場效電晶體
110‧‧‧晶片/基材
110a‧‧‧主動區
110b‧‧‧邊緣區
112‧‧‧主動表面
114、114a‧‧‧背面
116‧‧‧汲極區
118‧‧‧磊晶層
119‧‧‧矽通孔
120‧‧‧第一圖案化金屬層
122‧‧‧源極電極
124‧‧‧閘極電極
126‧‧‧汲極電極
128‧‧‧連接線路
130‧‧‧圖案化保護層
140‧‧‧圖案化介電層
150‧‧‧第二圖案化金屬層
152‧‧‧球底金屬層
154‧‧‧連接金屬層
160‧‧‧焊球
170‧‧‧種子層
180‧‧‧圖案化光阻層
190‧‧‧金屬塗層
E1‧‧‧邊緣
圖1A至圖1J是依照本發明的一實施例的一種功率金氧半導體場效電晶體的製作流程示意圖。
圖2是依照本發明的一實施例的對晶圓進行單體化製程的示意圖。
圖3是依照本發明的另一實施例的一種功率金氧半導體場效電晶體的示意圖。
有關本發明之前述及其他技術內容、特點與功效,在以下配合參考圖式之各實施例的詳細說明中,將可清楚的呈現。以下實施例中所提到的方向用語,例如:「上」、「下」、「前」、「後」、「左」、「右」等,僅是參考附加圖式的方向。因此,使用的方向用語是用來說明,而並非用來限制本發明。並且,在下列各實施例中,相同或相似的元件將採用相同或相似的標號。
圖1A至圖1J是依照本發明的一實施例的一種功率金氧半導體場效電晶體的製作流程示意圖。本實施例的功率金氧半導體場效電晶體的製造方法包括下列步驟:請同時參照圖1A以及圖1B,首先,提供如圖1A所示的一晶圓10。晶圓10包括多個晶片 110,上述的晶片110可例如呈陣列排列。在此需說明的是,為了圖式簡潔以及更清楚地呈現各晶片110的結構,圖1B至圖1J僅繪示晶圓10中單一個晶片110的製作流程的剖面示意圖。各晶片110如圖1B所示包括一主動表面112、相對主動表面112的一背面114、一第一圖案化金屬層120、一源極區、一閘極區以及一汲極區116。第一圖案化金屬層120包括一源極電極122、一閘極電極124、一汲極電極126以及一連接線路128,其中,源極區以及閘極區位於晶片110的主動表面112上,汲極區116則位於晶片110的背面114。源極電極122以及閘極電極124分別電性連接至位於主動表面112的源極區以及閘極區。連接線路128則位於各晶片110的一邊緣E1,並與汲極電極126電性連接。
詳細而言,各晶片110可包括一主動區110a以及一邊緣 區110b,邊緣區110b可例如環繞主動區110a設置,並與主動區110a連接。源極電極122、閘極電極124以及汲極電極126如圖1A所示位於晶片110的主動區110a,而連接線路128則位於晶片的邊緣區110b,並延伸至晶片110的邊緣E1,且連接線路128與汲極電極126電性連接。
此外,在本實施例中,晶片110更可如圖1B所示包括一 圖案化保護層130,其設置於主動表面112上並暴露第一圖案化金屬層120。在本實施例中,第一圖案化金屬層120是透過濺鍍製程而形成,其厚度(也就是源極電極122、閘極電極124、汲極電極126以及連接線路128的厚度)約介於3微米(μm)至5微米之 間。並且,汲極電極126與連接線路128為浮置(floating)線路,也就是說,汲極電極126與連接線路128除了彼此電性連接,並不與其他線路電性連接。
詳細而言,晶片110可包括一基底以及一磊晶層118,基底即可作為汲極區116,其具有第一導電型,磊晶層118形成於汲極區116上並具有第一導電型。在本實施例中,基底例如是具有N型重摻雜之矽基底。磊晶層118例如是具有N型輕摻雜之磊晶層,且其形成方法包括進行選擇性磊晶生長(selective epitaxy growth;SEG)製程。接著,可例如於磊晶層118中形成具有第二導電型的主體層。主體層例如是P型主體層,且其形成方法包括進行離子植入製程與後續的驅入(drive-in)製程。當然,本實施例僅用以舉例說明,本發明並不限定基底、磊晶層以及主體層的導電型態。
在本發明的一實施例中,亦可於形成磊晶層118的步驟 之後以及形成主體層的步驟之前,選擇性地於基底上形成一墊氧化物層。墊氧化物層可以避免進行離子植入製程以形成主體層時造成的穿隧效應(tunneling effect)。墊氧化物層的材料例如是氧化矽,且其形成方法例如是進行熱氧化製程。
接著,請參照圖1C,形成一圖案化介電層140於主動表 面112上。詳細而言,圖案化介電層140是形成並覆蓋於圖案化保護層130上,並暴露第一圖案化金屬層120。之後,形成如圖1D所示的一種子層170。種子層170全面性覆蓋圖案化介電層140 以及被圖案化介電層140所暴露的第一圖案化金屬層120。在本實施例中,形成種子層170的方法可為濺鍍。
接著,請參照圖1E,形成一圖案化光阻層180於種子層170上,其中,圖案化光阻層180如圖1E所示地暴露位於第一圖案化金屬層120及其周圍的部分圖案化介電層140上的種子層170。在本實施例中,圖案化光阻層180可例如具有在曝光之後會呈現裂解狀態的特性(正型感光材料)或可以鍵結的特性(負型感光材料),以透過曝光顯影製程而形成如圖1E所示的圖案化光阻層180。
接著,請參照圖1F,形成一第二圖案化金屬層150於第 一圖案化金屬層120上。詳細而言,第二圖案化金屬層150是以被圖案化光阻層180所暴露的種子層170做為電極進行電鍍製程而形成,因此,第二圖案化金屬層150是形成於被圖案化光阻層180所暴露的種子層170上。在本實施例中,由於第二圖案化金屬層150是透過電鍍而形成,因而相較於透過濺鍍而形成的第一圖案化金屬層120可具有較厚的厚度,也就是說,第二圖案化金屬層150的厚度大於第一圖案化金屬層120的厚度。具體而言,第二圖案化金屬層150的厚度約可介於8微米至10微米,且第二圖案化金屬層的材料包括錫或銀。第二圖案化金屬層150如圖1F所示包括多個球底金屬層152以及一連接金屬層154,其中,球底金屬層152分別覆蓋源極電極122、閘極電極124及汲極電極126,而連接金屬層154則覆蓋並連接連接線路128,並延伸至邊緣E1, 以經由邊緣E1電性連接至晶片110的背面114的汲極區116。如此配置,本實施例透過第二圖案化金屬層150中的連接金屬層154經由邊緣E1而電性連接汲極電極126至晶片110的背面114的汲極區116,由於連接金屬層154的厚度較厚,因而可承載較高的電流,進而可提升功率金氧半導體場效電晶體的電性效能。
在本實施例中,各晶片110的邊緣E1可具有貫孔,而各晶片110上的連接金屬層154可例如由邊緣E1延伸至各晶片的貫孔的側壁內,以經由各貫孔電性連接至晶片110的背面114的汲極區116。舉例而言,貫孔可設置於各晶片之間交界的四個角落。 當然,本實施例並不限制連接金屬層154經由邊緣E1電性連接至晶片110的背面114的汲極區116的方式。
接著,請參照圖1G,移除前述的圖案化光阻層180,以 暴露出下方的種子層。接著,再例如透過蝕刻製程移除未被第二圖案化金屬層150所覆蓋的部分種子層170,換句話說,就是移除被第二圖案化金屬層150所暴露的種子層170。
接著,可如圖1H所示,由晶片110的背面114對晶片110 進行一減薄製程,其中,減薄製程可包括機械研磨。當然,本實施例並不限制減薄晶片110的厚度的方法。之後,可如圖1F所示形成一金屬塗層190於減薄後的晶片110的背面114a,以覆蓋背面114a。當然,若本實施例未對晶片110進行減薄製程,則金屬塗層190可形成於前述的背面114,以覆蓋背面114。之後,再如圖1J所示形成多個焊球160於第二圖案化金屬層150的球底金屬 層152上,以形成如圖1J所示的功率金氧半導體場效電晶體100。
圖2是依照本發明的一實施例的對晶圓進行單體化製程的示意圖。接著,請參照圖2,對完成上述製程之後的晶圓10a進行一單體化製程,以形成多個彼此分離的如圖1J所示的功率金氧半導體場效電晶體100。至此,功率金氧半導體場效電晶體100的製作方法即大致完成。
圖3是依照本發明的另一實施例的一種功率金氧半導體場效電晶體的示意圖。在此必須說明的是,本實施例的功率金氧半導體場效電晶體100a與圖1J的功率金氧半導體場效電晶體100相似,因此,本實施例沿用前述實施例的元件標號與部分內容,其中採用相同的標號來表示相同或近似的元件,並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例,本實施例不再重複贅述。請參照圖3,以下將針對本實施例的功率金氧半導體場效電晶體100a與圖1J的功率金氧半導體場效電晶體100之間的差異做說明。
本實施例的功率金氧半導體場效電晶體100a的製作方法與功率金氧半導體場效電晶體100的製作方法大致相同,惟其步驟更包括形成一矽通孔119,貫穿晶片110以連通其主動表面112以及背面114,其中,連接金屬層154往晶片110的邊緣E1延伸並電性連接矽通孔119,以透過該矽通孔電性連接至位於該背面的該汲極區。在此情況下,連接金屬層154無需延伸至晶片110的側面,而僅需往晶片110的邊緣E1延伸以與矽通孔119連接,連 接金屬層154即可透過矽通孔119而電性連接至位於背面114的汲極區116。當然,本實施例僅用以舉例說明,本發明並不限制連接金屬層154與汲極區116電性連接的方式。
如此,依上述的製作方法所形成的功率金氧半導體場效 電晶體100/100a可包括一基材110、一第一圖案化金屬層120、一圖案化介電層140、一第二圖案化金屬層150以及多個焊球160。 在此,功率金氧半導體場效電晶體100/100a的基材110即為前述的晶片110,其包括一主動表面112、相對主動表面112的一背面114、一源極區、一閘極區以及一汲極區116。源極區以及閘極區位於主動表面112,而汲極區116位於背面112。第一圖案化金屬層120設置於主動表面112上並包括一源極電極122、一閘極電極124、一汲極電極126以及一連接線路128。源極電極122以及閘極電極124分別電性連接至源極區以及閘極區。連接線路128位於基材110的一邊緣E1並與汲極電極126電性連接。圖案化介電層140設置於主動表面112上並暴露第一圖案化金屬層120。第二圖案化金屬層150包括多個球底金屬層152以及一連接金屬層154。球底金屬層152分別覆蓋源極電極122、閘極電極124及汲極電極126。連接金屬層154覆蓋並連接連接線路128,並延伸至邊緣E1以經由邊緣E1電性連接至汲極區116。在本實施例中,第二圖案化金屬層150的厚度大於第一圖案化金屬層120,以承載較大的電流來電性連接汲極電極126與汲極區116。焊球160則分別設置於球底金屬層152上。
詳細而言,在本實施例中,功率金氧半導體場效電晶體100/100a更可包括一圖案化保護層130以及種子層170,其中,圖案化保護層130設置於主動表面112上並暴露第一圖案化金屬層120,而圖案化介電層140則是設置於圖案化保護層130上。種子層170則設置於第一圖案化金屬層120以及第二圖案化金屬層150之間。
此外,在如圖1J的實施例中,功率金氧半導體場效電晶體100的連接金屬層154可由邊緣E1延伸至基材110的側面,以電性連接至位於基材110的背面114的汲極區116。在如圖3的實施例中,功率金氧半導體場效電晶體100a則更可包括一矽通孔119,其貫穿基材110以連通主動表面112以及背面114,連接金屬層154則往邊緣E1延伸並電性連接矽通孔119,以透過矽通孔119電性連接至位於背面114的汲極區116。當然,上述實施例僅用以舉例說明,本發明並不限制連接金屬層154與汲極區116電性連接的方式。
綜上所述,本發明利用同一電鍍製程同時形成覆蓋閘極電極、源極電極與汲極電極的球底金屬層以及位於晶片的邊緣區且與汲極電極電性連接的連接金屬層,且此連接金屬層延伸至晶片的邊緣,以經由此邊緣電性連接至位於晶片的背面的汲極區。如此配置,汲極區可配置於晶片的背面,使汲極區與源極區位於晶片的相對兩表面,縮短電流的傳導路徑,因而可降低汲極/源極電阻。並且,汲極電極可配置於晶片的主動表面,再經由連接線 路延伸至晶片的邊緣區,以透過連接金屬層由晶片的邊緣電性連接至位於晶片的背面的汲極區,因而使閘極電極、源極電極與汲極電極皆可配置於晶片的主動表面,以方便功率金氧半導體場效電晶體透過焊球電性連接至一外接電路板上。
此外,用以電性連接汲極電極與汲極區的連接金屬層是 利用與球底金屬層同一電鍍製程而形成,因此無需增加額外的製程步驟,並且,由於連接金屬層是透過電鍍製程而形成,因而相較於透過濺鍍製程所形成的汲極電極以及連接線路而具有較厚的厚度,進而可承載較大的電流,因此,利用連接金屬層電性連接汲極電極與汲極區的功率金氧半導體場效電晶體可具有較優異的電性效能。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧功率金氧半導體場效電晶體
116‧‧‧汲極區
122‧‧‧源極電極
124‧‧‧閘極電極
126‧‧‧汲極電極
128‧‧‧連接線路
152‧‧‧球底金屬層
154‧‧‧連接金屬層
160‧‧‧焊球
190‧‧‧金屬塗層

Claims (20)

  1. 一種功率金氧半導體場效電晶體,包括:一基材,包括一主動表面、相對該主動表面的一背面、一源極區、一閘極區以及一汲極區,該源極區以及該閘極區位於該主動表面,該汲極區位於該背面;一第一圖案化金屬層,設置於該主動表面上並包括一源極電極、一閘極電極、一汲極電極以及一連接線路,該源極電極以及該閘極電極分別電性連接至該源極區以及該閘極區,該連接線路位於該基材的一邊緣並與該汲極電極電性連接;一圖案化介電層,設置於該主動表面上並暴露該第一圖案化金屬層;一第二圖案化金屬層,包括多個球底金屬層以及一連接金屬層,該些球底金屬層分別覆蓋該源極電極、該閘極電極及該汲極電極,該連接金屬層覆蓋並連接該連接線路並延伸至該邊緣以經由該邊緣電性連接至該汲極區;以及多個焊球,分別設置於該些球底金屬層上。
  2. 如申請專利範圍第1項所述的功率金氧半導體場效電晶體,更包括:一圖案化保護層,設置於該主動表面上並暴露該第一圖案化金屬層,該圖案化介電層設置於該圖案化保護層上。
  3. 如申請專利範圍第1項所述的功率金氧半導體場效電晶體,更包括一種子層,設置於該第一圖案化金屬層以及該第二圖 案化金屬層之間。
  4. 如申請專利範圍第1項所述的功率金氧半導體場效電晶體,更包括一矽通孔,設置於該邊緣並貫穿該晶片以連通該主動表面以及該背面,該連接金屬層電性連接該矽通孔,以透過該矽通孔電性連接至位於該背面的該汲極區。
  5. 如申請專利範圍第1項所述的功率金氧半導體場效電晶體,其中該連接線路的一厚度實質上介於3微米(μm)至5微米。
  6. 如申請專利範圍第1項所述的功率金氧半導體場效電晶體,其中該第二圖案化金屬層的一厚度實質上介於8微米至10微米。
  7. 如申請專利範圍第1項所述的功率金氧半導體場效電晶體,其中該第二圖案化金屬層的材料包括錫或銀。
  8. 如申請專利範圍第1項所述的功率金氧半導體場效電晶體,更包括一金屬塗層,覆蓋該背面。
  9. 一種功率金氧半導體場效電晶體的製作方法,包括:提供一晶圓,該晶圓包括多個晶片,各該晶片包括一主動表面、相對該主動表面的一背面、一第一圖案化金屬層、一源極區、一閘極區以及一汲極區,該第一圖案化金屬層包括一源極電極、一閘極電極、一汲極電極以及一連接線路,該源極電極以及該閘極電極分別電性連接至位於該主動表面的該源極區以及該閘極區,該連接線路位於各該晶片的一邊緣並與該汲極電極電性連接,該汲極區位於該背面; 形成一圖案化介電層於該主動表面上並暴露該第一圖案化金屬層;形成一第二圖案化金屬層於該第一圖案化金屬層上,該第二圖案化金屬層包括多個球底金屬層以及一連接金屬層,該些球底金屬層分別覆蓋該源極電極、該閘極電極及該汲極電極,該連接金屬層覆蓋並連接該連接線路並延伸至該邊緣以經由該邊緣電性連接至該汲極區;以及形成多個焊球於該些球底金屬層上。
  10. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,其中各該晶片更包括:一圖案化保護層,設置於該主動表面上並暴露該第一圖案化金屬層,該圖案化介電層覆蓋該圖案化保護層。
  11. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,更包括:在形成該第二圖案化金屬層於該第一圖案化金屬層上之前,形成一種子層,該種子層覆蓋該圖案化介電層以及被該圖案化介電層暴露的該第一圖案化金屬層;以及形成一圖案化光阻層於該種子層上,該圖案化光阻層暴露位於該第一圖案化金屬層及其周圍的部分該圖案化介電層上的該種子層。
  12. 如申請專利範圍第11項所述的功率金氧半導體場效電晶體的製作方法,其中該第二圖案化金屬層形成於被該圖案化光阻 層暴露的該種子層上。
  13. 如申請專利範圍第11項所述的功率金氧半導體場效電晶體的製作方法,更包括:在形成該第二圖案化金屬層於該第一圖案化金屬層上之後,移除該圖案化光阻層;以及移除被該第二圖案化金屬層所暴露的該種子層。
  14. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,更包括:形成一矽通孔於各該晶片的該邊緣,貫穿各該晶片以連通該主動表面以及該背面,其中該連接金屬層電性連接該矽通孔,以透過該矽通孔電性連接至位於該背面的該汲極區。
  15. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,其中該連接線路的一厚度實質上介於3微米(μm)至5微米。
  16. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,其中該連接金屬層的一厚度實質上介於6微米至8微米。
  17. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,更包括:由該背面對該晶片進行一減薄製程。
  18. 如申請專利範圍第17項所述的功率金氧半導體場效電晶體的製作方法,其中該減薄製程包括機械研磨。
  19. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,更包括:形成一金屬塗層於該背面。
  20. 如申請專利範圍第9項所述的功率金氧半導體場效電晶體的製作方法,更包括:對該晶圓進行一單體化製程,以形成多個彼此分離的功率金氧半導體場效電晶體。
TW104112061A 2015-04-15 2015-04-15 功率金氧半導體場效電晶體及其製作方法 TWI690083B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW104112061A TWI690083B (zh) 2015-04-15 2015-04-15 功率金氧半導體場效電晶體及其製作方法
CN201510238800.1A CN106206726A (zh) 2015-04-15 2015-05-12 功率金氧半导体场效晶体管及其制作方法
US14/727,872 US9761464B2 (en) 2015-04-15 2015-06-02 Power MOSFET and manufacturing method thereof
US15/657,227 US10985032B2 (en) 2015-04-15 2017-07-24 Power MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104112061A TWI690083B (zh) 2015-04-15 2015-04-15 功率金氧半導體場效電晶體及其製作方法

Publications (2)

Publication Number Publication Date
TW201637215A true TW201637215A (zh) 2016-10-16
TWI690083B TWI690083B (zh) 2020-04-01

Family

ID=57129899

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104112061A TWI690083B (zh) 2015-04-15 2015-04-15 功率金氧半導體場效電晶體及其製作方法

Country Status (3)

Country Link
US (2) US9761464B2 (zh)
CN (1) CN106206726A (zh)
TW (1) TWI690083B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
TW513770B (en) * 2002-02-26 2002-12-11 Advanced Semiconductor Eng Wafer bumping process
TWI229436B (en) * 2003-07-10 2005-03-11 Advanced Semiconductor Eng Wafer structure and bumping process
TWI305390B (en) * 2005-09-07 2009-01-11 Ind Tech Res Inst Chip structure, chip package structure and manufacturing thereof
US7682961B2 (en) * 2006-06-08 2010-03-23 International Business Machines Corporation Methods of forming solder connections and structure thereof
DE102006033319B4 (de) * 2006-07-17 2010-09-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements in Halbleiterchipgröße mit einem Halbleiterchip
JP5073992B2 (ja) * 2006-08-28 2012-11-14 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2008258499A (ja) * 2007-04-06 2008-10-23 Sanyo Electric Co Ltd 電極構造及び半導体装置
JP5132977B2 (ja) 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7585750B2 (en) * 2007-05-04 2009-09-08 Stats Chippac, Ltd. Semiconductor package having through-hole via on saw streets formed with partial saw
US8143729B2 (en) * 2008-01-25 2012-03-27 International Rectifier Corporation Autoclave capable chip-scale package
US7955893B2 (en) * 2008-01-31 2011-06-07 Alpha & Omega Semiconductor, Ltd Wafer level chip scale package and process of manufacture
US9524945B2 (en) * 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US7851856B2 (en) 2008-12-29 2010-12-14 Alpha & Omega Semiconductor, Ltd True CSP power MOSFET based on bottom-source LDMOS
TWI471977B (zh) * 2009-05-15 2015-02-01 Xintec Inc 功率金氧半場效電晶體封裝體
US8362555B2 (en) * 2009-11-24 2013-01-29 Intersil Americas Inc. Voltage converter and systems including same
JP5537197B2 (ja) * 2010-03-12 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8759209B2 (en) * 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US8987878B2 (en) * 2010-10-29 2015-03-24 Alpha And Omega Semiconductor Incorporated Substrateless power device packages
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8642385B2 (en) * 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
JP6015239B2 (ja) * 2012-08-24 2016-10-26 Tdk株式会社 端子構造、並びにこれを備える半導体素子及びモジュール基板
JP6131114B2 (ja) 2013-06-13 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9209149B2 (en) * 2013-11-14 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace structures with high assembly yield
US10529651B2 (en) * 2015-03-26 2020-01-07 Great Wall Semiconductor Corporation Co-packaged die on leadframe with common contact

Also Published As

Publication number Publication date
CN106206726A (zh) 2016-12-07
US10985032B2 (en) 2021-04-20
US20170323800A1 (en) 2017-11-09
US20160307835A1 (en) 2016-10-20
TWI690083B (zh) 2020-04-01
US9761464B2 (en) 2017-09-12

Similar Documents

Publication Publication Date Title
US10312260B2 (en) GaN transistors with polysilicon layers used for creating additional components
US20190312059A1 (en) Semiconductor device
US11349025B2 (en) Multi-channel device to improve transistor speed
JP5752810B2 (ja) 半導体装置
TWI261924B (en) Semiconductor device and fabrication process thereof
KR20140002676A (ko) 수직 dmos 전계 효과 트랜지스터 및 이의 제조방법
KR100855558B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
TWI723379B (zh) 具有混合的摻雜區域的絕緣層上矽半導體裝置
TWI690083B (zh) 功率金氧半導體場效電晶體及其製作方法
US20030155615A1 (en) Structure of a semiconductor integrated circuit and method of manufacturing the same
KR101950003B1 (ko) 반도체 소자 및 그 형성 방법
JP6267369B2 (ja) 半導体装置及び半導体装置の製造方法
JP6114434B2 (ja) 半導体装置
JP2000196102A (ja) 半導体装置およびその製造方法
US11705450B2 (en) Semiconductor structures and methods of forming the same
CN210692544U (zh) 场效晶体管结构
WO2021092764A1 (zh) 一种半导体器件
TWI655746B (zh) 二極體與二極體串電路
WO2021092944A1 (zh) 场效晶体管结构及其制造方法
JP2021093510A (ja) 半導体集積回路装置
US8816445B2 (en) Power MOSFET device with a gate conductor surrounding source and drain pillars
JPH01143253A (ja) 半導体装置およびその製造方法
TW201921682A (zh) 在採用高密度金屬佈線中之高效能電池設計
JPH0499369A (ja) 半導体装置
JP2015167253A (ja) 半導体装置