WO2021092944A1 - 场效晶体管结构及其制造方法 - Google Patents
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Definitions
- the semiconductor industry has progressed to nanotechnology, pursuing higher component density, better performance, and lower cost process nodes. With this progress, challenges from manufacturing and design have prompted the development of three-dimensional field-effect transistor structures, and the fin-type field-effect transistor structure is one of them. However, the fin field effect transistor structure still has considerable defects. For example, as the gate line width is reduced to tens of nanometers to a few nanometers, even the fin-type field effect transistor structure has the problem of short channel effect.
- this application discloses a field-effect transistor structure, which can reduce the short-channel effect while meeting the requirement of a small line width gate.
- the present application provides a semiconductor layer above the gate to form the channel, so the channel length can be greater than the gate line width , In turn, the channel length can be increased without increasing the gate line width.
- the semiconductor layer helps to allow the field-effect transistor structure to meet the requirements of a small gate line width and sufficient channel length at the same time, and effectively reduce the short channel effect.
- FIG. 8 and 9 are cross-sectional views of the semiconductor layer forming the field effect transistor structure of FIG. 1.
- a polysilicon layer POLY is formed to cover the gate insulating layer 320 and cover the source/drain electrodes 210 and 220.
- epitaxial growth is performed using the polysilicon layer POLY as a seed crystal to form a semiconductor layer 40.
- the semiconductor layer 40 extends from the source/drain 210 through the gate insulating layer 320 to the source/drain 220.
- the polysilicon layer POLY can be annealed to eliminate defects.
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Abstract
一种场效晶体管结构（1），包含：基板（10）、源极汲极部（20）、介电层（DL）、闸极构成（30）、半导体层（40）。源极汲极部（20）形成于基板（10）上，并且源极汲极部（20）包含源极与汲极（210/220）；介电层（DL）与源极汲极部（20）形成于同一层并电性隔离源极与汲极（210/220）；闸极构成（30）与源极汲极部（20）位于不同层，闸极构成（30）包含闸极导电层（310）以及闸极绝缘层（320），闸极导电层（310）形成于介电层上，且闸极绝缘层（320）形成于闸极导电层（310）上并包覆闸极导电层（310）。半导体层（40），形成于闸极绝缘层（320）上并包覆闸极绝缘层（320）。闸极构成（30）介于介电层（DL）与半导体层（40）之间，源极汲极部（20）耦接于半导体层（40），且通过施加电压于闸极导电层（310）以于半导体层（40）中形成通道。
Description
本申请是关于一种晶体管结构，特别是一种场效晶体管结构及其制造方法。
半导体微处理器及高集成电路是将场效晶体管(Field Effect Transistor，FET)等元件集成于半导体基板上来制造。通常，互补金氧半导体(Complementary Metal Oxide Semiconductor，CMOS)作为场效晶体管成为集成电路的主动元件(开关元件)。半导体基板的材料主要使用作为IV族半导体的硅。藉由将构成CMOS的晶体管小型化，可提升半导体微处理器及高集成电路的集成度及性能。将CMOS小型化时的课题之一是电力消耗量的增大。作为电力消耗量的增大的期中一个原因，是由于晶体管小型化而衍生出来的短通道效应(short channel effect)，而短通道效应会引发漏电流增大的问题。漏电流的增大会导致供给电压的增大，因此针对CMOS的发展必须考虑抑制漏电流以及并降低驱动电压。
半导体产业已进展至纳米科技，进而追求更高元件密度、更佳效能，以及更低价格之工艺节点。于此进展下，来自制造及设计之挑战促使立体场效晶体管结构的发展，而鳍式场效晶体管结构就是其中一种。然而，鳍式场效晶体管结构仍具有相当缺陷。举例说明，随着闸线线宽以经缩小到数十纳米至数纳米，即便是鳍式场效晶体管结构也有短通道效应的问题存在。
发明内容
鉴于以上的问题，本申请公开了一种场效晶体管结构，能在满足小线宽闸极的需求下减少短通道效应。
本申请所公开的场效晶体管结构包含一基板、一源极汲极部、一介电层、一闸极构成以及一半导体层。源极汲极部形成于基板上，并且源极汲极部包含一源极与一汲极。介电层与源极汲极部形成于同一层并电性隔离源极与汲极。闸极构成与源极汲极部位于不同层。闸极构成包含一闸极导电层以及一闸极绝缘层，闸极导电层形成于该介电层上，闸极绝缘层形成于闸极导电层上并且包覆闸极导电层。半导体层形成于闸极绝缘层上并包覆该闸极绝缘层。闸极构成介于介电层与半导体层之间。源极汲极部耦接于半导体层，且通过施加电压于闸极，以于半导体层中形成通道。
本申请另公开的场效晶体管结构的制造方法包含：提供一基板；形成一源极汲极部于基板上；形成一闸极，与源极汲极部位于不同层；以及形成一半导体层于闸极上。闸极介于基板与半导体层之间。源极汲极部耦接于半导体层，且通过施加电压于闸极，以于半导体层形成通道。
根据本申请所公开的场效晶体管结构，不同于习知场效晶体管结构中的通道是形成于基板中，本申请提供半导体层于闸极上方以形成通道，因此通道长度可大于闸极线宽，进而能够在不增加闸极线宽的情况下增加通道长度。藉此，在晶体管密度持续增加以延续摩尔定律的情况下，半导体层有助于让场效晶体管结构同时满足闸极线宽小以及足够通道长度的需求，有效减少短通道效应。
以上的关于本申请内容的说明及以下的实施方式的说明用以示范与解释本申请的精神与原理，并且提供本申请的权利要求保护范围更进一步的解释。
图1为根据本申请一实施例之场效晶体管结构的横截面图。
图2为图1之场效晶体管结构的局部放大图。
图3和图4为形成图1之场效晶体管结构的源极与汲极的横截面图。
图5至图7为形成图1之场效晶体管结构的闸极的横截面图。
图8和图9为形成图1之场效晶体管结构的半导体层的横截面图。
图10为在图9之源极与汲极中形成重掺杂区的横截面图。
图11为形成图1之场效晶体管结构的间隔层的横截面图。
图12为于图11之场效晶体管结构上形成封装层以及导线的横截面图。
其中，附图标记：
场效晶体管结构 1
基板 10
N型井区 110
P型井区 120
源极汲极部 20
源极/汲极 210、220
闸极构成 30
闸极导电层 310
底侧 311
顶侧 312
周边侧面 313
闸极绝缘层 320
半导体层 40
通道 410
间隔层 50
氧化硅膜 510
氮化硅膜 520
方向 D
介电层 DL
重掺杂区 DR
介电层工艺区域 DLR
磊晶层 EPL
介电层 ILD
间距 L1
延伸长度 L2
金属层 ML
氧化层 OX
多晶硅层 POLY
牺牲层 SL
导电柱 VIA
以下在实施方式中详细叙述本申请的详细特征以及优点，其内容足以使任何本领域的技术人员了解本申请的技术内容并据以实施，且根据本说明书所公开的内容、权利要求保护范围及附图，任何本领域的技术人员可轻易地理解本申请相关的目的及优点。以下的实施例进一步详细说明本申请的观点，但非以任何观点限制本申请的范畴。
空间相对用语，诸如“下方”、“上方”、“之下”、“之上”及其类似者，乃是用于简化描述附图中绘示的一个元件或结构与另一元件(或多个组件)或结构(或多个结构)之关系。除附图中描绘之方向外，空间相对用语旨在包含于使用或操作中之装置的不同方向。装置可为不同之方向(旋转90度或在其他的方向)，并且在此使用之空间相关描述词也可相应地被解释。
请一并参照图1和图2，其中为根据本申请一实施例之场效晶体管结构的横截面图，图2为图1之场效晶体管结构的局部放大图。在本实施例中，场效晶体管结构1包含一基板10、一源极汲极部20、一闸极构成30、一半导体层40以及一间隔层50。
基板10例如包含硅或其他半导体元素，如锗或III-V族元素，但不以此为限。在本实施例中，基板10为硅基板，其包含深层N型井区(DNW)110以及P型井区120。
源极汲极部20形成于基板10上。详细来说，源极汲极部20包含一源极/汲极210与一源极/汲极220。源极/汲极210与源极/汲极220可以形成于基板10中，或是形成于基板10的顶面。在图1中，源极/汲极210与源极/汲极220均为形成于基板10的顶面上的磊晶层。在基板10为硅基板的本实 施例中，源极/汲极210与源极/汲极220为P型硅磊晶层或N型硅磊晶层。在其他实施例中，源极汲极部可以形成于基板中，并且源极汲极部与P型井区位于同一层。
闸极构成30与源极汲极部20形成于不同层。详细来说，源极/汲极210与源极/汲极220形成于位于基板10上的一介电层DL中，并且闸极构成30形成于介电层DL的顶面上。闸极构成30包含一闸极导电层310以及一闸极绝缘层320。闸极导电层310形成于介电层DL的顶面上，并且闸极导电层310介于基板10与闸极绝缘层320之间。闸极绝缘层320共形地形成于闸极导电层310上，并且闸极绝缘层320包覆闸极导电层310的顶侧与周边侧面。闸极导电层310的材料包含钨(W)、钛(Ti)、铂(Pt)或铜(Cu)。闸极绝缘层320的材料包含氧化硅或氮化硅。
半导体层40形成于闸极构成30上，并且闸极构成30介于基板10与半导体层40之间。详细来说，闸极构成30具有相对的一底侧311与一顶侧312，并且底侧311较顶侧312靠近源极/汲极210和源极/汲极220。闸极构成30还进一步具有一周边侧面313，其介于底侧311与顶侧312之间。闸极构成30的底侧311接触介电层DL，且半导体层40共形地形成于闸极构成30的顶侧312与周边侧面313上而完全地覆盖闸极导电层310与闸极绝缘层320。在源极/汲极210至源极/汲极220的一方向D上，源极/汲极210和源极/汲极220之间的间距L1小于半导体层40的延伸长度L2。半导体层40接触并且耦接于源极/汲极210与源极/汲极220。通过施加电压于闸极导电层310，以于半导体层40中形成通道410。通道410形成后，场效晶体管结构1即可让电流通过，而依据施于闸极导电层310的电压值不同，可控制经由通道410流过的电流大小。
用于提供通道410的半导体层40共形地包覆闸极构成30闸极绝缘层320，因此通道410的长度接近于源极/汲极210的水平间距加上闸极绝缘层320垂直高度的两倍。藉此，在晶体管密度持续增加以延续摩尔定律的情况下，半导体层40有助于让场效晶体管结构1同时具有足够的通道长度，并且有效减少工艺微缩之下场效晶体管的短通道效应。
间隔层50例如包含氧化硅或氮化硅，其形成于半导体层40上。半导体层40介于间隔层50与闸极绝缘层320之间。间隔层50可以是单层或多层结构。在图1中，间隔层50包含一氧化硅膜510与一氮化硅膜520所构成的多层膜结构。
以下说明图1的场效晶体管结构1的制造方法。首先说明场效晶体管之下电极的形成。请并参照图3和图4，为形成图1之场效晶体管结构的源极与汲极的横截面图。首先，如图3所示，提供基板10，并且以离子布值在基板10中形成深层N型井区110以及P型井区120。
如图4所示，形成一磊晶层EPL于基板10的顶面上，并且移除部分的磊晶层以形成源极汲极部20。具体来说，可以通过磊晶成长技术形成磊晶层EPL于基板10的顶面上。接着，通过微影工艺与蚀刻工艺将磊晶层EPL图案化。经图案化的磊晶层EPL有一部分被移除，并且残留在基板10的顶面上的磊晶层EPL作为源极汲极部20的源极/汲极210和源极/汲极220。
图5至图7为形成图1之场效晶体管结构的闸极的横截面图。如图5所示，形成介电层DL包覆源极/汲极210与源极/汲极220，具体来说，可沉积介电层DL(例如氧化硅)覆盖基板10、源极/汲极210与源极/汲极220。接着，可通过例如化学机械研磨工艺移除多余的介电层DL，以使源极/汲极210与源极/汲极220的顶面自介电层DL显露于外，进而达到平坦化的效果。在图5中，介电层DL、源极/汲极210与源极/汲极220位于同一层，并且源极/汲极210和源极/汲极220的顶面与介电层DL的顶面位于同一水平高度，也就是说源极汲极部20与介电层DL齐平。
如图6所示，形成一金属层ML于介电层DL上，并且移除部分的金属层ML，以形成闸极导电层310。具体来说，可沉积金属层ML(例如钨)于介电层DL的顶面上。接着，可通过微影工艺与蚀刻工艺将金属层ML图案化。经图案化后，形成于源极/汲极210与源极/汲极220上的部分金属层ML被移除，且残留在源极/汲极210与源极/汲极220上的金属层ML作为闸极构成30的闸极导电层310。进一步来说，闸极导电层310可形成于源极/汲极210和源极/汲极220之间的一介电层工艺区域DLR，并且闸极导电层310的底侧 接触介电层工艺区域DLR。
如图7所示，形成一氧化层OX于介电层DL上与闸极导电层310上，并且移除部分的氧化层OX，以形成闸极绝缘层320。具体来说，可沉积氧化层OX(例如氧化硅)于介电层DL、源极/汲极210和源极/汲极220的顶面上、闸极导电层310的顶侧上以及周边侧面上。接着，可通过微影工艺与蚀刻工艺将氧化层OX图案化。经图案化后，残留在源极/汲极210、源极/汲极220与包覆闸极导电层310的氧化层OX作为闸极绝缘层320而共形地形成于闸极导电层310上。
图8和图9为形成图1之场效晶体管结构的半导体层的横截面图。如图8所示，形成一多晶硅层POLY包覆闸极绝缘层320、以及覆盖在源极/汲极210、220上。接着，如图9所示，以多晶硅层POLY为晶种进行磊晶成长，以形成半导体层40。半导体层40自源极/汲极210延伸经过闸极绝缘层320而至源极/汲极220。在进行磊晶成长之前，可以先退火多晶硅层POLY以消除缺陷。
图10为在图9之源极与汲极中形成重掺杂区的横截面图。首先形成一牺牲层SL(例如氧化硅)包覆半导体层40以及覆盖在介电层DL上。接着，以离子布植形成重掺杂区DR。具体来说，在半导体层40和源极/汲极210、220的接触界面形成有重掺杂区DR。所述“重掺杂区”是指掺杂浓度高于周围的区域，并且相对地在重掺杂区周围的区域可称为轻掺杂区。重掺杂区DR有助于提升电流从源极/汲极210通过半导体层40注入到源极/汲极220的效率。接着，对重掺杂区DR进行退火，以消除重掺杂区DR内的缺陷。完成重掺杂区DR的布植后，可通过微影工艺与蚀刻工艺移除牺牲层SL。
图11为形成图1之场效晶体管结构的间隔层的横截面图。形成间隔层50于半导体层40上。具体来说，可沉积至少一绝缘层(例如氧化硅或氮化硅)于半导体层40上，并且通过微影工艺与蚀刻工艺将绝缘层图案化，以形成间隔层50。在图11中，沉积一层氧化硅膜510与一层氮化硅膜520，并且图案化以形成具有双层结构的间隔层50。
图12为于图11之场效晶体管结构上形成封装层以及导线的横截面图。可额外形成一个或多个介电层ILD以作为封装层密封场效晶体管结构1。此外，还可在介电层ILD中形成导电柱VIA，以使场效晶体管结构1能耦接至外部导线。
综上所述，根据本申请所公开的场效晶体管结构，不同于习知场效晶体管结构中的通道是形成于基板中，本申请提供半导体层于闸极上方以形成通道，因此通道长度可大于闸极线宽，进而能够在不增加闸极线宽的情况下增加通道长度。藉此，在晶体管密度持续增加以延续摩尔定律的情况下，半导体层有助于让场效晶体管结构同时满足闸极线宽小以及足够通道长度的需求，有效减少短通道效应。
Claims (10)
- 一种场效晶体管结构，其特征在于，该场效晶体管结构包含：一基板；一源极汲极部，形成于该基板上，该源极汲极部包含一源极与一汲极；一介电层，与该源极汲极部形成于同一层并电性隔离该源极与该汲极；一闸极构成，与该源极汲极部位于不同层，该闸极构成包含一闸极导电层以及一闸极绝缘层，该闸极导电层形成于该介电层上，且该闸极绝缘层形成于该闸极导电层上并包覆该闸极导电层；以及一半导体层，形成于该闸极绝缘层上并包覆该闸极绝缘层；其中，该闸极构成介于该介电层与该半导体层之间，该源极汲极部耦接于该半导体层，且通过施加电压于该闸极导电层以于该半导体层中形成通道。
- 如权利要求1所述的场效晶体管结构，其特征在于，该闸极构成的一底侧与一顶侧相对，该闸极构成的一周边侧面介于该底侧与该顶侧之间，该底侧接触该介电层，且该半导体层形成于该顶侧与该周边侧面上。
- 如权利要求1所述的场效晶体管结构，其特征在于，在该源极至该汲极的一方向上，该源极和该汲极之间间距小于该半导体层的延伸长度。
- 如权利要求1所述的场效晶体管结构，其特征在于，更包含一间隔层，其中该半导体层介于该间隔层与该闸极绝缘层之间。
- 一种场效晶体管结构的制造方法，其特征在于，该场效晶体管结构的制造方法包含：提供一基板；形成一源极汲极部于该基板上；形成一闸极构成，与该源极汲极部位于不同层；以及形成一半导体层于该闸极构成上，该闸极构成介于该基板与该半导体层之间，该源极汲极部耦接于该半导体层，且通过施加电压于该闸极构成以于该半导体层形成通道。
- 如权利要求5所述的场效晶体管结构的制造方法，其特征在于，形成该源极汲极部包含：形成一磊晶层于该基板上；以及移除部分的该磊晶层，以形成该源极汲极部。
- 如权利要求6所述的场效晶体管结构的制造方法，其特征在于，还包含：形成一介电层包覆该源极汲极部；移除部份该介电层，使该源极汲极部的顶面与该介电层的顶面位于同一水平高度；形成一金属层于该介电层上；移除部分的该金属层，以形成该闸极构成的一闸极导电层；形成一氧化层于该介电层上以包覆该闸极导电层；以及移除部分的该氧化层，以形成该该闸极构成的一闸极绝缘层。
- 如权利要求7所述的场效晶体管结构的制造方法，其特征在于，形成该半导体层包含：形成一多晶硅层包覆该闸极绝缘层，且该多晶硅层接触该源极汲极部；以及以该多晶硅层为晶种进行磊晶成长，以形成该半导体层。
- 如权利要求8所述的场效晶体管结构的制造方法，其特征在于，更包含：形成一牺牲层于该半导体层上；以离子布植形成至少一重掺杂区，该至少一重掺杂区位于该半导体层和该源极汲极部的接触界面；退火该至少一重掺杂区；以及移除该牺牲层。
- 如权利要求9所述的场效晶体管结构的制造方法，其特征在于，更包含：形成一间隔层于该半导体层上。
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