TWI735975B - 積體晶片、高電壓裝置及用於形成高電壓電晶體裝置的方法 - Google Patents

積體晶片、高電壓裝置及用於形成高電壓電晶體裝置的方法 Download PDF

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盧卉庭
王培倫
鐘于彰
周君冠
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Abstract

本公開的各種實施例涉及一種包括設置在漂移區之上的 場板的積體晶片。第一閘極電極在源極區與汲極區之間上覆在基底上。蝕刻停止層在側向上從第一閘極電極的外側壁延伸到汲極區。蝕刻停止層上覆在設置在源極區與汲極區之間的漂移區上。場板設置在上覆在基底上的第一層間介電(ILD)層內。場板上覆在漂移區上。場板的頂表面與第一閘極電極的頂表面對準，且場板的底表面垂直地位於第一閘極電極的底表面上方。場板及第一閘極電極分別包含金屬材料。

Description

積體晶片、高電壓裝置及用於形成高電壓電晶體 裝置的方法
本揭露實施例是有關於一種積體晶片、高電壓裝置及用於形成高電壓電晶體裝置的方法。
現今的積體晶片(integrated chip，IC)包括數百萬或數十億個形成在半導體基底(例如，矽)上的半導體裝置。視積體晶片的應用而定，積體晶片可使用許多不同類型的電晶體裝置。近年來，移動設備(cellular device)及射頻(radio frequency，RF)裝置市場日益增大已導致對高電壓電晶體(high voltage transistor)裝置的使用顯著增加。舉例來說，由於高電壓電晶體裝置能夠應付高擊穿電壓(例如，大於約50伏特(Volt，V))及高頻，因此它們往往用在RF發射/接收鏈中的功率放大器中。
本揭露實施例提供一種積體晶片，其中所述積體晶片包括：第一閘極電極、蝕刻停止層以及場板。所述第一閘極電極上覆 在基底上且在源極區與汲極區之間。所述蝕刻停止層在側向上從所述第一閘極電極的外側壁延伸到所述汲極區，其中所述蝕刻停止層上覆在設置在所述源極區與所述汲極區之間的漂移區上。所述場板設置在上覆在所述基底上的第一層間介電層內，其中所述場板上覆在所述漂移區上，所述場板的頂表面與所述第一閘極電極的頂表面對準，且所述場板的底表面垂直地位於所述第一閘極電極的底表面上方，其中所述場板及所述第一閘極電極分別包含金屬材料。
本揭露實施例提供一種高電壓裝置，所述高電壓裝置包括：側向擴散式金屬氧化物半導體場效電晶體裝置、第一電晶體及場板。所述側向擴散式金屬氧化物半導體場效電晶體裝置包括上覆在基底上的第一閘極結構且還包括設置在所述基底中的源極區、汲極區及擴散區，其中所述擴散區在側向上設置在所述源極區與所述汲極區之間，其中所述第一閘極結構包括第一閘極電極，所述第一閘極電極包含具有第一功函數的第一導電材料。所述第一電晶體包括上覆在所述基底上的第二閘極結構且還包括設置在所述第二閘極結構的相對兩側上的多個第二源極/汲極區，其中所述第二閘極結構包括第二閘極電極，所述第二閘極電極包含具有與所述第一功函數不同的第二功函數的第二導電材料。所述場板上覆所述擴散區上且于側向上設置在所述第一閘極電極與所述汲極區之間，其中所述場板包含所述第二導電材料。
本揭露實施例提供一種用於形成高電壓電晶體裝置的方法，包括：提供具有通過通道區及漂移區與汲極區分隔開的源極區的基底，多個虛設閘極結構上覆在所述基底上，其中所述多個虛設 閘極結構中的第一虛設閘極結構上覆在所述通道區上；在所述多個虛設閘極結構之上形成第一層間介電層；移除位於所述漂移區之上的所述第一層間介電層的部分，從而界定場板開口，其中所述場板開口在側向上位於所述第一虛設閘極結構與所述汲極區之間；移除相對於所述第一虛設閘極結構在側向上偏移的第二虛設閘極結構，從而界定第一閘極電極開口；在所述場板開口及所述第一閘極電極開口中形成具有多個金屬層的第一堆疊；以及在所述具有多個金屬層的第一堆疊中執行平坦化製程，從而界定場板及第一閘極電極。
100:高電壓電晶體裝置
102:半導體基底
104:源極區
105:箭頭
106:汲極區
108、314:閘極電極
110:閘極介電層
112:通道區
114:漂移區
116:閘極結構
118:第一層間介電(ILD)層
120:觸點
120a:內導電本體
120b:外導電本體
122:場板
124:蝕刻停止層
125:虛線
126:第二層間介電層
200:高電壓側向擴散式金屬氧化物半導體場效電晶體(LDMOS)裝置/LDMOS裝置
200b、200c:LDMOS裝置
202:本體區
206:淺溝渠隔離(STI)結構
208:接觸區
212:側壁間隔壁
220:矽化物層
300a、300b、300c、300d、300e、300f:高電壓裝置
302:超深阱區
304:深阱
306、308:源極/汲極區
309:阱區
310a、312a:閘極電極層/第一閘極電極層
310b、312b:閘極電極層/第二閘極電極層
310c、312c:閘極電極層/第三閘極電極層
320:半導體裝置/第一高電壓電晶體
322:半導體裝置/第二高電壓電晶體
340、342:頂蓋層
350:導線
352、1402:第三層間介電層
354:第四層間介電層
400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600:剖視圖
404a、404b:虛設閘極電極結構
404c:虛設閘極電極結構/第一虛設閘極電極結構
602、804、1002:罩幕層
604:開口
702:場板開口
802、1102a、1102b:閘極電極開口
1502:通孔開口
1700:方法
1702、1704、1706、1708、1710、1712、1714、1716、1718、1720:動作
d1、d2、d3:距離
Lf:場板長度
Lg:閘極長度
t1:厚度
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵之尺寸。
圖1示出具有場板(field plate)的高電壓電晶體裝置的一些實施例的剖視圖。
圖2A至圖2C示出具有場板的高電壓側向擴散式金屬氧化物半導體場效電晶體(metal-oxide semiconductor field-effect transistor，MOSFET)(laterally diffused MOSFET，LDMOS)裝置的各種替代實施例的剖視圖。
圖3A至圖3F示出圖2A所示高電壓LDMOS裝置的各種替代實施例的剖視圖。
圖4至圖16示出形成具有場板的高電壓LDMOS裝置的方法 的一些實施例的剖視圖。
圖17示出形成具有場板的高電壓LDMOS裝置的方法的一些實施例的流程圖。
以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。以下描述組件及配置的具體實例以簡化本發明。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚之目的，且自身並不規定所論述之各種實施例及/或組態之間的關係。
此外，可在本文中使用空間相對術語，諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」以及類似術語，以描述如在圖式中所說明的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
高電壓電晶體裝置往往被構造成具有場板(field plate)。場板是被放置在高電壓電晶體裝置的漂移區(drift region)之上以通過操縱由閘極電極產生的電場(例如，減小峰值電場)來增強裝 置性能的導電元件。通過操縱由閘極電極產生的電場，高電壓電晶體裝置可實現較高的擊穿電壓(breakdown voltage)。舉例來說，側向擴散式金屬氧化物半導體(laterally diffused metal oxide semiconductor，LDMOS)電晶體裝置往往包括從通道區延伸到設置在通道區與汲極區之間的相鄰漂移區的多個場板。
場板可以通過許多不同的方式形成。舉例來說，場板可通過直接在漂移區之上延伸導通孔來形成。然而，在此種配置中，場板的形成是利用額外的加工步驟，額外的加工步驟會增加製作成本和/或損壞漂移區。作為另外一種選擇，可使用閘極材料(例如多晶矽)來形成場板。然而，隨著電晶體的特徵縮小(例如，長度小於28奈米)，用於場板的多晶矽的厚度減小。因此，基於減小的多晶矽厚度，使得用於在多晶矽之上形成觸點的製程可能損壞漂移區。在又一個替代方案中，可在漂移區中形成充當場板的絕緣材料。在此種配置中，非金屬材料位於電流流動的主要路徑中，從而在絕緣材料中驅動電流，使LDMOS電晶體的電阻增大，並使LDMOS電晶體的性能降低。
因此，本公開涉及一種具有由閘極材料製成的場板的高電壓電晶體裝置，所述場板與相鄰的閘極電極同時形成以實現低成本的製作方法，同時減輕對漂移區的損壞。在一些實施例中，高電壓電晶體裝置具有閘極電極，閘極電極上覆在所述基底上且位於在基底內的源極區與汲極區之間。接觸蝕刻停止層(contact etch stop layer，CESL)從閘極電極的側壁延伸到排列在閘極電極與汲極區之間的漂移區。場板位於上覆在基底上的第一層間介電(inter-level dilectric，ILD)層內。場板在側向上設置在閘極電極的側壁 與漂移區之間，並從接觸蝕刻停止層垂直地延伸到第一層間介電層的上表面。內連線介電結構形成在高電壓電晶體裝置之上。多個導電觸點延伸穿過內連線介電結構且上覆在場板、閘極電極、源極區及汲極區上。場板包含具有功函數的金屬材料(例如，N型金屬材料或P型金屬材料)。這樣是部分地促進了在不對場板施加偏壓(bias)的條件下在漂移區中形成耗盡區(depletion region)。另外，在導電觸點的形成期間，使用高功率電漿蝕刻製程(high power plasma etch process)。場板在高功率電漿蝕刻製程期間充當蝕刻停止層，從而減輕對漂移區的損壞。
圖1示出具有場板122的高電壓電晶體裝置100的一些實施例的剖視圖。
高電壓電晶體裝置100包括設置在半導體基底102內的源極區104及汲極區106。半導體基底102具有第一摻雜類型(例如，p型)，而源極區104及汲極區106分別具有第二摻雜類型(例如，n型)且具有比半導體基底102高的摻雜濃度。在一些實施例中，第一摻雜類型可為p型，且第二摻雜類型可為n型，反之亦然。
閘極結構116在於側向上排列在源極區104與汲極區106之間的位置處上覆在半導體基底102上。閘極結構116包括通過閘極介電層110與半導體基底102分隔開的閘極電極108。在接收到偏置電壓時，閘極電極108被配置成產生電場，所述電場控制電荷載子在於側向上設置在源極區104與汲極區106之間的通道區112內的移動。舉例來說，在操作期間，可相對于源極區104選擇性地對閘極電極108施加閘極-源極電壓(VGS)，而在通道區 112中形成導電通道(conductive channel)。在施加閘極-源極電壓以形成導電通道的同時，施加汲極到源極電壓(VDS)以使電荷載子在源極區104與汲極區106之間移動(例如，由箭頭105示出)。通道區112在側向上從源極區104延伸到相鄰的漂移區114(即，汲極延伸區)。漂移區114包括具有相對低的摻雜濃度的第二摻雜類型(例如，n型)，此在高工作電壓下使電阻較高。閘極結構116設置在通道區112之上。在一些實施例中，閘極結構116可從通道區112之上延伸到上覆在漂移區114的部分上的位置。
第一層間介電(ILD)層118上覆在半導體基底102上。在第一層間介電層118內設置有一個或多個導電結構。在一些實施例中，所述一個或多個導電結構包括多個觸點120，所述多個觸點120被配置成在源極區104、汲極區106和/或閘極電極108與多個製程後端(back-end-of-the-line，BEOL)金屬線之間提供垂直連接，所述多個BEOL金屬線上覆在觸點120上且設置在第二層間介電(ILD)層(未示出)內。
所述一個或多個導電結構可進一步包括場板122，場板122設置在第一層間介電層118內且于側向上位於汲極區106與閘極電極108之間的位置處。場板122包含與閘極電極108不同且與觸點120不同的金屬材料。場板122可設置在蝕刻停止層124之上，蝕刻停止層124被配置成將場板122與漂移區114及閘極電極108分隔開。蝕刻停止層124在側向上延伸超過源極區104的側壁及汲極區106的側壁。
在操作期間，場板122被配置成作用於由閘極電極108產生的電場。場板122可被配置成改變由閘極電極108產生的電 場在漂移區114中的分佈。此部分地增強了高電壓電晶體裝置100的擊穿電壓能力。此外，在一些實施例中，作用於由閘極電極108產生的電場的場板122會減小汲極區106附近的高場電荷載子陷獲效應(high-field charge carrier trapping effect)。舉例來說，在高電壓電晶體裝置100的操作期間，場板122可將與漂移區114相鄰的汲極區106的邊緣處的電場從近似2.9*106伏特/公分(V/cm)減小到近似1.4*106V/cm。在前述實例中，閘極電極108到源極區104的電壓VGS為0伏特，汲極區106到源極區104的電壓VDS為7伏特，且場板122具有浮置電壓和/或未利用電壓來偏置。因此，在一些實施例中，場板122可將汲極區106的邊緣處的電場減小至少百分之五十。
圖2A示出包括具有場板122的高電壓側向擴散式MOSFET(LDMOS)裝置200的高電壓電晶體裝置的一些附加實施例的剖視圖。
LDMOS裝置200包括設置在半導體基底102內的源極區104及汲極區106。在一些實施例中，半導體基底102可例如為塊狀基底(例如，塊狀矽基底)、絕緣體上有矽(silicon-on-insulator，SOI)基底或一些其他合適的基底。半導體基底102具有第一摻雜類型(例如，p型)，而源極區104及汲極區106包括具有與第一摻雜類型不同的第二摻雜類型(例如，n型)的高摻雜區。在一些實施例中，第一摻雜類型可為p型，且第二摻雜類型可為n型，反之亦然。在一些實施例中，源極區104和/或汲極區106可具有近似1019原子/立方公分(atoms/cm3)或大於1019atoms/cm3的摻雜濃度。
具有第一摻雜類型(例如，p+摻雜)的接觸區208在側向上鄰接源極區104。接觸區208提供與半導體基底102的歐姆連接(ohmic connection)。在一些實施例中，接觸區208可具有近似1019atoms/cm3或大於1019atoms/cm3的p型摻雜濃度。接觸區208及源極區104設置在本體區202內。本體區202具有摻雜濃度高於半導體基底102的摻雜濃度的第一摻雜類型。舉例來說，半導體基底102可具有處於近似1014atoms/cm3至1016atoms/cm3範圍內的摻雜濃度，而本體區202可具有處於近似1016atoms/cm3至1018atoms/cm3範圍內的摻雜濃度。
汲極區106設置在漂移區114內，漂移區114排列在半導體基底102內且于側向上鄰接本體區202的位置處。漂移區114包括具有相對低的摻雜濃度的第二摻雜類型(例如，n型)，此當LDMOS裝置200在高電壓下工作時使電阻較高。在一些實施例中，漂移區114可具有處於近似1018atoms/cm3至1020atoms/cm3範圍內的摻雜濃度。淺溝渠隔離(shallow trench isolation，STI)結構206從半導體基底102的頂表面延伸到頂表面下方的位置。汲極區106可鄰接淺溝渠隔離結構206。淺溝渠隔離結構206被配置成將LDMOS裝置200與設置在半導體基底102之上和/或半導體基底102上的相鄰半導體裝置電隔離。
閘極結構116設置在半導體基底102之上且于側向上排列在源極區104與汲極區106之間的位置處。在一些實施例中，閘極結構116可在側向上從本體區202之上延伸到上覆在漂移區114的部分上的位置。閘極結構116包括通過閘極介電層110與半導體基底102分隔開的閘極電極108。在一些實施例中，閘極介電 層110可包含二氧化矽、高介電常數(k)介電材料等。本文中所使用的高k介電材料是介電常數大於3.9的介電材料。在一些實施例中，閘極電極108包含多晶矽和/或金屬閘極材料(例如，鎢、鈦、鉭和/或鋁)。在一些實施例中，閘極結構116還可包括設置在閘極電極108的相對兩側上的多個側壁間隔壁212。在各種實施例中，側壁間隔壁212可例如為或包含氧化矽、氮氧化矽、碳化矽、氮化矽等。
蝕刻停止層124沿半導體基底102的上表面、閘極電極108的多個側邊及側壁間隔壁212的側邊延伸。在一些實施例中，蝕刻停止層124從閘極電極108起在漂移區114之上連續地延伸而超過汲極區106的側壁。在一些實施例中，側壁間隔壁212的頂表面相對於蝕刻停止層124的頂表面垂直地偏移。在一些實施例中，蝕刻停止層124的頂表面與閘極電極108的頂表面實質上對準。在一些實施例中，蝕刻停止層124可例如為或包含氮化矽、碳化矽等。
場板122從蝕刻停止層124垂直地延伸到第一層間介電層118的頂表面。場板122相對於閘極電極108及汲極區106在側向上偏移。場板122的側壁被第一層間介電層118環繞。蝕刻停止層124的厚度t1界定在場板122的底表面與半導體基底102的上表面之間。在一些實施例中，厚度t1處於近似4奈米至50奈米範圍內。在又一些實施例中，如果厚度t1為例如4奈米或大於4奈米，則LDMOS裝置200的擊穿電壓增大，同時在LDMOS裝置200的形成期間為半導體基底102提供足夠的保護。在再一些實施例中，如果厚度t1為例如50奈米或小於50奈米，則LDMOS 裝置200的擊穿電壓進一步增大，同時減少LDMOS裝置200的製作成本。在一些實施例中，場板122的厚度小於閘極電極108的厚度。在一些實施例中，第一層間介電層118可例如為或包含氧化物、氧化矽、低k介電材料等。本文中所使用的低k介電材料是介電常數小於3.9的介電材料。在又一些實施例中，第一層間介電層118包含與蝕刻停止層124不同的介電材料。
在一些實施例中，場板122可例如為或包含氮化鈦、氮化鉭、鈦、鉭、鎢、鋁等。在各種實施例中，閘極電極108可例如為或包含氮化鈦、氮化鉭、鈦、鉭、鎢、鋁等。在又一些實施例中，場板122可包含與閘極電極108不同的材料。
第二層間介電層126上覆在第一層間介電層118上。多個觸點120延伸穿過第一層間介電層118及第二層間介電層126。觸點120上覆在接觸區208、閘極電極108、場板122及汲極區106上。在一些實施例中，上覆在接觸區208上的觸點120可包括與接觸區208和源極區104二者接觸的對接觸點(butted contact)(未示出)。在一些實施例中，所述多個觸點120與場板122可包含彼此不同的材料。舉例來說，所述多個觸點120可包含鋁和/或銅，且場板122可包含氮化鈦、氮化鉭、鈦、鉭和/或鎢。在再一些實施例中，所述多個觸點120與場板122可包含相同的材料，例如(舉例來說)鋁、鎢等。
圖2B示出根據圖2A所示LDMOS裝置200的一些替代實施例的LDMOS裝置200b的剖視圖。
矽化物層220設置在半導體基底102之上和/或半導體基底102內。矽化物層220被配置成增強觸點120與下伏的半導體 區(例如，接觸區208、源極區104和/或汲極區106)之間的電耦合。閘極電極108具有閘極長度Lg且場板122具有場板長度Lf。在一些實施例中，閘極長度Lg比場板長度Lf大16倍、8倍、4倍或2倍。在又一些實施例中，閘極長度Lg為28奈米或小於28奈米。在再一些實施例中，閘極長度Lg比場板長度Lf大16倍、8倍、4倍或2倍有助於增大LDMOS裝置200b的擊穿電壓，同時減少與形成LDMOS裝置200b相關聯的成本及時間。
圖2C示出根據圖2A所示LDMOS裝置200的一些替代實施例的LDMOS裝置200c的剖視圖。
在一些實施例中，場板122具有彎曲的上邊緣。此可部分地減小場板122與相鄰觸點120(例如，上覆在汲極區106上的觸點120)之間的寄生電容(parasitic capacitance)，和/或減小場板122與相鄰閘極電極(例如，閘極電極108)之間的寄生電容。減小寄生電容可通過降低功耗來提高LDMOS裝置200c的性能。在又一些實施例中，場板122可具有例如由圖2C中的虛線125所指示的傾斜側壁。
圖3A示出包括圖2A所示LDMOS裝置200及相鄰半導體裝置320、322的高電壓裝置300a的一些實施例的剖視圖。
高電壓裝置300a包括LDMOS裝置200，進而使得閘極電極108包括第一多個的閘極電極層310a至310c，且場板122包括第二多個的閘極電極層312a至312c。在一些實施例中，所述第一多個的閘極電極層310a至310c被配置為功函數結構。在又一些實施例中，閘極電極層310a至310c分別包含彼此不同的金屬材料。在再一些實施例中，閘極電極層310a至310c可例如為或 包含氮化鈦、氮化鉭、鈦、鉭、鎢、鋁等。
在一些實施例中，第一閘極電極層310a被配置為介電常數大於4的絕緣體層。在前述實施例中，第一閘極電極層310a可例如為或包含氮化矽、氧化鉿、氧化鋯等。第二閘極電極層310b可例如為或包含鋁、鈦、鉭、鎢、氮化鈦、氮化鉭等。第三閘極電極層310c可例如為或包含鋁、鈦、鉭、鎢、氮化鈦、氮化鉭等且與第二閘極電極層310b不同。在一些實施例中，在第三閘極電極層310c與上覆的觸點120(未示出)之間可設置有接觸介面層(contact interface layer)。接觸介面層可例如為或包含矽化物、矽化鎳、矽化鈦、銅、鎳、鈦等。
第一高電壓電晶體320在側向上相鄰於LDMOS裝置200進行設置。第一高電壓電晶體320通過淺溝渠隔離結構206與LDMOS裝置200電隔離。第一高電壓電晶體320包括上覆在閘極介電層110上的閘極電極108。多個側壁間隔壁212環繞閘極電極108的多個外側壁。第一高電壓電晶體320的閘極電極108可例如被配置為LDMOS裝置200的閘極電極108。在第一高電壓電晶體320的閘極電極108的相對兩側上設置多個有源極/汲極區306。在一些實施例中，源極/汲極區306分別包括第二摻雜類型(例如，n型)和/或具有處於近似1018atoms/cm3至1020atoms/cm3範圍內的摻雜濃度。
在源極區104、汲極區106及源極/汲極區306為n型的一些實施例中，閘極電極108包含n型多晶矽、具有n型功函數的金屬或具有n型功函數的一些其他合適的導電材料。舉例來說，閘極電極層310a至310c分別包含具有n型功函數的金屬。本文 中所使用的n型功函數可例如為：1)對於n型多晶矽而言，具有處於為約0.1電子伏(eV)、0.2eV或0.4eV的功函數內的功函數；2)小於約4.0eV、4.2eV或4.4eV的功函數；3)處於約3.5eV至4.4eV、4.0eV至4.4eV或3.8eV至4.5eV之間的功函數；4)其他合適的n型功函數；或者5)前述的任何組合。本文中所使用的具有n型功函數的金屬可為或包含例如鉿、鋯、鈦、鉭、鋁、一些其他合適的n型功函數金屬或前述的任何組合。
場板122包括所述第二多個的閘極電極層312a至312c。在一些實施例中，所述第二多個的閘極電極層312a至312c被配置為功函數結構。閘極電極層312a至312b分別為U形。在一些實施例中，閘極電極層312a至312c分別包含彼此不同的金屬材料。在再一些實施例中，閘極電極層312a至312c可例如分別為或包含氮化鈦、氮化鉭、鈦、鉭、鎢、鋁等。
第二高電壓電晶體322在側向上相鄰于第一高電壓電晶體320進行設置。第二高電壓電晶體322通過淺溝渠隔離結構206與第一高電壓電晶體320電隔離。第二高電壓電晶體322包括上覆在閘極介電層110上的閘極電極314。多個側壁間隔壁212環繞閘極電極314的多個外側壁及閘極介電層110的多個外側壁。多個源極/汲極區308設置在阱區309中。源極/汲極區308包括第一摻雜類型(例如，p型)，阱區309包括第二摻雜類型(例如，n型)，進而使得第一摻雜類型與第二摻雜類型相反。在一些實施例中，源極/汲極區308分別具有處於近似1018atoms/cm3至1020atoms/cm3範圍內的摻雜濃度，而阱區309具有處於近似1016atoms/cm3至1018atoms/cm3範圍內的摻雜濃度。
在一些實施例中，閘極電極314包括所述第二多個的閘極電極層312a至312c。在源極/汲極區308為p型的一些實施例中，所述第二多個的閘極電極層312a至312c分別為具有p型功函數的金屬和/或具有p型功函數的一些其他合適的導電材料。本文中所使用的p型功函數可例如為：1)對於p型多晶矽而言，具有處於為約0.1eV、0.2eV或0.4eV的功函數內的功函數；2)大於約4.8eV、5.0eV或5.2eV的功函數；3)處於約4.8eV至5.2eV、5.0eV至5.4eV或4.6eV至5.6eV之間的功函數；4)其他合適的p型功函數；或者5)前述的任何組合。本文中所使用的具有p型功函數的金屬可為例如釕、鈀、鉑、鈷、鎳、氮化鈦鋁、氮化鎢碳、一些其他合適的p型功函數金屬或前述的任何組合。
在一些實施例中，第一閘極電極層312a被配置為介電常數大於4的絕緣體層。在前述實施例中，第一閘極電極層312a可例如為或包含氮化矽、氧化鉿、氧化鋯等。第二閘極電極層312b可例如為或包含鋁、鈦、鉭、鎢、氮化鈦、氮化鉭等。第三閘極電極層312c可例如為或包含鋁、鈦、鉭、鎢、氮化鈦、氮化鉭等。在一些實施例中，在第二高電壓電晶體322的第三閘極電極層312c與上覆的觸點120(未示出)之間可設置有接觸介面層。接觸介面層可例如為或包含矽化物、矽化鎳、矽化鈦、銅、鎳、鈦等。
因此，在一些實施例中，場板122包含具有p型功函數的金屬，且LDMOS裝置200的相鄰閘極電極108包含具有n型功函數的金屬。在一些實施例中，場板122可包括與相鄰閘極電極108相同的金屬層堆疊。在又一些實施例中，場板122與閘極電極314分別包括彼此相同的第一層堆疊和/或閘極電極108包括 與第一層堆疊不同的第二層堆疊。
包括第一摻雜類型(例如，p型)的深阱(deep well)304設置在半導體基底102中且直接在漂移區114及本體區202下方。在一些實施例中，深阱304可例如具有處於近似1016atoms/cm3至1018atoms/cm3範圍內的摻雜濃度。深阱304被配置成促進在漂移區114中形成耗盡區，從而減小半導體基底102的表面上的電場的量級(magnitude)。此部分地有助於對LDMOS裝置200施加較高的電壓。包括第二摻雜類型(例如，n型)的超深阱區(extra deep well region)302直接在深阱304下方設置且在半導體基底102中。超深阱區302被配置成增強LDMOS裝置200與設置在半導體基底102上的其他半導體裝置之間的電隔離。在一些實施例中，超深阱區302可例如具有處於近似1016atoms/cm3至1018atoms/cm3範圍內的摻雜濃度。因此，在一些實施例中，超深阱區302與深阱304具有近似相同的摻雜濃度。
圖3B示出根據圖3A所示高電壓裝置300a的一些替代實施例的高電壓裝置300b的剖視圖。
場板122的底表面設置在蝕刻停止層124的上表面下方為距離d1處，從而在漂移區114與場板122的底表面之間界定蝕刻停止層124的厚度t1。在一些實施例中，厚度t1處於近似4奈米至50奈米範圍內。在一些實施例中，如果厚度t1為4奈米或大於4奈米，則LDMOS裝置200的擊穿電壓可為近似15伏特或大於15伏特，同時減輕對半導體基底102的損壞。在又一些實施例中，如果厚度t1為50奈米或小於50奈米，則LDMOS裝置200的擊穿電壓可為近似20伏特或小於20伏特，同時減少與形成場板 122相關聯的成本及時間。
圖3C示出根據圖3A所示高電壓裝置300a的一些替代實施例的高電壓裝置300c的剖視圖。
觸點120分別包括被外導電本體120b環繞的內導電本體120a。在一些實施例中，內導電本體120a可例如為或包含鎢、鋁、銅等，和/或外導電本體120b可例如為或包含鈦、氮化物、氮化鈦等。場板122的底表面與蝕刻停止層124的上表面分隔開距離d2。因此，場板122的底表面相對於半導體基底102的頂表面垂直地偏移距離d3。在一些實施例中，距離d3處於近似4奈米至50奈米範圍內。LDMOS裝置200的擊穿電壓可通過調整距離d3來配置。
圖3D示出根據圖3A所示高電壓裝置300a的一些替代實施例的高電壓裝置300d的剖視圖。
在一些實施例中，第一高電壓電晶體320的多個源極/汲極區306與第二高電壓電晶體322的多個源極/汲極區308可分別為與半導體基底102不同的另一種材料。舉例來說，源極/汲極區306、源極/汲極區308可分別通過磊晶製程(epitaxial process)製作和/或可例如為或包含碳化矽、矽鍺等。在一些實施例中，源極/汲極區306可為n型，且源極/汲極區308可為p型，反之亦然。此外，如圖3D中所示，源極/汲極區306、源極/汲極區308可分別具有多邊形形狀，例如五邊形、矩形、六邊形等。在此種實施例中，源極/汲極區306、源極/汲極區308的頂表面可相對於半導體基底102的頂表面垂直地偏移非零距離。
圖3E示出根據圖3A所示高電壓裝置300a的一些替代 實施例的高電壓裝置300e的剖視圖。
如圖3E中所示，頂蓋層340上覆在LDMOS裝置200的閘極電極108、第一高電壓電晶體320的閘極電極108及第二高電壓電晶體322的閘極電極314上。在一些實施例中，頂蓋層340可例如為或包含氮氧化矽、碳化矽等。在又一些實施例中，頂蓋層342(例如，包含氧氮化矽、氮化矽等)上覆在場板122上。在一些實施例中，省略了頂蓋層342(未示出)，且第二層間介電層126在場板122的上表面之上延伸。在此種實施例中，上覆在閘極電極108、閘極電極314上的觸點120的底表面分別與實質上直的水平線(未示出)對準，其中場板122的頂表面與實質上直的水平線對準。
圖3F示出根據圖3A所示高電壓裝置300a的一些替代實施例的高電壓裝置300f的剖視圖。
在一些實施例中，多個導線350(例如，包含鋁、銅等)上覆在觸點120上。第三層間介電層352上覆在第二層間介電層126上，且第四層間介電層354上覆在第三層間介電層352上。在此種實施例中，上覆在分別上覆於源極/汲極區306、源極/汲極區308、源極區104、汲極區106及場板122上的觸點120上的導線350是設置在第三層間介電層352內。此外，上覆在分別上覆於閘極電極108及閘極電極314上的觸點120上的導線350是設置在第四層間介電層354內且相對於第三層間介電層352垂直地偏移非零距離。因此，設置在第一水準高度內的每一觸點120(例如，分別上覆在源極/汲極區306、源極/汲極區308、源極區104、汲極區106和/或場板122上的觸點120)的頂表面分別沿第一實質上 直的水平線設置，其中設置在第二水準高度內的每一觸點120(例如，分別上覆在閘極電極108、閘極電極314上的觸點120)的頂表面分別沿第二實質上直的水平線設置，第二實質上直的水平線相對於第一實質上直的水平線垂直地偏移。
圖4至圖16示出根據本公開的形成具有場板的高電壓LDMOS裝置的方法的一些實施例的剖視圖400至1600。儘管參照一種方法闡述圖4至圖16中所示剖視圖400至1600，然而將理解，圖4至圖16中所示結構不限於所述方法，而是可獨立於所述方法之外單獨成立。儘管圖4至圖16被闡述為一系列動作，然而將理解，這些動作並非限制性的，因為在其他實施例中所述動作的次序可有所變更，且所公開的方法也可適用於其他結構。在其他實施例中，可整體地或部分地省略所示出和/或所闡述的一些動作。
如圖4所示剖視圖400中所示，提供上覆在半導體基底102上的多個虛設閘極電極結構404a至404c。在一些實施例中，用於形成圖4所示結構的方法可包括在半導體基底102之上形成閘極介電層110。在閘極介電層110之上分別形成虛設閘極電極結構404a至404c(其通常包含多晶矽)。在形成虛設閘極電極結構404a至404c之後，可通過摻雜製程在半導體基底102中形成源極/汲極區306、源極/汲極區308、源極區104和/或汲極區106。在一些實施例中，在形成閘極介電層110之前，可通過一個或多個其他摻雜製程形成其他多個摻雜區(例如，接觸區208、本體區202、漂移區114、阱區309、深阱304和/或超深阱區302)。在一些實施例中，在源極區104與漂移區114之間在本體區202中界定通道區。在再一些實施例中，可與源極/汲極區306和源極/汲極 區308一起形成其他摻雜區的部分，和/或可在形成閘極介電層110之後形成其他摻雜區的其餘部分。在再一些實施例中，在其他摻雜製程之前，可在半導體基底102中形成淺溝渠隔離(STI)結構206。
可圍繞虛設閘極電極結構404a至404c的多個外側壁形成多個側壁間隔壁212。在半導體基底102之上、圍繞側壁間隔壁212且圍繞虛設閘極電極結構404a至404c形成蝕刻停止層124。在蝕刻停止層124及虛設閘極電極結構404a至404c之上形成第一層間介電(ILD)層118。在一些實施例中，可利用例如(舉例來說)化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、一些其他合適的沉積製程或前述的任何組合等沉積製程形成以上層和/或結構。
如圖5所示剖視圖500中所示，對圖4所示結構執行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程)，直到每一虛設閘極電極結構404a至404c的上表面暴露出為止。
如圖6所示剖視圖600中所示，在第一層間介電層118及虛設閘極電極結構404a至404c之上形成罩幕層602。罩幕層602包括在漂移區114之上界定開口604的多個側壁。在一些實施例中，罩幕層602為硬罩幕層。在又一些實施例中，罩幕層602被配置成在後續加工步驟期間保護虛設閘極電極結構404a至404c。
如圖7所示剖視圖700中所示，根據罩幕層602將第一層間介電層118圖案化，進而使得第一層間介電層118包括界定場板開口(field plate opening)702的相對側壁。在一些實施例中，圖案化製程包括將第一層間介電層118暴露於一種或多種蝕刻劑。 在一些實施例中，在執行圖案化製程之後，例如通過平坦化製程(例如，CMP製程)移除罩幕層602(未示出)。
在又一些實施例中，圖案化製程移除位於場板開口702之下的蝕刻停止層124的部分(未示出)。在前述實施例中，以此種方式執行圖案化製程是為了控制蝕刻停止層124的厚度t1並可在製造完成之後最終對應於圖3B所示結構。
如圖8所示剖視圖800中所示，在第一層間介電層118之上形成罩幕層804。移除第一虛設閘極電極結構(圖7所示的虛設閘極電極結構404c)，從而在閘極介電層110上方界定閘極電極開口802。可通過根據罩幕層804執行蝕刻製程來移除第一虛設閘極電極結構(圖7所示的虛設閘極電極結構404c)，從而界定閘極電極開口802。在又一些實施例中，移除第一虛設閘極電極結構(圖7所示的虛設閘極電極結構404c)可包括執行乾蝕刻製程(dry etch process)和/或執行濕蝕刻製程(wet etch process)。在又一些實施例中，罩幕層804可覆蓋第一層間介電層118的整個上表面和/或填充場板開口702(未示出)。此可部分地保護第一層間介電層118在移除第一虛設閘極電極結構(圖7所示的虛設閘極電極結構404c)期間免受損壞。
如圖9所示剖視圖900中所示，在圖8所示結構之上形成第二多個的閘極電極層312a至312c。所述第二多個的閘極電極層312a至312c填充場板開口(圖7所示的場板開口702)及閘極電極開口(圖8所示的閘極電極開口802)。在一些實施例中，所述第二多個的閘極電極層312a至312c分別為具有p型功函數的金屬和/或具有p型功函數的一些其他合適的導電材料。在一些實 施例中，第一閘極電極層312a可例如為或包含氧化鉿、氧化鋯、氧氮化矽、氮化矽、氮化鈦、氮化鉭、氮化鈦鋁、氮化鉭鋁、鈦、鉭、鋁等。在一些實施例中，第二閘極電極層312b可例如為或包含氮化鈦、氮化鉭、氮化鈦鋁、氮化鉭鋁、鈦、鉭、鋁等。在一些實施例中，第三閘極電極層312c可例如為或包含氮化鈦、氮化鉭、氮化鈦鋁、氮化鉭鋁、鈦、鉭、鋁、鎢、銅等。在再一些實施例中，所述第二多個的閘極電極層312a至312c可例如為或包括三個或更多個層，例如四個層、五個層、六個層等。
如圖10所示剖視圖1000中所示，對圖9所示結構執行平坦化製程(例如，CMP製程)，進而使得虛設閘極電極結構404a至404b的上表面暴露出。此部分地界定場板122及第二高電壓電晶體322。平坦化製程可移除罩幕層(圖9所示的罩幕層804)、所述第二多個閘極電極層312a至312c的部分。在執行平坦化製程之後，在場板122及第二高電壓電晶體322之上形成罩幕層1002。罩幕層1002被配置成保護場板122及第二高電壓電晶體322免受後續加工步驟影響。此外，罩幕層1002包括多個側壁，進而使得虛設閘極電極結構404a至404b的上表面暴露出。在又一些實施例中，罩幕層1002可覆蓋第一層間介電層118的整個上表面(未示出)。此可部分地保護第一層間介電層118在後續加工步驟期間免受損壞。
如圖11所示剖視圖1100中所示，根據罩幕層1002對圖10所示結構執行移除製程，從而在閘極介電層110上方界定閘極電極開口1102a至1102b。在一些實施例中，移除製程包括將圖10所示結構暴露於一種或多種蝕刻劑，執行濕蝕刻製程和/或執行乾 蝕刻製程。在一些實施例中，執行平坦化製程(例如，CMP製程)以移除罩幕層1002(未示出)。
如圖12所示剖視圖1200中所示，在圖11所示結構之上形成第一多個的閘極電極層310a至310c。所述第一多個的閘極電極層310a至310c填充閘極電極開口(圖11所示的閘極電極開口1102a至1102b)。在一些實施例中，所述第一多個的閘極電極層310a至310c分別為具有n型功函數的金屬和/或具有n型功函數的一些其他合適的導電材料。
在一些實施例中，第一閘極電極層310a可例如為或包含氧化鉿、氧化鋯、氧氮化矽、氮化矽、氮化鈦、氮化鉭、氮化鈦鋁、氮化鉭鋁、鈦、鉭、鋁等。在一些實施例中，第二閘極電極層310b可例如為或包含氮化鈦、氮化鉭、氮化鈦鋁、氮化鉭鋁、鈦、鉭、鋁等。在一些實施例中，第三閘極電極層310c可例如為或包含氮化鈦、氮化鉭、氮化鈦鋁、氮化鉭鋁、鈦、鉭、鋁、鎢、銅等。在再一些實施例中，所述第一多個的閘極電極層310a至310c可例如為或包括三個或更多個層，例如四個層、五個層、六個層等。在一些實施例中，所述第一多個的閘極電極層310a至310c中的材料組合不同於所述第二多個的閘極電極層312a至312c中的材料組合。
如圖13所示剖視圖1300中所示，對圖12所示結構執行平坦化製程(例如，CMP製程)，進而使得場板122的上表面及第二高電壓電晶體322的上表面暴露出。此部分地界定LDMOS裝置200及第一高電壓電晶體320。平坦化製程移除所述第一多個的閘極電極層310a至310c的部分。
如圖14所示剖視圖1400中所示，在第一層間介電層118之上形成第二層間介電層126。在第二層間介電層126之上形成第三層間介電層1402。在一些實施例中，可利用例如(舉例來說)化學氣相沉積(CVD)、物理氣相沉積(PVD)、一些其他合適的沉積製程或前述的任何組合等沉積製程形成以上層和/或結構。在又一些實施例中，在形成第二層間介電層126之後，對第二層間介電層126執行CMP製程和/或拋光製程(polishing process)，以使第二層間介電層126的頂表面平滑和/或將第二層間介電層126的頂表面整平。
如圖15所示剖視圖1500中所示，將第一層間介電層118、第二層間介電層126、第三層間介電層1402及蝕刻停止層124圖案化，從而界定多個通孔開口1502。在一些實施例中，所述圖案化是通過以下步驟執行：在第三層間介電層1402之上形成罩幕層(未示出)；根據罩幕層將第三層間介電層1402暴露於一種或多種蝕刻劑；以及移除罩幕層。在前述實施例中，圖案化製程包括電漿蝕刻製程，使得場板122保護下伏的漂移區114免於因電漿蝕刻製程而受到損壞。
如圖16所示剖視圖1600中所示，在通孔開口(圖15所示的通孔開口1502)中形成多個觸點120。在一些實施例中，用於形成觸點120的方法包括：利用導電粘合層(例如，包含鈦、氮化物、氮化鈦等)對通孔開口(圖15所示的通孔開口1502)進行襯墊；利用導電層(例如，鎢)填充每一通孔開口(圖15所示的通孔開口1502)的其餘部分；以及在導電粘合層及導電層中執行CMP製程，直到第三層間介電層1402的上表面暴露出為止。觸點120 分別包括被外導電本體120b環繞的內導電本體120a。在一些實施例中，內導電本體120a包含與導電層(例如，鎢)相同的材料，且外導電本體120b包含與導電粘合層(例如，鈦、氮化物、氮化鈦)相同的另一種材料。在又一些實施例中，在形成觸點120之後，在圖16所示結構之上形成包括多個導通孔及多個導線的內連線結構(未示出)。
圖17示出根據本公開的形成具有場板的高電壓LDMOS裝置的方法1700。儘管方法1700被示出和/或闡述為一系列動作或事件，然而將理解，所述方法不限於所示次序或動作。因此，在一些實施例中，所述動作可以與所示次序不同的次序施行，和/或可同時施行。此外，在一些實施例中，所示動作或事件可被細分成多個動作或事件，這些動作或事件可單獨地施行或者與其他動作或子動作同時施行。在一些實施例中，可省略一些所示動作或事件，且可包括其他未示出的動作或事件。
在動作1702處，提供具有通過通道區及漂移區與汲極區分隔開的源極區的基底。多個虛設閘極結構上覆在基底上，進而使得第一虛設閘極結構上覆在通道區上。圖4示出對應於動作1702的一些實施例的剖視圖400。
在動作1704處，在虛設閘極結構之上形成第一層間介電(ILD)層。圖4示出對應於動作1704的一些實施例的剖視圖400。
在動作1706處，移除位於漂移區之上的第一層間介電層的部分，從而界定場板開口。場板開口在側向上位於第一虛設閘極結構與汲極區之間。圖7示出對應於動作1706的一些實施例的剖視圖700。
在動作1708處，移除相對於第一虛設閘極結構在側向上偏移的第二虛設閘極結構，從而界定第一閘極電極開口。圖8示出對應於動作1708的一些實施例的剖視圖800。
在動作1710處，在場板開口及第一閘極電極開口中形成具有多個金屬層的第一堆疊。圖9示出對應於動作1710的一些實施例的剖視圖900。
在動作1712處，在具有多個金屬層的第一堆疊中執行平坦化製程，從而界定場板及第一閘極電極。圖10示出對應於動作1712的一些實施例的剖視圖1000。
在動作1714處，移除第一虛設閘極結構，從而在通道區上方界定第二閘極電極開口。圖11示出對應於動作1714的一些實施例的剖視圖1100。
在動作1716處，在第二閘極電極開口中形成具有多個金屬層的第二堆疊。具有多個金屬層的第一堆疊具有第一功函數，且具有多個金屬層的第二堆疊具有與第一功函數相反的第二功函數。圖12示出對應於動作1716的一些實施例的剖視圖1200。
在動作1718處，在具有多個金屬層的第二堆疊中執行平坦化製程，從而界定第二閘極電極。圖13示出對應於動作1718的一些實施例的剖視圖1300。
在動作1720處，在場板、第一閘極電極及第二閘極電極之上形成介電層及多個導電觸點。圖14至圖16示出對應於動作1720的一些實施例的剖視圖1400至1600。
因此，在一些實施例中，本公開涉及一種具有場板的高電壓裝置，所述場板與閘極電極的形成同時形成，以實現低成本的製 作方法且減小所述高電壓裝置的擊穿電壓。
在一些實施例中，本申請提供一種積體晶片，所述積體晶片包括：第一閘極電極，在源極區與汲極區之間上覆在基底上；蝕刻停止層，在側向上從所述第一閘極電極的外側壁延伸到所述汲極區，其中所述蝕刻停止層上覆在設置在所述源極區與所述汲極區之間的所述漂移區上；以及場板，設置在上覆在所述基底上的第一層間介電(ILD)層內，所述場板上覆在所述漂移區上，所述場板的頂表面與所述第一閘極電極的頂表面對準，且所述場板的底表面垂直地位於所述第一閘極電極的底表面上方，其中所述場板及所述第一閘極電極分別包含金屬材料。
根據一些實施例，在所述的積體晶片中，其中所述場板包含具有第一功函數的金屬，且所述第一閘極電極包含具有與所述第一功函數不同的第二功函數的導電材料。根據一些實施例，在所述的積體晶片中，其中所述第一功函數是p型功函數，且所述第二功函數是n型功函數。根據一些實施例，所述的積體晶片還包括：第二閘極電極，在一對源極/汲極區之間上覆在所述基底上，其中所述第二閘極電極包括功函數結構；其中所述場板包括與所述功函數結構相同的導電材料堆疊。根據一些實施例，在所述的積體晶片中，其中所述功函數結構包含p型功函數材料。根據一些實施例，在所述的積體晶片中，其中所述蝕刻停止層從所述第一閘極電極的所述外側壁連續地延伸到所述第二閘極電極的外側壁。根據一些實施例，在所述的積體晶片中，其中所述第一閘極電極的長度比所述場板的長度大至少十六倍。根據一些實施例，在所述的積體晶片中，其中所述蝕刻停止層包含氮化矽，且所述第一層間介 電層包含氧化矽。
在一些實施例中，本申請提供一種高電壓裝置，所述高電壓裝置包括：側向擴散式金屬氧化物半導體場效電晶體(MOSFET)(LDMOS)裝置，包括上覆在基底上的第一閘極結構且更包括設置在所述基底中的源極區、汲極區及擴散區，其中所述擴散區在側向上設置在所述源極區與所述汲極區之間，其中所述第一閘極結構包括第一閘極電極，所述第一閘極電極包含具有第一功函數的第一導電材料；第一電晶體，包括上覆在所述基底上的第二閘極結構且更包括設置在所述第二閘極結構的相對兩側上的多個第二源極/汲極區，其中所述第二閘極結構包括第二閘極電極，所述第二閘極電極包含具有與第一功函數不同的第二功函數的第二導電材料；以及場板，上覆在於側向上設置在所述第一閘極電極與所述汲極區之間的所述擴散區上，其中所述場板包含第二導電材料。
根據一些實施例，在所述的高電壓裝置中，其中所述源極區及所述汲極區包括第一摻雜類型，且所述多個第二源極/汲極區包括與所述第一摻雜類型相反的第二摻雜類型。根據一些實施例，在所述的高電壓裝置中，其中所述第一功函數是n型功函數，且所述第二功函數是p型功函數。根據一些實施例，所述的高電壓裝置還包括：蝕刻停止層，上覆在所述基底上，其中所述蝕刻停止層從所述第一閘極結構連續地延伸到所述第二閘極結構，其中所述場板的底表面位於所述蝕刻停止層的頂表面下方；以及第一層間介電層，上覆在所述蝕刻停止層上，其中所述場板的外側壁被所述第一層間介電層包圍。根據一些實施例，在所述的高電壓裝置中，其中所述場板的上隅角是彎曲的。根據一些實施例，所述的高 電壓裝置還包括：多個導電觸點，上覆在所述場板、所述第一閘極電極及所述第二閘極電極上，其中所述多個導電觸點包含與所述場板不同的材料。根據一些實施例，在所述的高電壓裝置中，其中所述場板包括：第一場板層，具有U形且沿所述場板的外邊緣設置；第二場板層，排列在所述第一場板層之上，其中所述第二場板層具有U形且被所述第一場板層攏住；以及第三場板層，排列在所述第二場板層之上，其中所述第三場板層具有矩形形狀且被所述第二場板層攏住。根據一些實施例，在所述的高電壓裝置中，其中所述第一場板層包含高介電常數介電材料，所述第二場板層包含第一金屬材料，且所述第三場板層包含與所述第一金屬材料不同的第二金屬材料。
在一些實施例中，本申請提供一種用於形成高電壓電晶體裝置的方法，所述方法包括：提供具有通過通道區及漂移區與汲極區分隔開的源極區的基底，多個虛設閘極結構上覆在所述基底上，其中所述多個虛設閘極結構中的第一虛設閘極結構上覆在所述通道區上；在所述多個虛設閘極結構之上形成第一層間介電(ILD)層；移除所述第一層間介電層的位於所述漂移區之上的部分，從而界定場板開口，其中所述場板開口在側向上位於所述第一虛設閘極結構與所述汲極區之間；移除相對於所述第一虛設閘極結構在側向上偏移的第二虛設閘極結構，從而界定第一閘極電極開口；在所述場板開口及所述第一閘極電極開口中形成具有多個金屬層的第一堆疊；以及在所述具有多個金屬層的第一堆疊中執行平坦化製程，從而界定場板及第一閘極電極。
根據一些實施例，在所述的用於形成高電壓電晶體裝置 的方法中，其中所述場板與所述第一閘極電極同時形成。根據一些實施例，所述的用於形成高電壓電晶體裝置的方法還包括：移除所述第一虛設閘極結構，從而在所述通道區上方界定第二閘極電極開口；在所述第二閘極電極開口中形成具有多個金屬層的第二堆疊，其中所述具有多個金屬層的第一堆疊具有第一功函數，且所述具有多個金屬層的第二堆疊具有與所述第一功函數相反的第二功函數；以及在所述具有多個金屬層的第二堆疊中執行平坦化製程，從而界定第二閘極電極。根據一些實施例，在所述的用於形成高電壓電晶體裝置的方法中，其中所述第一功函數是p型功函數，且所述第二功函數是n型功函數。
前文概述若干實施例的特徵以使得本領域的技術人員可更佳地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇之情況下在本文中作出各種改變、替代及更改。
100:高電壓電晶體裝置
102:半導體基底
104:源極區
105:箭頭
106:汲極區
108:閘極電極
110:閘極介電層
112:通道區
114:漂移區
116:閘極結構
118:第一層間介電(ILD)層
120:觸點
122:場板
124:蝕刻停止層
126:第二層間介電層

Claims (9)

  1. 一種積體晶片，包括：第一閘極電極，上覆在基底上且在源極區與汲極區之間；蝕刻停止層，在側向上從所述第一閘極電極的外側壁延伸到所述汲極區，其中所述蝕刻停止層上覆在設置在所述源極區與所述汲極區之間的漂移區上；以及場板，設置在上覆在所述基底上的第一層間介電層內，其中所述場板上覆在所述漂移區上，所述場板的頂表面與所述第一閘極電極的頂表面對準，且所述場板的底表面垂直地位於所述第一閘極電極的底表面上方，其中所述場板及所述第一閘極電極分別包含金屬材料，其中所述場板包含具有第一功函數的金屬，且所述第一閘極電極包含具有與所述第一功函數不同的第二功函數的導電材料。
  2. 如申請專利範圍第1項所述的積體晶片，更包括：第二閘極電極，在一對源極/汲極區之間上覆在所述基底上，其中所述第二閘極電極包括功函數結構；其中所述場板包括與所述功函數結構相同的導電材料堆疊。
  3. 如申請專利範圍第2項所述的積體晶片，其中所述蝕刻停止層從所述第一閘極電極的所述外側壁連續地延伸到所述第二閘極電極的外側壁。
  4. 一種高電壓裝置，包括：側向擴散式金屬氧化物半導體場效電晶體裝置，包括上覆在基底上的第一閘極結構且更包括設置在所述基底中的源極區、汲極區及擴散區，其中所述擴散區在側向上設置在所述源極區與所 述汲極區之間，其中所述第一閘極結構包括第一閘極電極，所述第一閘極電極包含具有第一功函數的第一導電材料；第一電晶體，包括上覆在所述基底上的第二閘極結構且更包括設置在所述第二閘極結構的相對兩側上的多個第二源極/汲極區，其中所述第二閘極結構包括第二閘極電極，所述第二閘極電極包含具有與所述第一功函數不同的第二功函數的第二導電材料；以及場板，上覆所述擴散區上且于側向上設置在所述第一閘極電極與所述汲極區之間，其中所述場板包含所述第二導電材料。
  5. 如申請專利範圍第4項所述的高電壓裝置，更包括：蝕刻停止層，上覆在所述基底上，其中所述蝕刻停止層從所述第一閘極結構連續地延伸到所述第二閘極結構，其中所述場板的底表面位於所述蝕刻停止層的頂表面下方；以及第一層間介電層，上覆在所述蝕刻停止層上，其中所述場板的外側壁被所述第一層間介電層包圍。
  6. 如申請專利範圍第4項所述的高電壓裝置，其中所述場板包括：第一場板層，具有U形且沿所述場板的外邊緣設置；第二場板層，排列在所述第一場板層之上，其中所述第二場板層具有U形且被所述第一場板層攏住；以及第三場板層，排列在所述第二場板層之上，其中所述第三場板層具有矩形形狀且被所述第二場板層攏住。
  7. 一種用於形成高電壓電晶體裝置的方法，包括：提供具有通過通道區及漂移區與汲極區分隔開的源極區的基 底，多個虛設閘極結構上覆在所述基底上，其中所述多個虛設閘極結構中的第一虛設閘極結構上覆在所述通道區上；在所述多個虛設閘極結構之上形成第一層間介電層；移除位於所述漂移區之上的所述第一層間介電層的部分，從而界定場板開口，其中所述場板開口在側向上位於所述第一虛設閘極結構與所述汲極區之間；移除相對於所述第一虛設閘極結構在側向上偏移的第二虛設閘極結構，從而界定第一閘極電極開口；在所述場板開口及所述第一閘極電極開口中形成具有多個金屬層的第一堆疊；以及在所述具有多個金屬層的第一堆疊中執行平坦化製程，從而界定場板及第一閘極電極。
  8. 如申請專利範圍第7項所述的方法，其中所述場板與所述第一閘極電極同時形成。
  9. 如申請專利範圍第7項所述的方法，更包括：移除所述第一虛設閘極結構，從而在所述通道區上方界定第二閘極電極開口；在所述第二閘極電極開口中形成具有多個金屬層的第二堆疊，其中所述具有多個金屬層的第一堆疊具有第一功函數，且所述具有多個金屬層的第二堆疊具有與所述第一功函數相反的第二功函數；以及在所述具有多個金屬層的第二堆疊中執行平坦化製程，從而界定第二閘極電極。
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