CN111987148A - 集成芯片、高电压器件及形成高电压晶体管器件的方法 - Google Patents

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何嘉政
卢卉庭
王培伦
钟于彰
周君冠
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    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Abstract

本公开的各种实施例涉及一种包括设置在漂移区之上的场板的集成芯片。第一栅极电极在源极区与漏极区之间上覆在衬底上。刻蚀终止层在侧向上从第一栅极电极的外侧壁延伸到漏极区。刻蚀终止层上覆在设置在源极区与漏极区之间的漂移区上。场板设置在上覆在衬底上的第一层间介电(ILD)层内。场板上覆在漂移区上。场板的顶表面与第一栅极电极的顶表面对准，且场板的底表面垂直地位于第一栅极电极的底表面上方。场板及第一栅极电极分别包含金属材料。

Description

集成芯片、高电压器件及形成高电压晶体管器件的方法
技术领域
本揭露实施例是有关于一种集成芯片、高电压器件及用于形成高电压晶体管器件的方法。
背景技术
现今的集成芯片(integrated chip，IC)包括数百万或数十亿个形成在半导体衬底(例如，硅)上的半导体器件。视集成芯片的应用而定，集成芯片可使用许多不同类型的晶体管器件。近年来，移动设备(cellular device)及射频(radio frequency，RF)器件市场日益增大已导致对高电压晶体管(high voltage transistor)器件的使用显著增加。举例来说，由于高电压晶体管器件能够应付高击穿电压(例如，大于约50伏特(Volt，V))及高频，因此它们往往用在RF发射/接收链中的功率放大器中。
发明内容
本揭露实施例提供一种集成芯片，其中所述集成芯片包括：第一栅极电极、刻蚀终止层以及场板。所述第一栅极电极上覆在衬底上且在源极区与漏极区之间。所述刻蚀终止层在侧向上从所述第一栅极电极的外侧壁延伸到所述漏极区，其中所述刻蚀终止层上覆在设置在所述源极区与所述漏极区之间的漂移区上。所述场板设置在上覆在所述衬底上的第一层间介电层内，其中所述场板上覆在所述漂移区上，所述场板的顶表面与所述第一栅极电极的顶表面对准，且所述场板的底表面垂直地位于所述第一栅极电极的底表面上方，其中所述场板及所述第一栅极电极分别包含金属材料。
本揭露实施例提供一种高电压器件，所述高电压器件包括：侧向扩散式金属氧化物半导体场效晶体管器件、第一晶体管及场板。所述侧向扩散式金属氧化物半导体场效晶体管器件包括上覆在衬底上的第一栅极结构且还包括设置在所述衬底中的源极区、漏极区及扩散区，其中所述扩散区在侧向上设置在所述源极区与所述漏极区之间，其中所述第一栅极结构包括第一栅极电极，所述第一栅极电极包含具有第一功函数的第一导电材料。所述第一晶体管包括上覆在所述衬底上的第二栅极结构且还包括设置在所述第二栅极结构的相对两侧上的多个第二源极/漏极区，其中所述第二栅极结构包括第二栅极电极，所述第二栅极电极包含具有与所述第一功函数不同的第二功函数的第二导电材料。所述场板上覆所述扩散区上且于侧向上设置在所述第一栅极电极与所述漏极区之间，其中所述场板包含所述第二导电材料。
本揭露实施例提供一种用于形成高电压晶体管器件的方法，包括：提供具有通过沟道区及漂移区与漏极区分隔开的源极区的衬底，多个虚设栅极结构上覆在所述衬底上，其中所述多个虚设栅极结构中的第一虚设栅极结构上覆在所述沟道区上；在所述多个虚设栅极结构之上形成第一层间介电层；移除位于所述漂移区之上的所述第一层间介电层的部分，从而界定场板开口，其中所述场板开口在侧向上位于所述第一虚设栅极结构与所述漏极区之间；移除相对于所述第一虚设栅极结构在侧向上偏移的第二虚设栅极结构，从而界定第一栅极电极开口；在所述场板开口及所述第一栅极电极开口中形成具有多个金属层的第一堆叠；以及在所述具有多个金属层的第一堆叠中执行平坦化工艺，从而界定场板及第一栅极电极。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出具有场板(field plate)的高电压晶体管器件的一些实施例的剖视图。
图2A至图2C示出具有场板的高电压侧向扩散式金属氧化物半导体场效晶体管(metal-oxide semiconductor field-effect transistor，MOSFET)(laterally diffusedMOSFET，LDMOS)器件的各种替代实施例的剖视图。
图3A至图3F示出图2A所示高电压LDMOS器件的各种替代实施例的剖视图。
图4至图16示出形成具有场板的高电压LDMOS器件的方法的一些实施例的剖视图。
图17示出形成具有场板的高电压LDMOS器件的方法的一些实施例的流程图。
[符号的说明]
100：高电压晶体管器件
102：半导体衬底
104：源极区
105：箭头
106：漏极区
108、314：栅极电极
110：栅极介电层
112：沟道区
114：漂移区
116：栅极结构
118：第一层间介电(ILD)层
120：触点
120a：内导电本体
120b：外导电本体
122：场板
124：刻蚀终止层
125：虚线
126：第二层间介电层
200：高电压侧向扩散式金属氧化物半导体场效晶体管(LDMOS)器件/LDMOS器件
200b、200c：LDMOS器件
202：本体区
206：浅沟槽隔离(STI)结构
208：接触区
212：侧壁间隔壁
220：硅化物层
300a、300b、300c、300d、300e、300f：高电压器件
302：超深阱区
304：深阱
306、308：源极/漏极区
309：阱区
310a、312a：栅极电极层/第一栅极电极层
310b、312b：栅极电极层/第二栅极电极层
310c、312c：栅极电极层/第三栅极电极层
320：半导体器件/第一高电压晶体管
322：半导体器件/第二高电压晶体管
340、342：顶盖层
350：导线
352、1402：第三层间介电层
354：第四层间介电层
400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600：剖视图
404a、404b：虚设栅极电极结构
404c：虚设栅极电极结构/第一虚设栅极电极结构
602、804、1002：掩模层
604：开口
702：场板开口
802、1102a、1102b：栅极电极开口
1502：通孔开口
1700：方法
1702、1704、1706、1708、1710、1712、1714、1716、1718、1720：动作
d1、d2、d3：距离
Lf：场板长度
Lg：栅极长度
t1：厚度
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
高电压晶体管器件往往被构造成具有场板(field plate)。场板是被放置在高电压晶体管器件的漂移区(drift region)之上以通过操纵由栅极电极产生的电场(例如，减小峰值电场)来增强器件性能的导电元件。通过操纵由栅极电极产生的电场，高电压晶体管器件可实现较高的击穿电压(breakdown voltage)。举例来说，侧向扩散式金属氧化物半导体(laterally diffused metal oxide semiconductor，LDMOS)晶体管器件往往包括从沟道区延伸到设置在沟道区与漏极区之间的相邻漂移区的多个场板。
场板可以通过许多不同的方式形成。举例来说，场板可通过直接在漂移区之上延伸导通孔来形成。然而，在此种配置中，场板的形成是利用额外的加工步骤，额外的加工步骤会增加制作成本和/或损坏漂移区。作为另外一种选择，可使用栅极材料(例如多晶硅)来形成场板。然而，随着晶体管的特征缩小(例如，长度小于28纳米)，用于场板的多晶硅的厚度减小。因此，基于减小的多晶硅厚度，使得用于在多晶硅之上形成触点的工艺可能损坏漂移区。在又一个替代方案中，可在漂移区中形成充当场板的绝缘材料。在此种配置中，非金属材料位于电流流动的主要路径中，从而在绝缘材料中驱动电流，使LDMOS晶体管的电阻增大，并使LDMOS晶体管的性能降低。
因此，本公开涉及一种具有由栅极材料制成的场板的高电压晶体管器件，所述场板与相邻的栅极电极同时形成以实现低成本的制作方法，同时减轻对漂移区的损坏。在一些实施例中，高电压晶体管器件具有栅极电极，栅极电极上覆在所述衬底上且位于在衬底内的源极区与漏极区之间。接触刻蚀终止层(contact etch stop layer，CESL)从栅极电极的侧壁延伸到排列在栅极电极与漏极区之间的漂移区。场板位于上覆在衬底上的第一层间介电(inter-level dilectric，ILD)层内。场板在侧向上设置在栅极电极的侧壁与漂移区之间，并从接触刻蚀终止层垂直地延伸到第一层间介电层的上表面。内连线介电结构形成在高电压晶体管器件之上。多个导电触点延伸穿过内连线介电结构且上覆在场板、栅极电极、源极区及漏极区上。场板包含具有功函数的金属材料(例如，N型金属材料或P型金属材料)。这样是部分地促进了在不对场板施加偏压(bias)的条件下在漂移区中形成耗尽区(depletion region)。另外，在导电触点的形成期间，使用高功率等离子体刻蚀工艺(highpower plasma etch process)。场板在高功率等离子体刻蚀工艺期间充当刻蚀终止层，从而减轻对漂移区的损坏。
图1示出具有场板122的高电压晶体管器件100的一些实施例的剖视图。
高电压晶体管器件100包括设置在半导体衬底102内的源极区104及漏极区106。半导体衬底102具有第一掺杂类型(例如，p型)，而源极区104及漏极区106分别具有第二掺杂类型(例如，n型)且具有比半导体衬底102高的掺杂浓度。在一些实施例中，第一掺杂类型可为p型，且第二掺杂类型可为n型，反之亦然。
栅极结构116在于侧向上排列在源极区104与漏极区106之间的位置处上覆在半导体衬底102上。栅极结构116包括通过栅极介电层110与半导体衬底102分隔开的栅极电极108。在接收到偏置电压时，栅极电极108被配置成产生电场，所述电场控制电荷载流子在于侧向上设置在源极区104与漏极区106之间的沟道区112内的移动。举例来说，在操作期间，可相对于源极区104选择性地对栅极电极108施加栅极-源极电压(VGS)，而在沟道区112中形成导电沟道(conductive channel)。在施加栅极-源极电压以形成导电沟道的同时，施加漏极到源极电压(VDS)以使电荷载流子在源极区104与漏极区106之间移动(例如，由箭头105示出)。沟道区112在侧向上从源极区104延伸到相邻的漂移区114(即，漏极延伸区)。漂移区114包括具有相对低的掺杂浓度的第二掺杂类型(例如，n型)，此在高工作电压下使电阻较高。栅极结构116设置在沟道区112之上。在一些实施例中，栅极结构116可从沟道区112之上延伸到上覆在漂移区114的部分上的位置。
第一层间介电(ILD)层118上覆在半导体衬底102上。在第一层间介电层118内设置有一个或多个导电结构。在一些实施例中，所述一个或多个导电结构包括多个触点120，所述多个触点120被配置成在源极区104、漏极区106和/或栅极电极108与多个工艺后端(back-end-of-the-line，BEOL)金属线之间提供垂直连接，所述多个BEOL金属线上覆在触点120上且设置在第二层间介电(ILD)层(未示出)内。
所述一个或多个导电结构可进一步包括场板122，场板122设置在第一层间介电层118内且于侧向上位于漏极区106与栅极电极108之间的位置处。场板122包含与栅极电极108不同且与触点120不同的金属材料。场板122可设置在刻蚀终止层124之上，刻蚀终止层124被配置成将场板122与漂移区114及栅极电极108分隔开。刻蚀终止层124在侧向上延伸超过源极区104的侧壁及漏极区106的侧壁。
在操作期间，场板122被配置成作用于由栅极电极108产生的电场。场板122可被配置成改变由栅极电极108产生的电场在漂移区114中的分布。此部分地增强了高电压晶体管器件100的击穿电压能力。此外，在一些实施例中，作用于由栅极电极108产生的电场的场板122会减小漏极区106附近的高场电荷载流子陷获效应(high-field charge carriertrapping effect)。举例来说，在高电压晶体管器件100的操作期间，场板122可将与漂移区114相邻的漏极区106的边缘处的电场从近似2.9*106伏特/厘米(V/cm)减小到近似1.4*106V/cm。在前述实例中，栅极电极108到源极区104的电压VGS为0伏特，漏极区106到源极区104的电压VDS为7伏特，且场板122具有浮动电压和/或未利用电压来偏置。因此，在一些实施例中，场板122可将漏极区106的边缘处的电场减小至少百分之五十。
图2A示出包括具有场板122的高电压侧向扩散式MOSFET(LDMOS)器件200的高电压晶体管器件的一些附加实施例的剖视图。
LDMOS器件200包括设置在半导体衬底102内的源极区104及漏极区106。在一些实施例中，半导体衬底102可例如为块状衬底(例如，块状硅衬底)、绝缘体上有硅(silicon-on-insulator，SOI)衬底或一些其他合适的衬底。半导体衬底102具有第一掺杂类型(例如，p型)，而源极区104及漏极区106包括具有与第一掺杂类型不同的第二掺杂类型(例如，n型)的高掺杂区。在一些实施例中，第一掺杂类型可为p型，且第二掺杂类型可为n型，反之亦然。在一些实施例中，源极区104和/或漏极区106可具有近似1019原子/立方厘米(atoms/cm3)或大于1019atoms/cm3的掺杂浓度。
具有第一掺杂类型(例如，p+掺杂)的接触区208在侧向上邻接源极区104。接触区208提供与半导体衬底102的欧姆连接(ohmic connection)。在一些实施例中，接触区208可具有近似1019atoms/cm3或大于1019atoms/cm3的p型掺杂浓度。接触区208及源极区104设置在本体区202内。本体区202具有掺杂浓度高于半导体衬底102的掺杂浓度的第一掺杂类型。举例来说，半导体衬底102可具有处于近似1014atoms/cm3至1016atoms/cm3范围内的掺杂浓度，而本体区202可具有处于近似1016atoms/cm3至1018atoms/cm3范围内的掺杂浓度。
漏极区106设置在漂移区114内，漂移区114排列在半导体衬底102内且于侧向上邻接本体区202的位置处。漂移区114包括具有相对低的掺杂浓度的第二掺杂类型(例如，n型)，此当LDMOS器件200在高电压下工作时使电阻较高。在一些实施例中，漂移区114可具有处于近似1018atoms/cm3至1020atoms/cm3范围内的掺杂浓度。浅沟槽隔离(shallow trenchisolation，STI)结构206从半导体衬底102的顶表面延伸到顶表面下方的位置。漏极区106可邻接浅沟槽隔离结构206。浅沟槽隔离结构206被配置成将LDMOS器件200与设置在半导体衬底102之上和/或半导体衬底102上的相邻半导体器件电隔离。
栅极结构116设置在半导体衬底102之上且于侧向上排列在源极区104与漏极区106之间的位置处。在一些实施例中，栅极结构116可在侧向上从本体区202之上延伸到上覆在漂移区114的部分上的位置。栅极结构116包括通过栅极介电层110与半导体衬底102分隔开的栅极电极108。在一些实施例中，栅极介电层110可包含二氧化硅、高介电常数(k)介电材料等。本文中所使用的高k介电材料是介电常数大于3.9的介电材料。在一些实施例中，栅极电极108包含多晶硅和/或金属栅极材料(例如，钨、钛、钽和/或铝)。在一些实施例中，栅极结构116还可包括设置在栅极电极108的相对两侧上的多个侧壁间隔壁212。在各种实施例中，侧壁间隔壁212可例如为或包含氧化硅、氮氧化硅、碳化硅、氮化硅等。
刻蚀终止层124沿半导体衬底102的上表面、栅极电极108的多个侧边及侧壁间隔壁212的侧边延伸。在一些实施例中，刻蚀终止层124从栅极电极108起在漂移区114之上连续地延伸而超过漏极区106的侧壁。在一些实施例中，侧壁间隔壁212的顶表面相对于刻蚀终止层124的顶表面垂直地偏移。在一些实施例中，刻蚀终止层124的顶表面与栅极电极108的顶表面实质上对准。在一些实施例中，刻蚀终止层124可例如为或包含氮化硅、碳化硅等。
场板122从刻蚀终止层124垂直地延伸到第一层间介电层118的顶表面。场板122相对于栅极电极108及漏极区106在侧向上偏移。场板122的侧壁被第一层间介电层118环绕。刻蚀终止层124的厚度t1界定在场板122的底表面与半导体衬底102的上表面之间。在一些实施例中，厚度t1处于近似4纳米至50纳米范围内。在又一些实施例中，如果厚度t1为例如4纳米或大于4纳米，则LDMOS器件200的击穿电压增大，同时在LDMOS器件200的形成期间为半导体衬底102提供足够的保护。在再一些实施例中，如果厚度t1为例如50纳米或小于50纳米，则LDMOS器件200的击穿电压进一步增大，同时减少LDMOS器件200的制作成本。在一些实施例中，场板122的厚度小于栅极电极108的厚度。在一些实施例中，第一层间介电层118可例如为或包含氧化物、氧化硅、低k介电材料等。本文中所使用的低k介电材料是介电常数小于3.9的介电材料。在又一些实施例中，第一层间介电层118包含与刻蚀终止层124不同的介电材料。
在一些实施例中，场板122可例如为或包含氮化钛、氮化钽、钛、钽、钨、铝等。在各种实施例中，栅极电极108可例如为或包含氮化钛、氮化钽、钛、钽、钨、铝等。在又一些实施例中，场板122可包含与栅极电极108不同的材料。
第二层间介电层126上覆在第一层间介电层118上。多个触点120延伸穿过第一层间介电层118及第二层间介电层126。触点120上覆在接触区208、栅极电极108、场板122及漏极区106上。在一些实施例中，上覆在接触区208上的触点120可包括与接触区208和源极区104二者接触的对接触点(butted contact)(未示出)。在一些实施例中，所述多个触点120与场板122可包含彼此不同的材料。举例来说，所述多个触点120可包含铝和/或铜，且场板122可包含氮化钛、氮化钽、钛、钽和/或钨。在再一些实施例中，所述多个触点120与场板122可包含相同的材料，例如(举例来说)铝、钨等。
图2B示出根据图2A所示LDMOS器件200的一些替代实施例的LDMOS器件200b的剖视图。
硅化物层220设置在半导体衬底102之上和/或半导体衬底102内。硅化物层220被配置成增强触点120与下伏的半导体区(例如，接触区208、源极区104和/或漏极区106)之间的电耦合。栅极电极108具有栅极长度Lg且场板122具有场板长度Lf。在一些实施例中，栅极长度Lg比场板长度Lf大16倍、8倍、4倍或2倍。在又一些实施例中，栅极长度Lg为28纳米或小于28纳米。在再一些实施例中，栅极长度Lg比场板长度Lf大16倍、8倍、4倍或2倍有助于增大LDMOS器件200b的击穿电压，同时减少与形成LDMOS器件200b相关联的成本及时间。
图2C示出根据图2A所示LDMOS器件200的一些替代实施例的LDMOS器件200c的剖视图。
在一些实施例中，场板122具有弯曲的上边缘。此可部分地减小场板122与相邻触点120(例如，上覆在漏极区106上的触点120)之间的寄生电容(parasitic capacitance)，和/或减小场板122与相邻栅极电极(例如，栅极电极108)之间的寄生电容。减小寄生电容可通过降低功耗来提高LDMOS器件200c的性能。在又一些实施例中，场板122可具有例如由图2C中的虚线125所指示的倾斜侧壁。
图3A示出包括图2A所示LDMOS器件200及相邻半导体器件320、322的高电压器件300a的一些实施例的剖视图。
高电压器件300a包括LDMOS器件200，进而使得栅极电极108包括第一多个的栅极电极层310a至310c，且场板122包括第二多个的栅极电极层312a至312c。在一些实施例中，所述第一多个的栅极电极层310a至310c被配置为功函数结构。在又一些实施例中，栅极电极层310a至310c分别包含彼此不同的金属材料。在再一些实施例中，栅极电极层310a至310c可例如为或包含氮化钛、氮化钽、钛、钽、钨、铝等。
在一些实施例中，第一栅极电极层310a被配置为介电常数大于4的绝缘体层。在前述实施例中，第一栅极电极层310a可例如为或包含氮化硅、氧化铪、氧化锆等。第二栅极电极层310b可例如为或包含铝、钛、钽、钨、氮化钛、氮化钽等。第三栅极电极层310c可例如为或包含铝、钛、钽、钨、氮化钛、氮化钽等且与第二栅极电极层310b不同。在一些实施例中，在第三栅极电极层310c与上覆的触点120(未示出)之间可设置有接触界面层(contactinterface layer)。接触界面层可例如为或包含硅化物、硅化镍、硅化钛、铜、镍、钛等。
第一高电压晶体管320在侧向上相邻于LDMOS器件200进行设置。第一高电压晶体管320通过浅沟槽隔离结构206与LDMOS器件200电隔离。第一高电压晶体管320包括上覆在栅极介电层110上的栅极电极108。多个侧壁间隔壁212环绕栅极电极108的多个外侧壁。第一高电压晶体管320的栅极电极108可例如被配置为LDMOS器件200的栅极电极108。在
第一高电压晶体管320的栅极电极108的相对两侧上设置多个有源极/漏极区306。在一些实施例中，源极/漏极区306分别包括第二掺杂类型(例如，n型)和/或具有处于近似1018atoms/cm3至1020atoms/cm3范围内的掺杂浓度。
在源极区104、漏极区106及源极/漏极区306为n型的一些实施例中，栅极电极108包含n型多晶硅、具有n型功函数的金属或具有n型功函数的一些其他合适的导电材料。举例来说，栅极电极层310a至310c分别包含具有n型功函数的金属。本文中所使用的n型功函数可例如为：1)对于n型多晶硅而言，具有处于为约0.1电子伏(eV)、0.2eV或0.4eV的功函数内的功函数；2)小于约4.0eV、4.2eV或4.4eV的功函数；3)处于约3.5eV至4.4eV、4.0eV至4.4eV或3.8eV至4.5eV之间的功函数；4)其他合适的n型功函数；或者5)前述的任何组合。本文中所使用的具有n型功函数的金属可为或包含例如铪、锆、钛、钽、铝、一些其他合适的n型功函数金属或前述的任何组合。
场板122包括所述第二多个的栅极电极层312a至312c。在一些实施例中，所述第二多个的栅极电极层312a至312c被配置为功函数结构。栅极电极层312a至312b分别为U形。在一些实施例中，栅极电极层312a至312c分别包含彼此不同的金属材料。在再一些实施例中，栅极电极层312a至312c可例如分别为或包含氮化钛、氮化钽、钛、钽、钨、铝等。
第二高电压晶体管322在侧向上相邻于第一高电压晶体管320进行设置。第二高电压晶体管322通过浅沟槽隔离结构206与第一高电压晶体管320电隔离。第二高电压晶体管322包括上覆在栅极介电层110上的栅极电极314。多个侧壁间隔壁212环绕栅极电极314的多个外侧壁及栅极介电层110的多个外侧壁。多个源极/漏极区308设置在阱区309中。源极/漏极区308包括第一掺杂类型(例如，p型)，阱区309包括第二掺杂类型(例如，n型)，进而使得第一掺杂类型与第二掺杂类型相反。在一些实施例中，源极/漏极区308分别具有处于近似1018atoms/cm3至1020atoms/cm3范围内的掺杂浓度，而阱区309具有处于近似1016atoms/cm3至1018atoms/cm3范围内的掺杂浓度。
在一些实施例中，栅极电极314包括所述第二多个的栅极电极层312a至312c。在源极/漏极区308为p型的一些实施例中，所述第二多个的栅极电极层312a至312c分别为具有p型功函数的金属和/或具有p型功函数的一些其他合适的导电材料。本文中所使用的p型功函数可例如为：1)对于p型多晶硅而言，具有处于为约0.1eV、0.2eV或0.4eV的功函数内的功函数；2)大于约4.8eV、5.0eV或5.2eV的功函数；3)处于约4.8eV至5.2eV、5.0eV至5.4eV或4.6eV至5.6eV之间的功函数；4)其他合适的p型功函数；或者5)前述的任何组合。本文中所使用的具有p型功函数的金属可为例如钌、钯、铂、钴、镍、氮化钛铝、氮化钨碳、一些其他合适的p型功函数金属或前述的任何组合。
在一些实施例中，第一栅极电极层312a被配置为介电常数大于4的绝缘体层。在前述实施例中，第一栅极电极层312a可例如为或包含氮化硅、氧化铪、氧化锆等。第二栅极电极层312b可例如为或包含铝、钛、钽、钨、氮化钛、氮化钽等。第三栅极电极层312c可例如为或包含铝、钛、钽、钨、氮化钛、氮化钽等。在一些实施例中，在第二高电压晶体管322的第三栅极电极层312c与上覆的触点120(未示出)之间可设置有接触界面层。接触界面层可例如为或包含硅化物、硅化镍、硅化钛、铜、镍、钛等。
因此，在一些实施例中，场板122包含具有p型功函数的金属，且LDMOS器件200的相邻栅极电极108包含具有n型功函数的金属。在一些实施例中，场板122可包括与相邻栅极电极108相同的金属层堆叠。在又一些实施例中，场板122与栅极电极314分别包括彼此相同的第一层堆叠和/或栅极电极108包括与第一层堆叠不同的第二层堆叠。
包括第一掺杂类型(例如，p型)的深阱(deep well)304设置在半导体衬底102中且直接在漂移区114及本体区202下方。在一些实施例中，深阱304可例如具有处于近似1016atoms/cm3至1018atoms/cm3范围内的掺杂浓度。深阱304被配置成促进在漂移区114中形成耗尽区，从而减小半导体衬底102的表面上的电场的量级(magnitude)。此部分地有助于对LDMOS器件200施加较高的电压。包括第二掺杂类型(例如，n型)的超深阱区(extra deepwell region)302直接在深阱304下方设置且在半导体衬底102中。超深阱区302被配置成增强LDMOS器件200与设置在半导体衬底102上的其他半导体器件之间的电隔离。在一些实施例中，超深阱区302可例如具有处于近似1016atoms/cm3至1018atoms/cm3范围内的掺杂浓度。因此，在一些实施例中，超深阱区302与深阱304具有近似相同的掺杂浓度。
图3B示出根据图3A所示高电压器件300a的一些替代实施例的高电压器件300b的剖视图。
场板122的底表面设置在刻蚀终止层124的上表面下方为距离d1处，从而在漂移区114与场板122的底表面之间界定刻蚀终止层124的厚度t1。在一些实施例中，厚度t1处于近似4纳米至50纳米范围内。在一些实施例中，如果厚度t1为4纳米或大于4纳米，则LDMOS器件200的击穿电压可为近似15伏特或大于15伏特，同时减轻对半导体衬底102的损坏。在又一些实施例中，如果厚度t1为50纳米或小于50纳米，则LDMOS器件200的击穿电压可为近似20伏特或小于20伏特，同时减少与形成场板122相关联的成本及时间。
图3C示出根据图3A所示高电压器件300a的一些替代实施例的高电压器件300c的剖视图。
触点120分别包括被外导电本体120b环绕的内导电本体120a。在一些实施例中，内导电本体120a可例如为或包含钨、铝、铜等，和/或外导电本体120b可例如为或包含钛、氮化物、氮化钛等。场板122的底表面与刻蚀终止层124的上表面分隔开距离d2。因此，场板122的底表面相对于半导体衬底102的顶表面垂直地偏移距离d3。在一些实施例中，距离d3处于近似4纳米至50纳米范围内。LDMOS器件200的击穿电压可通过调整距离d3来配置。
图3D示出根据图3A所示高电压器件300a的一些替代实施例的高电压器件300d的剖视图。
在一些实施例中，第一高电压晶体管320的多个源极/漏极区306与第二高电压晶体管322的多个源极/漏极区308可分别为与半导体衬底102不同的另一种材料。举例来说，源极/漏极区306、源极/漏极区308可分别通过外延工艺(epitaxial process)制作和/或可例如为或包含碳化硅、硅锗等。在一些实施例中，源极/漏极区306可为n型，且源极/漏极区308可为p型，反之亦然。此外，如图3D中所示，源极/漏极区306、源极/漏极区308可分别具有多边形形状，例如五边形、矩形、六边形等。在此种实施例中，源极/漏极区306、源极/漏极区308的顶表面可相对于半导体衬底102的顶表面垂直地偏移非零距离。
图3E示出根据图3A所示高电压器件300a的一些替代实施例的高电压器件300e的剖视图。
如图3E中所示，顶盖层340上覆在LDMOS器件200的栅极电极108、第一高电压晶体管320的栅极电极108及第二高电压晶体管322的栅极电极314上。在一些实施例中，顶盖层340可例如为或包含氮氧化硅、碳化硅等。在又一些实施例中，顶盖层342(例如，包含氧氮化硅、氮化硅等)上覆在场板122上。在一些实施例中，省略了顶盖层342(未示出)，且第二层间介电层126在场板122的上表面之上延伸。在此种实施例中，上覆在栅极电极108、栅极电极314上的触点120的底表面分别与实质上直的水平线(未示出)对准，其中场板122的顶表面与实质上直的水平线对准。
图3F示出根据图3A所示高电压器件300a的一些替代实施例的高电压器件300f的剖视图。
在一些实施例中，多个导线350(例如，包含铝、铜等)上覆在触点120上。第三层间介电层352上覆在第二层间介电层126上，且第四层间介电层354上覆在第三层间介电层352上。在此种实施例中，上覆在分别上覆于源极/漏极区306、源极/漏极区308、源极区104、漏极区106及场板122上的触点120上的导线350是设置在第三层间介电层352内。此外，上覆在分别上覆于栅极电极108及栅极电极314上的触点120上的导线350是设置在第四层间介电层354内且相对于第三层间介电层352垂直地偏移非零距离。因此，设置在第一水平高度内的每一触点120(例如，分别上覆在源极/漏极区306、源极/漏极区308、源极区104、漏极区106和/或场板122上的触点120)的顶表面分别沿第一实质上直的水平线设置，其中设置在第二水平高度内的每一触点120(例如，分别上覆在栅极电极108、栅极电极314上的触点120)的顶表面分别沿第二实质上直的水平线设置，第二实质上直的水平线相对于第一实质上直的水平线垂直地偏移。
图4至图16示出根据本公开的形成具有场板的高电压LDMOS器件的方法的一些实施例的剖视图400至1600。尽管参照一种方法阐述图4至图16中所示剖视图400至1600，然而将理解，图4至图16中所示结构不限于所述方法，而是可独立于所述方法之外单独成立。尽管图4至图16被阐述为一系列动作，然而将理解，这些动作并非限制性的，因为在其他实施例中所述动作的次序可有所变更，且所公开的方法也可适用于其他结构。在其他实施例中，可整体地或部分地省略所示出和/或所阐述的一些动作。
如图4所示剖视图400中所示，提供上覆在半导体衬底102上的多个虚设栅极电极结构404a至404c。在一些实施例中，用于形成图4所示结构的方法可包括在半导体衬底102之上形成栅极介电层110。在栅极介电层110之上分别形成虚设栅极电极结构404a至404c(其通常包含多晶硅)。在形成虚设栅极电极结构404a至404c之后，可通过掺杂工艺在半导体衬底102中形成源极/漏极区306、源极/漏极区308、源极区104和/或漏极区106。在一些实施例中，在形成栅极介电层110之前，可通过一个或多个其他掺杂工艺形成其他多个掺杂区(例如，接触区208、本体区202、漂移区114、阱区309、深阱304和/或超深阱区302)。在一些实施例中，在源极区104与漂移区114之间在本体区202中界定沟道区。在再一些实施例中，可与源极/漏极区306和源极/漏极区308一起形成其他掺杂区的部分，和/或可在形成栅极介电层110之后形成其他掺杂区的其余部分。在再一些实施例中，在其他掺杂工艺之前，可在半导体衬底102中形成浅沟槽隔离(STI)结构206。
可围绕虚设栅极电极结构404a至404c的多个外侧壁形成多个侧壁间隔壁212。在半导体衬底102之上、围绕侧壁间隔壁212且围绕虚设栅极电极结构404a至404c形成刻蚀终止层124。在刻蚀终止层124及虚设栅极电极结构404a至404c之上形成第一层间介电(ILD)层118。在一些实施例中，可利用例如(举例来说)化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、一些其他合适的沉积工艺或前述的任何组合等沉积工艺形成以上层和/或结构。
如图5所示剖视图500中所示，对图4所示结构执行平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)，直到每一虚设栅极电极结构404a至404c的上表面暴露出为止。
如图6所示剖视图600中所示，在第一层间介电层118及虚设栅极电极结构404a至404c之上形成掩模层602。掩模层602包括在漂移区114之上界定开口604的多个侧壁。在一些实施例中，掩模层602为硬掩模层。在又一些实施例中，掩模层602被配置成在后续加工步骤期间保护虚设栅极电极结构404a至404c。
如图7所示剖视图700中所示，根据掩模层602将第一层间介电层118图案化，进而使得第一层间介电层118包括界定场板开口(field plate opening)702的相对侧壁。在一些实施例中，图案化工艺包括将第一层间介电层118暴露于一种或多种刻蚀剂。在一些实施例中，在执行图案化工艺之后，例如通过平坦化工艺(例如，CMP工艺)移除掩模层602(未示出)。
在又一些实施例中，图案化工艺移除位于场板开口702之下的刻蚀终止层124的部分(未示出)。在前述实施例中，以此种方式执行图案化工艺是为了控制刻蚀终止层124的厚度t1并可在制造完成之后最终对应于图3B所示结构。
如图8所示剖视图800中所示，在第一层间介电层118之上形成掩模层804。移除第一虚设栅极电极结构(图7所示的虚设栅极电极结构404c)，从而在栅极介电层110上方界定栅极电极开口802。可通过根据掩模层804执行刻蚀工艺来移除第一虚设栅极电极结构(图7所示的虚设栅极电极结构404c)，从而界定栅极电极开口802。在又一些实施例中，移除第一虚设栅极电极结构(图7所示的虚设栅极电极结构404c)可包括执行干法刻蚀工艺(dryetch process)和/或执行湿法刻蚀工艺(wet etch process)。在又一些实施例中，掩模层804可覆盖第一层间介电层118的整个上表面和/或填充场板开口702(未示出)。此可部分地保护第一层间介电层118在移除第一虚设栅极电极结构(图7所示的虚设栅极电极结构404c)期间免受损坏。
如图9所示剖视图900中所示，在图8所示结构之上形成第二多个的栅极电极层312a至312c。所述第二多个的栅极电极层312a至312c填充场板开口(图7所示的场板开口702)及栅极电极开口(图8所示的栅极电极开口802)。在一些实施例中，所述第二多个的栅极电极层312a至312c分别为具有p型功函数的金属和/或具有p型功函数的一些其他合适的导电材料。在一些实施例中，第一栅极电极层312a可例如为或包含氧化铪、氧化锆、氧氮化硅、氮化硅、氮化钛、氮化钽、氮化钛铝、氮化钽铝、钛、钽、铝等。在一些实施例中，第二栅极电极层312b可例如为或包含氮化钛、氮化钽、氮化钛铝、氮化钽铝、钛、钽、铝等。在一些实施例中，第三栅极电极层312c可例如为或包含氮化钛、氮化钽、氮化钛铝、氮化钽铝、钛、钽、铝、钨、铜等。在再一些实施例中，所述第二多个的栅极电极层312a至312c可例如为或包括三个或更多个层，例如四个层、五个层、六个层等。
如图10所示剖视图1000中所示，对图9所示结构执行平坦化工艺(例如，CMP工艺)，进而使得虚设栅极电极结构404a至404b的上表面暴露出。此部分地界定场板122及第二高电压晶体管322。平坦化工艺可移除掩模层(图9所示的掩模层804)、所述第二多个栅极电极层312a至312c的部分。在执行平坦化工艺之后，在场板122及第二高电压晶体管322之上形成掩模层1002。掩模层1002被配置成保护场板122及第二高电压晶体管322免受后续加工步骤影响。此外，掩模层1002包括多个侧壁，进而使得虚设栅极电极结构404a至404b的上表面暴露出。在又一些实施例中，掩模层1002可覆盖第一层间介电层118的整个上表面(未示出)。此可部分地保护第一层间介电层118在后续加工步骤期间免受损坏。
如图11所示剖视图1100中所示，根据掩模层1002对图10所示结构执行移除工艺，从而在栅极介电层110上方界定栅极电极开口1102a至1102b。在一些实施例中，移除工艺包括将图10所示结构暴露于一种或多种刻蚀剂，执行湿法刻蚀工艺和/或执行干法刻蚀工艺。在一些实施例中，执行平坦化工艺(例如，CMP工艺)以移除掩模层1002(未示出)。
如图12所示剖视图1200中所示，在图11所示结构之上形成第一多个的栅极电极层310a至310c。所述第一多个的栅极电极层310a至310c填充栅极电极开口(图11所示的栅极电极开口1102a至1102b)。在一些实施例中，所述第一多个的栅极电极层310a至310c分别为具有n型功函数的金属和/或具有n型功函数的一些其他合适的导电材料。
在一些实施例中，第一栅极电极层310a可例如为或包含氧化铪、氧化锆、氧氮化硅、氮化硅、氮化钛、氮化钽、氮化钛铝、氮化钽铝、钛、钽、铝等。在一些实施例中，第二栅极电极层310b可例如为或包含氮化钛、氮化钽、氮化钛铝、氮化钽铝、钛、钽、铝等。在一些实施例中，第三栅极电极层310c可例如为或包含氮化钛、氮化钽、氮化钛铝、氮化钽铝、钛、钽、铝、钨、铜等。在再一些实施例中，所述第一多个的栅极电极层310a至310c可例如为或包括三个或更多个层，例如四个层、五个层、六个层等。在一些实施例中，所述第一多个的栅极电极层310a至310c中的材料组合不同于所述第二多个的栅极电极层312a至312c中的材料组合。
如图13所示剖视图1300中所示，对图12所示结构执行平坦化工艺(例如，CMP工艺)，进而使得场板122的上表面及第二高电压晶体管322的上表面暴露出。此部分地界定LDMOS器件200及第一高电压晶体管320。平坦化工艺移除所述第一多个的栅极电极层310a至310c的部分。
如图14所示剖视图1400中所示，在第一层间介电层118之上形成第二层间介电层126。在第二层间介电层126之上形成第三层间介电层1402。在一些实施例中，可利用例如(举例来说)化学气相沉积(CVD)、物理气相沉积(PVD)、一些其他合适的沉积工艺或前述的任何组合等沉积工艺形成以上层和/或结构。在又一些实施例中，在形成第二层间介电层126之后，对第二层间介电层126执行CMP工艺和/或抛光工艺(polishing process)，以使第二层间介电层126的顶表面平滑和/或将第二层间介电层126的顶表面整平。
如图15所示剖视图1500中所示，将第一层间介电层118、第二层间介电层126、第三层间介电层1402及刻蚀终止层124图案化，从而界定多个通孔开口1502。在一些实施例中，所述图案化是通过以下步骤执行：在第三层间介电层1402之上形成掩模层(未示出)；根据掩模层将第三层间介电层1402暴露于一种或多种刻蚀剂；以及移除掩模层。在前述实施例中，图案化工艺包括等离子体刻蚀工艺，使得场板122保护下伏的漂移区114免于因等离子体刻蚀工艺而受到损坏。
如图16所示剖视图1600中所示，在通孔开口(图15所示的通孔开口1502)中形成多个触点120。在一些实施例中，用于形成触点120的方法包括：利用导电粘合层(例如，包含钛、氮化物、氮化钛等)对通孔开口(图15所示的通孔开口1502)进行衬垫；利用导电层(例如，钨)填充每一通孔开口(图15所示的通孔开口1502)的其余部分；以及在导电粘合层及导电层中执行CMP工艺，直到第三层间介电层1402的上表面暴露出为止。触点120分别包括被外导电本体120b环绕的内导电本体120a。在一些实施例中，内导电本体120a包含与导电层(例如，钨)相同的材料，且外导电本体120b包含与导电粘合层(例如，钛、氮化物、氮化钛)相同的另一种材料。在又一些实施例中，在形成触点120之后，在图16所示结构之上形成包括多个导通孔及多个导线的内连线结构(未示出)。
图17示出根据本公开的形成具有场板的高电压LDMOS器件的方法1700。尽管方法1700被示出和/或阐述为一系列动作或事件，然而将理解，所述方法不限于所示次序或动作。因此，在一些实施例中，所述动作可以与所示次序不同的次序施行，和/或可同时施行。此外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，这些动作或事件可单独地施行或者与其他动作或子动作同时施行。在一些实施例中，可省略一些所示动作或事件，且可包括其他未示出的动作或事件。
在动作1702处，提供具有通过沟道区及漂移区与漏极区分隔开的源极区的衬底。多个虚设栅极结构上覆在衬底上，进而使得第一虚设栅极结构上覆在沟道区上。图4示出对应于动作1702的一些实施例的剖视图400。
在动作1704处，在虚设栅极结构之上形成第一层间介电(ILD)层。图4示出对应于动作1704的一些实施例的剖视图400。
在动作1706处，移除位于漂移区之上的第一层间介电层的部分，从而界定场板开口。场板开口在侧向上位于第一虚设栅极结构与漏极区之间。图7示出对应于动作1706的一些实施例的剖视图700。
在动作1708处，移除相对于第一虚设栅极结构在侧向上偏移的第二虚设栅极结构，从而界定第一栅极电极开口。图8示出对应于动作1708的一些实施例的剖视图800。
在动作1710处，在场板开口及第一栅极电极开口中形成具有多个金属层的第一堆叠。图9示出对应于动作1710的一些实施例的剖视图900。
在动作1712处，在具有多个金属层的第一堆叠中执行平坦化工艺，从而界定场板及第一栅极电极。图10示出对应于动作1712的一些实施例的剖视图1000。
在动作1714处，移除第一虚设栅极结构，从而在沟道区上方界定第二栅极电极开口。图11示出对应于动作1714的一些实施例的剖视图1100。
在动作1716处，在第二栅极电极开口中形成具有多个金属层的第二堆叠。具有多个金属层的第一堆叠具有第一功函数，且具有多个金属层的第二堆叠具有与第一功函数相反的第二功函数。图12示出对应于动作1716的一些实施例的剖视图1200。
在动作1718处，在具有多个金属层的第二堆叠中执行平坦化工艺，从而界定第二栅极电极。图13示出对应于动作1718的一些实施例的剖视图1300。
在动作1720处，在场板、第一栅极电极及第二栅极电极之上形成介电层及多个导电触点。图14至图16示出对应于动作1720的一些实施例的剖视图1400至1600。
因此，在一些实施例中，本公开涉及一种具有场板的高电压器件，所述场板与栅极电极的形成同时形成，以实现低成本的制作方法且减小所述高电压器件的击穿电压。
在一些实施例中，本申请提供一种集成芯片，所述集成芯片包括：第一栅极电极，在源极区与漏极区之间上覆在衬底上；刻蚀终止层，在侧向上从所述第一栅极电极的外侧壁延伸到所述漏极区，其中所述刻蚀终止层上覆在设置在所述源极区与所述漏极区之间的所述漂移区上；以及场板，设置在上覆在所述衬底上的第一层间介电(ILD)层内，所述场板上覆在所述漂移区上，所述场板的顶表面与所述第一栅极电极的顶表面对准，且所述场板的底表面垂直地位于所述第一栅极电极的底表面上方，其中所述场板及所述第一栅极电极分别包含金属材料。
根据一些实施例，在所述的集成芯片中，其中所述场板包含具有第一功函数的金属，且所述第一栅极电极包含具有与所述第一功函数不同的第二功函数的导电材料。根据一些实施例，在所述的集成芯片中，其中所述第一功函数是p型功函数，且所述第二功函数是n型功函数。根据一些实施例，所述的集成芯片还包括：第二栅极电极，在一对源极/漏极区之间上覆在所述衬底上，其中所述第二栅极电极包括功函数结构；其中所述场板包括与所述功函数结构相同的导电材料堆叠。根据一些实施例，在所述的集成芯片中，其中所述功函数结构包含p型功函数材料。根据一些实施例，在所述的集成芯片中，其中所述刻蚀终止层从所述第一栅极电极的所述外侧壁连续地延伸到所述第二栅极电极的外侧壁。根据一些实施例，在所述的集成芯片中，其中所述第一栅极电极的长度比所述场板的长度大至少十六倍。根据一些实施例，在所述的集成芯片中，其中所述刻蚀终止层包含氮化硅，且所述第一层间介电层包含氧化硅。
在一些实施例中，本申请提供一种高电压器件，所述高电压器件包括：侧向扩散式金属氧化物半导体场效晶体管(MOSFET)(LDMOS)器件，包括上覆在衬底上的第一栅极结构且还包括设置在所述衬底中的源极区、漏极区及扩散区，其中所述扩散区在侧向上设置在所述源极区与所述漏极区之间，其中所述第一栅极结构包括第一栅极电极，所述第一栅极电极包含具有第一功函数的第一导电材料；第一晶体管，包括上覆在所述衬底上的第二栅极结构且还包括设置在所述第二栅极结构的相对两侧上的多个第二源极/漏极区，其中所述第二栅极结构包括第二栅极电极，所述第二栅极电极包含具有与第一功函数不同的第二功函数的第二导电材料；以及场板，上覆在于侧向上设置在所述第一栅极电极与所述漏极区之间的所述扩散区上，其中所述场板包含第二导电材料。
根据一些实施例，在所述的高电压器件中，其中所述源极区及所述漏极区包括第一掺杂类型，且所述多个第二源极/漏极区包括与所述第一掺杂类型相反的第二掺杂类型。根据一些实施例，在所述的高电压器件中，其中所述第一功函数是n型功函数，且所述第二功函数是p型功函数。根据一些实施例，所述的高电压器件还包括：刻蚀终止层，上覆在所述衬底上，其中所述刻蚀终止层从所述第一栅极结构连续地延伸到所述第二栅极结构，其中所述场板的底表面位于所述刻蚀终止层的顶表面下方；以及第一层间介电层，上覆在所述刻蚀终止层上，其中所述场板的外侧壁被所述第一层间介电层包围。根据一些实施例，在所述的高电压器件中，其中所述场板的上隅角是弯曲的。根据一些实施例，所述的高电压器件还包括：多个导电触点，上覆在所述场板、所述第一栅极电极及所述第二栅极电极上，其中所述多个导电触点包含与所述场板不同的材料。根据一些实施例，在所述的高电压器件中，其中所述场板包括：第一场板层，具有U形且沿所述场板的外边缘设置；第二场板层，排列在所述第一场板层之上，其中所述第二场板层具有U形且被所述第一场板层拢住；以及第三场板层，排列在所述第二场板层之上，其中所述第三场板层具有矩形形状且被所述第二场板层拢住。根据一些实施例，在所述的高电压器件中，其中所述第一场板层包含高介电常数介电材料，所述第二场板层包含第一金属材料，且所述第三场板层包含与所述第一金属材料不同的第二金属材料。
在一些实施例中，本申请提供一种用于形成高电压晶体管器件的方法，所述方法包括：提供具有通过沟道区及漂移区与漏极区分隔开的源极区的衬底，多个虚设栅极结构上覆在所述衬底上，其中所述多个虚设栅极结构中的第一虚设栅极结构上覆在所述沟道区上；在所述多个虚设栅极结构之上形成第一层间介电(ILD)层；移除所述第一层间介电层的位于所述漂移区之上的部分，从而界定场板开口，其中所述场板开口在侧向上位于所述第一虚设栅极结构与所述漏极区之间；移除相对于所述第一虚设栅极结构在侧向上偏移的第二虚设栅极结构，从而界定第一栅极电极开口；在所述场板开口及所述第一栅极电极开口中形成具有多个金属层的第一堆叠；以及在所述具有多个金属层的第一堆叠中执行平坦化工艺，从而界定场板及第一栅极电极。
根据一些实施例，在所述的用于形成高电压晶体管器件的方法中，其中所述场板与所述第一栅极电极同时形成。根据一些实施例，所述的用于形成高电压晶体管器件的方法还包括：移除所述第一虚设栅极结构，从而在所述沟道区上方界定第二栅极电极开口；在所述第二栅极电极开口中形成具有多个金属层的第二堆叠，其中所述具有多个金属层的第一堆叠具有第一功函数，且所述具有多个金属层的第二堆叠具有与所述第一功函数相反的第二功函数；以及在所述具有多个金属层的第二堆叠中执行平坦化工艺，从而界定第二栅极电极。根据一些实施例，在所述的用于形成高电压晶体管器件的方法中，其中所述第一功函数是p型功函数，且所述第二功函数是n型功函数。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种集成芯片，包括：
第一栅极电极，上覆在衬底上且在源极区与漏极区之间；
刻蚀终止层，在侧向上从所述第一栅极电极的外侧壁延伸到所述漏极区，其中所述刻蚀终止层上覆在设置在所述源极区与所述漏极区之间的漂移区上；以及
场板，设置在上覆在所述衬底上的第一层间介电层内，其中所述场板上覆在所述漂移区上，所述场板的顶表面与所述第一栅极电极的顶表面对准，且所述场板的底表面垂直地位于所述第一栅极电极的底表面上方，其中所述场板及所述第一栅极电极分别包含金属材料。
2.根据权利要求1所述的集成芯片，其中所述场板包含具有第一功函数的金属，且所述第一栅极电极包含具有与所述第一功函数不同的第二功函数的导电材料。
3.根据权利要求1所述的集成芯片，还包括：
第二栅极电极，在一对源极/漏极区之间上覆在所述衬底上，其中所述第二栅极电极包括功函数结构；
其中所述场板包括与所述功函数结构相同的导电材料堆叠。
4.根据权利要求3所述的集成芯片，其中所述刻蚀终止层从所述第一栅极电极的所述外侧壁连续地延伸到所述第二栅极电极的外侧壁。
5.一种高电压器件，包括：
侧向扩散式金属氧化物半导体场效晶体管器件，包括上覆在衬底上的第一栅极结构且还包括设置在所述衬底中的源极区、漏极区及扩散区，其中所述扩散区在侧向上设置在所述源极区与所述漏极区之间，其中所述第一栅极结构包括第一栅极电极，所述第一栅极电极包含具有第一功函数的第一导电材料；
第一晶体管，包括上覆在所述衬底上的第二栅极结构且还包括设置在所述第二栅极结构的相对两侧上的多个第二源极/漏极区，其中所述第二栅极结构包括第二栅极电极，所述第二栅极电极包含具有与所述第一功函数不同的第二功函数的第二导电材料；以及
场板，上覆所述扩散区上且于侧向上设置在所述第一栅极电极与所述漏极区之间，其中所述场板包含所述第二导电材料。
6.根据权利要求5所述的高电压器件，还包括：
刻蚀终止层，上覆在所述衬底上，其中所述刻蚀终止层从所述第一栅极结构连续地延伸到所述第二栅极结构，其中所述场板的底表面位于所述刻蚀终止层的顶表面下方；以及
第一层间介电层，上覆在所述刻蚀终止层上，其中所述场板的外侧壁被所述第一层间介电层包围。
7.根据权利要求5所述的高电压器件，其中所述场板包括：
第一场板层，具有U形且沿所述场板的外边缘设置；
第二场板层，排列在所述第一场板层之上，其中所述第二场板层具有U形且被所述第一场板层拢住；以及
第三场板层，排列在所述第二场板层之上，其中所述第三场板层具有矩形形状且被所述第二场板层拢住。
8.一种用于形成高电压晶体管器件的方法，包括：
提供具有通过沟道区及漂移区与漏极区分隔开的源极区的衬底，多个虚设栅极结构上覆在所述衬底上，其中所述多个虚设栅极结构中的第一虚设栅极结构上覆在所述沟道区上；
在所述多个虚设栅极结构之上形成第一层间介电层；
移除位于所述漂移区之上的所述第一层间介电层的部分，从而界定场板开口，其中所述场板开口在侧向上位于所述第一虚设栅极结构与所述漏极区之间；
移除相对于所述第一虚设栅极结构在侧向上偏移的第二虚设栅极结构，从而界定第一栅极电极开口；
在所述场板开口及所述第一栅极电极开口中形成具有多个金属层的第一堆叠；以及
在所述具有多个金属层的第一堆叠中执行平坦化工艺，从而界定场板及第一栅极电极。
9.根据权利要求8所述的方法，其中所述场板与所述第一栅极电极同时形成。
10.根据权利要求8所述的方法，还包括：
移除所述第一虚设栅极结构，从而在所述沟道区上方界定第二栅极电极开口；
在所述第二栅极电极开口中形成具有多个金属层的第二堆叠，其中所述具有多个金属层的第一堆叠具有第一功函数，且所述具有多个金属层的第二堆叠具有与所述第一功函数相反的第二功函数；以及
在所述具有多个金属层的第二堆叠中执行平坦化工艺，从而界定第二栅极电极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114944425A (zh) * 2022-07-22 2022-08-26 合肥新晶集成电路有限公司 功率器件及其制作方法
WO2023216163A1 (zh) * 2022-05-11 2023-11-16 华为技术有限公司 半导体器件、集成电路以及电子设备

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937872B1 (en) * 2019-08-07 2021-03-02 Vanguard International Semiconductor Corporation Semiconductor structures
KR102224364B1 (ko) * 2019-10-02 2021-03-05 주식회사 키 파운드리 고전압 반도체 소자 및 그 제조 방법
US11121225B2 (en) 2019-11-01 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate structure to enhance transistor breakdown voltage
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
US11362030B2 (en) * 2020-05-29 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure enclosing conductive wire sidewalls to increase reliability
TWI822585B (zh) * 2023-02-10 2023-11-11 新唐科技股份有限公司 半導體裝置及其製造方法
CN116525659B (zh) * 2023-07-03 2023-09-12 北京智芯微电子科技有限公司 纵向栅ldmosfet器件及制造方法、功率芯片

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704312B2 (en) * 2010-01-05 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage devices and methods of forming the high voltage devices
US8748271B2 (en) * 2011-03-11 2014-06-10 Globalfoundries Singapore Pte. Ltd. LDMOS with improved breakdown voltage
US8664718B2 (en) * 2011-11-30 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFETs and methods for forming the same
US9087718B2 (en) * 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US9590053B2 (en) 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US10777671B2 (en) * 2016-09-30 2020-09-15 Intel Corporation Layered spacer formation for ultrashort channel lengths and staggered field plates
WO2019066877A1 (en) * 2017-09-28 2019-04-04 Intel Corporation GALLIUM NITRIDE TRANSISTORS WITH DRAIN FIELD PLATES AND METHODS OF MAKING SAME
US10971624B2 (en) * 2018-03-19 2021-04-06 Macronix International Co., Ltd. High-voltage transistor devices with two-step field plate structures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023216163A1 (zh) * 2022-05-11 2023-11-16 华为技术有限公司 半导体器件、集成电路以及电子设备
CN114944425A (zh) * 2022-07-22 2022-08-26 合肥新晶集成电路有限公司 功率器件及其制作方法

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