CN108122961A - 半导体元件 - Google Patents

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nano
semiconductor layer
layer
nano wire
semiconductor
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吉尔本·朵尔伯斯
林仲德
马克范达尔
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体元件，包含设置于基材上的第一与第二纳米线结构，第一及第二纳米线沿着第一方向延伸。第一纳米线结构包含多个第一纳米线。第一纳米线沿着第一方向延伸且沿着垂直第一方向的第二方向排列。第二纳米线结构包含多个第二纳米线。第二纳米线沿着第一方向延伸且沿着第二方向排列。第一与第二纳米线的材料不同。相邻纳米线彼此间隔。多个第一及第二栅极结构分别于环绕局部的第一及第二纳米线。第一及第二栅极结构包含多个栅极电极。第一纳米线沿着第二方向的高度与紧邻的第二纳米线沿着第二方向的间隔距离不相等。

Description

半导体元件
技术领域
本揭露是关于半导体集成电路，特别是关于具有环绕式栅极结构的半导体元件及其制程。
背景技术
半导体工业进展至纳米科技制程的节点，以追求更高的元件密度、更高的效能及更低的成本，制造与设计的挑战随之而来，并促使三维设计的发展，例如包含鳍式场效晶体管(fin field effect transistor；Fin FET)以及环绕式栅极(gate–all-around；GAA)场效晶体管等多栅极场效晶体管。在鳍式场效晶体管中，栅极电极是邻近于具有栅极介电层设置于其中的通道区域的三个侧面。因为栅极结构包围(环绕)鳍片的三个表面，晶体管实质上具有三个栅极以透过鳍片或通道区域来控制电流。不幸的是，位于通道底部的第四侧是远离栅极电极而不受邻近的栅极所控制。相比之下，在环绕式栅极场效晶体管中，通道区域的第四侧面被栅极电极包围，使通道区域中的空乏区更完整，并可减轻短通道效应(short-channel effect)，例如较陡峭的次临界电流摆幅(sub-threshold currentswing；SS)与较小的漏极引发能障降低效应(drain induced barrier lowering；DIBL)。
晶体管的尺寸持续地按比例降低至20至25纳米的节点，因此环绕式栅极场效晶体管需要进一步的发展。
发明内容
本揭露的部分实施方式为一包含一第一纳米线结构的一半导体元件，此第一纳米线结构是设置于一半导体基材上且于此半导体基材上沿着一第一方向延伸。此第一纳米线结构包含多个第一纳米线，这些第一纳米线包含一第一纳米线材料，这些第一纳米线沿着此第一方向延伸且是沿着一第二方向排列，此第二方向实质上垂直于此第一方向。一第二纳米线结构是设置于此半导体基材上且于此半导体基材上沿着此第一方向延伸。此第二纳米线结构包含多个第二纳米线，这些第二纳米线包含一第二纳米线材料，这些第二纳米线沿着此第一方向延伸且是沿着此第二方向排列。此第二纳米线材料与此第一纳米线材料不同。各个纳米线和另一紧邻的纳米线彼此间隔。多个第一栅极结构于此第一纳米线结构的一第一区域环绕这些第一纳米线，多个第二栅极结构于此第二纳米线结构的一第一区域环绕这些第二纳米线。这些第一及这些第二栅极结构包含多个栅极电极。当观看沿着一第三方向的一横截面时，这些第一纳米线沿着此第二方向的一高度与紧邻的这些第二纳米线沿着此第二方向的一间隔距离不相等，此第三方向实质上垂直于此第一方向及此第二方向。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。
图1为根据本揭露的环绕式栅极场效晶体管元件的部分实施方式的俯视图；
图2为根据本揭露的部分实施方式中，制造环绕式栅极场效晶体管元件的制程；
图3为根据本揭露的部分实施方式中，对图2中的元件执行环绕式栅极场效晶体管元件的制程；
图4为根据本揭露的部分实施方式中，对图3中的元件执行环绕式栅极场效晶体管元件的制程；
图5为根据本揭露的部分实施方式中，对图4中的元件执行环绕式栅极场效晶体管元件的制程；
图6为根据本揭露的部分实施方式中，对图5中的元件执行环绕式栅极场效晶体管元件的制程；
图7为根据本揭露的部分实施方式中，对图6中的元件执行环绕式栅极场效晶体管元件的制程；
图8为根据本揭露的部分实施方式中，环绕式栅极场效晶体管元件的制程；
图9为根据本揭露的部分实施方式中，对图8中的元件执行环绕式栅极场效晶体管元件的制程；
图10为根据本揭露的部分实施方式中，对图9中的元件执行环绕式栅极场效晶体管元件的制程；
图11为根据本揭露的部分实施方式中，对图10中的元件执行环绕式栅极场效晶体管元件的制程；
图12为根据本揭露的部分实施方式中，对图7与图11中的元件执行环绕式栅极场效晶体管元件的制程；
图13为根据本揭露的部分实施方式中，对图12中的元件执行环绕式栅极场效晶体管元件的制程；
图14为根据本揭露的部分实施方式中，对图13中的元件执行环绕式栅极场效晶体管元件的制程；
图15为根据本揭露的部分实施方式中，对图14中的元件执行环绕式栅极场效晶体管元件的制程；
图16为根据本揭露的部分实施方式中，对图15中的元件执行环绕式栅极场效晶体管元件的制程；
图17A为根据本揭露的部分实施方式中，对图16中的元件执行环绕式栅极场效晶体管元件的制程；
图17B为根据本揭露的部分实施方式中，沿着图17D的E-E线的剖面图且显示对图17A中的元件执行环绕式栅极场效晶体管元件的制程；
图17C显示根据本揭露的部分实施方式的电路；
图17D为图17B中的元件的俯视图；
图18为根据本揭露的部分实施方式中，沿着图1的B-B线的剖面图，且显示环绕式栅极场效晶体管元件的制程；
图19为根据本揭露的部分实施方式中，沿着图1的C-C线的剖面图，且显示环绕式栅极场效晶体管元件的制程；
图20为根据本揭露的部分实施方式中，环绕式栅极场效晶体管元件的制程；
图21为根据本揭露的部分实施方式中，对图20中的元件执行环绕式栅极场效晶体管元件的制程；
图22为根据本揭露的部分实施方式中，环绕式栅极场效晶体管元件的制程；
图23为根据本揭露的部分实施方式中，对图22中的元件执行环绕式栅极场效晶体管元件的制程；
图24为根据本揭露的部分实施方式中，对图23中的元件执行环绕式栅极场效晶体管元件的制程；
图25为根据本揭露的部分实施方式中，对图24中的元件执行环绕式栅极场效晶体管元件的制程；
图26为根据本揭露的部分实施方式中，对图21与图25中的元件执行环绕式栅极场效晶体管元件的制程；
图27为根据本揭露的部分实施方式中，对图26中的元件执行环绕式栅极场效晶体管元件的制程；
图28为根据本揭露的部分实施方式中，对图27中的元件执行环绕式栅极场效晶体管元件的制程；
图29为根据本揭露的部分实施方式中，对图28中的元件执行环绕式栅极场效晶体管元件的制程；
图30为根据本揭露的部分实施方式中，对图29中的元件执行环绕式栅极场效晶体管元件的制程；
图31A为根据本揭露的部分实施方式中，对图30中的元件执行环绕式栅极场效晶体管元件的制程；
图31B为根据本揭露的部分实施方式中，对图31A中的元件执行环绕式栅极场效晶体管元件的制程；
图32为根据本揭露的部分实施方式中，沿着图1的B-B线的剖面图，且显示环绕式栅极场效晶体管元件的制程；
图33为根据本揭露的部分实施方式中，沿着图1的C-C线的剖面图，且显示环绕式栅极场效晶体管元件的制程；
图34为根据本揭露的其他实施方式的半导体元件的实施方式；以及
图35为根据本揭露的其他实施方式的半导体元件的实施方式。
具体实施方式
以下将以附图及详细说明清楚说明本揭露的精神，任何所属技术领域中具有通常知识者在了解本揭露的实施例后，当可由本揭露所教示的技术，加以改变及修饰，其并不脱离本揭露的精神与范围。举例而言，叙述“第一特征形成于第二特征上方或上”，于实施例中将包含第一特征及第二特征具有直接接触；且也将包含第一特征和第二特征为非直接接触，具有额外的特征形成于第一特征和第二特征之间。此外，本揭露在多个范例中将重复使用元件标号以和/或文字。重复的目的在于简化与厘清，而其本身并不会决定多个实施例以和/或所讨论的配置之间的关系。
此外，方位相对词汇，如“在…之下”、“下面”、“下”、“上方”或“上”或类似词汇，在本文中为用来便于描述绘示于附图中的一个元件或特征至另外的元件或特征的关系。方位相对词汇除了用来描述装置在附图中的方位外，其包含装置于使用或操作下的不同的方位。当装置被另外设置(旋转90度或者其他面向的方位)，本文所用的方位相对词汇同样可以相应地进行解释。
图1为根据本揭露的环绕式栅极场效晶体管的实施方式的俯视图。
图2至图7为根据本揭露的部分实施方式中，环绕式栅极场效晶体管元件的制程。可以理解的是，额外的处理是可以提供在图2至图7中的制程之前、之中及之后，且依照本方法的部分实施方式，部分下述的处理可以被置换或消除。处理/制程的顺序亦可互相交换。
环绕式栅极场效晶体管元件的俯视图是绘示于图1。如图1所示，栅极电极结构160是形成于第一纳米线结构180及第二纳米线结构182上，第一及第二纳米线结构180及182各包含一或多个纳米线。尽管图1中显示两个纳米线结构与两个栅极结构，根据本揭露的环绕式栅极场效晶体管元件可包含一、三或更多个纳米线结构以及一、三或更多个栅极电极结构。
如图2所示，堆叠的半导体层是形成于基材10上方，堆叠的半导体层包含多个第一半导体层20、多个第二半导体层25及多个第三半导体层28。图2相当于沿着图1的A-A线的剖面图。
于部分实施方式中，基材10包含至少位于基材10表面部分上的单晶半导体层。基材10可包含单晶半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、磷化锑镓(GaSbP)、砷锑化镓(GaAsSb)、磷化铟(InP)或以上的组合，但本揭露不以此为限。于部分实施方式中，基材10可由硅形成。
基材10可包含位于基材10的表面区域中的一或多个应变释放缓冲层12，应变释放缓冲层12可以使基材的晶格常数至上方的半导体层的晶格常数逐渐地变化，以免缺陷形成于上方的半导体层中。应变释放缓冲层12可由磊晶成长单晶半导体材料而形成，例如硅、锗、锗锡、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化锑镓、锑砷化镓、氮化镓、磷化镓、磷化铟或以上的组合，但本揭露不以此为限。于部分实施方式中，硅锗应变释放缓冲层12是磊晶成长于硅基材10上，且厚度为约50纳米至约150纳米。于其他实施方式中，应变释放缓冲层12的厚度为约80纳米至约120纳米。锗在硅锗缓冲层12可从其最底部分中的原子百分浓度(约20％)提高至其最顶部分的原子百分浓度(约80％)。
于部分实施方式中，第一半导体层20是形成于应变释放缓冲层12上。于其他实施方式中，当，形成在不具有应变释放缓冲层12的基材10上的第一(最底)第一半导体层20，是厚于形成在应变释放缓冲层12上的第一半导体层20，如图3所示。
第一半导体层20、第二半导体层25以及第三半导体层28是由包含具有不同晶格常数的不同材料所形成，且可包含例如一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化锑镓、锑砷化镓以及磷化铟，但本揭露不以此为限。于部分实施方式中，第一半导体层20、第二半导体层25以及第三半导体层28是由硅、硅化合物、硅锗、锗或锗化合物所形成。于部分实施方式中，第一半导体层20的材料为硅锗，第二半导体层的材料为硅锗，而第三半导体层28的材料为锗。第一半导体层20中的硅锗可为Si1-xGex，其中0.2≦x≦0.8。于此揭露中，“M化合物”或“以M为基础的化合物”意思为化合物的主要成分为M。于其他实施方式中，第二半导体层25的材料为Si1-yGey，第三半导体层28的材料为Si1- zGez，而第一半导体层20的材料为Si1-xGex，当中0<z<x<y<1，当中0.2≦x≦0.8。
于部分实施方式中，第一、第二及第三半导体层20、25及28是掺杂至2x1020个掺杂物/立方厘米。掺杂物可为n型或p型半导体掺杂物，包含砷、锑、磷、硼、镓及铝。
于部分实施方式中，第一半导体层20、第二半导体层25及第三半导体层28是在基材10的顶部或应变释放缓冲层12的顶部上周期性地堆叠。此周期29是重复二次以提供3个周期29，如图2所示。堆叠中的周期29的数目可为2至10个周期或更多。于部分实施方式中，周期29的数目可为4至6个周期。环绕式栅极场效晶体管元件的驱动电流可藉由堆叠层的数目的变化来调整。
第一半导体层20、第二半导体层25及第三半导体层28是磊晶形成于基材10上方。各个第二半导体层25的厚度可为彼此相等，于部分实施方式中，各个第二半导体层25的厚度为约3纳米至约15纳米。于部分实施方式中，各个第二半导体层25的厚度为约5纳米至约7纳米。
于部分实施方式中，第一半导体层20的厚度为约2纳米至约10纳米。于部分实施方式中，第一半导体层20的厚度为约3纳米至约5纳米。
于部分实施方式中，第三半导体层28的厚度为约3纳米至约15纳米。于部分实施方式中，第三半导体层28的厚度为约5纳米至约7纳米。
于部分实施方式中，第二及第三半导体层25及28的厚度约相等，且第一半导体层20的厚度小于第二及第三半导体层25及28的厚度。
第一、第二及第三半导体层20、25及28可由有机金属化学气相沉积(metal-organic chemical vapor deposition；MOCVD)、低压(low pressure)化学气相沉积及等离子辅助(plasma enhanced)化学气相沉积的化学气相沉积、物理气相沉积(physical vapordeposition；PVD)、分子束磊晶(molecular beam epitaxy；MBE)、原子层沉积(atomiclayer deposition；ALD)或其他适合的制程所形成。
接着，如图3所示，于部分实施方式中，遮罩层30是形成于堆叠层上方。于部分实施方式中，遮罩层30包含第一遮罩层32、第二遮罩层34及第三遮罩层36。第一遮罩层32为由氧化硅所形成的氧化物垫层，于部分实施方式中，氧化物垫层可由热氧化(thermaloxidation)所形成。于部分实施方式中，第二遮罩层34是由氮化硅所形成，第三遮罩层36是由氧化硅所形成，第二与第三遮罩层34及36可由低压化学气相沉积与等离子辅助化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积或其他适合的制程所形成。遮罩层30接下来由使用图案化处理被图案化成遮罩图案38，图案化处理包含光微影与蚀刻，如图4所示。
接着，如图5所示的沿着图1的A-A线的剖面图，于部分实施方式中，由第一、第二及第三半导体层20、25及28、应变释放缓冲层12以及基材10所形成的堆叠层是使用半导体蚀刻技术而图案化，以形成具有宽度W1介于约4纳米至约16纳米之间的鳍片45。
于部分实施方式中，在鳍片45的形成后，包含一或多层绝缘材料的隔离绝缘层50是形成于基材10上方，因此，鳍片45是完整地嵌入绝缘层50，如图6所示。适用于绝缘层50的绝缘材料可包含氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass；FSG)、由低压化学气相沉积、等离子辅助化学气相沉积或可流动式(flowable)化学气相沉积所形成的低k介电材料或以上的任意组合。在形成隔离绝缘层50后，执行退火处理。
接着平坦化处理是执行以移除隔离绝缘层50的顶部与遮罩层30，平坦化处理例如化学机械研磨(chemical mechanical polishing；CMP)方法及/或回蚀刻(etch-back)方法。接着，隔离绝缘层50是使用适当的非等向性蚀刻技术而蚀刻成凹陷，以露出鳍片45，如图7所示。于部分实施方式中，第一半导体层20的底部是部分地从隔离绝缘层50露出。
图8至图11显示根据本揭露的其他实施方式的环绕式栅极场效晶体管元件的制程。图8至图11绘示形成鳍片45的其他方法。伪鳍片48是由适合的光微影及蚀刻技术而形成在半导体基材10上。包含一或多层绝缘材料的隔离绝缘层50是形成于基材10上，因此鳍片48是完整的嵌入绝缘层50，如图6所示。接着，隔离绝缘层50是由适合的平坦化技术而平坦化，例如化学机械研磨方法及/或回蚀刻方法，以露出伪鳍片48的顶面，如图8所示。
如图9所示，于部分实施方式中，伪鳍片48由使用蚀刻技术(例如对伪鳍片材料具有选择性的湿式蚀刻)而被选择性蚀刻成凹陷，以形成多个沟槽52。于部分实施方式中，第一半导体层20亦可具有应变释放缓冲层的功能且是磊晶形成于沟槽52中，如图10所示。由不同材料所形成的重复的第一半导体层20、第二半导体层25及第三半导体层28是磊晶地沉积于沟槽52中，以形成鳍片45。第一、第二及第三半导体层20、25及28可为包含一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化锑镓、锑砷化镓及磷化铟等具有不同晶格常数的材料，但本揭露不以此为限。
于部分实施方式中，第一半导体层20、第二半导体层25及第三半导体层28是从如图10所绘示的结构中的基材10的顶部做周期性堆叠。此周期29是重复二次以提供3个周期，如图10所示。堆叠中的周期29的数目可为2至10个周期或更多。于部分实施方式中，周期29的数目为4至6个周期。
于部分实施方式中，第一半导体层20、第二半导体层25及第三半导体层28是由硅、硅化合物、硅锗、锗或锗化合物所形成。于部分实施方式中，第一半导体层20的材料为硅锗，第二半导体层25的材料为锗，且第三半导体层28的材料为锗。第一半导体层20中的硅锗可为Si1-xGex，当中0.4≦x≦0.6。于其他实施方式中，第二半导体层25的材料为Si1-yGey，第三半导体层28的材料为Si1-zGez，且第一半导体层20的材料为Si1-xGex，当中0<z<x<y<1，当中0.4≦x≦0.6。
于部分实施方式中，第一、第二及第三半导体层20、25及28是掺杂至2x1020掺杂物/立方厘米。掺杂物可为包含砷、锑、磷、硼、镓及铝的n型或p型半导体掺杂物。
第一半导体层20、第二半导体层25及第三半导体层28是磊晶地形成于基材10上方。于部分实施方式中，各个第二半导体层25的厚度可彼此相等且介于约3纳米至约15纳米之间。于部分实施方式中，各个第二半导体层25的厚度介于约5纳米至约7纳米之间。
于部分实施方式中，第三半导体层28的厚度为约3纳米至约15纳米。于部分实施方式中，第三半导体层28的厚度为约5纳米至约7纳米。
于部分实施方式中，基材10上的最底第一半导体层20的厚度为约50纳米至约150纳米，且位于最底第一半导体层20上方的最顶第一半导体层20的厚度为约2纳米至约10纳米。于部分实施方式中，最底第一半导体层20的厚度为约100纳米至约120纳米，且最顶第一半导体层20的厚度为约3纳米至约5纳米。于部分实施方式中，第二及第三半导体层25及28的厚度约相等，且第一半导体层20的厚度小于第二及第三半导体层25及28的厚度。
第一、第二及第三半导体层20、25及28可由有机金属化学气相沉积、低压化学气相沉积及等离子辅助化学气相沉积的化学气相沉积、物理气相沉积、分子束磊晶、原子层沉积或其他适合的制程所形成。
如图11所示，接着，隔离绝缘层50使用适当的非等向性蚀刻技术而被蚀刻成凹陷，以露出鳍片45，并得到类似图7的结构。于部分实施方式中，最底第一半导体层20是部分地从隔离绝缘层50露出。
图12至图19显示在形成图7及图11中的结构后，环绕式栅极场效晶体管元件的制程。于部分实施方式中，环绕式栅极场效晶体管元件为互补式金属氧化物(complementarymetal oxide；CMOS)元件，互补式金属氧化物元件的实施方式包含p型与n型场效晶体管(pFET及nFET)。如图12所示，第一鳍遮罩58是形成于半导体元件的第一场效晶体管区域54上，使第二场效晶体管区域56露出。于部分实施方式中，第一场效晶体管区域54为p型场效晶体管区域且第二场效晶体管区域56为n型场效晶体管区域。第一鳍遮罩58可由适当的光微影技术而形成。第一鳍遮罩58覆盖第一场效晶体管区域54中的鳍片45。于部分实施方式中，第一鳍遮罩58是由光阻所形成，于其他实施方式中，第一鳍遮罩58是由氮化物所形成，例如氮化硅(Si3N4)。
当第一场效晶体管区域54被遮罩，将第二场效晶体管区域56选择性地蚀刻以移除第一半导体层20与第二半导体层25，使第三半导体层28留下以做为第二纳米线结构182，第二纳米线结构182包含从第三半导体层上28沿着Z方向排列的多个堆叠纳米线，如图13所示。
第一半导体层20与第二半导体层25可由使用蚀刻剂而被移除，蚀刻剂是选择性蚀刻第一半导体层20与第二半导体层25而不蚀刻第三半导体层28。
举例而言，当第二半导体层25是由锗所形成，第三半导体层是由硅所形成，而第一半导体层是由硅锗所形成，第二半导体层25与第一半导体层20可利用使用氯化氢和氢气的汽态混合物的热蚀刻技术、使用等离子(例如四氟化碳(CF4))的干式蚀刻技术、或使用氢氟酸(HF)、硝酸(HNO3)及醋酸(CH3COOH)的混合物的湿式蚀刻技术而被选择性地移除，但本揭露不以此为限。
参照图14，接着，第一鳍遮罩58由使用适合的去除处理或灰化处理而被移除，而第二鳍遮罩60是形成在半导体元件的第二场效晶体管区域56上，使第一场效晶体管区域54露出。第二鳍遮罩60可由适合的光微影技术而形成。第二鳍遮罩60覆盖第二场效晶体管区域56中的鳍片45。
当第二场效晶体管区域56被遮罩，将第一场效晶体管区域54选择性地蚀刻，以移除第三半导体层28与第一半导体层20，使第二半导体层25留下并做为第一纳米线结构180，第一纳米线结构180包含由第二半导体层25所形成并沿着Z方向排列的多个堆叠纳米线，如图15所示。纳米线25沿着Y方向延伸(进入图15中的页面)。
第三半导体层28与第一半导体层20可由使用蚀刻剂而被移除，蚀刻剂是选择性蚀刻第三半导体层28与第一半导体层20而不蚀刻第二半导体层25。
举例而言，于部分实施方式中，当第一半导体层20由硅锗所形成，第二半导体层25由锗所形成，且第三半导体层28由硅所形成，则第三半导体层28与第一半导体层20可使用双处理制程而被选择性地移除，双处理制程包含任一干式蚀刻或湿式蚀刻以蚀刻第三半导体层28。干式蚀刻处理可使用由四氟化碳、氧气及氮气所组成的等离子混合物而执行。湿式处理可包含将由硅所形成的第三半导体层28以硝酸或过氧化氢(H2O2)曝光而氧化的第一子处理，以及接着再以氢氟酸溶液曝光而将氧化的硅(例如二氧化硅)移除的第二子处理。第二处理选择性地蚀刻硅锗第一半导体层20而不蚀刻锗第二半导体层25。第一半导体层20可由使用湿式蚀刻剂(例如氢氧化四甲基胺(tetramethyl ammonium hydroxide；TMAH)的蚀刻而被移除。于部分实施方式中，对第一场效晶体管区域54进行的蚀刻亦蚀刻部分基材10。因此，第一场效晶体管区域54中的隔离绝缘层50中的凹陷的深度D2是大于第二场效晶体管区域56中的隔离绝缘层50中的凹陷的深度D1。
参照图16，接着，第二鳍遮罩60是使用适合的去除处理或灰化处理而移除。
第一场效晶体管纳米线25具有高度H1，且第二场效晶体管纳米线28具有高度H2。于部分实施方式中，高度H1与高度H2约相等。紧邻的多个第一场效晶体管纳米线25是以距离S1彼此间隔，而紧邻的多个第二场效晶体管纳米线28是以距离S2彼此间隔。
于部分实施方式中，第一场效晶体管纳米线25的高度H1与紧邻的多个第二场效晶体管纳米线28之间的间隔距离S2不相等。于部分实施方式中，第一场效晶体管纳米线25的高度H1小于紧邻的多个第二场效晶体管纳米线28的间隔距离S2。同样地，于部分实施方式中，第二场效晶体管纳米线28的高度H2与紧邻的多个第一场效晶体管纳米线25的间隔距离S1不相等。于部分实施方式中，第二场效晶体管纳米线28的高度H2小于紧邻的多个第一场效晶体管纳米线25的间隔距离S1。
于部分实施方式中，紧邻的多个第一场效晶体管纳米线25的间隔距离S1大于第一场效晶体管纳米线25的高度H1。同样地，于部分实施方式中，紧邻的多个第二场效晶体管纳米线28的间隔距离S2大于第二场效晶体管纳米线28的高度H2。
于部分实施方式中，纳米线结构中的紧邻的多个纳米线是以实质上相等的距离彼此间隔。如图16所示，于部分实施方式中，第一场效晶体管纳米线25与第二场效晶体管纳米线28是沿着X方向交替排列。
于部分实施方式中，第一纳米线25沿着Z方向的顶面21与最靠近此第一纳米线25的第二纳米线28沿着Z方向的底面26的距离D3小于第二纳米线28沿着Z方向的顶面27与最靠近此第二纳米线28的第一纳米线25沿着Z方向的底面22的距离D4。于部分实施方式中，第一纳米线25的顶面21与第二纳米线28的底面26是实质上位于相同的高度，如图16所示。因此，于部分实施方式中，第一纳米线25的顶面21与第二纳米线28的底面26的距离D3实质上为零。
栅极电极结构160是实质上形成并包围各个多个纳米线25及28。栅极电极结构160是形成并包围纳米线的第一部分，纳米线的第一部分为纳米线的通道区域。于部分实施方式中，栅极电极结构160包含栅极介电层100与栅极电极层110，栅极介电层100是形成并包围各个纳米线25及28，而栅极电极层110是形成于栅极介电层100上，如图17A至图19所示。如图17A所示，栅极电极结构160环绕各个纳米线25及28，且多个栅极电极结构160以各个纳米线结构180及182中的紧邻的纳米线25及28之间的差距115而彼此分隔。因此，于部分实施方式中，个别的栅极电极结构160不合并。
于部分实施方式中，栅极介电层100包含氧化硅、氮化硅、高k介电材料等适合的一或多层介电材料，或以上的组合。举例而言，高k介电材料包含二氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝合金、其他适合的高k介电材料或以上的组合。于部分实施方式中，栅极介电层100包含形成在纳米线与介电材料之间的界面层(未绘示)。
栅极介电层100可由化学气相沉积、原子层沉积或其他适合的方法所形成。于部分实施方式中，栅极介电层100可由高共形性沉积制程(例如原子层沉积)所形成，以确保栅极介电层100以均匀的厚度环绕各个通道层。于部分实施方式中，栅极介电层100的厚度为约1纳米至约6纳米。
栅极电极层110是形成于栅极介电层100上以环绕各个纳米线。栅极电极层110包含一或多层的多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、氮化钛、氮化钨、钛铝、氮化钛铝、氮碳化钽、碳化钽、氮化钽硅、金属合金、其他适合的材料或以上的组合。
栅极电极层110可由化学气相沉积、原子层沉积、电镀或其他适合的方法所形成。
于本揭露的部分实施方式中，一或多个功函数调整层(未绘示)是设置于栅极介电层100与栅极电极层110之间。功函数调整层可由导电材料所形成，例如氮化钛、氮化钽、碳化钽铝、碳化钛、碳化钽、钴、铝；钛铝、铪钛、硅化钛、硅化钽、碳化钛铝或以上的组合的一层、两层或多层。一或多层的氮化钽、碳化钽铝、氮化钛、碳化钛、钴、钛铝、铪钛、硅化钛及硅化钽是适用于n型场效晶体管的功函数调整层，而一或多层的碳化钛铝、铝、钛铝、氮化钽、碳化钽铝、氮化钛、碳化钛及钴是适用于p型场效晶体管的功函数调整层。功函数调整层可由原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他适合的制程所形成。进一步地，用于n型场效晶体管与p型场效晶体管的功函数调整层是可分开形成且可使用不同金属层。
于部分实施方式中，导电层130是形成并环绕纳米线结构且填充多个纳米线之间的差距115，如图17B所示。导电层130可由任何适合的导电材料所形成，例如包含钨的金属。导电材料可由化学气相沉积、原子层沉积、电镀等任何适合的方法适合的沉积技术所沉积。
根据本揭露的部分实施方式，具有n型通道场效晶体管结合p型通道场效晶体管的互补式金属氧化物半导体电路是显示于图17C，电路为包含n型场效晶体管与p型场效晶体管所串联的逆变器(inverter)。相连的栅极为输入端，相连的漏极为输出端。若输入端为高电位(Vdd＝1)，则n型场效晶体管为开的状态，例如n型场效晶体管可导电并下拉输出端至低电位(Vss＝0)，同时，p型场效晶体管为关的状态，因此p型场效晶体管不导电且待机漏电流(standby leakage current)极少。若输入端在低电位，则情况为颠倒(n型场效晶体管为关，p型场效晶体管为开，输出端为高电位)。图17D为图17C中的电路的俯视图。导电层130连接n型场效晶体管56与p型场效晶体管54。n型场效晶体管56与p型场效晶体管54的漏极以内连线190连接。沿着图17D的E-E线的剖面图相当于图17B。
于部分实施方式中，绝缘侧壁80是形成在栅极电极结构160的相对侧上，源极/漏极区域82是形成在栅极电极结构160的相对侧上的纳米线的第二部分。绝缘侧壁80是位于栅极电极结构160与源极/漏极区域82之间，如图18及图19所示。图18相当于沿着图1的B-B线的第一纳米线结构180的剖面图，图19相当于沿着图1的C-C线的第二纳米线结构182的剖面图。
适用于p型场效晶体管的源极/漏极层82的材料包含一或多层锗或硅锗，适用于n型场效晶体管的源极/漏极层82的材料包含一或多层硅、磷化硅或碳化硅。源极/漏极层82是由使用化学气相沉积、原子层沉积或分子束磊晶(molecular beam epitaxy；MBE)的磊晶成长所形成。当适用于p型场效晶体管的源极/漏极层82是形成，适用于n型场效晶体管的纳米线结构182是被保护层(例如二氧化硅)所覆盖，且当适用于n型场效晶体管的源极/漏极层82是形成，适用于p型场效晶体管的纳米线结构180是被保护层所覆盖。
为了在制程期间支撑纳米线，在将第一及第三半导体层20及28或第一及第二半导体层20及25从即将形成栅极电极结构160的部分纳米线中移除的期间，具有源极/漏极区域82的部分纳米线180及182可被遮罩。在形成栅极电极结构160及形成多个栅极电极结构160之间的绝缘层115之后，具有栅极电极结构160的部分纳米线可被遮罩，将第一及第二半导体层20及25或第一及第三半导体层20及28分别从具有源极/漏极区域82的纳米线结构182及180移除。
此外，于部分实施方式中，伪栅极结构起初是形成于鳍结构45上(如图12及图14)，将第一及第二半导体层20及25或第一及第三半导体层20及28分别从具有源极/漏极区域82的部分纳米线结构182及180移除。根据本揭露的部分实施方式，在形成源极/漏极区域82之后，源极/漏极区域82被遮罩，将伪栅极电极结构移除，接着形成栅极电极结构160。
于其他实施方式中，在分别移除第一及第二半导体层20及25或第一及第三半导体层20及28的期间，鳍结构45(如图12及图14)的端部区域是遮罩的，因此，鳍片的端部在后续制程期间固定住纳米线。在分别移除第一及第二半导体层20及25或第一及第三半导体层20及28之后，栅极结构160及源极/漏极区域82是形成。在形成栅极电极结构160及源极/漏极区域82之后，分别将鳍片45端部中的第一及第二半导体层20及25或第一及第三半导体层20及28移除。
本揭露是不限于包含三个堆叠的纳米线的鳍结构。于部分实施方式中，各个纳米线结构180及182可包含额外的纳米线。
可以理解的是，环绕式栅极场效晶体管是受到进一步的互补式金属氧化物半导体制程，以形成例如接触孔/通孔、内连接金属层、介电层、钝化层等各种特征。
图20至图31B为根据本揭露的其他实施方式的环绕式栅极场效晶体管元件的制程。可理解的是额外的处理可执行于图20至图31B中的制程之前、之中及之后，于此方法的部分实施方式中，部分下述的处理可被取代或删去，处理/制程的顺序是可互换。
如图20所示，堆叠的半导体层是形成于基材10上方。堆叠的半导体层包含多个第一半导体层120、多个第二半导体层125及多个第三半导体层128。图20相当于沿着图1的A-A线的剖面图。
于部分实施方式中，基材10包含单晶半导体层至少于基材10的表面部分。于部分实施方式中，基材10是由硅所形成。基材10的表面区域可包含一或多层应变释放缓冲层12，应变释放缓冲层12可以使基材10的晶格常数至源极/漏极区域82的晶格常数逐渐地变化，以避免产生缺陷于所形成的上方的半导体层中。应变释放缓冲层12可从磊晶成长的单晶半导体材料所形成。于部分实施方式中，硅锗应变释放缓冲层12是磊晶成长于硅基材10上至厚度介于约50纳米至约150纳米。于部分实施方式中，应变释放缓冲层12的厚度为约80纳米至约120纳米。锗在硅锗缓冲层12可从其最底部分中的原子百分浓度(约20％)提高至其最顶部分的原子百分浓度(约80％)。
于部分实施方式中，第一半导体层120是形成于应变释放缓冲层12上。于部分实施方式中，应变释放缓冲层12的材料为Si0.5Ge0.5。
第一半导体层120、第二半导体层125以及第三半导体层128是由包含具有不同晶格常数的不同材料所形成，且可包含例如一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化铟镓、磷化锑镓、锑砷化镓以及磷化铟。
于部分实施方式中，第一半导体层120、第二半导体层125以及第三半导体层128是由硅、硅化合物、硅锗、锗或锗化合物所形成。于部分实施方式中，第一半导体层120的材料为锗，第二半导体层125的材料为硅锗，而第三半导体层128的材料为硅。第二半导体层125中的硅锗可为Si1-xGex，当中0.2≦x≦0.8。于其他实施方式中，第一半导体层120的材料为Si1-yGey，第三半导体层128的材料为Si1-zGez，而第二半导体层125的材料为Si1-xGex，当中0<z<x<y<1，当中0.2≦x≦0.8。
于部分实施方式中，第一、第二及第三半导体层120、125及128是掺杂至2x1020个掺杂物/立方厘米。掺杂物可为n型或p型半导体掺杂物，包含砷、锑、磷、硼、镓及铝。
于部分实施方式中，第一半导体层120、第二半导体层125及第三半导体层128是从基材10的顶部或应变释放缓冲层12的顶部做周期性堆叠。此周期129是重复二次以提供3个周期，如图20所示。堆叠中的周期129的数目可为2至10个周期或更多。于部分实施方式中，周期129的数目可为4至6个周期。环绕式栅极场效晶体管元件的驱动电流可藉由堆叠层的数目的变化来调整。
第一半导体层120、第二半导体层125及第三半导体层128是磊晶形成于基材10上方。各个第一半导体层120的厚度可为彼此相等，于部分实施方式中，各个第一半导体层120的厚度为约2纳米至约10纳米。于部分实施方式中，各个第一半导体层120的厚度为约3纳米至约5纳米。
于部分实施方式中，第三半导体层128的厚度为约3纳米至约15纳米。于部分实施方式中，第三半导体层128的厚度为约5纳米至约7纳米。
于部分实施方式中，第二半导体层125的厚度为约3纳米至约15纳米。于部分实施方式中，第二半导体层125的厚度为约5纳米至约7纳米。
于部分实施方式中，第二及第三半导体层125及128的厚度约相等，且第一半导体层120的厚度小于第二及第三半导体层125及128的厚度。
第一、第二及第三半导体层120、125及128可由有机金属化学气相沉积、低压化学气相沉积及等离子辅助化学气相沉积的化学气相沉积、物理气相沉积、分子束磊晶、原子层沉积或其他适合的制程所形成。
接着，如图21所示，从隔离绝缘层50突出的多个鳍片65是由图案化图3至图7中的堆叠的半导体层而形成。遮罩层是形成于堆叠的层上方，遮罩层是由使用包含光微影及蚀刻的图案化处理而图案化为遮罩图案，由第一、第二及第三半导体层120、125及128组成的堆叠层以及基材10由使用遮罩图案的蚀刻而图案化，以形成鳍片65。在形成鳍片65之后，包含一或多层的绝缘材料的隔离绝缘层50是形成于基材上方，接着，平坦化处理(例如化学机械研磨方法及/或回蚀刻方法)是执行以移除隔离绝缘层50的顶部及遮罩层。接着，隔离绝缘层50是使用适合的非等向性蚀刻技术而蚀刻成凹陷，以露出鳍片65，如图21所示。于部分实施方式中，应变释放缓冲层12是部分地从隔离绝缘层50露出。
图22至图25显示根据本揭露的其他实施方式的环绕式栅极场效晶体管元件的制程的实施例。图22至图25绘示形成鳍片65的其他方法，相似于图8至图11中的方法。伪鳍片48是由适合的光微影及蚀刻技术而形成在半导体基材10上。包含一或多层绝缘材料的隔离绝缘层50是形成于基材10上，因此鳍片48是完整的嵌入绝缘层50。接着，隔离绝缘层50是由适合的平坦化技术而平坦化，例如化学机械研磨方法及/或回蚀刻方法，以露出伪鳍片48的顶面，如图22所示。
如图23所示，于部分实施方式中，伪鳍片48由使用蚀刻技术(例如对伪鳍片的材料具有选择性的湿式蚀刻)而被选择性蚀刻成凹陷，以形成沟槽52。于部分实施方式中，应变释放缓冲层12是磊晶形成于凹陷的鳍结构上的沟槽52中，如图24所示。重复的第一半导体层120、第二半导体层125及第三半导体层128是磊晶地沉积于沟槽52中，以形成鳍片65，第一、第二及第三半导体层20、25及28是由包含具有不同晶格常数的不同材料所形成，包含一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化锑镓、锑砷化镓及磷化铟，但本揭露不以此为限。于部分实施方式中，应变释放缓冲层12与第二半导体层125是由相同材料所形成。
于部分实施方式中，第一半导体层120、第二半导体层125及第三半导体层128是从基材10的顶部或应变释放缓冲层12的顶部做周期性堆叠。此周期129是重复二次以提供3个周期，如图24所示。堆叠的周期129的数目可为2至10个周期。于部分实施方式中，周期129的数目为4至6个周期。于部分实施方式中，第一半导体层120、第二半导体层125及第三半导体层128是由硅、硅化合物、硅锗、锗或锗化合物所形成。于部分实施方式中，第一半导体层120的材料为锗，第二半导体层125的材料为硅锗，且第三半导体层128的材料为硅。第二半导体层125中的硅锗可为Si1-xGex，当中0.2≦x≦0.8。于其他实施方式中，第一半导体层120的材料为Si1-yGey，第三半导体层128的材料为Si1-zGez，且第二半导体层125的材料为Si1-xGex，当中0<z<x<y<1，当中0.2≦x≦0.8。
于部分实施方式中，第一、第二及第三半导体层120、125及128是掺杂至2x1020掺杂物/立方厘米。掺杂物可为包含砷、锑、磷、硼、镓及铝的n型或p型半导体掺杂物。
第一半导体层120、第二半导体层125及第三半导体层128是磊晶地形成于基材10上方。各个第一半导体层120的厚度可彼此相等，于部分实施方式中，各个第一半导体层120的厚度介于约2纳米至约10纳米之间。于部分实施方式中，各个第一半导体层120的厚度为约3纳米至约5纳米。
于部分实施方式中，第三半导体层128的厚度为约3纳米至约15纳米。于部分实施方式中，第三半导体层128的厚度为约5纳米至约7纳米。
于部分实施方式中，基材10上的最底第二半导体层125厚于最顶第二半导体层125。于部分实施方式中，最底第二半导体层125的厚度为约50纳米至约150纳米。
于部分实施方式中，第二半导体层125的厚度为约3纳米至约15纳米。于部分实施方式中，第二半导体层125的厚度为约5纳米至约7纳米。
于部分实施方式中，第二及第三半导体层125及128的厚度约相等，第一半导体层120的厚度小于第二及第三半导体层125及128的厚度。
第一、第二及第三半导体层120、125及128可由有机金属化学气相沉积、低压化学气相沉积及等离子辅助化学气相沉积的化学气相沉积、物理气相沉积、分子束磊晶、原子层沉积或其他适合的制程所形成。
如图25所示，接着，隔离绝缘层50使用适当的非等向性蚀刻技术而蚀刻成凹陷，以露出鳍片65，并得到类似图21的结构。于部分实施方式中，应变释放缓冲层12是部分地从隔离绝缘层50露出。
图26至图31B显示从图21及图25的结构进行环绕式栅极场效晶体管元件的制程。于部分实施方式中，环绕式栅极场效晶体管元件为互补式金属氧化物半导体元件，互补式金属氧化物半导体元件的实施方式包含p型与n型场效晶体管。如图26所示，第一鳍遮罩58是形成在半导体元件的第一场效晶体管区域54上，使第二场效晶体管区域56露出。于部分实施方式中，第一场效晶体管54为p型场效晶体管区域且第二场效晶体管56为n型场效晶体管区域。第一鳍遮罩58可由适合的光微影技术形成。第一鳍遮罩58覆盖第一场效晶体管区域54中的鳍片65。
当第一场效晶体管区域54被遮罩，将第二场效晶体管区域56选择性地蚀刻，以移除第一半导体层120与第二半导体层125，使第三半导体层128留下以做为第二纳米线结构182，第二纳米线结构182包含由第三半导体层128所形成并沿着Z方向排列的多个堆叠纳米线，如图27所示。
第一半导体层120与第二半导体层125可由使用蚀刻剂而被移除，蚀刻剂是选择性蚀刻第一半导体层120与第二半导体层125而不蚀刻第三半导体层128。
举例而言，当第一半导体层120是由锗所形成，第三半导体层128是由硅所形成，而第二半导体层125是由硅锗所形成，第一半导体层120与第二半导体层125可利用使用氯化氢和氢气的汽态混合物的热蚀刻技术、使用等离子(例如四氟化碳)的干式蚀刻技术或湿式蚀刻技术(例如使用氢氟酸、硝酸及醋酸的混合物或使用氢氟酸、醋酸及过氧化氢的混合物)而被选择性地移除，但本揭露不以此为限。
参照图28，接着，第一鳍遮罩58由使用适合的去除处理或灰化处理而被移除，而第二鳍遮罩60是形成在半导体元件的第二场效晶体管区域56上，使第一场效晶体管区域54露出。第二鳍遮罩60可由适合的光微影技术而形成。第二鳍遮罩60覆盖第二场效晶体管区域56中的鳍片65。
当第二场效晶体管区域56被遮罩，将第一场效晶体管区域54选择性地蚀刻，以移除第一半导体层120与第三半导体层128，使第二半导体层125留下并做为第一纳米线结构180，第一纳米线结构180包含由第二半导体层125所形成并沿着Z方向排列的多个堆叠纳米线，如图29所示。纳米线125沿着Y方向延伸(进入图29中的页面)。
第一半导体层120与第三半导体层128可由使用蚀刻剂而被移除，蚀刻剂是选择性蚀刻第一半导体层120与第三半导体层128而不蚀刻第二半导体层125。
举例而言，于部分实施方式中，当第一半导体层120是由锗所形成，第三半导体层128是由硅所形成，而第二半导体层125是由硅锗所形成，则第一半导体层120与第三半导体层128可使用双处理制程而被选择性地移除，双处理制程包含任一干式蚀刻或湿式蚀刻的第一处理以蚀刻第一半导体层120。干式蚀刻处理可使用由四氟化碳、氧气及氮气所组成的等离子混合物而执行。湿式处理可由使用氨水与双氧水的混合物或臭氧化的去离子水与过氧化氢为基础的溶液来蚀刻第一半导体层120而执行。接着，第三半导体层128是由选择性蚀刻第三半导体层128而不蚀刻第二半导体层125而被移除。于部分实施方式中，第三半导体层128是由使用六氟化硫为基础的气体的干式蚀刻处理而被移除。于其他实施方式中，二步骤的湿式蚀刻处理是执行。湿式蚀刻处理可包含将硅第三半导体层128以硝酸或过氧化氢曝光而氧化的第一子处理，以及接着将氧化的硅(例如二氧化硅)以氢氟酸溶液或氢氧化四甲基胺溶液曝光而移除的第二子处理。于其他实施方式中，第三半导体层128是由使用氢氟酸与氨水的混合液的湿式蚀刻而移除。
接着，第二鳍遮罩60由使用适合的去除处理或灰化处理而被移除。
第一场效晶体管纳米线125具有高度H3，且第二场效晶体管纳米线128具有高度H4。于部分实施方式中，高度H3与高度H4约相等。紧邻的多个第一场效晶体管纳米线125是以距离S3彼此间隔，而紧邻的多个第二场效晶体管纳米线128是以距离S4彼此间隔。
于部分实施方式中，第一场效晶体管纳米线125的高度H3与紧邻的多个第二场效晶体管纳米线128之间的间隔距离S4不相等。于部分实施方式中，第一场效晶体管纳米线125的高度H3小于紧邻的多个第二场效晶体管纳米线128的间隔距离S4。同样地，于部分实施方式中，第二场效晶体管纳米线128的高度H4与紧邻的多个第一场效晶体管纳米线125的间隔距离S3不相等。于部分实施方式中，第二场效晶体管纳米线128的高度H4小于紧邻的多个第一场效晶体管纳米线125的间隔距离S3。
于部分实施方式中，紧邻的多个第一纳米线125的间隔距离S3大于第一场效晶体管纳米线125的高度H3。同样地，于部分实施方式中，紧邻的多个第二场效晶体管纳米线128的间隔距离S4大于第二场效晶体管纳米线128的高度H4。
于部分实施方式中，纳米线结构中的紧邻的多个纳米线是以实质上相等的距离彼此间隔。如图30所示，于部分实施方式中，第一场效晶体管纳米线125与第二场效晶体管纳米线128是沿着X方向交替排列。
于部分实施方式中，第一纳米线125沿着Z方向的顶面33与最靠近此第一纳米线125的第二纳米线128沿着Z方向的底面26的距离D5小于第二纳米线128沿着Z方向的顶面27与最靠近此第二纳米线128的第一纳米线125沿着Z方向的底面22的距离D6。于部分实施方式中，第一纳米线125的顶面33与第二纳米线128的底面26是实质上位于相同的高度，如图30所示。因此，于部分实施方式中，第一纳米线125的顶面33与第二纳米线128的底面26的距离D5实质上为零。
栅极电极结构160是实质上形成并包围各个多个纳米线125及128。栅极电极结构是形成包围纳米线的第一部分，纳米线的第一部分为纳米线的通道区域。于部分实施方式中，栅极电极结构160包含栅极介电层100与栅极电极层110，栅极介电层100是形成并包围各个纳米线125及128，而栅极电极层110是形成于栅极介电层100上，如图31A所示。如图31A所示，于部分实施方式中，栅极电极结构160环绕各个纳米线125及128，且多个栅极电极结构160以各个纳米线结构180及182中的紧邻的多个纳米线125及128的差距115而彼此分隔。因此，于部分实施方式中，个别的栅极电极结构160不合并。
于部分实施方式中，栅极介电层100包含一或多层氧化硅、氮化硅或高k介电材料等适合的介电材料及/或以上的组合。举例而言，高k介电材料包含二氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝合金、其他适合的高k介电材料或以上的组合。于部分实施方式中，栅极介电层100包含形成在纳米线与介电材料之间的界面层(未绘示)。
栅极介电层100可由化学气相沉积、原子层沉积或其他适合的方法所形成。于部分实施方式中，栅极介电层100可由高共形性沉积制程(例如原子层沉积)所形成，以确保栅极介电层100以均匀的厚度环绕各个通道层。于部分实施方式中，栅极介电层100的厚度为约1纳米至约6纳米。
栅极电极层110是形成于栅极介电层100上以环绕各个纳米线。栅极电极层110包含一或多层多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、氮化钛、氮化钨、钛铝、氮化钛铝、氮碳化钽、碳化钽、氮化钽硅、金属合金、其他适合的材料或以上的组合的导电材料。
于本揭露的部分实施方式中，一或多个功函数调整层(未绘示)是设置于栅极介电层100与栅极电极层110之间。功函数调整层可由导电材料所形成，例如氮化钛、氮化钽、碳化钽铝、碳化钛、碳化钽、钴、铝、钛铝、钛化铪、硅化钛、硅化钽、碳化钛铝或以上组合的一层、两层或多层。一或多层的氮化钽、碳化钽铝、氮化钛、碳化钛、钴、钛铝、铪钛、硅化钛及硅化钽是适用于n型场效晶体管的功函数调整层。一或多层的碳化钛铝、铝、钛铝、氮化钽、碳化钛铝、氮化钛、碳化钛及钴是适用于p型场效晶体管的功函数调整层。功函数调整层可由原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他适合的制程所形成。进一步地，适用于n型场效晶体管与p型场效晶体管的功函数调整层是可分开形成且可使用不同金属层。
于部分实施方式中，导电层130是形成并环绕纳米线结构且填充纳米线之间的差距115，如图31B所示。导电层130可由任何适合的导电材料所形成，例如包含钨的金属。导电材料可由任何适合的沉积技术所沉积，包含化学气相沉积、原子层沉积及电镀。
于部分实施方式中，绝缘侧壁80是形成在栅极电极结构160的相对侧上，源极/漏极区域82是形成在栅极电极结构160的相对侧上的纳米线的第二部分。绝缘侧壁80是位于栅极电极结构160与源极/漏极区域82之间，如第32及33图所示。图32相当于沿着图1的B-B线的第一纳米线结构180的剖面图，图33相当于沿图1的C-C线的第二纳米线结构182的剖面图。
为了在制程期间支撑纳米线，将第一及第二半导体层120及125或第一及第三半导体层120及128从具有栅极电极结构160的部分纳米线移除的期间，具有源极/漏极区域82的部分纳米线结构180及182可被遮罩。在形成栅极电极结构160及形成多个栅极电极结构160之间的导电层130之后，具有栅极电极结构160的部分纳米线可被遮罩，且分别将第一及第二半导体层120及125或第一及第三半导体层120及128从具有源极/漏极区域82的部分纳米线结构180及182移除。
此外，于部分实施方式中，伪栅极结构起初是形成于纳米线结构180及182上，分别将第一及第二半导体层120及125或第一及第三半导体层120及128从具有源极/漏极区域82的部分纳米线结构182及180移除。根据本揭露的部分实施方式，在形成源极/漏极区域82之后，源极/漏极区域82被遮罩，将伪栅极电极结构移除，接着形成栅极电极结构160。
于部分实施方式中，在分别移除第一及第二半导体层120及125或第一及第三半导体层120及128的期间，鳍结构45的端部区域是遮罩的，因此，鳍结构45的端部在后续制程期间固定住纳米线。在分别移除第一及第二半导体层120及125或第一及第三半导体层120及128之后，栅极电极结构160与源极/漏极区域82是形成。在形成栅极电极结构160及源极/漏极区域82之后，分别将在鳍结构45的端部中的第一及第二半导体层120及125或第一及第三半导体层120及128分别移除。
本揭露是不限于包含三个堆叠纳米线的鳍结构。于部分实施方式中，各个纳米线结构180及182可包含额外的纳米线。
可以理解的是，环绕式栅极场效晶体管受到进一步的互补式金属氧化物半导体制程，以形成例如接触孔/通孔、内连接金属层、介电层、钝化层等各种特征。
于本揭露的其他实施方式中，静电放电元件是形成，如图34所示。举例而言，以图21或图25的结构做为开始，外部半导体层70及72是形成并包围鳍片65，以分别形成p+阳极与n+阴极，如图34所示。外部半导体层70及72可包含任何此处其他实施方式中所揭露的半导体材料。于部分实施方式中，p+阳极的外部半导体层70为p型掺杂的硅锗或硅，n+阴极的外部半导体层72为n型掺杂的硅或碳化硅。于部分实施方式中，外部层70及72的厚度为约10纳米至约20纳米。静电电荷是从p+阳极放电至n+阴极，因而保护半导体元件不暴露在高压下并散热。
于本揭露的其他实施方式中，输入/输出元件是形成，如图35所示。举例而言，以图21及图25的结构做为开始，介电层74与导电层76是形成并包围鳍片65，以形成输入/输出栅极端子，如图35所示。于部分实施方式中，介电层74是由与在此处所揭露的其他实施方式中的栅极介电层100的相同材料所形成，但介电层74是厚于栅极介电层100，因此介电层74可承受的电压高于此处所揭露的纳米线结构可承受的电压。于部分实施方式中，介电层74的厚度为约6纳米至约25纳米。于部分实施方式中，导电层76是由与在此处所揭露的其他实施方式中的栅极电极层110的相同材料所形成。
本揭露提供具有n型与p型通道材料为不同的水平环绕式栅极(horizontal gate-all-around；HGAA)互补式金属氧化物半导体元件。本揭露提供具有提高的堆叠密度的纳米线的水平环绕式栅极互补式金属氧化物半导体元件。交错排列的相邻n型与p型场效晶体管纳米线结构具有高堆叠密度以及提升了短通道效应控制能力。紧邻的多个纳米线的交错排列与增大的间隔距离可避免环绕紧邻的多个纳米线的栅极电极结构的合并。
一半导体元件，包含一第一纳米线结构、一第二纳米线结构、多个第一栅极结构以及多个第二栅极结构，此第一纳米线结构是设置于一半导体基材上，此第一纳米线结构于此半导体基材上沿着一第一方向延伸，此第一纳米线结构包含多个第一纳米线，这些第一纳米线包含一第一纳米线材料，这些第一纳米线沿着此第一方向延伸且是沿着一第二方向排列，此第二方向实质上垂直此此第一方向。此一第二纳米线结构是设置于此半导体基材上，此第二纳米线结构于此半导体基材上沿着此第一方向延伸，此第二纳米线结构包含多个第二纳米线，这些第二纳米线包含一第二纳米线材料，这些第二纳米线沿着此第一方向延伸且是沿着此第二方向排列，且此第二纳米线材料与此第一纳米线材料不同。各个纳米线和另一紧邻的纳米线彼此间隔。这些第一栅极结构于此第一纳米线结构中的一第一区域环绕这些第一纳米线。这些第二栅极结构于此第二纳米线结构中的一第一区域环绕这些第二纳米线，这些第一栅极结构及这些第二栅极结构包含多个栅极电极。当观看沿着一第三方向的一横截面时，这些第一纳米线沿着此第二方向的一高度与紧邻的这些第二纳米线沿着此第二方向的一间隔距离不相等，其中此第三方向实质上垂直于此第一方向及此第二方向。
于部分实施方式中，这些第一纳米线沿着此第二方向的此高度是小于这些紧邻的第二纳米线沿着此第二方向的此间隔距离。
于部分实施方式中，此半导体元件还包含多个源极/漏极区域，这些源极/漏极区域是设置于此第一及此第二纳米线结构的多个第二区域上方，这些纳米线结构的此第二区域是位于这些栅极结构的相对侧上。
于部分实施方式中，此第一纳米线材料为锗或硅锗。
于部分实施方式中，此第二纳米线材料为硅。
于部分实施方式中，此第一及此第二纳米线结构中的紧邻的纳米线是以一实质上相等的间距彼此间隔。
于部分实施方式中，紧邻的此第一及第二栅极结构分别环绕紧邻的此第一及第二纳米线，此紧邻的第一及第二栅极结构彼此间隔。
于部分实施方式中，这些第一纳米线沿着此第二方向的此高度与这些第二纳米线沿着此第二方向的一高度约相等。
于部分实施方式中，这些第一纳米线沿着此第二方向的此高度介于约3纳米至约15纳米之间。
于部分实施方式中，紧邻的这些第二纳米线沿着此第二方向的此间隔介于约5纳米至约23纳米之间。
一种制造半导体元件的方法，包含在一基材上方形成一堆叠结构，此堆叠结构包含沿着一第一方向交替堆叠的多个第一半导体层、多个第二半导体层以及多个第三半导体层；图案化此堆叠结构为一第一鳍结构及一第二鳍结构，此第一鳍结构与此第二鳍结构沿着一第二方向延伸，此第二方向实质上垂直于此第一方向；将此第一鳍结构的相邻的这些第一半导体层之间的此第二及此第三半导体层的一部分移除，以形成一第一纳米线结构；将此第二鳍结构的相邻的这些第二半导体层之间的此第一及此第三半导体层的一部分移除，以形成一第二纳米线结构；在此第一纳米线结构的多个第一纳米线的一第一区域形成多个第一栅极结构环绕这些第一纳米线；以及在这些第二纳米线结构的多个第二纳米线的一第一区域形成多个第二栅极结构环绕这些第二纳米线。此第一及此第二栅极结构包含多个栅极电极。当观看沿着一第三方向的一横截面时，这些第一纳米线沿着此第一方向的一高度与紧邻的这些第二纳米线沿着此第一方向的一间隔距离不相等。此第三方向实质上垂直于此第一方向及此第二方向。
于部分实施方式中，此制造半导体元件的方法，还包含在将此第二鳍结构的相邻的这些第二半导体层之间的此第一及此第三半导体层的此部分移除之前，在此第一鳍结构上方形成一第一遮罩。
于部分实施方式中，此制造半导体元件的方法还包含在将此第一鳍结构的相邻的这些第一半导体层之间的此第二及此第三半导体层的此部分移除之前，在此第二鳍结构上方形成一第二遮罩。
于部分实施方式中，此制造半导体元件的方法，还包含在此第一及此第二纳米线的多个第二区域上方形成多个源极/漏极区域，此第一及此第二纳米线的这些第二区域是位于此栅极结构的相对侧上。
于部分实施方式中，此第一半导体材料为锗，此第二半导体材料为硅，且此第三半导体材料为硅锗。
一种制造半导体元件的方法，包含在一半导体基材上形成沿着一第一方向延伸的一第一伪鳍结构以及一第二伪鳍结构，此第一伪鳍结构及此第二伪鳍结构包含一第一半导体材料；在此第一伪鳍结构及此第二伪鳍结构上方形成一第一绝缘层；蚀刻此第一伪鳍结构及此第二伪鳍结构以使此第一伪鳍结构及此第二伪鳍结构凹陷于此第一绝缘层中；将一第二半导体材料、一第三半导体材料以及此第一半导体材料交替沉积，以形成一第一鳍结构及一第二鳍结构，此第一鳍结构与此第二鳍结构包含一堆叠，此堆叠是沿着一第二方向交替堆叠于一基材上方的多个第一半导体层、多个第二半导体层以及多个第三半导体层，其中此第二方向实质上垂直于此第一方向；蚀刻此第一绝缘层使得此第一鳍结构及此第二鳍结构从此第一绝缘层突出；将此第一鳍结构的相邻的这些第一半导体层之间的此第二及第三半导体层的一部分移除，以形成一第一纳米线结构，此第一纳米线结构包含彼此间隔的多个第一纳米线；将此第二鳍结构的相邻的这些第二半导体层之间的此第一及此第三半导体层的一部分移除，以形成一第二纳米线结构，此第二纳米线结构包含彼此间隔的多个第二纳米线；在此第一纳米线结构的多个第一纳米线的一第一区域形成多个第一栅极结构环绕这些第一纳米线；以及在此第二纳米线结构的多个第二纳米线的一第一区域形成多个第二栅极结构环绕这些第二纳米线。此第一及此第二栅极结构包含多个栅极电极。当观看沿着一第三方向的一横截面时，这些第一纳米线沿着此第二方向的一高度与紧邻的这些第二纳米线沿着此第二方向的一间隔距离不相等，其中此第三方向实质上垂直于此第一及此第二方向。
于部分实施方式中，此制造半导体元件的方法，还包含交替沉积一第二半导体材料、一第三半导体材料以及此第一半导体二至十次。
于部分实施方式中，此制造半导体元件的方法，还包含在这些栅极结构的相对侧上的这些第一及这些第二纳米线的一第二部分上方形成多个源极/漏极区域，以使这些源极/漏极区域环绕这些第一及这些第二纳米线。
于部分实施方式中，这些第一纳米线沿着此第二方向的此高度小于这些紧邻的这些第二纳米线沿着此第二方向的此间隔距离。
于部分实施方式中，其中这些第一纳米线沿着此第二方向的此高度约相等于这些第二纳米线沿着此第二方向的一高度。
可以理解的是，并非所有优点都在此处被必要地讨论，全部的实施方式或实施例并毋需要特定的优点，其他实施方式或实施例可提供不同的优点。
上述已概述数个实施方式的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露做为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施方式相同的目的和/或达到相同的优点。熟悉此技艺者也应了解到，这类均等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，进行各种的更动、取代与润饰。

Claims (1)

1.一种半导体元件，其特征在于，包含：
一第一纳米线结构，设置于一半导体基材上，该第一纳米线结构于该半导体基材上沿着一第一方向延伸，
其中该第一纳米线结构包含多个第一纳米线，所述多个第一纳米线包含一第一纳米线材料，所述多个第一纳米线沿着该第一方向延伸且是沿着一第二方向排列，该第二方向垂直于该第一方向；
一第二纳米线结构，设置于该半导体基材上，该第二纳米线结构于该半导体基材上沿着该第一方向延伸，
其中该第二纳米线结构包含多个第二纳米线，所述多个第二纳米线包含一第二纳米线材料，所述多个第二纳米线沿着该第一方向延伸且是沿着该第二方向排列，且该第二纳米线材料与该第一纳米线材料不同，
其中各个纳米线和另一紧邻的纳米线彼此间隔；
多个第一栅极结构，于该第一纳米线结构中的一第一区域环绕所述多个第一纳米线；以及
多个第二栅极结构，于该第二纳米线结构中的一第一区域环绕所述多个第二纳米线，
其中所述多个第一栅极结构及所述多个第二栅极结构包含多个栅极电极，
其中当观看沿着一第三方向的一横截面时，所述多个第一纳米线沿着该第二方向的一高度与紧邻的所述多个第二纳米线沿着该第二方向的一间隔距离不相等，其中该第三方向垂直于该第一方向及该第二方向。
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