DE112019003768T5 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE112019003768T5
DE112019003768T5 DE112019003768.4T DE112019003768T DE112019003768T5 DE 112019003768 T5 DE112019003768 T5 DE 112019003768T5 DE 112019003768 T DE112019003768 T DE 112019003768T DE 112019003768 T5 DE112019003768 T5 DE 112019003768T5
Authority
DE
Germany
Prior art keywords
layer
channel
field effect
effect transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112019003768.4T
Other languages
English (en)
Inventor
Tetsuo Gocho
Yuzo Fukuzaki
Shinichi Miyake
Kazuyuki Tomida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of DE112019003768T5 publication Critical patent/DE112019003768T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Eine Halbleitervorrichtung enthält eine Basis 30, einen ersten FET 10n, der mindestens zwei laminierte Kanalstrukturabschnitte 11n enthält, wobei die Kanalstrukturabschnitte 11n jeweils einen Kanalabschnitt 13n mit einer Nanodrahtstruktur 12n, einen Gate-Isolationsfilm 14 und eine Gate-Elektrode 27n enthalten, und einen zweiten FET 20n, der eine Kanalbildungsschicht 23n, eine Gate-Isolationsschicht 24 und eine Gate-Elektrode 27n enthält. Der erste FET 10n und der zweite FET 20n sind oberhalb der Basis 30 angeordnet. Die Kanalabschnitte 13n des ersten FET 10n sind in einer Laminierrichtung der Kanalstrukturabschnitte 11n voneinander getrennt angeordnet. Unter der Annahme, dass jede Distanz zwischen den Kanalabschnitten 13n des ersten FET 10n eine Distanz L1ist und dass eine Dicke der Gate-Isolationsschicht 24 des zweiten FET 20n eine Dicke T2ist, ist T2≥ (L1/2) erfüllt.

Description

  • [Technisches Gebiet]
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung, und betrifft insbesondere eine Halbleitervorrichtung, die einen Feldeffekttransistor mit einer Nanodrahtstruktur oder einer Nanolagenstruktur enthält.
  • [Allgemeiner Stand der Technik]
  • Im Hinblick auf die Skalierungstrends hochentwickelter MOS-Transistoren nach 2012 war ein MOSFET mit einer Volumen-Planar-Struktur bis zur 20-nm-Generation dominierend. Im Anschluss an die 14-nm-Generation hat sich jedoch ein FET mit einer Finnenstruktur (der Einfachheit halber als ein „FinFET“ bezeichnet) oder ein FET mit einer FD-SOI (Fully Depleted-Silicon On Insulator)-Struktur (der Einfachheit halber als ein „FD-SOI-FET“ bezeichnet) vollständig durchgesetzt. Darüber hinaus sind eine Dicke einer Siliziumschicht, die in engem Zusammenhang mit der Skalierung der Gate-Länge steht, das heißt, der Dicke der Finnenstruktur in einem FinFET, und eine Dicke einer Siliziumschicht in einem FD-SOI-FET wichtige Faktoren für die Verkleinerung eines FET. Es wird davon ausgegangen, dass eine kleinstmögliche Dicke der Siliziumschicht auf 5 nm begrenzt ist.
  • Als ein eine Technologie zum Beseitigen dieser Beschränkung hinsichtlich der Dicke der Siliziumschicht, die eine kanalbildende Region eines FET bildet, wurde ein Feldeffekttransistor (der Einfachheit halber als ein „Nanodraht-FET“ bezeichnet) mit einer Nanodrahtstruktur in einer kanalbildenden Region untersucht (siehe zum Beispiel die japanisches Patent-Offenlegungsschrift Nr. 2015-195405 ). Der Nanodraht-FET hat mindestens zwei Nanodrahtstrukturen. Außerdem wird der so konfigurierte Nanodraht-FET zum Beispiel in einem Bereich von 0,5 bis 0,8 Volt betrieben.
  • Andererseits wird in einer Halbleitervorrichtung oft nicht nur der Nanodraht-FET benötigt, sondern auch ein Feldeffekttransistor, der zum Beispiel in einem Bereich von 1,5 bis 3,3 Volt betrieben wird (der Einfachheit halber als ein „zweiter FET“ bezeichnet).
  • [Zitierungsliste]
  • [Patentli teratur]
  • [PTL 1] Japanische Patent-Offenlegungsschrift Nr. 2015-195405
  • [Kurzdarstellung]
  • [Technisches Problem]
  • Des Weiteren werden der Nanodraht-FET und der zweite FET bei der Herstellung einer typischen Halbleitervorrichtung gleichzeitig gebildet. In diesem Fall ist ein Raum zwischen Nanodrahtstrukturen des Nanodraht-FET so klein, dass es schwierig ist, einen dicken Gate-Isolationsfilm auf dem zweiten FET zu bilden. Darüber hinaus gibt es einen dringenden Wunsch nach Anlegen einer Sperrvorspannung an den zweiten FET, um eine Schwellenspannung Vth zu steuern.
  • Dementsprechend besteht eine erste Aufgabe der vorliegenden Offenbarung darin, eine Halbleitervorrichtung bereitzustellen, die sowohl einen Nanodraht-FET als auch einen zweiten FET mit einer relativ dicken Gate-Isolationsschicht in Bezug auf den Nanodraht-FET enthält. Darüber hinaus besteht eine zweite Aufgabe der vorliegenden Offenbarung darin, eine Halbleitervorrichtung bereitzustellen, die sowohl einen Nanodraht-FET als auch einen zweiten FET mit einer Konfiguration und einer Struktur enthält, auf die eine Sperrvorspannung anwendbar ist.
  • [Lösung des Problems]
  • Eine Halbleitervorrichtung gemäß einem ersten Aspekt der vorliegenden Offenbarung zum Erreichen des obigen ersten Aufgabe umfasst:
    • eine Basis,
    • einen ersten Feldeffekttransistor, der mindestens zwei laminierte Kanalstrukturabschnitte enthält, wobei die Kanalstrukturabschnitte jeweils einen Kanalabschnitt mit einer Nanodrahtstruktur oder einer Nanolagenstruktur, einen Gate-Isolationsfilm, der den Kanalabschnitt umgibt, und eine Gate-Elektrode, die mindestens einen Teil des Gate-Isolationsfilms umgibt, enthalten, und
    • einen zweiten Feldeffekttransistor, der eine kanalbildende Schicht, eine die kanalbildende Schicht umgebende Gate-Isolationsschicht, und eine mindestens einen Teil der Gate-Isolationsschicht umgebende Gate-Elektrode enthält, wobei
    • der erste Feldeffekttransistor und der zweite Feldeffekttransistor oberhalb der Basis angeordnet sind,
    • die Kanalabschnitte des ersten Feldeffekttransistors in einer Laminierrichtung der Kanalstrukturabschnitte voneinander getrennt angeordnet sind, und
    • unter der Annahme, dass jede Distanz zwischen den Kanalabschnitten des ersten Feldeffekttransistors eine Distanz L1 ist und dass eine Dicke der Gate-Isolationsschicht des zweiten Feldeffekttransistors eine Dicke T2 ist,
    T 2 ≥ ( L 1 /2 ) ,
    Figure DE112019003768T5_0001
    bevorzugt T 2 ≥ 1,1 × ( L 1 /2 ) ,
    Figure DE112019003768T5_0002
    besonders bevorzugt T 2 ≥ 1,2 × ( L 1 /2 ) ,
    Figure DE112019003768T5_0003
    erfüllt ist.
  • Eine Halbleitervorrichtung gemäß einem zweiten Aspekt der vorliegenden Offenbarung zum Erreichen des obigen zweiten Aufgabe umfasst
    • eine Basis,
    • einen ersten Feldeffekttransistor, der mindestens zwei laminierte Kanalstrukturabschnitte enthält, wobei die Kanalstrukturabschnitte jeweils einen Kanalabschnitt mit einer Nanodrahtstruktur oder einer Nanolagenstruktur, einen Gate-Isolationsfilm, der den Kanalabschnitt umgibt, und eine Gate-Elektrode, die mindestens einen Teil des Gate-Isolationsfilms umgibt, enthalten, und
    • einen zweiten Feldeffekttransistor, der eine kanalbildende Schicht, eine Gate-Isolationsschicht, die auf einer Oberseite und an einer Seitenfläche der kanalbildenden Schicht gebildet ist, und eine Gate-Elektrode, die auf mindestens einer Oberseite der Gate-Isolationsschicht gebildet ist, enthält, wobei
    • der erste Feldeffekttransistor und der zweite Feldeffekttransistor oberhalb der Basis angeordnet sind,
    • die Kanalabschnitte des ersten Feldeffekttransistors in einer Laminierrichtung der Kanalstrukturabschnitte voneinander getrennt angeordnet sind, und
    • eine Isolationsmaterialschicht zwischen einer Oberfläche der Basis und einer Unterseite der kanalbildenden Schicht, die den zweiten Feldeffekttransistor bildet, gebildet wird.
  • Figurenliste
    • [1] 1 ist ein teilweises Querschnittsschaubild einer Halbleitervorrichtung von Ausführungsform 1.
    • [2] 2A und 2B sind teilweise Querschnittsschaubilder eines ersten Feldeffekttransistors, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist.
    • [3] 3A ist ein Schaubild, das einen schematischen Anordnungszustand von Kanalabschnitten, einer kanalbildenden Schicht und Source/Drain-Regionen des ersten Feldeffekttransistors zeigt, der in der Halbleitervorrichtung der vorliegenden Offenbarung enthalten ist, und 3B ist ein Schaubild, das eine schematische Anordnung von Kanalabschnitten, einer kanalbildenden Schicht und Source/Drain-Regionen eines zweiten Feldeffekttransistors zeigt, der in der Halbleitervorrichtung der vorliegenden Offenbarung enthalten ist.
    • [4] 4 ist ein teilweises Querschnittsschaubild einer Halbleitervorrichtung einer Modifizierung (Modifizierung 1) von Ausführungsform 1.
    • [5] 5 ist ein teilweises Querschnittsschaubild einer Halbleitervorrichtung einer Modifizierung (Modifizierung 4) von Ausführungsform 1.
    • [6] 6 ist ein teilweises Querschnittsschaubild einer Halbleitervorrichtung von Ausführungsform 2.
    • [7] 7 ist ein teilweises Querschnittsschaubild einer Halbleitervorrichtung einer Modifizierung von Ausführungsform 2.
    • [8] 8A, 8B und 8C sind teilweise Querschnittsschaubilder einer Basis und dergleichen zum Erläutern eines Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [9] 9A und 9B sind teilweise Querschnittsschaubilder der Basis und dergleichen in Fortführung von 8C zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [10] 10A und 10B sind teilweise Querschnittsschaubilder der Basis und dergleichen in Fortführung von 9B zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [11] 11A und 11B sind teilweise Querschnittsschaubilder der Basis und dergleichen in Fortführung von 10B zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [12] 12 ist ein teilweises Querschnittsschaubild der Basis und dergleichen in Fortführung von 11B zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [13] 13 ist ein teilweises Querschnittsschaubild der Basis und dergleichen in Fortführung von 12 zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [14] 14 ist ein teilweises Querschnittsschaubild der Basis und dergleichen in Fortführung von 13 zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [15] 15 ist ein teilweises Querschnittsschaubild der Basis und dergleichen in Fortführung von 14 zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [16] 16 ist ein teilweises Querschnittsschaubild der Basis und dergleichen in Fortführung von 15 zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [17] 17 ist ein teilweises Querschnittsschaubild der Basis und dergleichen in Fortführung von 16 zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [18] 18 ist ein teilweises Querschnittsschaubild der Basis und dergleichen in Fortführung von 17 zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 1, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [19] (A), (B) und (C) von 19 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild des ersten Feldeffekttransistors, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1.
    • [20] (A), (B) und (C) von 20 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild des zweiten Feldeffekttransistors, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1.
    • [21] (A), (B) und (C) von 21 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 19, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [22] (A), (B) und (C) von 22 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 20, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [23] (A), (B) und (C) von 23 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 21, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [24] (A), (B) und (C) von 24 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 22, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [25] (A), (B) und (C) von 25 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 23, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [26] (A), (B) und (C) von 26 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 24, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [27] (A), (B) und (C) von 27 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 25, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [28] (A), (B) und (C) von 28 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 26, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [29] (A), (B) und (C) von 29 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 27, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [30] (A), (B) und (C) von 30 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 28, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [31] (A), (B) und (C) von 31 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 27, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [32] (A), (B) und (C) von 32 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 28, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [33] (A), (B) und (C) von 33 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 29, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [34] (A), (B) und (C) von 34 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 30, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [35] (A), (B) und (C) von 35 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 33, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [36] (A), (B) und (C) von 36 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 34, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [37] (A), (B) und (C) von 37 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 35, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [38] (A), (B) und (C) von 38 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 36, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [39] (A), (B) und (C) von 39 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 37, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [40] (A), (B) und (C) von 40 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 38, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [41] (A), (B) und (C) von 41 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 39, die den ersten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [42] (A), (B) und (C) von 42 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 40, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 1 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 1 darstellen.
    • [43] 43 ist ein teilweises Querschnittsschaubild einer Basis und dergleichen zum Erläutern eines Herstellungsverfahrens der Halbleitervorrichtung von Ausführungsform 2, wobei die Schaubilder den Querschnittsschaubildern entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ähneln.
    • [44] (A), (B) und (C) von 44 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von 43, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 2 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 2 darstellen.
    • [45] (A), (B) und (C) von 45 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 44, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 2 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 2 darstellen.
    • [46] (A), (B) und (C) von 46 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 45, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 2 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 2 darstellen.
    • [47] (A), (B) und (C) von 47 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 46, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 2 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 2 darstellen.
    • [48] (A), (B) und (C) von 48 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 47, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 2 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 2 darstellen.
    • [49] (A), (B) und (C) von 49 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 48, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 2 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 2 darstellen.
    • [50] (A), (B) und (C) von 50 sind teilweise Querschnittsschaubilder und ein teilweises Querschnittsschaubild in Fortsetzung von (A), (B) und (C) von 49, die den zweiten Feldeffekttransistor, der in der Halbleitervorrichtung von Ausführungsform 2 enthalten ist, in der Mitte eines Herstellungsschrittes der Halbleitervorrichtung von Ausführungsform 2 darstellen.
  • [Beschreibung von Ausführungsformen]
  • Die vorliegende Offenbarung wird im Folgenden unter Bezug auf die Zeichnungen beschrieben, während Ausführungsformen vorgestellt werden. Die vorliegende Offenbarung ist jedoch nicht auf die hier vorgestellten Ausführungsformen beschränkt, und verschiedene Zahlenwerte und Materialien, die in den Ausführungsformen enthalten sind, werden nur beispielhaft angegeben. Es ist zu beachten, dass die Beschreibung in der folgenden Reihenfolge erfolgt.
    1. 1. Allgemeine Beschreibung der Halbleitervorrichtung gemäß dem ersten und zweiten Aspekt der vorliegenden Offenbarung
    2. 2. Ausführungsform 1 (Halbleitervorrichtung gemäß dem ersten Aspekt der vorliegenden Offenbarung)
    3. 3. Ausführungsform 2 (Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Offenbarung)
    4. 4. Sonstiges
  • <Allgemeine Beschreibung der Halbleitervorrichtung gemäß dem ersten und zweiten Aspekt der vorliegenden Offenbarung>
  • In einer Halbleitervorrichtung eines ersten Aspekts der vorliegenden Offenbarung kann unter der Annahme, dass eine Distanz zwischen einer Oberfläche einer Basis und einer kanalbildenden Schicht eines zweiten Feldeffekttransistors eine Distanz L2 ist, ein Modus verwendet werden, der die folgende Beziehung erfüllt. L 2 ≥ L 1
    Figure DE112019003768T5_0004
     L 2 ≥ T 1
    Figure DE112019003768T5_0005
    In diesem Fall kann ein bevorzugter Modus verwendet werden, die die folgende Beziehung erfüllt. L 2 ≥ 2 × L 1
    Figure DE112019003768T5_0006
  • In der Halbleitervorrichtung des ersten Aspekts der vorliegenden Offenbarung, die den obigen bevorzugten Modus enthält, kann unter der Annahme, dass eine Dicke eines Gate-Isolationsfilms eines ersten Feldeffekttransistors T1 ist, ein Modus verwendet werden, der die folgende Beziehung erfüllt. T 2 ≥ 2 × T 1
    Figure DE112019003768T5_0007
    Es kann ein bevorzugter Modus verwendet werden, die die folgende Beziehung erfüllt. T 2 ≥ 3 × T 1
    Figure DE112019003768T5_0008
  • Durch die Verwendung eines solchen Modus kann der zweite Feldeffekttransistor, der einen im Vergleich zu dem ersten Feldeffekttransistor relativ dicken Gate-Isolationsfilm aufweist, zuverlässig erhalten werden.
  • Darüber hinaus kann in der Halbleitervorrichtung des ersten Aspekts der vorliegenden Offenbarung, die die jeweiligen oben beschriebenen bevorzugten Modi enthält, unter der Annahme, dass eine Dicke eines Kanalabschnitts T1-CH ist und dass eine Dicke einer kanalbildenden Schicht T2-CH ist, ein Modus verwendet werden, der die folgende Beziehung erfüllt. T 2 − CH ≥ 2 × T 1 − CH
    Figure DE112019003768T5_0009
    Es kann ein bevorzugter Modus verwendet werden, die die folgende Beziehung erfüllt. T 2 − CH ≥ 3 × T 1 − CH
    Figure DE112019003768T5_0010
    Durch die Verwendung eines solchen Modus können der Widerstand der kanalbildenden Schicht des zweiten Feldeffekttransistors gesenkt, die Transkonduktanz gm erhöht und die parasitäre Kapazität reduziert werden.
  • Des Weiteren ist in der Halbleitervorrichtung des ersten Aspekts der vorliegenden Offenbarung, die die jeweiligen oben beschriebenen bevorzugten Modi enthält, mindestens ein Teil eines Kanalabschnitts in einer untersten Schicht, die den ersten Feldeffekttransistor bildet, von einer ersten Gate-Elektrode umgeben, und ein anderer Kanalabschnitt als dieser Kanalabschnitt ist in einem verwendbaren Modus von einer zweiten Gate-Elektrode umgeben. In einem Fall, in dem der Kanalabschnitt in der untersten Schicht, die den ersten Feldeffekttransistor bildet, von der ersten Gate-Elektrode umgeben ist, wird eine Isolationsschicht (in einigen Fällen der Einfachheit halber als eine „erste Isolationsschicht“ bezeichnet) zwischen der ersten Gate-Elektrode und der Oberfläche der Basis gebildet.
  • Eine Struktur, die so gebildet ist, dass mindestens ein Teil des Kanalabschnitts in der untersten Schicht, die den ersten Feldeffekttransistor bildet, von der ersten Gate-Elektrode umgeben ist und dass der Kanalabschnitt, der nicht dieser Kanalabschnitt ist, von der zweiten Gate-Elektrode umgeben ist, ist auf einen ersten Feldeffekttransistor einer Halbleiteranordnung gemäß einem zweiten Aspekt der vorliegenden Offenbarung anwendbar.
  • Wie oben beschrieben, ist der Gate-Isolationsfilm zwischen der ersten Gate-Elektrode und dem Kanalabschnitt des ersten Feldeffekttransistors und zwischen der zweiten Gate-Elektrode und dem Kanalabschnitt des ersten Feldeffekttransistors gebildet. Genauer gesagt, sind in dem ersten Feldeffekttransistor ein Gate-Isolationsfilm (das heißt ein Gate-Isolationsfilm, der an dem Außenumfangsabschnitt des Kanalabschnitts gebildet ist), der den unten liegenden Kanalabschnitt umgibt, und ein Gate-Isolationsfilm (das heißt ein Gate-Isolationsfilm, der auf dem Außenumfangsabschnitt des Kanalabschnitts gebildet ist), der den oben liegenden Kanalabschnitt umgibt, zwischen den Kanalabschnitten gebildet. Außerdem ist eine Gate-Elektrode zwischen den jeweiligen Gate-Isolationsfilmen angeordnet. Auf diese Weise wird ein Raum zwischen den Kanalabschnitten mit dem Gate-Isolationsfilm und der Gate-Elektrode ausgefüllt. Die Gesamthöhe des Kanalabschnitts ist die Gesamtsumme der Durchmesser der Materialien (zum Beispiel Si, SiGe, Ge und InGaAs), die eine Nanodrahtstruktur darstellen, die den Kanalabschnitt bildet, mit Ausnahme des Gate-Isolationsfilms und der Gate-Elektrode, oder die Gesamtsumme der Dicken der Materialien (zum Beispiel Si, SiGe, Ge und InGaAs), die eine Nanolagenstruktur darstellen, mit Ausnahme des Gate-Isolationsfilms und der Gate-Elektrode. Die obige Besprechung gilt für den ersten Feldeffekttransistor der Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Offenbarung.
  • In der folgenden Beschreibung wird eine Gate-Elektrode, die den zweiten Feldeffekttransistor bildet, der Einfachheit halber in einigen Fällen als eine „dritte Gate-Elektrode“ bezeichnet. Außerdem umgibt die dritte Gate-Elektrode in dem zweiten Feldeffekttransistor der Halbleitervorrichtung des ersten Aspekts der vorliegenden Offenbarung mindestens einen Teil der Gate-Isolationsschicht. In diesem Fall umgibt die dritte Gate-Elektrode die Gate-Isolationsschicht in einem Modus oder umgibt einen Teil der Gate-Isolationsschicht in einem anderen Modus. Im ersten Fall wird die dritte Gate-Elektrode zwischen der Oberfläche der Basis und der Gate-Isolationsschicht, mit einer dazwischen angeordneten Isolationsschicht (in einigen Fällen der Einfachheit halber als eine „zweite Isolationsschicht“ bezeichnet), gebildet. Eine Dicke der zweiten Isolationsschicht ist größer als eine Dicke der oben beschriebenen ersten Isolationsschicht. Andererseits wird im letzteren Fall die dritte Gate-Elektrode auf einer Oberseite und an einer Seitenfläche der kanalbildenden Schicht, mit einer dazwischen angeordneten Gate-Isolationsschicht, gebildet, aber nicht zwischen der Oberfläche der Basis und der Gate-Isolationsschicht in einem Zustand von L2 = T2.
  • Des Weiteren kann in der Halbleitervorrichtung gemäß dem ersten Aspekt der vorliegenden Offenbarung, die die jeweiligen bevorzugten Modi und Konfigurationen enthält, die oben beschrieben wurden, oder in der Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Offenbarung der folgende Modus verwendet werden.
  • Der zweite Feldeffekttransistor enthält einen Feldeffekttransistor vom n-Kanal-Typ und einen Feldeffekttransistor vom p-Kanal-Typ.
  • Eine kanalbildende Schicht des Feldeffekttransistors vom n-Kanal-Typ wird aus Silizium (Si) hergestellt.
  • Eine kanalbildende Schicht des Feldeffekttransistors vom p-Kanal-Typ wird aus Silizium (Si) oder Silizium-Germanium (SiGe) hergestellt.
  • Des Weiteren kann in der Halbleitervorrichtung gemäß dem ersten Aspekt der vorliegenden Offenbarung, die die jeweiligen bevorzugten Modi und Konfigurationen enthält, die oben beschrieben wurden, oder in der Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Offenbarung, die den bevorzugten Modus enthält, der oben beschrieben wurde, der folgende Modus verwendet werden.
  • Der erste Feldeffekttransistor enthält einen Feldeffekttransistor vom n-Kanal-Typ und einen Feldeffekttransistor vom p-Kanal-Typ.
  • Ein Kanalabschnitt des Feldeffekttransistors vom n-Kanal-Typ wird aus Silizium (Si) hergestellt.
  • Ein Kanalabschnitt des Feldeffekttransistors vom p-Kanal-Typ wird aus Silizium-Germanium (SiGe), Germanium (Ge) oder InGaAs hergestellt.
  • Dieser Modus muss jedoch nicht verwendet werden, sondern es kann der folgende Modus verwendet werden.
  • Der Kanalabschnitt des Feldeffekttransistors vom n-Kanal-Typ wird aus Silizium-Germanium (SiGe) hergestellt.
  • Der Kanalabschnitt des Feldeffekttransistors vom p-Kanal-Typ wird aus Silizium (Si), Germanium (Ge) oder InGaAs hergestellt.
  • Ein anderer Modus ist ebenfalls anwendbar. Genauer gesagt, wird der Kanalabschnitt des Feldeffekttransistors vom n-Kanal-Typ aus Germanium (Ge) hergestellt.
  • Der Kanalabschnitt des Feldeffekttransistors vom p-Kanal-Typ wird aus Silizium (Si), Silizium-Germanium (SiGe) oder InGaAs hergestellt.
  • Ein anderer Modus ist ebenfalls anwendbar. Genauer gesagt, wird der Kanalabschnitt des Feldeffekttransistors vom n-Kanal-Typ aus InGaAs hergestellt.
  • Der Kanalabschnitt des Feldeffekttransistors vom p-Kanal-Typ wird aus Silizium (Si), Silizium-Germanium (SiGe) oder Germanium (Ge) hergestellt.
  • In der Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Offenbarung, die die oben beschriebenen jeweiligen bevorzugten Modi enthält, kann der folgende Modus verwendet werden. An die Basis wird an einem Abschnitt, der der Unterseite der kanalbildenden Schicht zugewandt ist, über die Isolationsmaterialschicht eine Sperrspannung angelegt.
  • Gemäß der Halbleitervorrichtung des zweiten Aspekts der vorliegenden Offenbarung, die die jeweiligen oben beschriebenen bevorzugten Modi enthält, kann unter der Annahme, dass eine Dicke des Kanalabschnitts T1-CH ist und dass eine Dicke der Isolationsmaterialschicht Tins ist, ein Modus verwendet werden, der die folgende Beziehung erfüllt. 0,2 ≤ T 1-CH /T Ins ≤ 2
    Figure DE112019003768T5_0011
    bevorzugt 0,5 ≤ T 1-CH /T Ins ≤ 1
    Figure DE112019003768T5_0012
  • Des Weiteren kann in der Halbleitervorrichtung gemäß dem zweiten Aspekt der vorliegenden Offenbarung, die die oben beschriebenen bevorzugten Modi enthält, die folgende Konfiguration verwendet werden. Mindestens eine Halbleiterschicht wird zwischen der kanalbildenden Schicht und der Isolationsmaterialschicht in dem zweiten Feldeffekttransistor gebildet. Darüber hinaus kann in diesem Fall eine Konfiguration verwendet werden, bei der zwischen der kanalbildenden Schicht und der Halbleiterschicht und zwischen den Halbleiterschichten eine Zwischenschicht-Isolationsschicht gebildet wird. Auf diese Weise ist eine Sperrvorspannung durch Anlegen eines zweckmäßigen Potenzials an die Halbleiterschicht anwendbar. Außerdem kann in diesen Fällen die Halbleiterschicht einen Leitfähigkeitstyp aufweisen, der einem Leitfähigkeitstyp der kanalbildenden Schicht entgegengesetzt ist. Gemäß einem MOSFET mit einer GAA (Gate-All-Around)-Struktur, bei der der gesamte Außenumfang einer kanalbildenden Region von einer Gate-Elektrode umgeben ist, wird eine Schwellenspannung Vth normalerweise nur durch die Austrittsarbeit des Materials bestimmt, aus dem die Gate-Elektrode hergestellt ist. Die Schwellenspannung Vth ist jedoch durch Anlegen einer Sperrvorspannung steuerbar, und somit kann eine gewünschte, für einen Schaltkreis optimale Schwellenspannung Vth eingestellt werden. Zum Beispiel kann eine Schaltkreisgeschwindigkeit durch Absenken der Schwellenspannung Vth erhöht werden, und ein niedriger Leckstrom kann durch Erhöhen der Schwellenspannung Vth erreicht werden.
  • Gemäß der Halbleitervorrichtung des ersten und des zweiten Aspekts der vorliegenden Offenbarung, die die oben beschriebenen bevorzugten Modi und Konfigurationen enthält (im Folgenden in einigen Fällen gemeinsam als eine „Halbleitervorrichtung der vorliegenden Offenbarung“ bezeichnet), kann die folgende Konfiguration verwendet werden. Der erste Feldeffekttransistor ist ein Feldeffekttransistor mit niedriger Stehspannung, während der zweite Feldeffekttransistor ein Feldeffekttransistor mit hoher Stehspannung ist. Darüber hinaus kann in diesem Fall die folgende Konfiguration verwendet werden. Die an die Gate-Elektrode des ersten Feldeffekttransistors angelegte Spannung liegt zum Beispiel in einem Bereich von 0,5 bis 0,8 Volt, während die an die Gate-Elektrode des zweiten Feldeffekttransistors angelegte Spannung zum Beispiel in einem Bereich von 1,5 bis 3,3 Volt liegt. Hier ist zu beachten, dass die Eignung eines Feldeffekttransistors für einen Feldeffekttransistor mit niedriger Stehspannung oder für einen Feldeffekttransistor mit hoher Stehspannung in hohem Maße von der Gesamtsumme der Querschnittsflächen eines Kanalabschnitts und einer kanalbildenden Schicht sowie von jeder Dicke eines Gate-Isolationsfilms und einer Gate-Isolationsschicht abhängt.
  • Ob der erste Feldeffekttransistor vom n-Kanal-Typ oder vom p-Kanal-Typ ist, wird zum Beispiel durch eine Austrittsarbeit eines Materials bestimmt, das die Gate-Elektrode bildet. Ob der zweite Feldeffekttransistor vom n-Kanal-Typ oder vom p-Kanal-Typ ist, wird zum Beispiel ebenfalls durch eine Austrittsarbeit eines Materials bestimmt, das die Gate-Elektrode bildet.
  • In einem Fall, in dem der Kanalabschnitt oder die kanalbildende Schicht in der Halbleitervorrichtung der vorliegenden Offenbarung aus Si hergestellt wird, wird die Gate-Elektrode aus einem Material wie zum Beispiel TiN, TaN, Al, TiAl und W hergestellt, um die jeweiligen Feldeffekttransistoren vom n-Kanal-Typ zu bilden. Andererseits wird in einem Fall, in dem der Kanalabschnitt oder die kanalbildende Schicht aus SiGe hergestellt wird, die Gate-Elektrode aus einem Material wie zum Beispiel TiN und W hergestellt, um die jeweiligen Feldeffekttransistoren des p-Kanal-Typs zu bilden.
  • Außerdem können der Gate-Isolationsfilm und die Gate-Isolationsschicht aus einem Material wie zum Beispiel SiON und SiO2 oder einem Material mit hoher Dielektrizitätskonstante (was allgemein als ein Material mit hohem k-Wert bezeichnet wird), wie zum Beispiel HfO2, HfAlON und Y2O3, hergestellt werden.
  • Die Basis, die in der Halbleitervorrichtung der vorliegenden Offenbarung enthalten ist, kann zum Beispiel durch ein Silizium-Halbleitersubstrat oder ein SOI-Substrat gebildet werden. Der Kanalabschnitt und die kanalbildende Schicht haben bevorzugt eine kristalline Beschaffenheit, sie können in Abhängigkeit vom konkreten Fall aber auch eine polykristalline Konfiguration oder eine amorphe Konfiguration aufweisen. Die Halbleiterschicht kann aus dem Material hergestellt werden, das den Kanalabschnitt oder die kanalbildende Schicht bildet, insbesondere Silizium (Si), Silizium-Germanium (SiGe), Germanium (Ge) und InGaAs. Der Kanalabschnitt, die kanalbildende Schicht und die Halbleiterschicht können durch ein Herstellungsverfahren wie zum Beispiel epitaxiale CVD, Plasma-CVD und Atomschicht-CVD gebildet werden.
  • Gemäß der Halbleitervorrichtung der vorliegenden Offenbarung ist es ausreichend, wenn die Anzahl der Kanalstrukturabschnitte, die in einer Dickenrichtung des ersten Feldeffekttransistors vorhanden sind, zwei oder mehr beträgt. Darüber hinaus ist es ausreichend, wenn die Anzahl der Kanalstrukturabschnitte, die in der Richtung senkrecht zur Dickenrichtung des ersten Feldeffekttransistors vorhanden sind, eins oder zwei oder mehr beträgt. Die Nanodrahtstruktur, die die Halbleitervorrichtung der vorliegenden Offenbarung bildet, ist so gebildet, dass beide Enden einer Drahtstruktur, die zum Beispiel aus Si, SiGe oder dergleichen hergestellt wird und einen Durchmesser im Bereich von zum Beispiel 5 bis 10 nm aufweist, durch Source/Drain-Regionen, die den ersten Feldeffekttransistor bilden, gestützt werden. Darüber hinaus ist die Nanolagenstruktur, die die Halbleitervorrichtung der vorliegenden Offenbarung bildet, so gebildet, dass beide Enden eines Materials, das eine in dem Wesentlichen rechteckige Querschnittsform aufweist, zum Beispiel aus Si, SiGe oder dergleichen hergestellt wird und eine Größe von einer Breite mal einer Dicke von zum Beispiel (10 bis 50 nm) mal (5 bis 10 nm) aufweist, durch Source-/Drain-Regionen, die den ersten Feldeffekttransistor bilden, gestützt werden. Ob die Nanodrahtstruktur verwendet wird oder die Nanolagenstruktur verwendet wird, hängt von einer Dicke und einer Breite eines Materials ab, das die Nanodraht- oder Nanolagenstruktur bildet. Außerdem wird die kanalbildende Schicht, die den zweiten Feldeffekttransistor bildet, durch eine Source/Drain-Region gestützt, die den zweiten Feldeffekttransistor bildet.
  • Eine Anordnung des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors in der Halbleitervorrichtung hängt von den geforderten Spezifikationen der Halbleitervorrichtung ab und lässt sich daher hier nur schwer spezifizieren. Zu Anordnungsbeispielen gehören eine Konfiguration, die einen ersten Feldeffekttransistor aufweist, der einen digitalen Schaltkreis wie zum Beispiel einen Logikschaltkreis, einen SRAM-Schaltkreis und einen CMOS-Schaltkreis bildet, und einen zweiten Feldeffekttransistor aufweist, der einen Transistor zum Senden und Empfangen von Signalen oder dergleichen nach außen und von außen bildet; eine Konfiguration, die einen zweiten Feldeffekttransistor zum Steuern eines Bildgabeelements (Lichtempfangselements) einer Bildgabevorrichtung aufweist, wie zum Beispiel einen Transistor, der einen Analog-Digital-Wandler bildet, und einen ersten Feldeffekttransistor aufweist, der einen Logikschaltkreis bildet, der die Bildgabevorrichtung steuert, oder einen Treiberschaltkreis des Bildgabeelements (Lichtempfangselements) bildet, das die Bildgabevorrichtung bildet; und eine Konfiguration, die einen ersten Feldeffekttransistor aufweist, der eine CPU, eine GPU oder dergleichen bildet, und einen zweiten Feldeffekttransistor aufweist, der einen Transistor zum Senden und Empfangen von Signalen oder dergleichen nach außen und von außen bildet. Es können jedoch auch andere Konfigurationen verwendet werden.
  • Ausführungsform 1
  • Ausführungsform 1 betrifft eine Halbleitervorrichtung gemäß einem ersten Aspekt der vorliegenden Offenbarung.
  • 1, 2A und 2B zeigen jeweils ein teilweises Querschnittsschaubild einer Halbleitervorrichtung gemäß Ausführungsform 1, 3A zeigt einen schematischen Anordnungszustand von Kanalabschnitten, einer kanalbildenden Schicht und Source/Drain-Regionen eines ersten Feldeffekttransistors in der Halbleitervorrichtung gemäß Ausführungsform 1, und 3B zeigt eine schematische Anordnung von Kanalabschnitten, einer kanalbildenden Schicht und Source/Drain-Regionen eines zweiten Feldeffekttransistors in der Halbleitervorrichtung gemäß Ausführungsform 1. 1 ist ein teilweises Querschnittsschaubild entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B, während die 2A und 2B teilweise Querschnittsschaubilder entlang der Pfeile A-A in 3A sind. Es ist zu beachten, dass 1 ein teilweises Querschnittsschaubild eines Kanalstrukturabschnitts in einem ersten Feldeffekttransistor vom n-Kanal-Typ, ein teilweises Querschnittsschaubild eines Kanalstrukturabschnitts in einem ersten Feldeffekttransistor vom p-Kanal-Typ und teilweise Querschnittsschaubilder eines zweiten Feldeffekttransistors vom n-Kanal-Typ und eines zweiten Feldeffekttransistors vom p-Kanal-Typ enthält. Darüber hinaus ist 2A ein teilweises Querschnittsschaubild des ersten Feldeffekttransistors vom n-Kanal-Typ, während 2B ein teilweises Querschnittsschaubild des ersten Feldeffekttransistors vom p-Kanal-Typ ist. 1 ist ein Querschnittsschaubild, in dem die Schraffurlinien weggelassen sind.
  • Die Halbleitervorrichtung von Ausführungsform 1 enthält
    • eine Basis 30,
    • erste Feldeffekttransistoren 10n und 10p, wobei mindestens zwei Kanalstrukturabschnitte 11n und zwei Kanalstrukturabschnitte 11p (jeweils drei in einer Laminierrichtung der Kanalstrukturabschnitte 11n und 11p in dem dargestellten Beispiel) laminiert sind, wobei jeder der Kanalstrukturabschnitte 11n und jeder der Kanalstrukturabschnitte 11p enthält: einen Kanalabschnitt 13n bzw. einen Kanalabschnitt 13p, wobei der Kanalabschnitt 13n und der Kanalabschnitt 13p jeweils eine Nanodrahtstruktur oder eine Nanolagenstruktur (in dem dargestellten Beispiel eine Nanodrahtstruktur 12n bzw. eine Nanodrahtstruktur 12p) aufweisen, einen Gate-Isolationsfilm 14, der den Kanalabschnitt 13n umgibt, bzw. einen Gate-Isolationsfilm 14, der den Kanalabschnitt 13p umgibt, und eine Gate-Elektrode 17n bzw. eine Gate-Elektrode 17p, wobei die Gate-Elektrode 17n und die Gate-Elektrode 17p jeweils mindestens einen Teil des Gate-Isolationsfilms 14 umgeben, und
    • zweite Feldeffekttransistoren 20n und 20p, die enthalten: eine kanalbildende Schicht 23n bzw. eine kanalbildende Schicht 23p, eine Gate-Isolationsschicht 24, die die kanalbildende Schicht 23n umgibt, bzw. eine Gate-Isolationsschicht 24v, die die kanalbildende Schicht 23p umgibt, und eine Gate-Elektrode 27n bzw. eine Gate-Elektrode 27p, die jeweils mindestens einen Teil der Gate-Isolationsschicht 24 (in der dargestellten Figur die Gate-Isolationsschicht 24) umgeben.
    • Die ersten Feldeffekttransistoren 10n und 10p und die zweiten Feldeffekttransistoren 20n und 20p sind oberhalb der Basis 30 angeordnet.
    • Die Kanalabschnitte 13n der ersten Feldeffekttransistoren 10n sind in der Laminierrichtung der Kanalstrukturabschnitte 11n voneinander getrennt angeordnet, und die Kanalabschnitte 13p der ersten Feldeffekttransistoren 10p sind in der Laminierrichtung der Kanalstrukturabschnitte 11p voneinander getrennt angeordnet.
  • Des Weiteren ist unter der Annahme, dass sowohl die Distanz zwischen den Kanalabschnitten 13n der ersten Feldeffekttransistoren 10n als auch die Distanz zwischen den Kanalabschnitten 13p des ersten Feldeffekttransistors 10p jeweils eine Distanz L1 ist und dass eine Dicke der Gate-Isolationsschicht 24 jedes der zweiten Feldeffekttransistoren 20n und 20p eine Distanz T2 ist, die folgende Beziehung erfüllt. T 2 ≥ ( L 1 /2 )
    Figure DE112019003768T5_0013
    bevorzugt T 2 ≥ 1,1 × ( L 1 /2 )
    Figure DE112019003768T5_0014
    besonders bevorzugt T 2 ≥ 1,2 × ( L 1 /2 )
    Figure DE112019003768T5_0015
  • Gemäß einem in den 2A und 2B dargestellten Beispiel sind die drei Kanalstrukturabschnitte 11n und die drei Kanalstrukturabschnitte 11p in einer Breitenrichtung angeordnet. Des Weiteren zeigt 1 einen der Kanalstrukturabschnitte 11n und einen der Kanalstrukturabschnitte 11p. 1 zeigt eine Querschnittsform des einen Kanalstrukturabschnitts des ersten Feldeffekttransistors. Dementsprechend unterscheidet sich 1 sowohl von 2A als auch von 2B. Dies gilt auch für die unten beschriebene Ausführungsform 2.
  • Des Weiteren sind unter der Annahme, dass sowohl eine Distanz zwischen einer Oberfläche der Basis 30 und der kanalbildenden Schicht 23n des zweiten Feldeffekttransistors 20n als auch eine Distanz zwischen der Oberfläche der Basis 30 und der kanalbildenden Schicht 23p des zweiten Feldeffekttransistors 20p eine Distanz L2 ist, die folgenden Beziehungen erfüllt. L 2 ≥ L 1
    Figure DE112019003768T5_0016
     L 2 ≥ T 1
    Figure DE112019003768T5_0017
    bevorzugt L 2 ≥ 2 × L 1
    Figure DE112019003768T5_0018
  • Des Weiteren ist unter der Annahme, dass eine Dicke des Gate-Isolationsfilms 14 jedes der ersten Feldeffekttransistoren 10n und 10p T1 ist, die folgende Beziehung erfüllt. T 2 ≥ 2 × T 1
    Figure DE112019003768T5_0019
    bevorzugt T 2 ≥ 3 × T 1
    Figure DE112019003768T5_0020
    Des Weiteren ist unter der Annahme, dass eine Dicke jedes der Kanalabschnitte 13n und 13p T1-CH ist und dass eine Dicke der kanalbildenden Schichten 23n und 23p T2-CH ist, ist die folgende Beziehung erfüllt. T 2-CH ≥ 2 × T 1-CH
    Figure DE112019003768T5_0021
    bevorzugt T 2-CH ≥ 3 × T 1-CH
    Figure DE112019003768T5_0022
  • Insbesondere werden die folgenden Werte eingestellt. T 2 / ( L 1 /2 ) = 1,5
    Figure DE112019003768T5_0023
     L 2 /L 1 = 2,0
    Figure DE112019003768T5_0024
     L 2 /T 2 = 2,7
    Figure DE112019003768T5_0025
     T 2 /T 1 = 3,0
    Figure DE112019003768T5_0026
     T 2-CH /T 1-CH = 2,0
    Figure DE112019003768T5_0027
    Diese Werte müssen jedoch nicht eingestellt werden. Hier werden die folgenden Werte genannt. T 1-CH = 8 nm
    Figure DE112019003768T5_0028
     T 2-CH = 16  nm
    Figure DE112019003768T5_0029
     T 1 = 2  nm
    Figure DE112019003768T5_0030
     T 2 = 6  nm
    Figure DE112019003768T5_0031
     L 1 = 8  nm
    Figure DE112019003768T5_0032
     L 2 = 16  nm
    Figure DE112019003768T5_0033
  • Außerdem ist mindestens ein Teil eines Kanalabschnitts in einer untersten Schicht, die den ersten Feldeffekttransistor bildet, von einer ersten Gate-Elektrode umgeben, während andere Kanalabschnitte als dieser Kanalabschnitt jeweils von einer zweiten Gate-Elektrode umgeben sind. Genauer gesagt, ist in dem dargestellten Beispiel der Kanalabschnitt 13n in der untersten Schicht, die den ersten Feldeffekttransistor 10n bildet, von einer Gate-Elektrode 17n umgeben, während die Kanalabschnitte 13n, die nicht dieser Kanalabschnitt sind (Kanalabschnitte 13n in der zweiten Schicht und der obersten Schicht) ebenfalls von der Gate-Elektrode 17n umgeben sind. Die ersten Feldeffekttransistoren 10n und 10p, die in einer Halbleitervorrichtung der unten beschriebenen Ausführungsform 2 enthalten sind, können in ähnlicher Weise konfiguriert werden. Andererseits ist ein Teil eines Kanalabschnitts 13p in einer untersten Schicht, die den ersten Feldeffekttransistor 10p bildet, von einer Gate-Elektrode 17p umgeben, während die Kanalabschnitte 13p, die nicht dieser Kanalabschnitt sind (Kanalabschnitte 13p in der zweiten Schicht und der obersten Schicht) von der Gate-Elektrode 17p umgeben sind. Darüber hinaus umgibt jede der Gate-Elektroden (dritten Gate-Elektroden) 27n und 27p, die den zweiten Feldeffekttransistor 20n bzw. 20p bilden, mindestens einen Teil der Gate-Isolationsschicht 24 (in dem dargestellten Beispiel einen gesamten Außenumfangsabschnitt der Gate-Isolationsschicht 24).
  • Der Kanalabschnitt 13n in der untersten Schicht, der den ersten Feldeffekttransistor 10n bildet, ist von der ersten Gate-Elektrode 17n umgeben, und eine erste Isolationsschicht 14' wird zwischen der ersten Gate-Elektrode 17n und der Oberfläche der Basis 30 gebildet. Außerdem werden Gate-Elektroden 27n und 27p zwischen der Oberfläche der Basis 30 und den Gate-Isolationsschichten 24, die die zweiten Feldeffekttransistoren 20n bzw. 20p bilden, mit zweiten Isolationsschichten 24' dazwischen angeordnet. Eine Dicke jeder der zweiten Isolationsschichten 24' ist größer als eine Dicke jeder der ersten Isolationsschichten 14'. Zum Beispiel kann die folgende Beziehung als ein Verhältnis zwischen einer Dicke T2' der zweiten Isolationsschicht 24' und einer Dicke T1' der ersten Isolationsschicht 14' verwendet werden. T 2 '/T 1 ' ≥ 3
    Figure DE112019003768T5_0034
  • Der Gate-Isolationsfilm 14 wird zwischen dem Kanalabschnitt 13n des ersten Feldeffekttransistors 10n und der ersten Gate-Elektrode 17n und zwischen dem Kanalabschnitt 13p des ersten Feldeffekttransistors 10p und der ersten Gate-Elektrode 17p gebildet, und wird des Weiteren zwischen dem Kanalabschnitt 13n des ersten Feldeffekttransistors 10n und der zweiten Gate-Elektrode 17n und zwischen dem Kanalabschnitt 13p des ersten Feldeffekttransistors 10p und der zweiten Gate-Elektrode 17p gebildet. Genauer gesagt, werden in den ersten Feldeffekttransistoren 10n und 10p die Gate-Isolationsfilme (das heißt, Gate-Isolationsfilme, die auf den Außenumfangsabschnitten der Kanalabschnitte 13n und 13p gebildet sind) 14, die die unten liegenden Kanalabschnitte umgeben, und die Gate-Isolationsfilme (das heißt, Gate-Isolationsfilme, die auf den Außenumfangsabschnitten der Kanalabschnitte gebildet sind) 14, die die oben liegenden Kanalabschnitte 13n und 13p umgeben, zwischen den Kanalabschnitten 13n bzw. zwischen dem Kanalabschnitt 13p gebildet. Außerdem werden die Gate-Elektroden 17n und 17p zwischen den jeweiligen Gate-Isolationsschichten 14 angeordnet. Auf diese Weise werden die Räume zwischen den Kanalabschnitten 13n und zwischen den Kanalabschnitten 13p mit den Gate-Isolationsschichten 14 und den Gate-Elektroden 17n und 17p gefüllt. Die Gesamthöhen (Dicken) der Kanalabschnitte 13n und 13p sind die Gesamtsummen der Materialien, aus denen die Nanodrahtstrukturen 12n und 12p hergestellt werden, die die Kanalabschnitte 13n und 13p bilden, mit Ausnahme der Gate-Isolationsfilme 14 und der Gate-Elektroden 17n bzw. 17p. Dies gilt auch für die unten beschriebene Ausführungsform 2.
  • Jede der dritten Gate-Elektroden 27n und 27p der zweiten Feldeffekttransistoren 20n und 20p umgibt mindestens einen Teil der Gate-Isolationsschicht 24. In diesem Fall, wie in der Figur dargestellt, können die dritten Gate-Elektroden 27n und 27p so konfiguriert werden, dass sie die Gate-Isolationsschichten 24 umgeben, oder die dritten Gate-Elektroden 27n und 27p können so konfiguriert werden, dass sie einen Teil der Gate-Isolationsschichten 24 umgeben, wie unten beschrieben. Gemäß dem dargestellten Beispiel werden die dritten Gate-Elektroden 27n und 27p zwischen der Oberfläche der Basis 30 und den Gate-Isolationsschichten 24 angeordnet.
  • Des Weiteren enthält gemäß der Halbleitervorrichtung von Ausführungsform 1 der zweite Feldeffekttransistor den Feldeffekttransistor vom n-Kanal-Typ 20n und den Feldeffekttransistor vom p-Kanal-Typ 20p. Die kanalbildende Schicht 23n des Feldeffekttransistors vom n-Kanal-Typ 20n wird aus Silizium (Si) hergestellt, während die kanalbildende Schicht 23p des Feldeffekttransistors vom p-Kanal-Typ 20p aus Silizium-Germanium (SiGe) hergestellt wird. Der erste Feldeffekttransistor enthält den Feldeffekttransistor 10n vom n-Kanal-Typ und den Feldeffekttransistor 10p vom p-Kanal-Typ. Die kanalbildende Schicht 13n des Feldeffekttransistors 10n vom n-Kanal-Typ wird aus Silizium (Si) hergestellt, während die kanalbildende Schicht 13p des Feldeffekttransistors 10p vom p-Kanal-Typ aus Silizium-Germanium (SiGe) hergestellt wird. Eine solche Konfiguration des ersten Feldeffekttransistors ist auch auf die unten beschriebene Ausführungsform 2 anwendbar.
  • Darüber hinaus enthalten Beispiele für das Material, das die Gate-Elektroden 17n, 17p, 27n und 27p bildet, TiN, TaN, Al, TiAl und W. Genauer gesagt, werden die Gate-Elektroden 17n, 17p, 27n und 27p zum Beispiel aus TiN hergestellt. Die Gate-Isolationsfilme 15 und die Gate-Isolationsschichten 25, die einen Teil (untere Schichten) der Gate-Isolationsfilme 14 und der Gate-Isolationsschichten 24 bilden, werden aus SiO2 hergestellt, während die Gate-Isolationsschichten 16 und die Gate-Isolationsschichten 26, die einen verbleibenden Teil (obere Schichten) der Gate-Isolationsfilme 14 und der Gate-Isolationsschichten 24 bilden, zum Beispiel aus einem Material mit hoher Dielektrizitätskonstante, speziell HfO2, hergestellt werden. Die Basis 30 wird durch ein Silizium-Halbleitersubstrat gebildet. Die Basis 30 enthält eine Elementtrennungsregion 70, der aus einem Isolationsmaterial 71 hergestellt wird. Dies gilt auch für die unten beschriebene Ausführungsform 2.
  • Beide Enden der Kanalabschnitte 13n und 13p werden durch Source/Drain-Regionen 18n und 18p gestützt, die die ersten Feldeffekttransistoren 10n bzw. 10p bilden, während beide Enden der kanalbildenden Schichten 23n und 23p durch Source/Drain-Regionen 28n und 28p gestützt werden, die die zweiten Feldeffekttransistoren 20n und 20p bilden. Dies gilt auch für die unten beschriebene Ausführungsform 2.
  • Gemäß der Halbleitervorrichtung von Ausführungsform 1 ist jeder der ersten Feldeffekttransistoren 10n und 10p ein Feldeffekttransistor mit niedriger Stehspannung, während jeder der zweiten Feldeffekttransistoren 20n und 20p ein Feldeffekttransistor mit hoher Stehspannung ist. Die an den Gate-Elektroden 17n und 17p der ersten Feldeffekttransistoren 10n und 10p anliegende Spannung liegt in einem Bereich von 0,5 bis 0,8 Volt, während die an den Gate-Elektroden 27n und 27p der zweiten Feldeffekttransistoren 20n und 20p anliegende Spannung in einem Bereich von 1,5 bis 3 Volt liegt. Dies gilt auch für die unten beschriebene Ausführungsform 2.
  • Im Folgenden wird ein Herstellungsverfahren der Halbleitervorrichtung von Ausführungsform 1 beschrieben unter Bezug auf: die 8A, 8B, 8C, 9A, 9B, 10A, 10B, 11A, 11B, 12, 13, 14, 15, 16, 17 und 18, von denen jede ein teilweises Querschnittsschaubild ähnlich dem Querschnittsschaubild entlang der Pfeile A-A in 3A oder der Pfeile B-B in 3B ist, die 19, 21, 23, 25, 27, 29, 31, 33, 35, 37, 39 und 41, von denen jede ein teilweises Querschnittsschaubild des ersten Feldeffekttransistors ähnlich dem Querschnittsschaubild entlang der Pfeile A-A in 3A (in jeder der Figuren durch (A) gekennzeichnet; siehe auch die Pfeile A-A in (C) von 19), ein teilweises Querschnittsschaubild des ersten Feldeffekttransistors ähnlich dem Querschnittsschaubild entlang der Pfeile A'-A' in 3 (in jeder der Figuren durch (B) gekennzeichnet; siehe auch die Pfeile B-B in (C) von 19), und ein teilweises Draufsichtschaubild des ersten Feldeffekttransistors (in jeder der Figuren durch (C) gekennzeichnet) enthält, und die 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40 und 42, von denen jede ein teilweises Querschnittsschaubild des zweiten Feldeffekttransistors, das dem Querschnittsschaubild entlang der Pfeile B-B in 3B (in jeder der Figuren durch (A) gekennzeichnet; siehe auch die Pfeile A-A in (C) von 20), ein teilweises Querschnittsschaubild des zweiten Feldeffekttransistors ähnlich dem Querschnittsschaubild entlang der Pfeile B'-B' in 3B (in jeder der Figuren durch (B) gekennzeichnet; siehe auch die Pfeile B-B in (C) von 20), und ein teilweises Draufsichtschaubild des zweiten Feldeffekttransistors (in jeder der Figuren durch (C) gekennzeichnet) enthält. Es ist zu beachten, dass in der folgenden Beschreibung in einigen Fällen eine Region, in der der erste Feldeffekttransistor 10n in der Basis 30 gebildet werden soll, als eine erste Region 31 bezeichnet wird, eine Region, in der der erste Feldeffekttransistor 10p in der Basis 30 gebildet werden soll, als eine zweite Region 32 bezeichnet wird, eine Region, in der der zweite Feldeffekttransistor 20n in der Basis 30 gebildet werden soll, als eine dritte Region 33 bezeichnet wird, und eine Region, in der der zweite Feldeffekttransistor 20p in der Basis 30 gebildet werden soll, als eine vierte Region 34 bezeichnet wird. Darüber hinaus sind in den Figuren die erste Region 31, die zweite Region 32, die dritte Region 33 und die vierte Region 34 mit den Bezugszahlen [31], [32], [33] bzw. [34] bezeichnet. Darüber hinaus sind Schraffurlinien in einer ersten Si-Ge-Schicht 41, einer ersten Si-Schicht 42, einer zweiten Si-Ge-Schicht 43, einer zweiten Si-Schicht 44, einer dritten Si-Ge-Schicht 45, einer dritten Si-Schicht 46 und einer vierten Si-Ge-Schicht 47 in (A) jeder der 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41 und 42 nicht dargestellt. Darüber hinaus ist es in einem Fall, in dem jeweilige Arten der Verarbeitung oder dergleichen in einer bestimmten Region eine unerwünschte Auswirkung auf eine andere Region haben, ausreichend, wenn nach Bedarf eine Maskenschicht oder dergleichen in der betroffenen anderen Region angeordnet wird. Auf die Beschreibung einer solchen Maskenschicht wird verzichtet.
  • [Schritt-100A] Zuerst wird die erste Si-Ge-Schicht 41 durch ein bekanntes Verfahren in jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34 der Basis 30 gebildet (siehe 8A), und dann wird die erste Si-Ge-Schicht 41 in der vierten Region 34 durch ein bekanntes Verfahren entfernt. Infolge dessen wird eine in 8B dargestellte Struktur erhalten.
  • [Schritt-100B] Als Nächstes wird die erste Si-Schicht 42 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet (siehe 8C), und dann wird die erste Si-Schicht 42 in der dritten Region 33 durch ein bekanntes Verfahren entfernt. Infolge dessen wird eine in 9A dargestellte Struktur erhalten.
  • [Schritt-100C] Anschließend wird die zweite Si-Ge-Schicht 43 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet (siehe 9B), und dann wird die zweite Si-Schicht 43 in der vierten Region 34 durch ein bekanntes Verfahren entfernt. Infolge dessen wird eine in 10A dargestellte Struktur erhalten.
  • [Schritt-100D] Dann wird die zweite Si-Schicht 44 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet. Infolge dessen wird eine in 10B dargestellte Struktur erhalten.
  • [Schritt-100E] Als Nächstes wird die dritte Si-Ge-Schicht 45 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet (siehe 11A), und dann wird die dritte Si-Schicht 45 in der dritten Region 33 durch ein bekanntes Verfahren entfernt. Infolge dessen wird eine in 11B dargestellte Struktur erhalten.
  • [Schritt-100F] Dann wird die dritte Si-Schicht 46 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet (siehe 12), und dann wird die dritte Si-Schicht 46 in der vierten Region 34 durch ein bekanntes Verfahren entfernt. Infolge dessen wird eine in 13 dargestellte Struktur erhalten.
  • [Schritt-100G] Anschließend wird die vierte Si-Ge-Schicht 47 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet (siehe 14), und dann werden die vierte Si-Ge-Schicht 47 auf jeder der ersten Region 31, der zweiten Region 32 und der dritten Region 33 durch ein bekanntes Verfahren entfernt. Infolge dessen wird eine in 15 dargestellte Struktur erhalten.
  • Auf diese Weise wird eine laminierte Struktur, die die erste Si-Ge-Schicht 41, die erste Si-Schicht 42, die zweite Si-Ge-Schicht 43, die zweite Si-Schicht 44, die dritte Si-Ge-Schicht 45 und die dritte Si-Schicht 46 enthält, in jeder der ersten Region 31 und der zweiten Region 32 gebildet, eine laminierte Struktur, die die erste Si-Ge-Schicht 41, die zweite Si-Ge-Schicht 43, die zweite Si-Schicht 44 und die dritte Si-Schicht 46 enthält, wird in der dritten Region 33 gebildet ist, und eine laminierte Struktur, die die erste Si-Schicht 42, die zweite Si-Schicht 44, die dritte Si-Ge-Schicht 45 und die vierte Si-Ge-Schicht 47 enthält, wird in der vierten Region 34 gebildet.
  • [Schritt-110] Danach wird zum Zweck des Bildens der Kanalstrukturabschnitte 11n und 11p eine Maskenschicht 51, die aus SiN gebildet wird, durch ein bekanntes Verfahren auf der dritten Si-Schicht 46 jeder der ersten Region 31 und der zweiten Region 32, auf der dritten Si-Schicht 46 der dritten Region 33 und auf der vierten Si-Ge-Schicht 47 der vierten Region 34 gebildet (siehe 16), die laminierte Struktur in jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34 wird unter Verwendung der Maskenschicht 51 als eine Ätzmaske geätzt, und des Weiteren wird ein Teil der freiliegenden Basis 30 in einer Dickenrichtung geätzt. Infolge dessen wird eine in 17 dargestellte Struktur erhalten. Eine Nut zum Bilden der Elementtrennungsregion 70, die eine Flachgrabenstruktur aufweist, wird in der Basis 30 gebildet. Anschließend wird ein Film des Isolationsmaterials 71, das aus SiO2 gebildet wird, auf der gesamten Oberfläche gebildet, und eine Oberseite wird mittels CMP geglättet. Anschließend wird das Isolationsmaterial 71 geätzt und in der Nut belassen, um die Elementtrennungsregion 70, die die Flachgrabenstruktur aufweist, zu bilden (siehe 18). Es ist zu beachten, dass die Bildung der Elementtrennungsregion 70 in den ersten Feldeffekttransistoren 10n und 10p und die Bildung der Elementtrennungsregion 70 in den zweiten Feldeffekttransistoren 20n und 20p entweder gleichzeitig oder unabhängig durchgeführt werden können.
  • [Schritt-120] Anschließend wird die Maskenschicht 51 entfernt (siehe (A), (B) und (C) in 19 und (A), (B) und (C) in 20), und dann wird eine thermische Oxidationsbehandlung durchgeführt, um eine nicht-veranschaulichte Dummy-Oxidschicht auf einer Oberfläche der laminierten Struktur jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34 zu bilden. Danach werden ein Dummy-Gate-Abschnitt, der die laminierte Struktur der ersten Region 31 bedeckt, ein Dummy-Gate-Abschnitt, der die laminierte Struktur der zweiten Region 32 bedeckt, ein Dummy-Gate-Abschnitt, der die laminierte Struktur der dritten Region 33 bedeckt, und ein Dummy-Gate-Abschnitt, der die laminierte Struktur der vierten Region 34 bedeckt, durch ein bekanntes Verfahren gebildet. Jeder der Dummy-Gate-Abschnitte ist durch eine Bezugszahl 52 gekennzeichnet. Jeder der Dummy-Gate-Abschnitte 52 wird aus Polysilizium hergestellt. Anschließend wird die laminierte Struktur in jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34, die sich jeweils in einem frei liegenden Zustand befinden, unter Verwendung des Dummy-Gate-Abschnitts 52 als einer Ätzmaske geätzt. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 21 und (A), (B) und (C) in 22 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden.
  • [Schritt-130] Danach wird eine SiN-Schicht auf der gesamten Oberfläche gebildet. Diese SiN-Schicht wird zurückgeätzt, um eine Seitenwand 53, die aus SiN gebildet ist, an einer Seitenfläche des Dummy-Gate-Abschnitts 52 zu bilden. Die Seitenwand 53 wird jedoch nicht an Abschnitten gebildet, die den beiden Enden der Kanalabschnitte 13n und 13p und den beiden Enden der kanalbildenden Schichten 23n und 23p entsprechen. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 23 und (A), (B) und (C) in 24 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden.
  • [Schritt-140] Danach wird eine phosphordotierte SiC-Schicht 54n zum Bilden der Source/Drain-Region 18n, die den ersten Feldeffekttransistor 10n bildet, und der Source/Drain-Region 28n, die den zweiten Feldeffekttransistor 20n bildet, durch ein bekanntes Verfahren epitaxial von der Oberfläche der freiliegenden Basis 30 aus gezüchtet und dann durch ein bekanntes Verfahren strukturiert. Infolge dessen werden die Source/Drain-Region 18n, die den ersten Feldeffekttransistor 10n bildet, und die Source/Drain-Region 28n, die den zweiten Feldeffekttransistor 20n bildet, erhalten. In ähnlicher Weise wird eine bordotierte Si-Ge-Schicht 54p zum Bilden der Source/Drain-Region 18p, die den ersten Feldeffekttransistor 10p bildet, und der Source/Drain-Region 28p, die den zweiten Feldeffekttransistor 20p bildet, durch ein bekanntes Verfahren epitaxial von der Oberfläche der freiliegenden Basis 30 aus gezüchtet und dann durch ein bekanntes Verfahren strukturiert. Auf diese Weise werden die Source/Drain-Region 18p, die den ersten Feldeffekttransistor 10p bildet, und die Source/Drain-Region 28p, die den zweiten Feldeffekttransistor 20p bildet, erhalten.
  • Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 25 und (A), (B) und (C) in 26 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden. Ein Teil der Source/Drain-Region 18n steht mit der Seitenfläche der laminierten Struktur in der ersten Region 31 in Kontakt, während der verbleibende Teil mit der Seitenwand 53 in Kontakt steht. In ähnlicher Weise steht ein Teil der Source/Drain-Region 18p mit der Seitenfläche der laminierten Struktur in der zweiten Region 32 in Kontakt, während der verbleibende Teil mit der Seitenwand in Kontakt steht. Ein Teil der Source/Drain-Region 28n steht mit der Seitenfläche der laminierten Struktur in der dritten Region 33 in Kontakt, während der verbleibende Teil mit der Seitenwand 53 in Kontakt steht. Ein Teil der Source/Drain-Region 28p steht mit der Seitenfläche der laminierten Struktur in der vierten Region 34 in Kontakt, während der verbleibende Teil mit der Seitenwand in Kontakt steht.
  • [Schritt-150] Anschließend wird der Dummy-Gate-Abschnitt 52 durch ein bekanntes Verfahren entfernt [siehe (A), (B) und (C) von 27 und (A), (B) und (C) von 28], und eine nicht-dargestellte Dummy-Oxidschicht wird des Weiteren durch ein bekanntes Verfahren entfernt. Dann werden die dritte Si-Ge-Schicht 45, die zweite Si-Ge-Schicht 43 und die erste Si-Ge-Schicht 41 in der laminierten Struktur der ersten Region 31 selektiv entfernt, und die zweite Si-Ge-Schicht 43 und die erste Si-Ge-Schicht 41 in der laminierten Struktur der dritten Region 33 werden selektiv entfernt. Außerdem werden die dritte Si-Schicht 46, die zweite Si-Schicht 44 und die erste Si-Schicht 42 in der laminierten Struktur der zweiten Region 32 selektiv entfernt, und die zweite Si-Schicht 44 und die erste Si-Schicht 42 in der laminierten Struktur der vierten Region 34 werden selektiv entfernt. Infolge dessen wird eine Struktur erhalten, die in (A), (B) und (C) in 29, (A), (B) und (C) in 30, (A), (B) und (C) in 31 und (A), (B) und (C) in 32 dargestellt ist.
  • [Schritt-160] Anschließend werden Außenumfänge der dritten Si-Schicht 46, der zweiten Si-Schicht 44 und der ersten Si-Schicht 42, die jeweils in der ersten Region 31 freiliegen, der dritten Si-Ge-Schicht 45, der zweiten Si-Ge-Schicht 43 und der ersten Si-Ge-Schicht 41, die jeweils in der zweiten Region 32 freiliegen, der zweiten Si-Schicht 44 und der ersten Si-Schicht 42, die jeweils in der dritten Region 33 freiliegen, und der zweiten Si-Ge-Schicht 43 und der ersten Si-Ge-Schicht 41, die jeweils in der vierten Region 34 freiliegen, thermisch oxidiert, um einen Oxidfilm zu bilden. Nach dieser thermischen Oxidationsbehandlung wird eine Querschnittsform jeder der Nanodrahtstrukturen 12n und 12p der ersten Feldeffekttransistoren 10n und 10p, die die Nanodrahtstruktur aufweisen, kreisförmig. Es ist zu beachten, dass diese Oxidfilme in den Figuren nicht abgebildet sind. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 33 und (A), (B) und (C) in 34 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden.
  • [Schritt-170A] Danach wird ein Gate-Isolationsfilm 151 (der aus SiO2 gebildet ist), der eine untere Schicht des Gate-Isolationsfilms 14 bildet, auf dem gebildeten Oxidfilm durch Atomschichtabscheidung (Atomic Layer Deposition, ALD) gebildet, und auch eine Gate-Isolationsschicht 251 (die aus SiO2 gebildet ist), die eine untere Schicht der Gate-Isolationsschicht 24 bildet, wird auf dem gebildeten Oxidfilm gebildet. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 35 und (A), (B) und (C) in 36 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden. Es ist zu beachten, dass ein Isolationsfilm ähnlich dem Gate-Isolationsfilm und eine Isolationsschicht ähnlich der Gate-Isolationsschicht an einer Seitenfläche 53A innerhalb der Seitenwand 53 in ähnlicher Weise akkumuliert werden. Dieser Film und diese Schicht sind jedoch im Prinzip in den Figuren nicht abgebildet.
  • [Schritt-170B] Anschließend werden der Gate-Isolationsfilm 151 und eine erste untere Isolationsschicht 15' eines jeden der ersten Feldeffekttransistoren 10n und 10p durch ein bekannten Verfahren entfernt. Danach wird, wiederum durch ALD, ein Gate-Isolationsfilm 152 (der aus SiO2 gebildet wird), der eine untere Schicht des Gate-Isolationsfilms 14 bildet, auf dem gebildeten Oxidfilm gebildet, und auch eine Gate-Isolationsschicht 252 (die aus SiO2 gebildet wird), die eine untere Schicht der Gate-Isolationsschicht 24 bildet, wird auf der Gate-Isolationsschicht 251 gebildet. Der Gate-Isolationsfilm eines jeden der ersten Feldeffekttransistoren 10n und 10p wird durch den Gate-Isolationsfilm 152 gebildet. Andererseits wird die Gate-Isolationsschicht eines jeden der zweiten Feldeffekttransistoren 20n und 20p durch eine laminierte Struktur aus der Gate-Isolationsschicht 251 und der Gate-Isolationsschicht 252 gebildet. Zusätzlich kann eine zweite untere Isolationsschicht 25' (die zweiten unteren Isolationsschichten 25'1 und 25'2), deren Dicke größer ist als eine Dicke der ersten unteren Isolationsschicht 15', auf der Oberfläche der Basis 30 gebildet werden. In diesem Fall wird die erste untere Isolationsschicht 15' gleichzeitig mit dem Gate-Isolationsfilm 152 gebildet, während die zweite untere Isolationsschicht 25' gleichzeitig mit der Gate-Isolationsschicht 251 und der Gate-Isolationsschicht 252 gebildet wird. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 37 und (A), (B) und (C) in 38 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden.
  • Alternativ kann die Gate-Isolationsschicht 252 auf jedem der zweiten Feldeffekttransistoren 20n und 20p gebildet werden, ohne den Gate-Isolationsfilm 152 auf jedem der ersten Feldeffekttransistoren 10n und 10p zu bilden. In diesem Fall wird der Gate-Isolationsfilm eines jeden der ersten Feldeffekttransistoren 10n und 10p durch den Gate-Isolationsfilm 151 gebildet. Andererseits wird die Gate-Isolationsschicht eines jeden der zweiten Feldeffekttransistoren 20n und 20p durch eine laminierte Struktur aus der Gate-Isolationsschicht 251 und der Gate-Isolationsschicht 252 gebildet. Auch in diesem Fall kann die zweite untere Isolationsschicht 25', deren Dicke größer ist als eine Dicke der ersten unteren Isolationsschicht 15', auf der Oberfläche der Basis 30 gebildet werden. Die erste untere Isolationsschicht 15' wird gleichzeitig mit dem Gate-Isolationsfilm 151 gebildet, während die zweite untere Isolationsschicht 25' gleichzeitig mit der Gate-Isolationsschicht 251 und der Gate-Isolationsschicht 252 gebildet wird.
  • Alternativ können die Bildung des Gate-Isolationsfilms 15 auf jedem der ersten Feldeffekttransistoren 10n und 10p und die Bildung der Gate-Isolationsschicht 25 auf jedem der zweiten Feldeffekttransistoren 20n und 20p unabhängig durchgeführt werden. In diesem Fall wird der Gate-Isolationsfilm eines jeden der ersten Feldeffekttransistoren 10n und 10p durch den Gate-Isolationsfilm 15 gebildet. Andererseits wird die Gate-Isolationsschicht eines jeden der zweiten Feldeffekttransistoren 20n und 20p durch die Gate-Isolationsschicht 25 gebildet. Auch in diesem Fall kann die zweite untere Isolationsschicht 25', deren Dicke größer ist als eine Dicke der ersten unteren Isolationsschicht 15', auf der Oberfläche der Basis 30 gebildet werden. In diesem Fall wird die erste untere Isolationsschicht 15' gleichzeitig mit dem Gate-Isolationsfilm 15 gebildet, während die zweite untere Isolationsschicht 25' gleichzeitig mit der Gate-Isolationsschicht 25 gebildet wird.
  • Der Gate-Isolationsfilm 15, der jeden der ersten Feldeffekttransistoren 10n und 10p bildet, wird entweder durch die erste ALD oder die zweite ALD gebildet, während die Gate-Isolationsschicht 25, die jeden der zweiten Feldeffekttransistoren 20n und 20p bildet, durch die erste und die zweite ALD gebildet wird. Dementsprechend können der Gate-Isolationsfilm 15 und die Gate-Isolationsschicht 25, die jeweils eine gewünschte Dicke aufweisen, durch Steuern einer Dicke eines SiO2-Films oder einer SiO2-Schicht, der bzw. die durch die erste ALD gebildet wird, und einer Dicke eines SiO2-Films oder einer SiO2-Schicht, der bzw. die durch die zweite ALD gebildet wird, erhalten werden. Alternativ können der Gate-Isolationsfilm 15 und die Gate-Isolationsschicht 25, die jeweils eine gewünschte Dicke haben, durch Bilden einer einzelnen Schicht des Gate-Isolationsfilms 15 auf jedem der ersten Feldeffekttransistoren 10n und 10p und Bilden mehrerer Gate-Isolationsfilme 25 auf jedem der zweiten Feldeffekttransistoren 20n und 20p oder durch unabhängiges Ausführen der Bildung des Gate-Isolationsfilms 15 auf jedem der ersten Feldeffekttransistoren 10n und 10p und der Bildung der Gate-Isolationsschicht 25 auf jedem der zweiten Feldeffekttransistoren 20n und 20p erhalten werden.
  • [Schritt-170C] Anschließend werden der Gate-Isolationsfilm 16 und die Gate-Isolationsschicht 26, die die oberen Schichten des Gate-Isolationsfilms 14 und der Gate-Isolationsschicht 24 bilden, durch ALD auf dem Gate-Isolationsfilm 152 und der Gate-Isolationsschicht 252 gebildet. Sowohl der Gate-Isolationsfilm 16 als auch die Gate-Isolationsschicht 26 werden aus HfO2 hergestellt. Außerdem können eine erste obere Isolationsschicht 16' und eine zweite obere Isolationsschicht 26' auf der Oberfläche der Basis 30 gebildet werden. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 39 und (A), (B) und (C) in 40 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden.
  • Durch Ausführen der oben beschriebenen Prozesse wird die erste Isolationsfilm 14' (mit einer Konfiguration ähnlich der laminierten Konfiguration des Gate-Isolationsfilms 152 und des Gate-Isolationsfilms 16) auf der Oberfläche der Basis 30 zwischen der ersten Gate-Elektrode 17n in der untersten Schicht und der Oberfläche der Basis 30 gebildet, und die zweite Isolationsschicht 24' (mit einer Konfiguration ähnlich der laminierten Konfiguration der Gate-Isolationsschicht 251 , der Gate-Isolationsschicht 252 und der Gate-Isolationsschicht 26) wird auf der Oberfläche der Basis 30 zwischen der Gate-Isolationsschicht 24 und der Oberfläche der Basis 30 gebildet. Eine Isolationsschicht, die eine laminierte Konfiguration ähnlich der der ersten Isolationsschicht 14' und der zweiten Isolationsschicht 24' hat, wird ebenfalls an der Seitenfläche der Seitenwand 53 gebildet. Diese Isolationsschicht ist jedoch in den anderen Figuren - mit Ausnahme der 41 und 42 - nicht dargestellt.
  • [Schritt-180] Danach werden die Gate-Elektroden 17n, 17p, 27n und 27p, die aus TiN gebildet sind, in Regionen innerhalb der Seitenwand 53 durch ein bekanntes Verfahren hergestellt. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 41 und (A), (B) und (C) in 42 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden. Des Weiteren werden auf den Gate-Elektroden 17n, 17p, 27n und 27p durch ein bekanntes Verfahren leitfähige Materialschichten 19 und 29, die jeweils aus Wolfram (W) gebildet sind, gebildet. Infolge dessen wird eine Struktur erhalten, die in einem teilweisen Querschnittsschaubild der 1, 2A und 2B dargestellt ist.
  • Gemäß der Halbleitervorrichtung von Ausführungsform 1 ist die Beziehung T2 ≥ (L1/2) erfüllt. Dementsprechend kann eine solche Halbleitervorrichtung, die sowohl den zweiten Feldeffekttransistor mit einem relativ dicken Gate-Isolationsfilm in Bezug auf den ersten Feldeffekttransistor als auch den ersten Feldeffekttransistor mit einer Nanodrahtstruktur oder dergleichen enthält, bereitgestellt werden. In diesem Fall sind eine Ansteuerung des ersten Feldeffekttransistors mit einer niedrigen Spannung und eine Ansteuerung des zweiten Feldeffekttransistors mit einer hohen Spannung möglich. Außerdem können der Widerstand der kanalbildenden Schicht des zweiten Feldeffekttransistors gesenkt, die Transkonduktanz gm erhöht und die parasitäre Kapazität reduziert werden. Es ist zu beachten, dass der parasitäre Widerstand durch Vergrößern der jeweiligen Breite der kanalbildenden Schichten 23n und 23p der zweiten Feldeffekttransistoren 20n und 20p weiter reduziert werden kann.
  • Gemäß einer Modifizierung 1 von Ausführungsform 1 wird die Gate-Isolationsschicht 25 mit einer großen Dicke auf jedem der zweiten Feldeffekttransistoren 20n und 20p in [Schritt-170A], wie oben beschrieben, gebildet, und die Gate-Isolationsschicht 26 wird zwischen der Gate-Isolationsschicht 25 und der Oberfläche der Basis 30 in [Schritt-170C], wie oben beschrieben, gebildet, das heißt, ein Raum zwischen der Oberfläche der Basis 30 und jeder der kanalbildenden Schichten 23n und 23p wird mit der Gate-Isolationsschicht 24 gefüllt. Infolge dessen wird eine Struktur erhalten, bei der die Oberseite und die Seitenfläche der Gate-Isolationsschicht 24 mit den Gate-Elektroden (dritten Gate-Elektroden) 17n und 17p bedeckt sind, die die zweiten Feldeffekttransistoren 20n und 20p bilden, wie in einem teilweisen Querschnittsschaubild in 4 dargestellt.
  • Je nach Fall kann die folgende Struktur in Modifizierung 2 von Ausführungsform 1 verwendet werden.
  • Eine laminierte Struktur mit der ersten Si-Ge-Schicht 41, der ersten Si-Schicht 42, der zweiten Si-Ge-Schicht 43, der zweiten Si-Schicht 44, der dritten Si-Ge-Schicht 45 und der dritten Si-Schicht 46 wird in jeder der ersten Region 31 und der zweiten Region 32 gebildet.
  • In der dritten Region 33 wird eine laminierte Struktur gebildet, die die erste Si-Ge-Schicht 41 (oder die zweiten Si-Ge-Schicht 43), die zweite Si-Schicht 44 und die dritte Si-Schicht 46 enthält.
  • Eine laminierte Struktur, die die erste Si-Schicht 42 (oder die erste Si-Schicht 44), die dritte Si-Ge-Schicht 45 und die vierte Si-Ge-Schicht 47 enthält, wird in der vierten Region 34 gebildet.
  • Alternativ kann je nach Fall die folgende Struktur in Modifizierung 3 von Ausführungsform 1 verwendet werden.
    • Eine laminierte Struktur mit der ersten Si-Ge-Schicht 41, der ersten Si-Schicht 42, der zweiten Si-Ge-Schicht 43, der zweiten Si-Schicht 44, der dritten Si-Ge-Schicht 45 und der dritten Si-Schicht 46 wird in jeder der ersten Region 31 und der zweiten Region 32 gebildet.
    • In der dritten Region 33 wird eine laminierte Struktur gebildet, die die erste Si-Ge-Schicht 41 (oder die zweiten Si-Ge-Schicht 43) und die zweite Si-Schicht 44 (oder die dritte Si-Schicht 46) enthält.
    • Eine laminierte Struktur, die die erste Si-Schicht 42 (oder die erste Si-Schicht 44) und die dritte Si-Ge-Schicht 45 (oder die vierte Si-Ge-Schicht 47) enthält, wird in der vierten Region 34 gebildet.
  • In diesen laminierten Strukturen der Modifizierung 2 oder Modifizierung 3 von Ausführungsform 1 sind die Dicke T2-CH der kanalbildenden Schicht des zweiten Feldeffekttransistors, die Dicke T2 der Gate-Isolationsschicht des zweiten Feldeffekttransistors oder die Distanz L2 von der Oberfläche der Basis zu der kanalbildenden Schicht des zweiten Feldeffekttransistors unterschiedlich. Es kann jedoch eine Struktur ähnlich der in Ausführungsform 1 beschriebenen Struktur erhalten werden.
  • Außerdem können in Modifizierung 4 von Ausführungsform 1 je nach Fall die kanalbildenden Schichten 23n und 23p der zweiten Feldeffekttransistoren 20n und 20p zum Beispiel aus Silizium (Si) hergestellt werden. In diesem Fall ist es ausreichend, wenn unterschiedliche Materialien zum Bilden der Gate-Elektroden 27n und 27p verwendet werden. Genauer gesagt, gehören zu Beispielen für das Material, das die Gate-Elektrode 27n bildet, Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und eine Verbindung, die diese Metalle enthält, während zu Beispielen für das Material, das die Gate-Elektrode 27p bildet, Fe, Co, Ni, Cu, Ru, Rh, Pd, Ag, Os, Ir, Pt, Au und eine Verbindung, die diese Metalle enthält, gehören. 5 ist ein teilweises Querschnittsschaubild einer Modifizierung (Modifizierung 4) der Halbleitervorrichtung von Ausführungsform 1.
  • Ausführungsform 2
  • Ausführungsform 2 betrifft eine Halbleitervorrichtung gemäß einem zweiten Aspekt der vorliegenden Offenbarung.
  • 6 ist ein teilweises Querschnittsschaubild der Halbleitervorrichtung von Ausführungsform 2. 6 ist ein teilweises Querschnittsschaubild ähnlich dem Querschnittsschaubild entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B. 6 ein teilweises Querschnittsschaubild eines Kanalstrukturabschnitts in einem ersten Feldeffekttransistor vom n-Kanal-Typ, ein teilweises Querschnittsschaubild eines Kanalstrukturabschnitts in einem ersten Feldeffekttransistor vom p-Kanal-Typ und teilweise Querschnittsschaubilder eines zweiten Feldeffekttransistors vom n-Kanal-Typ und eines zweiten Feldeffekttransistors vom p-Kanal-Typ enthält. Es ist zu beachten, dass das teilweise Querschnittsschaubild des ersten Feldeffekttransistors vom n-Kanal-Typ und des ersten Feldeffekttransistors vom p-Kanal-Typ den Querschnittsschaubildern der 1, 2A und 2B ähnelt. 6 ist ein Querschnittsschaubild, in dem die Schraffurlinien weggelassen sind.
  • Die Halbleitervorrichtung von Ausführungsform 2 enthält
    • die Basis 30,
    • die ersten Feldeffekttransistoren 10n und 10p, wobei mindestens die zwei Kanalstrukturabschnitte 11n bzw. die zwei Kanalstrukturabschnitte 11p (jeweils drei in einer Laminierrichtung der Kanalstrukturabschnitte 11n und 11p in dem dargestellten Beispiel) laminiert sind, wobei jeder der Kanalstrukturabschnitte 11n und jeder der Kanalstrukturabschnitte 11p enthält: den Kanalabschnitt 13n bzw. den Kanalabschnitt 13p, wobei der Kanalabschnitt 13n und der Kanalabschnitt 13p jeweils eine Nanodrahtstruktur oder eine Nanolagenstruktur (in dem dargestellten Beispiel die Nanodrahtstruktur 12n bzw. die Nanodrahtstruktur 12p) aufweisen, den Gate-Isolationsfilm 14, der den Kanalabschnitt 13n umgibt, bzw. den Gate-Isolationsfilm 14, der den Kanalabschnitt 13p umgibt, und die Gate-Elektrode 17n bzw. die Gate-Elektrode 17p, wobei die Gate-Elektrode 17n und die Gate-Elektrode 17p jeweils mindestens einen Teil des Gate-Isolationsfilms 14 umgeben, und
    • die zweiten Feldeffekttransistoren 20n und 20p, die enthalten: die kanalbildenden Schichten 23n und 23p, die Gate-Isolationsschichten 24, die auf den Oberseiten und an den Seitenflächen der kanalbildenden Schichten 23n und 23p gebildet werden, und die Gate-Elektroden 27n und 27p, die jeweils mindestens auf der Oberseite der Gate-Isolationsschicht 24 (in der dargestellten Figur auf der Oberseite und der Seitenfläche der Gate-Isolationsschicht 24) gebildet werden.
    • Die ersten Feldeffekttransistoren 10n und 10p und die zweiten Feldeffekttransistoren 20n und 20p sind oberhalb der Basis 30 angeordnet.
    • Die Kanalabschnitte 13n der ersten Feldeffekttransistoren 10n sind in der Laminierrichtung der Kanalstrukturabschnitte 11n voneinander getrennt angeordnet, und die Kanalabschnitte 13p der ersten Feldeffekttransistoren 10p sind in der Laminierrichtung der Kanalstrukturabschnitte 11p voneinander getrennt angeordnet.
    • Eine Isolationsmaterialschicht 64 wird zwischen der Oberfläche der Basis 30 und einer Unterseite der kanalbildenden Schicht 23n, die den zweiten Feldeffekttransistor 20n bildet, und zwischen der Oberfläche der Basis 30 und einer Unterseite der kanalbildenden Schicht 23p, die den zweiten Feldeffekttransistor 20p bildet, gebildet.
  • Darüber hinaus kann an die Basis 30 an Abschnitten, die den Unterseiten der kanalbildenden Schichten 23n und 23p zugewandt sind, über die Isolationsmaterialschichten 64 eine Sperrvorspannung angelegt werden. Genauer gesagt, wird eine Mulde vom n-Typ oder eine Mulde vom p-Typ zum Beispiel durch Ionenimplantation an jedem dieser Abschnitte der Basis 30 innerhalb der durch ein Silizium-Halbleitersubstrat gebildeten Basis 30 gebildet, und eine (nicht dargestellte) Verdrahtung, durch die Spannung an die Mulde angelegt werden kann, wird mit der Mulde verbunden. Durch Anlegen einer Vorspannung an die Mulde kann eine Sperrvorspannung an jeden der ersten Feldeffekttransistoren 10n und 10p und der zweiten Feldeffekttransistoren 20n und angelegt werden.
  • Des Weiteren ist unter der Annahme, dass eine Dicke des Kanalabschnitts T1-CH ist und dass eine Dicke der Isolationsmaterialschicht TIns ist, die folgende Beziehung erfüllt. 0,2 ≤ T 1-CH /T Ins ≤ 2
    Figure DE112019003768T5_0035
    Insbesondere wird der folgende Wert eingestellt. T 1-CH /T Ins = 8  nm/8 nm
    Figure DE112019003768T5_0036
    Dieser Wert muss jedoch nicht eingestellt werden.
  • Ein Herstellungsverfahren für die Halbleitervorrichtung von Ausführungsform 2 wird beschrieben unter Bezug auf: die 43, die ein teilweises Querschnittsschaubild ähnlich dem Querschnittsschaubild entlang der Pfeile A-A in 3A und der Pfeile B-B in 3B ist, die 44, 45, 46, 47, 48, 49 und 50, von denen jede enthält: ein teilweises Querschnittsschaubild des zweiten Feldeffekttransistors ähnlich dem Querschnittsschaubild entlang der Pfeile B-B in 3B (in jeder der Figuren durch (A) gekennzeichnet; siehe auch die Pfeile A-A in (C) von 20), ein teilweises Querschnittsschaubild des zweiten Feldeffekttransistors ähnlich dem Querschnittsschaubild entlang der Pfeile B'-B' in 3B (in jeder der Figuren mit (B) gekennzeichnet; siehe auch die Pfeile B-B in (C) von 20), und ein teilweises Draufsichtschaubild (in jeder der Figuren mit (C) gekennzeichnet), sowie die 23, 25, 29, 31, 33, 35, 37, 39 und 41, die sich jeweils auf den in Ausführungsform 1 beschriebenen ersten Feldeffekttransistor beziehen. Es ist zu beachten, dass die Schraffurlinien in der ersten Si-Ge-Schicht 41 und der ersten Si-Schicht 42 in (A) jeder der 44, 45, 46, 47, 48, 49 und 50 nicht weggelassen sind.
  • [Schritt-200A] Zuerst wird die erste Si-Ge-Schicht 41 durch ein bekanntes Verfahren in jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34 der Basis 30 gebildet.
  • [Schritt-200B] Als Nächstes wird die erste Si-Schicht 42 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet.
  • [Schritt-200C] Anschließend wird die zweite Si-Ge-Schicht 43 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet, und dann wird die zweite Si-Schicht 43 auf jeder der dritten Region 33 und der vierten Region 34 durch ein bekanntes Verfahren entfernt.
  • [Schritt-200D] Dann wird die zweite Si-Schicht 44 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet, und dann wird die zweite Si-Schicht 44 auf jeder der dritten Region 33 und der vierten Region 34 durch ein bekanntes Verfahren entfernt.
  • [Schritt-200E] Anschließend wird die dritte Si-Ge-Schicht 45 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet, und dann wird die dritte Si-Schicht 45 auf jeder der dritten Region 33 und der vierten Region 34 durch ein bekanntes Verfahren entfernt.
  • [Schritt-200F] Anschließend wird die dritte Si-Schicht 46 auf der gesamten Oberfläche durch ein bekanntes Verfahren gebildet, und dann wird die dritte Si-Schicht 46 auf jeder der dritten Region 33 und der vierten Region 34 durch ein bekanntes Verfahren entfernt. Infolge dessen wird eine in 43 dargestellte Struktur erhalten.
  • Auf diese Weise wird eine laminierte Struktur, die die erste Si-Ge-Schicht 41, die erste Si-Schicht 42, die zweite Si-Ge-Schicht 43, die zweite Si-Schicht 44, die dritte Si-Ge-Schicht 45 und die dritte Si-Schicht 46 enthält, in jeder der ersten Region 31 und der zweiten Region 32 gebildet, und eine laminierte Struktur, die die erste Si-Ge-Schicht 41 und die erste Si-Schicht 42 enthält, wird in der dritten Region 33 und der vierten Region 34 gebildet.
  • [Schritt-210] Danach wird zum Bilden der Kanalstrukturabschnitte 11n und 11p eine Maskenschicht 51, die aus SiN gebildet wird, durch ein bekanntes Verfahren auf der dritten Si-Schicht 46 jeder der ersten Region 31 und der zweiten Region 32 und auf der ersten Si-Schicht 42 jeder der dritten Region 33 und der vierten Region 34 gebildet, die laminierte Struktur in jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34 wird unter Verwendung der Maskenschicht 51 als einer Ätzmaske geätzt, und des Weiteren wird ein Teil der freiliegenden Basis 30 in einer Dickenrichtung geätzt. Eine Nut zum Bilden der Elementtrennungsregion 70, die eine Flachgrabenstruktur aufweist, wird in der Basis 30 gebildet. Anschließend wird ein Film des Isolationsmaterials 71, das aus SiO2 gebildet wird, auf der gesamten Oberfläche gebildet, und eine Oberseite wird durch CMP geglättet. Danach wird das Isolationsmaterial 71 geätzt und in der Nut belassen, um die Elementtrennungsregion 70, die die Flachgrabenstruktur aufweist, zu bilden. Es ist zu beachten, dass die Bildung der Elementtrennungsregionen 70 in den ersten Feldeffekttransistoren 10n und 10p und die Bildung der Elementtrennungsregionen 70 in den zweiten Feldeffekttransistoren 20n und 20p entweder gleichzeitig oder unabhängig durchgeführt werden können.
  • [Schritt-220] Anschließend wird die Maskenschicht 51 entfernt, und dann wird eine thermische Oxidationsbehandlung durchgeführt, um auf einer Oberfläche der laminierten Struktur auf jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34 eine nicht-veranschaulichte Dummy-Oxidschicht zu bilden. Danach werden ein Dummy-Gate-Abschnitt, der die laminierte Struktur der ersten Region 31 bedeckt, ein Dummy-Gate-Abschnitt, der die laminierte Struktur der zweiten Region 32 bedeckt, ein Dummy-Gate-Abschnitt, der die laminierte Struktur der dritten Region 33 bedeckt, und ein Dummy-Gate-Abschnitt, der die laminierte Struktur der vierten Region 34 bedeckt, durch ein bekanntes Verfahren gebildet. Jeder der Dummy-Gate-Abschnitte ist durch eine Bezugszahl 52 gekennzeichnet. Jeder der Dummy-Gate-Abschnitte 52 wird aus Polysilizium hergestellt. Anschließend wird die laminierte Struktur in jeder der ersten Region 31, der zweiten Region 32, der dritten Region 33 und der vierten Region 34, die sich jeweils in einem frei liegenden Zustand befinden, unter Verwendung des Dummy-Gate-Abschnitts 52 als einer Ätzmaske geätzt.
  • [Schritt-230] Danach wird eine SiN-Schicht auf der gesamten Oberfläche gebildet. Diese SiN-Schicht wird zurückgeätzt, um eine Seitenwand 53, die aus SiN gebildet ist, an einer Seitenfläche des Dummy-Gate-Abschnitts 52 zu bilden. Die Seitenwand 53 wird jedoch nicht an Abschnitten gebildet, die den beiden Enden der Kanalabschnitte 13n und 13p und den beiden Enden der kanalbildenden Schichten 23n und 23p entsprechen. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 23 und (A), (B) und (C) in 44 dargestellt ist.
  • [Schritt-240] Danach wird eine phosphordotierte SiC-Schicht 54n zum Bilden der Source/Drain-Region 18n, die den ersten Feldeffekttransistor 10n bildet, und der Source/Drain-Region 28n, die den zweiten Feldeffekttransistor 20n bildet, durch ein bekanntes Verfahren epitaxial von der Oberfläche der freiliegenden Basis 30 aus gezüchtet und dann durch ein bekanntes Verfahren strukturiert. Infolge dessen werden die Source/Drain-Region 18n, die den ersten Feldeffekttransistor 10n bildet, und die Source/Drain-Region 28n, die den zweiten Feldeffekttransistor 20n bildet, erhalten. In ähnlicher Weise wird eine bordotierte Si-Ge-Schicht 54p zum Bilden der Source/Drain-Region 18p, die den ersten Feldeffekttransistor 10p darstellt, und der Source/Drain-Region 28p, die den zweiten Feldeffekttransistor 20p darstellt, durch ein bekanntes Verfahren epitaxial von der Oberfläche der freiliegenden Basis 30 aus gezüchtet und dann durch ein bekanntes Verfahren strukturiert. Auf diese Weise werden die Source/Drain-Region 18p, die den ersten Feldeffekttransistor 10p bildet, und die Source/Drain-Region 28p, die den zweiten Feldeffekttransistor 20p bildet, erhalten.
  • Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 25 und (A), (B) und (C) in 45 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden. Ein Teil der Source/Drain-Region 18n steht mit der Seitenfläche der laminierten Struktur in der ersten Region 31 in Kontakt, während der verbleibende Teil mit der Seitenwand 53 in Kontakt steht. In ähnlicher Weise steht ein Teil der Source/Drain-Region 18p mit der Seitenfläche der laminierten Struktur in der zweiten Region 32 in Kontakt, während der verbleibende Teil mit der Seitenwand in Kontakt steht. Ein Teil der Source/Drain-Region 28n steht mit der Seitenfläche der laminierten Struktur in der dritten Region 33 in Kontakt, während der verbleibende Teil mit der Seitenwand 53 in Kontakt steht. Ein Teil der Source/Drain-Region 28p steht mit der Seitenfläche der laminierten Struktur in der vierten Region 34 in Kontakt, während der verbleibende Teil mit der Seitenwand in Kontakt steht.
  • [Schritt-250] Danach wird der Dummy-Gate-Abschnitt 52 in jeder der dritten Region 33 und der vierten Region 34 durch ein bekanntes Verfahren entfernt (siehe (A), (B) und (C) von 46). Der Dummy-Gate-Abschnitt 52 in jeder der ersten Region 31 und der zweiten Region 32 wird belassen. Anschließend wird die nicht-veranschaulichte Dummy-Oxidschicht in jeder der dritten Region 33 und der vierten Region 34 durch ein bekanntes Verfahren entfernt, und dann wird die erste Si-Ge-Schicht 41 der laminierten Struktur in jeder der dritten Region 33 und der vierten Region 34 selektiv entfernt (siehe (A), (B) und (C) von 47). Danach wird die Isolationsmaterialschicht 64 auf der gesamten Oberfläche gebildet und dann zurückgeätzt. Infolge dessen wird die Isolationsmaterialschicht 64 zwischen der Oberfläche der Basis 30 und jeder der ersten Si-Schichten 42 der laminierten Strukturen in der dritten Region 33 und der vierten Region 34 gebildet. Die Isolationsmaterialschicht 64 erstreckt sich von einem Abschnitt unterhalb jeder der ersten Si-Schichten 42 in der dritten Region 33 und der vierten Region 34 in Richtung der Oberfläche der Basis 30. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 48 dargestellt ist.
  • [Schritt-260] Anschließend wird der Dummy-Gate-Abschnitt 52 in jeder der ersten Region 31 und der zweiten Region 32 durch ein bekanntes Verfahren entfernt, und die nicht-veranschaulichte Dummy-Oxidschicht wird des Weiteren durch ein bekanntes Verfahren entfernt. Dann werden die dritte Si-Ge-Schicht 45, die zweite Si-Ge-Schicht 43 und die erste Si-Ge-Schicht 41 in der laminierten Struktur der ersten Region 31 selektiv entfernt (siehe (A), (B) und (C) von 29). Außerdem werden die dritte Si-Schicht 46, die zweite Si-Schicht 44 und die erste Si-Schicht 42 in der laminierten Struktur der zweiten Region 32 selektiv entfernt (siehe (A), (B) und (C) in 31). Außerdem werden die Außenumfänge der dritten Si-Schicht 46, der zweiten Si-Schicht 44 und der ersten Si-Schicht 42, die in der ersten Region 31 frei liegen, der dritten Si-Ge-Schicht 45, der zweiten Si-Ge-Schicht 43 und der ersten Si-Ge-Schicht 41, die in der zweiten Region 32 frei liegen, der ersten Si-Schicht 42, die in der dritten Region 33 frei liegt, und der ersten Si-Schicht 42, die in der vierten Region 34 frei liegt, thermisch oxidiert, um einen Oxidfilm zu bilden. Nach dieser thermischen Oxidationsbehandlung wird eine Querschnittsform jeder der Nanodrahtstrukturen 12n und 12p der ersten Feldeffekttransistoren 10n und 10p, die die Nanodrahtstruktur aufweisen, kreisförmig. Es ist zu beachten, dass diese Oxidfilme in den Figuren nicht abgebildet sind. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 33 dargestellt ist. Eine ähnliche Struktur wird auch in der zweiten Region 32 erhalten.
  • [Schritt-270A] Danach wird der Gate-Isolationsfilm 151 (der aus SiO2 gebildet ist), der eine untere Schicht des Gate-Isolationsfilms 14 bildet, auf dem gebildeten Oxidfilm durch Atomschichtabscheidung (Atomic Layer Deposition, ALD) gebildet, und auch die Gate-Isolationsschicht 251 (die aus SiO2 gebildet ist), die eine untere Schicht der Gate-Isolationsschicht 24 bildet, wird auf dem gebildeten Oxidfilm gebildet. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 35 dargestellt ist. Eine ähnliche Struktur kann auch in der zweiten Region 32 bereitgestellt werden.
  • [Schritt-270B] Anschließend werden der Gate-Isolationsfilm 151 und die erste untere Isolationsschicht 15' eines jeden der ersten Feldeffekttransistoren 10n und 10p durch ein bekannten Verfahren entfernt. Danach wird, wiederum mittels ALD, der Gate-Isolationsfilm 152 (der aus SiO2 gebildet wird), der eine untere Schicht des Gate-Isolationsfilms 14 bildet, auf dem gebildeten Oxidfilm gebildet, und auch die Gate-Isolationsschicht 252 (die aus SiO2 gebildet wird), die eine untere Schicht der Gate-Isolationsschicht 24 bildet, wird auf der Gate-Isolationsschicht 251 gebildet. Der Gate-Isolationsfilm eines jeden der ersten Feldeffekttransistoren 10n und 10p wird durch den Gate-Isolationsfilm 152 gebildet. Andererseits wird die Gate-Isolationsschicht eines jeden der zweiten Feldeffekttransistoren 20n und 20p durch eine laminierte Struktur aus der Gate-Isolationsschicht 251 und der Gate-Isolationsschicht 252 gebildet. Die erste untere Isolationsschicht 15' wird gleichzeitig mit dem Gate-Isolationsfilm 152 gebildet. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 37 dargestellt ist. Eine ähnliche Struktur kann auch in der zweiten Region 32 bereitgestellt werden.
  • Alternativ kann die Gate-Isolationsschicht 252 auf jedem der zweiten Feldeffekttransistoren 20n und 20p gebildet werden, ohne den Gate-Isolationsfilm 152 auf jedem der ersten Feldeffekttransistoren 10n und 10p zu bilden. In diesem Fall wird der Gate-Isolationsfilm eines jeden der ersten Feldeffekttransistoren 10n und 10p durch den Gate-Isolationsfilm 151 gebildet. Andererseits wird die Gate-Isolationsschicht eines jeden der zweiten Feldeffekttransistoren 20n und 20p durch eine laminierte Struktur aus der Gate-Isolationsschicht 251 und der Gate-Isolationsschicht 252 gebildet. In diesem Fall wird die erste untere Isolationsschicht 15' ebenfalls gleichzeitig mit dem Gate-Isolationsfilm 151 gebildet.
  • Alternativ können die Bildung des Gate-Isolationsfilms 15 auf jedem der ersten Feldeffekttransistoren 10n und 10p und die Bildung der Gate-Isolationsschicht 25 auf jedem der zweiten Feldeffekttransistoren 20n und 20p unabhängig durchgeführt werden. In diesem Fall wird der Gate-Isolationsfilm eines jeden der ersten Feldeffekttransistoren 10n und 10p durch den Gate-Isolationsfilm 15 gebildet. Andererseits wird die Gate-Isolationsschicht eines jeden der ersten Feldeffekttransistoren 20n und 20p durch die Gate-Isolationsschicht 25 gebildet. In diesem Fall wird die erste untere Isolationsschicht 15' ebenfalls gleichzeitig mit dem Gate-Isolationsfilm 15 gebildet.
  • Der Gate-Isolationsfilm 15, der jeden der ersten Feldeffekttransistoren 10n und 10p bildet, wird entweder durch die erste ALD oder die zweite ALD gebildet, während die Gate-Isolationsschicht 25, die jeden der zweiten Feldeffekttransistoren 20n und 20p bildet, durch die erste und die zweite ALD gebildet wird. Dementsprechend können der Gate-Isolationsfilm 15 und die Gate-Isolationsschicht 25, die jeweils eine gewünschte Dicke aufweisen, durch Steuern einer Dicke eines SiO2-Films oder einer SiO2-Schicht, der bzw. die durch die erste ALD gebildet wird, und einer Dicke eines SiO2-Films oder einer SiO2-Schicht, der bzw. die durch die zweite ALD gebildet wird, erhalten werden. Alternativ können der Gate-Isolationsfilm 15 und die Gate-Isolationsschicht 25, die jeweils eine gewünschte Dicke haben, durch Bilden einer einzelnen Schicht des Gate-Isolationsfilms 15 auf jedem der ersten Feldeffekttransistoren 10n und 10p und Bilden mehrerer Gate-Isolationsfilme 25 auf jedem der zweiten Feldeffekttransistoren 20n und 20p oder durch unabhängiges Ausführen der Bildung des Gate-Isolationsfilms 15 auf jedem der ersten Feldeffekttransistoren 10n und 10p und der Bildung der Gate-Isolationsschicht 25 auf jedem der zweiten Feldeffekttransistoren 20n und 20p erhalten werden.
  • [Schritt-270C] Anschließend werden der Gate-Isolationsfilm 16 und die Gate-Isolationsschicht 26, die die oberen Schichten des Gate-Isolationsfilms 14 und der Gate-Isolationsschicht 24 bilden, durch ALD auf dem Gate-Isolationsfilm 152 und der Gate-Isolationsschicht 252 gebildet. Sowohl der Gate-Isolationsfilm 16 als auch die Gate-Isolationsschicht 26 werden aus HfO2 hergestellt. Außerdem kann die erste obere Isolationsschicht 16' auf der Oberfläche der Basis 30 gebildet werden. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 39 und (A), (B) und (C) in 49 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden.
  • Durch Ausführen der oben beschriebenen Prozesse wird die erste Isolationsschicht 14' (mit einer Konfiguration ähnlich der laminierten Konfiguration des Gate-Isolationsfilms 152 und des Gate-Isolationsfilms 16) auf der Oberfläche der Basis 30 zwischen der ersten Gate-Elektrode 17n in der untersten Schicht und der Oberfläche der Basis 30 gebildet. Eine Isolationsschicht, die eine laminierte Konfiguration ähnlich der der ersten Isolationsschicht 14' und der zweiten Isolationsschicht 24' hat, wird ebenfalls an der Seitenfläche der Seitenwand 53 gebildet. Diese Isolationsschicht ist jedoch in den Figuren - mit Ausnahme von 41 - nicht veranschaulicht.
  • [Schritt-280] Danach werden die Gate-Elektroden 17n, 17p, 27n und 27p, die aus TiN gebildet sind, in Regionen innerhalb der Seitenwand 53 durch ein bekanntes Verfahren hergestellt. Infolge dessen wird eine Struktur erhalten, die in jedem von (A), (B) und (C) in 41 und (A), (B) und (C) in 50 dargestellt ist. Eine ähnliche Struktur kann auch in jeder der zweiten Region 32 und der vierten Region 34 bereitgestellt werden. Des Weiteren werden auf den Gate-Elektroden 17n, 17p, 27n und 27p durch ein bekanntes Verfahren leitfähige Materialschichten 19 und 29, die jeweils aus Wolfram (W) gebildet sind, gebildet. Infolge dessen wird eine Struktur erhalten, die in einem teilweisen Querschnittsschaubild von 6 dargestellt ist.
  • Gemäß der Halbleitervorrichtung von Ausführungsform 2 ist die Gate-Elektrode, die den zweiten Feldeffekttransistor bildet, mindestens auf der Oberseite jeder der kanalbildenden Schichten angeordnet. Darüber hinaus ist die Isolationsmaterialschicht, die eine geringe Dicke aufweist (zum Beispiel eine Dicke, die der Dicke des Kanalabschnitts gleich oder ähnlich ist) zwischen der Oberfläche der Basis und der Unterseite jeder der kanalbildenden Schichten, die den zweiten Feldeffekttransistor bilden, gebildet. Dementsprechend kann eine Halbleitervorrichtung, die sowohl den zweiten Feldeffekttransistor, der in der Lage ist, die Schwellenspannung Vth durch Anlegen einer Sperrvorspannung zu steuern, als auch den ersten Feldeffekttransistor, der eine Nanodrahtstruktur oder dergleichen aufweist, enthält, bereitgestellt werden.
  • Je nach Fall kann zwischen der Isolationsmaterialschicht 64 und jeder der kanalbildenden Schichten 23n und 23p mindestens eine Halbleiterschicht 61 gebildet werden, wie in einem teilweisen Querschnittsschaubild der zweiten Feldeffekttransistoren 20n und 20p in 7 dargestellt. Gemäß dem dargestellten Beispiel werden zwei Schichten der Halbleiterschicht 61 gebildet. Eine Sperrspannung kann an die Halbleiterschichten 61 angelegt werden, indem die Halbleiterschichten 61 mit Verdrahtungsschichten (nicht gezeigt) verbunden werden, die unter den Source-/Drain-Regionen 28n und 28p gebildet werden. Zwischen den Halbleiterschichten 61 und jeder der kanalbildenden Schichten 23n und 23p sowie zwischen den Halbleiterschichten 61 wird eine Zwischenschicht-Isolationsschicht 65 gebildet.
  • Eine solche Struktur kann durch das folgende Verfahren hergestellt werden. Genauer gesagt, wird eine laminierte Struktur, die die erste Si-Ge-Schicht 41, die erste Si-Schicht 42, die zweite Si-Ge-Schicht 43, die zweite Si-Schicht 44, die dritte Si-Ge-Schicht 45 und die dritte Si-Schicht 46 enthält, in jeder der dritten Region 33 und der vierten Region 34 gebildet, und die dritte Si-Ge-Schicht 45, die zweite Si-Ge-Schicht 43 und die erste Si-Ge-Schicht 41 werden selektiv durch einen ähnlichen Schritt wie [Schritt-250] entfernt. Außerdem wird die Isolationsmaterialschicht 64 auf der gesamten Oberfläche gebildet und dann zurückgeätzt. Infolge dessen wird die Isolationsmaterialschicht 64 zwischen der Oberfläche der Basis 30 und jeder der ersten Si-Schichten 42 der laminierten Strukturen in der dritten Region 33 und in der vierten Region 34 gebildet, und die Zwischenschicht-Isolationsschicht 65 wird zwischen den Halbleiterschichten 61 gebildet.
  • Darüber hinaus kann je nach Fall die Halbleiterschicht 61 in der dritten Region 33 einen Leitfähigkeitstyp (p-Typ) aufweisen, der dem Leitfähigkeitstyp (n-Typ) der kanalbildenden Schicht 23n entgegengesetzt ist, während die Halbleiterschicht 61 in der vierten Region 34 einen Leitfähigkeitstyp (n-Typ) aufweisen kann, der dem Leitfähigkeitstyp (p-Typ) der kanalbildenden Schicht 23p entgegengesetzt ist. Es ist ausreichend, wenn die so konfigurierte Halbleiterschicht 61 durch Einarbeiten zweckmäßiger Störatome in die Halbleiterschicht 61 durch Ionenimplantation oder durch kollektives Implantieren von Ionen in die Halbleiterschicht 61 gebildet wird. Alternativ können die Bildung der Halbleiterschicht 61 und die Durchführung der Ionenimplantation gemäß der Anzahl der Schichten der Halbleiterschicht wiederholt werden.
  • Alternativ kann je nach Fall die folgende Struktur verwendet werden.
  • Eine laminierte Struktur mit der ersten Si-Ge-Schicht 41, der ersten Si-Schicht 42, der zweiten Si-Ge-Schicht 43, der zweiten Si-Schicht 44, der dritten Si-Ge-Schicht 45 und der dritten Si-Schicht 46 wird in jeder der ersten Region 31 und der zweiten Region 32 gebildet.
    • In jeder der dritten Region 33 und der vierten Region kann eine laminierte Struktur gebildet werden, die zwei oder eine größere Anzahl einer Si-Ge-Schicht oder einer Si-Schicht enthält.
  • Obgleich die vorliegende Offenbarung auf der Grundlage der bevorzugten Ausführungsformen beschrieben wurde, sind die Konfiguration und die Struktur der Halbleitervorrichtung, das Material, aus dem die Halbleitervorrichtung hergestellt wird, und das Herstellungsverfahren der Halbleitervorrichtung, das in den Ausführungsformen beschrieben wird, beispielhaft dargestellt und können auf zweckmäßige Weise geändert werden. Darüber hinaus kann die Reihenfolge der Schritte in dem Herstellungsverfahren der Halbleitervorrichtung in jeder der Ausführungsformen zweckmäßig gemäß den Anforderungen geändert werden. Obgleich der Kanal strukturab schnitt in den oben beschriebenen Ausführungsformen ausschließlich die Nanodrahtstruktur aufweist, kann der Kanalstrukturabschnitt auch eine Nanolagenstruktur haben. Die Basis kann anstelle des Silizium-Halbleitersubstrats durch ein SOI-Substrat gebildet werden. Je nach Fall kann die Elementtrennungsregion in einem anfänglichen Schritt des Herstellungsverfahrens der Halbleitervorrichtung gebildet werden.
  • Gemäß den Ausführungsformen enthält die laminierte Struktur die erste Si-Ge-Schicht 41, die erste Si-Schicht 42, die zweite Si-Ge-Schicht 43, die zweite Si-Schicht 44, die dritte Si-Ge-Schicht 45, die dritte Si-Schicht 46 und die vierte Si-Ge-Schicht 47. Alternativ kann die laminierte Struktur die erste Si-Schicht 42, die erste Si-Ge-Schicht 41, die zweite Si-Schicht 44, die zweite Si-Ge-Schicht 43, die dritte Si-Schicht 46, die dritte Si-Ge-Schicht 45 und die vierte Si-Schicht 47 enthalten. Darüber hinaus ist es ausreichend, wenn die Anzahl der laminierten Kanalstrukturabschnitte zwei oder mehr beträgt.
  • Die SiGe-Schicht kann durch folgende Prozesse erhalten werden: Bilden einer oberen Schicht, die aus SiGe gebildet wird, auf einer unteren Schicht, die aus Si gebildet wird, und Durchführen einer Oxidationsbehandlung, um die obere Schicht, die aus SiGe gebildet wird, in eine SiO2-Schicht umzuwandeln und die untere Schicht, die aus Si gebildet wird, in eine SiGe-Schicht umzuwandeln.
  • Es ist zu beachten, dass die vorliegende Offenlegung auch folgende Konfigurationen haben kann.
  • [A01] «Halbleitervorrichtung: erster Aspekt»
  • Eine Halbleitervorrichtung, die enthält:
    • eine Basis;
    • einen ersten Feldeffekttransistor, der mindestens zwei laminierte Kanalstrukturabschnitte enthält, wobei die Kanalstrukturabschnitte jeweils einen Kanalabschnitt mit einer Nanodrahtstruktur oder einer Nanolagenstruktur, einen Gate-Isolationsfilm, der den Kanalabschnitt umgibt, und eine Gate-Elektrode, die mindestens einen Teil des Gate-Isolationsfilms umgibt, enthalten; und
    • einen zweiten Feldeffekttransistor, der eine kanalbildende Schicht, eine die kanalbildende Schicht umgebende Gate-Isolationsschicht, und eine mindestens einen Teil der Gate-Isolationsschicht umgebende Gate-Elektrode enthält, wobei
    • der erste Feldeffekttransistor und der zweite Feldeffekttransistor oberhalb der Basis angeordnet sind,
    • die Kanalabschnitte des ersten Feldeffekttransistors in einer Laminierrichtung der Kanalstrukturabschnitte voneinander getrennt angeordnet sind, und
    • unter der Annahme, dass jede Distanz zwischen den Kanalabschnitten des ersten Feldeffekttransistors eine Distanz L1 ist und dass eine Dicke der Gate-Isolationsschicht des zweiten Feldeffekttransistors eine Dicke T2 ist, T 2 ≥ ( L 1 /2 )
      Figure DE112019003768T5_0037
      erfüllt ist.
  • [A02] Die Halbleitervorrichtung gemäß [A01], wobei T2 ≥ 1,1 × (L1/2), bevorzugt T2 ≥ 1,2 × (L1/2), erfüllt ist.
  • [A03] Die Halbleitervorrichtung gemäß [A01] oder [A02], wobei unter der Annahme, dass eine Distanz zwischen einer Oberfläche der Basis und der kanalbildenden Schicht des zweiten Feldeffekttransistors eine Distanz L2 ist, L 2 ≥ L 1 , und
    Figure DE112019003768T5_0038
     L 2 ≥ T 2
    Figure DE112019003768T5_0039
    erfüllt sind.
  • [A04] Die Halbleitervorrichtung gemäß [A03], wobei L2 ≥ 2 × L1 erfüllt ist.
  • [A05] Die Halbleitervorrichtung gemäß einem von [A01] bis [A04], wobei unter der Annahme, dass eine Dicke jedes der Gate-Isolationsfilme des ersten Feldeffekttransistors eine Dicke T1 ist, T 2 ≥ 2 × T 1
    Figure DE112019003768T5_0040
    erfüllt ist.
  • [A06] Die Halbleitervorrichtung gemäß einem von [A01] bis [A05], wobei unter der Annahme, dass eine Dicke eines jeden der Kanalabschnitte T1-CH ist und dass eine Dicke der kanalbildenden Schicht T2-CH ist, T 2-CH ≥ 2 × T 1-CH
    Figure DE112019003768T5_0041
    erfüllt ist.
  • [A07] Die Halbleitervorrichtung gemäß einem von [A01] bis [A06], wobei
    mindestens ein Teil eines Kanalabschnitts in einer untersten Schicht, die den ersten Feldeffekttransistor bildet, von einer ersten Gate-Elektrode umgeben ist, und
    ein anderer Kanalabschnitt als der Kanalabschnitt in der untersten Schicht von einer zweiten Gate-Elektrode umgeben ist.
  • [A08] Die Halbleitervorrichtung gemäß einem von [A01] bis [A07], wobei
    der zweite Feldeffekttransistor einen Feldeffekttransistor vom n-Kanal-Typ und einen Feldeffekttransistor vom p-Kanal-Typ enthält,
    eine kanalbildende Schicht des Feldeffekttransistors vom n-Kanal-Typ Silizium enthält, und
    eine kanalbildende Schicht des Feldeffekttransistors vom p-Kanal-Typ Silizium oder Silizium-Germanium enthält.
  • [A09] Die Halbleitervorrichtung gemäß einem von [A01] bis [A08], wobei
    der erste Feldeffekttransistor einen Feldeffekttransistor vom n-Kanal-Typ und einen Feldeffekttransistor vom p-Kanal-Typ enthält,
    ein Kanalabschnitt des Feldeffekttransistors vom n-Kanal-Typ Silizium enthält, und
    ein Kanalabschnitt des Feldeffekttransistors vom p-Kanal-Typ Silizium-Germanium, Germanium oder InGaAs enthält.
  • [B01] «Halbleitervorrichtung: zweiter Aspekt»
  • Eine Halbleitervorrichtung, die enthält:
    • eine Basis;
    • einen ersten Feldeffekttransistor, der mindestens zwei laminierte Kanalstrukturabschnitte enthält, wobei die Kanalstrukturabschnitte jeweils einen Kanalabschnitt mit einer Nanodrahtstruktur oder einer Nanolagenstruktur, einen Gate-Isolationsfilm, der den Kanalabschnitt umgibt, und eine Gate-Elektrode, die mindestens einen Teil des Gate-Isolationsfilms umgibt, enthalten; und
    • einen zweiten Feldeffekttransistor, der eine kanalbildende Schicht, eine Gate-Isolationsschicht, die auf einer Oberseite und an einer Seitenfläche der kanalbildenden Schicht gebildet ist, und eine Gate-Elektrode, die auf mindestens einer Oberseite der Gate-Isolationsschicht gebildet ist, enthält, wobei
    • der erste Feldeffekttransistor und der zweite Feldeffekttransistor oberhalb der Basis angeordnet sind,
    • die Kanalabschnitte des ersten Feldeffekttransistors in einer Laminierrichtung der Kanalstrukturabschnitte voneinander getrennt angeordnet sind, und
    • eine Isolationsmaterialschicht zwischen einer Oberfläche der Basis und einer Unterseite der kanalbildenden Schicht, die den zweiten Feldeffekttransistor bildet, gebildet wird.
  • [B02] Die Halbleitervorrichtung gemäß [B01], wobei an die Basis an einem Abschnitt, der der Unterseite der kanalbildenden Schicht zugewandt ist, über die Isolationsmaterialschicht eine Sperrvorspannung angelegt wird.
  • [B03] Die Halbleitervorrichtung gemäß [B01] oder [B02], wobei unter der Annahme, dass eine Dicke eines jeden der Kanalabschnitte T1-CH ist und dass eine Dicke der Isolationsmaterialschicht TIns ist, 0,2 ≤ T 1-CH /T Ins ≤ 2
    Figure DE112019003768T5_0042
    erfüllt ist.
  • [B04] Die Halbleitervorrichtung gemäß einem von [B01] bis [B03], wobei mindestens eine Halbleiterschicht zwischen der kanalbildenden Schicht und der Isolationsmaterialschicht in dem zweiten Feldeffekttransistor gebildet ist.
  • [B05] Die Halbleitervorrichtung gemäß [B04], wobei zwischen der kanalbildenden Schicht und der Halbleiterschicht und zwischen den Halbleiterschichten eine Zwischenschicht-Isolationsschicht gebildet ist.
  • [B06] Die Halbleitervorrichtung gemäß [B04] oder [B05], wobei die Halbleiterschicht einen Leitfähigkeitstyp aufweist, der einem Leitfähigkeitstyp der kanalbildenden Schicht entgegengesetzt ist.
  • Bezugszeichenliste
    • 10n, 10p
    Erster Feldeffekttransistor,
    11n, 11p
    Kanalstrukturabschnitt,
    12n,12p
    Nanodrahtsktruktur,
    13n, 13p
    Kanalabschnitt,
    14
    Gate-Isolationsfilm,
    14'
    Erste Isolationsschicht,
    15, 151, 152
    Teil des Gate-Isolationsfilms (untere Schicht des Gate-Isolationsfilms),
    15'
    Erste untere Isolationsschicht,
    16
    Restlicher Teil des Gate-Isolationsfilms (obere Schicht des Gate-Isolationsfilms),
    16'
    Erste obere Isolationsschicht,
    17n, 17p
    Gate-Elektrode,
    18n 18p
    Source-/Drain-Region,
    19
    Leitfähige Materialschicht,
    20n, 20p
    Zweiter Feldeffekttransistor,
    23n, 23p
    Kanalbildende Schicht,
    24
    Gate-Isolationsschicht,
    24'
    Zweite Isolationsschicht,
    25,251, 252
    Teil der Gate-Isolationsschicht (untere Schicht der Gate-Isolationsschicht),
    25'
    Zweite untere Isolationsschicht,
    26
    Restlicher Teil der Gate-Isolationsschicht
    26'
    Zweite obere Isolationsschicht, (obere Schicht der Gate-Isolationsschicht),
    27n,27p
    Gate-Elektrode,
    28n, 28p
    Source-/Drain-Region,
    29
    Schicht aus leitfähigem Material,
    30
    Basis,
    31
    Erste Region,
    32
    Zweite Region,
    33
    Dritte Region,
    34
    Vierte Region,
    41
    Erste Si-Ge-Schicht,
    42
    Erste Si-Schicht,
    43
    Zweite Si-Ge-Schicht,
    44
    Zweite Si-Schicht,
    45
    Dritte Si-Ge-Schicht,
    46
    Dritte Si-Schicht,
    47
    Vierte Si-Ge-Schicht,
    51
    Maskenschicht,
    52
    Dummy-Gate-Abschnitt,
    53
    Seitenwand,
    54n
    Phosphor-dotierte SiC-Schicht,
    54p
    Bor-dotierte Si-Ge-Schicht,
    61
    Halbleiterschicht,
    64
    Isolationsmaterialschicht,
    65
    Zwischenschicht-Isolationsschicht,
    70
    Elementtrennungsregion,
    71
    Isolationsmaterial
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2015195405 [0003, 0005]

Claims (15)

  1. Halbleitervorrichtung, die umfasst: eine Basis; einen ersten Feldeffekttransistor, der mindestens zwei laminierte Kanalstrukturabschnitte enthält, wobei die Kanalstrukturabschnitte jeweils einen Kanalabschnitt mit einer Nanodrahtstruktur oder einer Nanolagenstruktur, einen Gate-Isolationsfilm, der den Kanalabschnitt umgibt, und eine Gate-Elektrode, die mindestens einen Teil des Gate-Isolationsfilms umgibt, enthalten; und einen zweiten Feldeffekttransistor, der eine kanalbildende Schicht, eine die kanalbildende Schicht umgebende Gate-Isolationsschicht, und eine mindestens einen Teil der Gate-Isolationsschicht umgebende Gate-Elektrode enthält, wobei der erste Feldeffekttransistor und der zweite Feldeffekttransistor oberhalb der Basis angeordnet sind, die Kanalabschnitte des ersten Feldeffekttransistors in einer Laminierrichtung der Kanalstrukturabschnitte voneinander getrennt angeordnet sind, und unter der Annahme, dass jede Distanz zwischen den Kanalabschnitten des ersten Feldeffekttransistors eine Distanz L1 ist und dass eine Dicke der Gate-Isolationsschicht des zweiten Feldeffekttransistors eine Dicke T2 ist, T 2 ≥ ( L 1 /2 )
    Figure DE112019003768T5_0043
    erfüllt ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei T2 ≥ 1,1 x (L1/2) erfüllt ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei unter der Annahme, dass eine Distanz zwischen einer Oberfläche der Basis und der kanalbildenden Schicht des zweiten Feldeffekttransistors eine Distanz L2 ist, L 2 ≥ L 1 , und
    Figure DE112019003768T5_0044
     L 2 ≥ T 2
    Figure DE112019003768T5_0045
    erfüllt sind.
  4. Halbleitervorrichtung nach Anspruch 3, wobei L2 ≥ 2 × L1 erfüllt ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei unter der Annahme, dass eine Dicke jedes der Gate-Isolationsfilme des ersten Feldeffekttransistors eine Dicke T1 ist, T 2 ≥ 2 × T 1
    Figure DE112019003768T5_0046
    erfüllt ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei unter der Annahme, dass eine Dicke eines jeden der Kanalabschnitte T1-CH ist und dass eine Dicke der kanalbildenden Schicht T2-CH ist, T 2-CH ≥ 2 × T 1-CH
    Figure DE112019003768T5_0047
    erfüllt ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei mindestens ein Teil eines Kanalabschnitts in einer untersten Schicht, die den ersten Feldeffekttransistor bildet, von einer ersten Gate-Elektrode umgeben ist, und ein anderer Kanalabschnitt als der Kanalabschnitt in der untersten Schicht von einer zweiten Gate-Elektrode umgeben ist.
  8. Halbleitervorrichtung nach Anspruch 1, wobei der zweite Feldeffekttransistor einen Feldeffekttransistor vom n-Kanal-Typ und einen Feldeffekttransistor vom p-Kanal-Typ enthält, eine kanalbildende Schicht des Feldeffekttransistors vom n-Kanal-Typ Silizium enthält, und eine kanalbildende Schicht des Feldeffekttransistors vom p-Kanal-Typ Silizium oder Silizium-Germanium enthält.
  9. Halbleitervorrichtung nach Anspruch 1, wobei der erste Feldeffekttransistor einen Feldeffekttransistor vom n-Kanal-Typ und einen Feldeffekttransistor vom p-Kanal-Typ enthält, ein Kanalabschnitt des Feldeffekttransistors vom n-Kanal-Typ Silizium enthält, und ein Kanalabschnitt des Feldeffekttransistors vom p-Kanal-Typ Silizium-Germanium, Germanium oder InGaAs enthält.
  10. Halbleitervorrichtung, die umfasst: eine Basis; einen ersten Feldeffekttransistor, der mindestens zwei laminierte Kanalstrukturabschnitte enthält, wobei die Kanalstrukturabschnitte jeweils einen Kanalabschnitt mit einer Nanodrahtstruktur oder einer Nanolagenstruktur, einen Gate-Isolationsfilm, der den Kanalabschnitt umgibt, und eine Gate-Elektrode, die mindestens einen Teil des Gate-Isolationsfilms umgibt, enthalten; und einen zweiten Feldeffekttransistor, der eine kanalbildende Schicht, eine Gate-Isolationsschicht, die auf einer Oberseite und an einer Seitenfläche der kanalbildenden Schicht gebildet ist, und eine Gate-Elektrode, die auf mindestens einer Oberseite der Gate-Isolationsschicht gebildet ist, enthält, wobei der erste Feldeffekttransistor und der zweite Feldeffekttransistor oberhalb der Basis angeordnet sind, die Kanalabschnitte des ersten Feldeffekttransistors in einer Laminierrichtung der Kanalstrukturabschnitte voneinander getrennt angeordnet sind, und eine Isolationsmaterialschicht zwischen einer Oberfläche der Basis und einer Unterseite der kanalbildenden Schicht, die den zweiten Feldeffekttransistor bildet, gebildet wird.
  11. Halbleitervorrichtung nach Anspruch 10, wobei an die Basis an einem Abschnitt, der der Unterseite der kanalbildenden Schicht zugewandt ist, über die Isolationsmaterialschicht eine Sperrvorspannung angelegt wird.
  12. Halbleitervorrichtung nach Anspruch 10, wobei unter der Annahme, dass eine Dicke eines jeden der Kanalabschnitte T1-CH ist und dass eine Dicke der Isolationsmaterialschicht TIns ist, 0 ,2 ≤ T 1-CH /T Ins ≤ 2
    Figure DE112019003768T5_0048
    erfüllt ist.
  13. Halbleitervorrichtung nach Anspruch 10, wobei mindestens eine Halbleiterschicht zwischen der kanalbildenden Schicht und der Isolationsmaterialschicht in dem zweiten Feldeffekttransistor gebildet ist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei zwischen der kanalbildenden Schicht und der Halbleiterschicht und zwischen den Halbleiterschichten eine Zwischenschicht-Isolationsschicht gebildet ist.
  15. Halbleitervorrichtung nach Anspruch 13, wobei die Halbleiterschicht einen Leitfähigkeitstyp aufweist, der einem Leitfähigkeitstyp der kanalbildenden Schicht entgegengesetzt ist.
DE112019003768.4T 2018-07-26 2019-06-18 Halbleitervorrichtung Pending DE112019003768T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-140217 2018-07-26
JP2018140217 2018-07-26
PCT/JP2019/024075 WO2020021913A1 (ja) 2018-07-26 2019-06-18 半導体装置

Publications (1)

Publication Number Publication Date
DE112019003768T5 true DE112019003768T5 (de) 2021-04-22

Family

ID=69182172

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112019003768.4T Pending DE112019003768T5 (de) 2018-07-26 2019-06-18 Halbleitervorrichtung

Country Status (6)

Country Link
US (2) US11476329B2 (de)
KR (1) KR20210035804A (de)
CN (1) CN112437978A (de)
DE (1) DE112019003768T5 (de)
TW (1) TW202008592A (de)
WO (1) WO2020021913A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023004052A1 (en) * 2021-07-22 2023-01-26 Synopsys, Inc. Input/output devices that are compatible with gate-all-around technology

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112019003768T5 (de) * 2018-07-26 2021-04-22 Sony Semiconductor Solutions Corporation Halbleitervorrichtung
US11101359B2 (en) * 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
TWI769683B (zh) * 2020-04-29 2022-07-01 台灣積體電路製造股份有限公司 半導體結構與其製造方法
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
US20220005951A1 (en) * 2020-07-05 2022-01-06 International Business Machines Corporation Strained Semiconductor FET Devices with Epitaxial Quality Improvement

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5720117B2 (ja) 2009-05-29 2015-05-20 住友化学株式会社 中空成形食品容器
JP4922373B2 (ja) * 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
CN106847814B (zh) 2011-12-19 2020-12-08 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
TWI686351B (zh) 2016-04-01 2020-03-01 聯華電子股份有限公司 奈米線電晶體及其製作方法
US10236362B2 (en) 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
US9653289B1 (en) 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US10170378B2 (en) 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all-around semiconductor device and manufacturing method thereof
DE112019003768T5 (de) 2018-07-26 2021-04-22 Sony Semiconductor Solutions Corporation Halbleitervorrichtung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023004052A1 (en) * 2021-07-22 2023-01-26 Synopsys, Inc. Input/output devices that are compatible with gate-all-around technology

Also Published As

Publication number Publication date
WO2020021913A1 (ja) 2020-01-30
US11961885B2 (en) 2024-04-16
US20230006042A1 (en) 2023-01-05
KR20210035804A (ko) 2021-04-01
TW202008592A (zh) 2020-02-16
US11476329B2 (en) 2022-10-18
US20210280673A1 (en) 2021-09-09
CN112437978A (zh) 2021-03-02

Similar Documents

Publication Publication Date Title
DE112019003768T5 (de) Halbleitervorrichtung
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE112012004932B4 (de) Verfahren zur Herstellung eines SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung
DE102012107496B4 (de) Metallgate-FINFET-Bauelement und Verfahren zu seiner Herstellung
DE112011106004B4 (de) Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur
DE102006012416B4 (de) Halbleiterbauelement (FET) mit einem runden Nano-Leitungstransistorkanal
DE112005003843B4 (de) Verfahren zum Ausbilden einer Halbleiter-Transistorstruktur und Halbleiter-Transistorstruktur
DE112011106031B4 (de) Einaxial gespannte Nanodrahtstrukturen
DE112006003550B4 (de) Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese
DE112005000394B4 (de) Halbleiterbauelement mit Mehrgatestruktur und Verfahren zu seiner Herstellung
DE102017118203A1 (de) Schwellspannungseinstellung für eine gate-all-around halbleiterstruktur
DE102019116859A1 (de) Verfahren zum herstellen einer halbleitervorrichtung, und eine halbleitervorrichtung
DE102017103674A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Mehrschicht-Kanalstruktur
DE102019112545A1 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE112012004934T5 (de) FinFET mit verschmolzenen Rippen und vertikalem Silicid
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102012217491A1 (de) Verringerung der parasitären Kapazität in FinFETs durch Verwendung eines Luftspalts
DE10393687T5 (de) Doppelgatehalbleiterbauelement mit separaten Gates
DE112006003059T5 (de) Halbleiteranordnungen und Verfahren zur Herstellung derselben
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE102019131389B4 (de) Halbleiterstruktur und herstellungsverfahren
DE102018108821A1 (de) Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
DE102017124226A1 (de) Halbleitervorrichtung und ihr herstellungsverfahren
DE112019004444T5 (de) Diode
DE112016001414B4 (de) Halbleiterstruktur und Prozess