DE112006003059T5 - Halbleiteranordnungen und Verfahren zur Herstellung derselben - Google Patents
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Abstract
Halbleiteranordnung
mit:
einem Werkstück, wobei das Werkstück ein erstes Gebiet und ein zweites Gebiet in der Nähe des ersten Gebiets beinhaltet;
einem ersten Transistor, der in dem ersten Gebiet des Werkstücks angeordnet ist, wobei der erste Transistor zumindest zwei erste Gateelektroden, ein erstes Gatedielektrikum, das in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet ist, beinhaltet, wobei das erste Gatedielektrikum ein erstes Material umfasst; und
einem zweiten Transistor, der in dem zweiten Gebiet des Werkstücks angeordnet ist, wobei der zweite Transistor zumindest zwei zweite Gateelektroden, ein zweites Gatedielektrikum, das in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet ist, beinhaltet, wobei das zweite Gatedielektrikum ein zweites Material umfasst, wobei das zweite Material von dem ersten Material verschieden ist.
einem Werkstück, wobei das Werkstück ein erstes Gebiet und ein zweites Gebiet in der Nähe des ersten Gebiets beinhaltet;
einem ersten Transistor, der in dem ersten Gebiet des Werkstücks angeordnet ist, wobei der erste Transistor zumindest zwei erste Gateelektroden, ein erstes Gatedielektrikum, das in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet ist, beinhaltet, wobei das erste Gatedielektrikum ein erstes Material umfasst; und
einem zweiten Transistor, der in dem zweiten Gebiet des Werkstücks angeordnet ist, wobei der zweite Transistor zumindest zwei zweite Gateelektroden, ein zweites Gatedielektrikum, das in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet ist, beinhaltet, wobei das zweite Gatedielektrikum ein zweites Material umfasst, wobei das zweite Material von dem ersten Material verschieden ist.
Description
- Bezug zu verwandten Patentanmeldungen
- Diese Patentanmeldung bezieht sich auf die folgenden ebenfalls anhängigen und von den gleichen Anmeldern stammenden US-Patentanmeldungen: Anmelde-Nr. 10/870,616, angemeldet am 17. Juni 2004, mit dem Titel "CMOS Transistor With Dual High-k Gate Dielectric and Method of Manufacture Thereof"; Anmelde-Nr. 11/005,292, angemeldet am 06. Dezember 2004, mit dem Titel "CMOS Transistor and Method of Manufacture Thereof"; Anmelde-Nr. 11/017,062, angemeldet am 20. Dezember 2004, mit dem Titel "Transistor Device and Method of Manufacture Thereof"; und Anmelde-Nr. 11/187,197, angemeldet am 21. Juli 2005, mit dem Titel "CMOS Transistors With Dual High-k Gate Dielectric and Methods of Manufacture Thereof"; diese Patentanmeldungen sind hiermit unter Bezug eingearbeitet.
- Technisches Gebiet
- Die vorliegende Erfindung bezieht sich allgemein auf Halbleiteranordnungen und insbesondere auf Transistoren mit Mehrfach-Gates und Verfahren zur Herstellung derselben.
- Hintergrund
- Halbleiteranordnungen werden bei einer Vielzahl elektronischer Anwendungen verwendet, wie z. B. Personalcomputern, Mobiltelefonen, Digitalkameras und anderem elektronischen Zubehör. Halbleiteranordnungen werden üblicherweise hergestellt durch die sequenzielle Abscheidung von isolierenden oder dielektrischen, leitenden und halbleitenden Materialschichten über einem Halbleitersubstrat, wobei durch die Strukturierung der verschiedenen Schichten mittels Lithografie Schaltungsbauteile und -elemente ausgebildet werden.
- Ein Transistor ist ein Element, welches in Halbleiteranordnungen beträchtliche Verwendung findet. In einer einzigen integrierten Schaltung (IC) können beispielsweise Millionen von Transistoren sein. Eine bei der Herstellung von Halbleiteranordnungen verbreitete Art von Transistor ist z. B. ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET, metal Oxide semiconductor field effect transistor). Herkömmliche MOSFETs haben eine Gateelektrode, die ein Kanalgebiet steuert, und werden häufig als Einzelgate-Transistoren bezeichnet. Frühe MOSFET-Prozesse verwendeten eine Art von Dotieren um einzelne Transistoren zu erzeugen, die entweder Positiv-(P) oder Negativ-(N)-Kanaltransistoren umfassten. Andere neuere Bauarten, als Komplementär-MOS (CMOS, complementary metal Oxide semiconductor)-Anordnungen bezeichnet, verwenden sowohl P-Kanal als auch N-Kanal-Anordnungen, z. B. einen P-Kanal-Metalloxidhalbleiter (PMOS)-Transistor und einen N-Kanal-Metalloxidhalbleiter (NMOS)-Transistor in komplementären Anordnungen.
- Herkömmliche planare Bulk-Einzelgate-MOSFET-Anordnungen können die geforderte Leistungsfähigkeit für zukünftige Technologieknoten von 45 nm oder darunter nicht erzielen. Das klassische Bulkanordnungskonzept basiert auf einem komplexen dreidimensionalen Dotierprofil, welches Kanalimplantation, Source- und Draingebietsimplantation, schwach dotierte Drain (LDD, lightly doped drain)-Erweiterungsimplantation und Taschen-/Haloimplantationssprozesse beinhaltet, welche wegen einer Erhöhung der Dotierstoff-Fluktuationen und stärkeren parasitären Kurzkanaleffekten aufgrund des Mangels an Potenzialkontrolle in dem Kanalgebiet und dem tiefen Substrat nicht weiter verkleinerbar sind. Deshalb hat die ITRS-Roadmap, z. B. veröffentlicht in der Ausgabe 2002 der International Technology Roadmap for Semiconductors (ITRS), welche hierin unter Bezugnahme eingearbeitet ist, zwei neue Designkonzepte vorgeschlagen: eine vollständig verarmte planare Silizium-auf-Isolator (SOI, silicon-on-insulator) MOSFET- Anordnung und eine vertikale Mehrfach-Gate finFET-(fin field effect transistor) oder Dreifach-Gateanordnung.
- Folglich sind Transistoren mit Mehrfach-Gates eine aufkommende Transistortechnologie. Ein Doppelgate-Transistor hat zwei parallele Gates, die sich gegenüberliegen und dasselbe Kanalgebiet steuern. Ein finFET ist eine vertikale Doppelgateanordnung, wobei der Kanal eine ein Halbleitermaterial umfassende vertikale Rippe (fin) umfasst, die üblicherweise auf einem Silizium-auf-Isolator (SOI)-Substrat ausgebildet ist. Die zwei Gates eines finFETs sind auf gegenüberliegenden Seitenwänden der vertikalen Rippe ausgebildet. Ein Dreifach-Gate-Transistor hat drei Gates, die dasselbe Kanalgebiet steuern, z. B. umfasst der Kanal die vertikale Rippe, zwei der Gates sind an den Seiten der vertikalen Rippe ausgebildet und ein drittes Gate ist auf dem oberen Ende der Rippe ausgebildet. Eine finFET-Struktur ist einem Dreifach-Gate-Transistor ähnlich, wobei das dritte Gate durch ein(e) auf dem oberen Ende der Rippe angeordnetes Isoliermaterial oder Hartmaske blockiert ist. FinFETs und Dreifach-Gate-Transistoren und einige der Herstellungsherausforderungen zum Ausbilden derselben sind in einem Dokument mit dem Titel "Turning Silicon an its Edge: Overcoming Silicon Scaling Barriers with Double-Gate and FinFET Technology" von Notyak, E. J., et al. im IEEE Circuits & Devices Magazine, Januar/Februar 2004, Seiten 20–31, IEEE, welches hierin unter Bezugnahme eingearbeitet ist, beschrieben.
- FinFETs und Dreifach-Gate-Transistoren können zum Ausbilden von CMOS-Anordnungen verwendet werden. Ein oder mehrere finFETS können als ein PMOS- und/oder NMOS-Transistor verwendet werden: häufig werden zwei oder mehr Rippen nebeneinander zum Ausbilden eines einzelnen PMOS- oder NMOS-Transistors verwendet. FinFETs können energischer skaliert oder in der Größe reduziert werden als planare Transistorstrukturen, und zeigen einen niedrigeren Gate-induzierten Drainverlust (GIDL, gate-induced drain leakage)-Strom, wie in einem Dokument mit dem Titel "Extremely Scaled Silicon Nano-CMOS Dervices" von Chang, L., et al. in Proceeedings of the IEEE, November 2003, Bd. 91, Nr. 11, Seiten 1860–1873, IEEE, welches hierin unter Bezugnahme eingearbeitet ist, beschrieben ist. Jedoch sind Mehrfach-Gate-Transistoren, wie z. B. finFETs, schwieriger und komplizierter herzustellen als planare CMOS-Anordnungen, und sie erfordern deutlich verschiedene Materialien und führen eine Vielzahl von Prozessierungsherausforderungen ein.
- Darüber hinaus ist es wichtig, CMOS-Anordnungen so zu entwerfen, dass eine symmetrische Schwellenspannung Vt für die NMOS- und PMOS-Transistoren der CMOS-Anordnung erzielt wird. Jedoch ist es schwierig, Materialien, Anordnungsstrukturen und Herstellungsprozesse zu finden, die eine symmetrische Schwellenspannung Vt erzielen, wenn die Anordnungen kleiner gemacht werden und insbesondere für fortgeschrittene Transistorentwürfe mit Mehrfach-Gates.
- Folglich besteht ein Bedarf an verbesserten Strukturen und Herstellungsprozessen für Mehrfach-Gate-Transistoren.
- Zusammenfassung der Erfindung
- Diese und andere Probleme werden allgemein durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, welche neue Entwürfe und Verfahren zur Herstellung für Mehrfach-Gate-CMOS-Transistoren bereitstellt, gelöst oder umgangen und technische Vorteile werden allgemein erzielt. Für einen Mehrfach-Gate-PMOS-Transistor wird ein anderes Gatedielektrikummaterial verwendet als für einen Mehrfach-Gate-NMOS-Transistor. Die Mehrfach-Gate-CMOS-Anordnung umfasst eine im Wesentlichen symmetrische Schwellenspannung Vt für die PMOS- und NMOS-Transistoren.
- In Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung beinhaltet eine Halbleiteranordnung ein Werkstück, wobei das Werkstück ein erstes Gebiet und ein zweites Gebiet in der Nähe des ersten Gebiets beinhaltet. Ein erster Transistor wird in dem ersten Gebiet des Werkstücks angeordnet. Der erste Transistor beinhaltet zumindest zwei erste Gateelektroden, und ein erstes Gatedielektrikum ist in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet, wobei das erste Gatedielektrikum ein erstes Material umfasst. Ein zweiter Transistor ist in dem zweiten Gebiet des Werkstücks angeordnet. Der zweite Transistor beinhaltet zumindest zwei zweite Gateelektroden, und ein zweites Gatedielektrikum ist in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet. Das zweite Gatedielektrikum umfasst ein zweites Material, wobei das zweite Material von dem ersten Material verschieden ist.
- Das Vorangegangene hat die Merkmale und technischen Vorteile von Ausführungsbeispielen der vorliegenden Erfindung eher breit umrissen, damit die folgende ausführliche Beschreibung der Erfindung besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausführungsbeispielen der Erfindung, welche den Gegenstand der Ansprüche der Erfindung darstellen, werden nachfolgend beschrieben. Vom Fachmann sollte wahrgenommen werden, dass die offenbarte Idee und spezifischen Ausführungsbeispiele leicht als Grundlage verwendet werden können, um andere Anordnungen oder Prozesse, welche die gleiche Zielsetzung wie die vorliegende Erfindung erfüllen, abzuändern oder zu entwickeln. Vom Fachmann sollte ebenso wahrgenommen werden, dass solche gleichwertigen Entwicklungen nicht vom Kern und Umfang der Erfindung, wie in den Ansprüchen dargelegt, abweichen.
- Kurzbeschreibung der Zeichnungen
- Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung im Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
-
1 bis6 Schnittansichten von Halbleiteranordnungen zu verschiedenen Stadien der Herstellung in Übereinstimmung mit bevorzugten Ausführungsbeispielen der vorliegenden Erfindung zeigen, wobei Mehrfach-Gate-CMOS-Anordnungen einen Mehrfach-Gate-PMOS-Transistor mit einem ersten Gatedielektrikummaterial und einen Mehrfach-Gate-NMOS-Transistor mit einem zweiten Gatedielektrikummaterial umfassen, wobei das erste Gatedielektrikummaterial und das zweite Gatedielektrikummaterial verschiedene Materialien umfassen; -
7 bis12 Schnittansichten von Halbleiteranordnungen zu verschiedenen Stadien der Herstellung in Übereinstimmung mit anderen bevorzugten Ausführungsbeispielen der vorliegenden Erfindung zeigen, wobei Mehrfach-Gate-PMOS-Transistoren ein von den Mehrfach-Gate-NMOS-Transistoren verschiedenes Gatedielektrikummaterial haben und ebenso ein davon verschiedenes Gatematerial haben können; -
13 bis17 Schnittansichten von Halbleiteranordnungen zu verschiedenen Stadien der Herstellung in Übereinstimmung mit anderen bevorzugten Ausführungsbeispielen der vorliegenden Erfindung zeigen, wobei Mehrfach-Gate-PMOS-Transistoren ein von Mehrfach-Gate-NMOS-Transistoren verschiedenes Gatedielektrikummaterial haben und ebenso ein von diesen verschiedenes Gatematerial haben können; -
18 eine finFET-Anordnung in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung zeigt, nach dem Ausbilden von oberen Metallisierungs- und Isolierschichten über der finFET-Anordnung; -
19 eine Rippenstruktur der in18 gezeigten finFET-Anordnung in einer Ansicht senkrecht zu der in18 gezeigten Ansicht zeigt; -
20 ein Ausführungsbeispiel der vorliegenden Erfindung zeigt, das in einen Dreifach-Gate-FET implementiert ist; und -
21 ein Ausführungsbeispiel der vorliegenden Erfindung in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung zeigt, wobei eine dünne Schicht von Silizium über dem Gatedielektrikummaterial einer finFET-Anordnung nach dem Ausbilden verschiedener Gatedielektrikummaterialien über den NMOS- und PMOS-Anordnungen ausgebildet ist. - Übereinstimmende Ziffern und Symbole der verschiedenen Figuren beziehen sich im Allgemeinen, soweit nicht anders gekennzeichnet, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele darzustellen und sind notwendigerweise maßstabsgerecht gezeichnet.
- Detaillierte Beschreibung beispielhafter Ausführungsbeispiele
- Die Herstellung und Verwendung der derzeit bevorzugten Ausführungsbeispiele wird nachstehend im Detail erläutert. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breit gefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
- In der Elektronik ist die "Austrittsarbeit" die Energie, normalerweise in Elektronenvolt gemessen, die notwendig ist, um ein Elektron vom Fermi-Niveau bis zu einem eine unendliche Strecke entfernten Punkt außerhalb der Oberfläche anzuheben. Die Austrittsarbeit ist eine Materialeigenschaft von jedem Material, ob das Material ein Leiter, Halbleiter oder ein Dielektrikum ist. Die Austrittsarbeit eines Halbleitermaterials kann durch Dotieren des Halbleitermaterials verändert werden; beispielsweise hat nicht-dotiertes Polysilizium eine Austrittsarbeit von ungefähr 4,65 eV, wohingegen mit Bor dotiertes Polysilizium eine Austrittsarbeit von ungefähr 5,15 eV hat.
- Allgemein erzielen Gatedielektriummaterialien mit hohem k, wenn sie als ein Gatedielektrikum eines Transistors verwendet werden, einen niedrigeren Gate-Leckstrom als die SiO2-Gatedielektrikummaterialien mit der gleichen effektiven Oxiddicke (EOT, effective Oxide thickness). Um jedoch Gatedielektriummaterialien mit hohem k in CMOS-Anwendungen nutzbar zu machen, sollte die Schwellenspannung Vt symmetrisch sein (z. B. Vtn = 0,3 V und Vtp = –0,3 V), was durch die Verwendung einer einzelnen Art von Material mit hohem k als ein Gatedielektriummaterial einer PMOS- und NMOS-Anordnung nicht erzielt werden kann, aufgrund des Fermi-Pinningeffekts des Materials mit hohem k. Es wurde beobachtet, dass die Materialien mit hohem k die Austrittsarbeit der PMOS- und NMOS-Transistoren bei unerwünschten Werten festheften (pin), unabhängig davon, ob ein Metall und/oder ein halbleitendes Material als ein Gateelektrodenmaterial verwendet wird.
- Es wurde beobachtet, dass die Austrittsarbeit eines Polysiliziumgates, das HfO2, welches ein Beispiel eines dielektrischen Materials mit hohem k ist, als ein Gatedielektrikummaterial verwendet, an einem Punkt nahe des Leitungsbandes von Polysilizium festgeheftet wird, wodurch verursacht wird, dass das Polysiliziumgate wie ein n-Typ Polysilizium arbeitet, sogar für mit einem p-Typ Dotierstoff dotiertes Polysilizium. Siehe Hobbs, C., et al. in einem Dokument mit dem Titel "Fermi Level Pinning at the PolySi/Metal Oxide Interface", veröffentlicht in dem 2003 Symposium an VLSI Technology Digest of Technical Papers, Juni 2003, welches hierin unter Bezugnahme eingearbeitet ist.
- Für nicht-klassische CMOS-Strukturen, wie z. B. einen finFET oder Mehrfach-Gate-MOSFET, wird der Kanal normalerweise schwach dotiert um einen Mobilitätsvorteil zu erhalten. Deshalb ist die Austrittsarbeitsanforderung an die Gateelektrode einer Mehrfach-Gate-Anordnung verschieden von der einer planaren CMOS-Struktur. Für die herkömmliche planare Struktur wird die Verwendung von dielektrischen Materialien mit hohem k als ein Gatedielektrikummaterial beispielsweise Austrittsarbeiten nahe der Bandkante für die NMOS- und PMOS-Anordnung erfordern.
- Es besteht ein Bedarf an Verfahren zur Verwendung von dielektrischen Materialien mit hohem k in Mehrfach-Gate-Transistoren, wobei die Austrittsarbeiten zum Erzielen einer symmetrischen Vt für eine Mehrfach-Gate-CMOS-Anordnung einstellbar sind.
- Es wird hierin anerkannt, dass für Mehrfach-Gate-CMOS-Anordnungen, wie z. B. finFETs und Dreifach-Gateanordnungen, ein NMOS-Mehrfach-Gate-FET und ein PMOS-Mehrfach-Gate-FET eine Austrittsarbeit haben müssen, die ungefähr 0,1 eV bis 1 eV von einer mid-gap-Austrittsarbeit von ungefähr 4,6 eV entfernt ist. Beispielsweise kann ein Mehrfach-Gate-nFET eine Austrittsarbeit von ungefähr 4,4 eV erfordern und eine Mehrfach-Gate-pFET-Anordnung kann eine Austrittsarbeit von ungefähr 4,8 eV erfordern (+/– 0,2 von 4,6 eV), um eine symmetrische Vt für die Mehrfach-Gate-NMOS- und -PMOS-Anordnungen zu erzielen.
- Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich finFET CMOS-Transistoren. Ausführungsbeispiele der vorliegenden Erfindung können jedoch ebenso auf andere Halbleiteranordnungsanwendungen angewandt werden, wo zwei oder mehr Mehrfach-Gate-Transistoren, wie z. B. eine Dreifach-Gateanordnung, verwendet werden. Man beachte, dass in den gezeigten Zeichnungen nur eine PMOS-Anordnung und nur eine NMOS-Anordnung gezeigt sind; dennoch kann es dort viele Mehrfach-Gate-PMOS- und -NMOS-Anordnungen geben, die während jedem der hierin beschriebenen Herstellungsprozesse ausgebildet worden sind.
- Ausführungsbeispiele der Erfindung umfassen ein Ausbilden einer Halbleiteranordnung mit zwei Mehrfach-Gate-Transistoren, wobei ein erster Mehrfach-Gate-Transistor ein erstes Gatedielektriktum umfasst, und wobei ein zweiter Mehrfach-Gate-Transistor ein zweites Gatedielektrikum umfasst. Das zweite Gatedielektrikum umfasst ein von dem ersten Gatedielektrikum verschiedenes Material. Das Material des ersten Gatedielektrikums und des zweiten Gatedielektrikums ist basierend auf der gewünschten Austrittsarbeit und Vt der ersten und zweiten Mehrfach-Gate-Transistoren ausgewählt.
- Mehrere bevorzugte Ausführungsbeispiele von Verfahren zur Herstellung von Halbleiteranordnungen werden hierin beschrieben werden.
1 bis6 zeigen Schnittansichten einer Halbleiteranordnung100 zu verschiedenen Stadien der Herstellung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, wobei eine CMOS-Anordnung einen Mehrfach-Gate-PMOS-Transistor und -NMOS-Transistor mit verschiedenen Gatedielektrikummaterialien umfasst. Nun auf1 Bezug nehmend ist dort eine Halbleiteranordnung100 , die ein Werkstück102 beinhaltet, in einer Schnittansicht gezeigt. Das Werkstück102 umfasst vorzugsweise ein Silizium-auf-Isolator (SOI, silicon-on-insulator)-Substrat. Das SOI-Substrat beinhaltet beispielsweise eine erste Schicht von halbleitendem Material101 , das ein Substrat umfasst, eine über der ersten Schicht von halbleitendem Material101 angeordnete vergrabene Isolierschicht103 oder vergrabene Oxidschicht, und eine zweite Schicht von halbleitendem Material105 , die über der vergrabenen Isolierschicht103 angeordnet ist. Das Werkstück102 kann ein Halbleitersubstrat beinhalten, das beispielsweise durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfasst. Das Werkstück102 kann ebenso nicht gezeigte andere aktive Komponenten oder Schaltungen beinhalten. Das Werkstück102 kann beispielsweise Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück102 kann andere leitende Schichten oder andere Halbleiterelemente, z. B. Transistoren, Dioden, usw. beinhalten. Verbundhalbleiter, wie z. B. GaAs, InP, Si/Ge oder SiC, können anstelle von Silizium verwendet werden. Das Werkstück102 kann mit P-Typ-Dotierstoffen und N-Typ-Dotierstoffen dotiert werden, z. B. zum Ausbilden von (nicht gezeigten) P-Wannen bzw. N-Wannen. Die zweite Schicht von Halbleitermaterial105 kann z. B. Silizium (Si) mit einer Dicke von ungefähr100 nm umfassen, obwohl die zweite Schicht von Halbleitermaterial105 alternativ andere Materialien und Abmessungen umfassen kann. - Das Werkstück
102 beinhaltet ein erstes Gebiet104 und ein zweites Gebiet106 . Das erste Gebiet104 umfasst ein Gebiet, wo ein erster Transistor, der beispielsweise eine Mehrfach-Gate-PMOS-Anordnung oder PMOSFET umfasst, ausgebildet werden wird. Das zweite Gebiet106 umfasst ein Gebiet, wo ein zweiter Transistor, der z. B. eine Mehrfach-Gate-NMOS-Anordnung oder NMOSFET umfasst, ausgebildet werden wird. Die PMOS-Anordnung und NMOS-Anordnung sind in1 nicht gezeigt: s.6 . Das erste Gebiet104 und das zweite Gebiet106 können durch ein optionales flaches Grabenisolations (STI, shallow trench isolation)-Gebiet getrennt sein (in Figur nicht gezeigt; s. beispielsweise19 bei350 ). Das erste Gebiet104 kann mit n-Typ-Dotierstoffen schwach dotiert sein, und das zweite Gebiet106 kann mit p-Typ-Dotierstoffen schwach dotiert sein. Allgemein ist das Werkstück102 mit n- bzw. p-Typ-Dotierstoffen dotiert, abhängig davon, ob die Übergänge des auszubildenden Transistors entsprechend p- bzw. n-Typ sein werden. - Eine Hartmaske
108 /110 /112 wird über dem Werkstück102 ausgebildet (in1 nicht gezeigt; s.2 , wo die Hartmaske108 /110 /112 schon strukturiert worden ist). Die Hartmaske108 /110 /112 umfasst eine erste Oxidschicht108 , die ungefähr 5 nm oder weniger von über dem Werkstück102 ausgebildetem SiO2 umfasst. Eine Nitritschicht110 , die ungefähr 20 nm von SixNy umfasst, wird über der ersten Oxidschicht108 ausgebildet. Eine zweite Oxidschicht112 , die ungefähr 20 nm oder weniger von SiO2 umfasst, wird über der Nitridschicht110 ausgebildet. Alternativ kann die Hartmaske108 /110 /112 z. B. andere Materialien und Abmessungen umfassen. - Die Hartmaske
108 /110 /112 wird beispielsweise unter Verwendung von Lithografie strukturiert, z. B. durch Abscheiden einer (nicht gezeigten) Fotoresistschicht über der Hartmaske108 /110 /112 , Bestrahlen der Fotoresistschicht mit einer Energie unter Verwendung einer Lithografiemaske, Entwickeln der Fotoresistschicht und Verwenden der Fotoresistschicht als eine Maske zum Strukturieren der Hartmaske108 /110 /112 . Die Hartmaske108 /110 /112 und optional ebenso die Fotoresistschicht werden, wie in2 gezeigt, beispielsweise als eine Maske zum Strukturieren der zweiten Schicht von halbleitendem Material105 des Werkstücks102 verwendet. Die vergrabene Isolierschicht103 kann beispielsweise eine Ätzstoppschicht für den Ätzprozess der zweiten Schicht von halbleitendem Material105 umfassen. Ein oberer Teilbereich der vergrabenen Isolierschicht103 kann beispielsweise, wie gezeigt, während des Ätzprozesses der zweiten Schicht von halbleitendem Material105 entfernt werden. Beispielsweise kann die vergrabene Isolierschicht103 eine Dicke von ungefähr 150 nm haben, und kann um ungefähr 15 nm oder weniger geätzt werden. - Die zweite Schicht von Halbleitermaterial
105 des SOI-Substrats oder Werkstücks102 bildet vertikale Rippen (fin) von Halbleitermaterial105 aus, die sich in einer vertikalen Richtung weg von einer horizontalen Richtung des Werkstücks102 erstrecken. Die Rippenstrukturen105 werden als die Kanäle von PMOS- und NMOS-Anordnungen wirken, was nachfolgend hierin beschrieben wird. Die Rippenstrukturen105 haben eine Dicke, die beispielsweise ungefähr 50 nm oder weniger umfassen kann, obwohl die Rippen alternativ andere Abmessungen umfassen können. Beispielsweise kann die Dicke der Rippenstrukturen105 in einigen Anwendungen ungefähr 5 bis 60 nm oder weniger umfassen. Als ein weiteres Beispiel kann die Dicke der Rippenstrukturen105 größer sein, wobei sie eine Dicke von beispielsweise ungefähr 100 bis 1 000 nm hat. Die Dicke der Rippenstrukturen105 kann beispielsweise als eine Funktion der Kanaldotierung und anderen Abmessungen der Rippenstrukturen105 variieren, obwohl andere Parameter ebenso eine Wirkung auf die Bestimmung der Abmessung der Dicke der Rippenstruktur105 haben kann. - Die Rippenstrukturen
105 haben eine Höhe, die z. B. im Wesentlichen gleich ist mit der Dicke der zweiten Schicht des Halbleitermaterials105 . Es sind nur zwei Rippenstrukturen105 in dem ersten Gebiet104 und dem zweiten Gebiet106 der Halbleiteranordnung100 gezeigt; dennoch kann es viele Rippenstrukturen105 geben, z. B. ungefähr 1 bis 200 Rippenstrukturen in jedem ersten Gebiet104 und zweiten Gebiet106 , z. B. für jede PMOS- und NMOS-Anordnung, obwohl alternativ eine andere Anzahl von Rippenstrukturen105 verwendet werden kann. - Das Werkstück
102 wird vorzugsweise unter Verwendung eines Vor-Gate-Reinigungsprozesses zum Entfernen irgendwelcher Verunreinigungen oder natürlicher Oxide von der oberen Oberfläche des Werkstücks102 , z. B. von den Rippenstrukturen105 und dem vergrabenen Oxid103 und ebenso von der Hartmaske108 /110 /112 , gereinigt. Die Vor-Gate-Behandlung kann beispielsweise eine HF-, HCl- oder Ozon-basierte Reinigungsbehandlung umfassen, obwohl die Vor-Gate-Behandlung alternativ andere Chemikalien umfassen kann. - Ein erstes Material
120 wird über den Rippenstrukturen105 und der strukturierten Hartmaske108 /110 /112 , die über den Rippenstrukturen105 angeordnet ist, wie in2 gezeigt, abgeschieden. Das erste Material120 umfasst in einem Ausführungsbeispiel vorzugsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder größer. Das erste Material120 umfasst vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3), Kombinationen davon oder mehrere Schichten davon, obwohl das erste Material120 alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann. Das erste Material120 umfasst in einigen Ausführungsbeispielen vorzugsweise ein Hafnium-basiertes Dielektrikum. Das erste Material120 kann eine einzige Schicht von Material umfassen, oder das erste Material120 kann alternativ zwei oder mehrere Schichten umfassen. In einem Ausführungsbeispiel kann eines oder mehrere dieser Materialien in dem ersten Material120 in verschiedenen Kombinationen oder in gestapelten Schichten beinhaltet sein. - Das erste Material
120 kann beispielsweise durch chemische Gasphasenabscheidung (CVD, chemical vapor deposition), Atomlagenabscheidung (ALD, atomic layer deposition), metallorganisch-chemische Gasphasenabscheidung (MOCVD, metal organic chemical vapor deposition), physikalische Gasphasenabscheidung (PVD, physical vapor deposition) oder Dampfstrahlabscheidung (JVD, jet vapor deposition) abgeschieden werden, obwohl das erste Material120 alternativ unter Verwendung anderer geeigneter Abscheidetechniken abgeschieden werden kann. Das erste Material120 umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke von z. B. ungefähr 1 nm (10 Å) bis ungefähr 7 nm (70 Å), obwohl das erste Material120 alternativ andere Abmessungen umfassen kann, wie beispielsweise ungefähr 8 nm (80 Å) oder weniger. In einem Ausführungsbeispiel umfasst das erste Material120 vorzugsweise z. B. ein Hafnium-basiertes Material. In einem anderen Ausführungsbeispiel umfasst das erste Material120 vorzugsweise z. B. La. - Ein zweites Material
122 wird, wie in2 gezeigt, über dem ersten Material120 abgeschieden. Das zweite Material122 umfasst in einem Ausführungsbeispiel vorzugsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder größer. Das zweite Material122 umfasst vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxNy, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3), Kombinationen davon oder mehrere Schichten davon, obwohl das zweite Material122 alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann. Das zweite Material122 umfasst in einigen Ausführungsbeispielen vorzugsweise ein Hafnium-basiertes Dielektrikum. Das zweite Material122 kann eine einzige Schicht von Material umfassen, oder alternativ kann das zweite Material122 zwei oder mehrere Schichten umfassen. - Das zweite Material
122 kann beispielsweise unter Verwendung der für das erste Material120 beschriebenen Abscheidetechniken ausgebildet werden. Das zweite Material122 umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke von ungefähr 0,1 nm (1 Å) bis ungefähr 5 nm (50 Å), obwohl das zweite Material122 alternativ andere Abmessungen, wie z. B. ungefähr 8 nm (80 Å) oder weniger umfassen kann. In einem Ausführungsbeispiel umfasst das zweite Material122 vorzugsweise z. B. ein Aluminium-basiertes Material. In einem anderen Ausführungsbeispiel umfasst das zweite Material122 vorzugsweise z. B. ein Fermi-Pinning-Material, wie beispielsweise ein Aluminium-beinhaltendes Material, das an der oberen Oberfläche davon angeordnet ist. In einigen Ausführungsbeispielen, z. B. in den13 –17 , umfasst das zweite Material322 vorzugsweise z. B. Y. - Wieder auf
2 Bezug nehmend, wird das zweite Material122 oberhalb des zweiten Gebiets106 des Werkstücks102 entfernt. Dies kann begleitet werden durch ein Abscheiden einer Hartmaske124 über der gesamten Oberfläche des Werkstücks102 , über dem zweiten Material122 . Die Hartmaske124 umfasst vorzugsweise z. B. eine Schicht von Polysilizium, Siliziumdioxid, Tetraethoxysilat (TEOS), Siliziumnitrid oder Kombinationen oder mehreren Schichten davon, obwohl die Hartmaske124 alternativ andere Materialien umfassen kann. Die Hartmaske124 umfasst vorzugsweise eine Dicke von z. B. ungefähr 20 bis 100 nm (200 bis 1.000 Å), obwohl die Hartmaske124 alternativ andere Abmessungen umfassen kann. Die Hartmaske124 kann beispielsweise durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD, plasma-enhanced chemical vapor deposition) oder durch andere geeignete Abscheidetechniken abgeschieden werden. - Die Hartmaske
124 wird oberhalb des zweiten Gebiets106 des Werkstücks102 z. B. unter Verwendung von Lithografie entfernt. Beispielsweise kann eine (nicht gezeigte) Fotoresistschicht über der Hartmaske124 abgeschieden werden, die Fotoresistschicht wird strukturiert und entwickelt und dann wird die Fotoresistschicht als eine Maske verwendet, während Teilbereiche der Hartmaske124 in dem zweiten Gebiet106 weggeätzt werden. Die Hartmaske124 kann beispielsweise unter Verwendung eines Nass- und/oder Trockenätzprozesses entfernt werden. Die Fotoresistschicht wird dann abgelöst (stripped) oder entfernt. - Als Nächstes wird die Hartmaske
124 dann als eine Maske verwendet, während das zweite Material122 von dem zweiten Gebiet106 des Werkstücks, wie in3 gezeigt, entfernt oder weggeätzt wird. - In einigen Ausführungsbeispielen wird dann ein drittes Material
120' , wie in4 gezeigt, über der Hartmaske124 in dem ersten Gebiet104 des Werkstücks102 und über dem ersten Material120 in dem zweiten Gebiet106 des Werkstücks102 abgeschieden. Das dritte Material120' umfasst in einem Ausführungsbeispiel vorzugsweise ein dielektrisches Material mit hohem k mit einer dielektrischen Konstante von ungefähr 4,0 oder größer. Das dritte Material120' umfasst vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxNy, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3), Kombinationen davon oder mehrere Schichten davon, obwohl das dritte Material120' alternativ andere Isoliermaterialien mit hohem k oder andere dielektrische Materialien umfassen kann. Das dritte Material120' kann eine einzige Schicht von Material umfassen oder das dritte Material120' kann alternativ zwei oder mehrere Schichten umfassen. Das dritte Material120' kann beispielsweise unter Verwendung der für das erste Material120 beschriebenen Abscheidetechniken ausgebildet werden. Das dritte Material120' umfasst in einem Ausführungsbeispiel vorzugsweise eine Dicke von ungefähr 0,1 nm (1 Å) bis ungefähr 5 nm (50 Å), obwohl das dritte Material120' alternativ andere Abmessungen, wie z. B. ungefähr 8 nm (80 Å) oder weniger umfassen kann. - In einem Ausführungsbeispiel umfasst das dritte Material
120' vorzugsweise z. B. ein Hafnium-basiertes Material. In einem anderen Ausführungsbeispiel umfasst das dritte Material120' vorzugsweise z. B. das gleiche Material wie das erste Material120 . Das dritte Material120' kann als ein weiteres Beispiel ein Nachfüllen (refill) des ersten Materials120 umfassen. In einem weiteren Ausführungsbeispiel umfasst das dritte Material120' vorzugsweise z. B. Y. - Die Hartmaske
124 wird dann oberhalb des Werkstücks102 in dem ersten Gebiet104 entfernt. Das dritte Material120' wird oberhalb der Hartmaske124 während des Entfernens der Hartmaske124 z. B. in einer lift-off-Technik entfernt. - Ein erstes Gatematerial
126 wird, wie in5 gezeigt, über dem zweiten Material122 in dem ersten Gebiet104 des Werkstücks102 und über dem dritten Material120' in dem zweiten Gebiet106 des Werkstücks102 abgeschieden. Das erste Gatematerial126 umfasst vorzugsweise ein Metall, obwohl alternativ ebenso halbleitende Materialien für das erste Gatematerial126 verwendet werden können. Das erste Gatematerial126 kann z. B. TiN, TiCN, HfN, TaN, W, Al, Ru, RuN, RuSiN, RuTa, TaSiN, TiSiN, TaCN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, (Boride, Phosphide oder Antimonide von Ti), Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, LaN, LaSiN, WSiN, WSi, Polysilizium, ein teilweise silizidiertes Material, ein vollständig silizidiertes Material (FUSI, fully silicided), andere Metalle und/oder Kombinationen oder mehrere Schichten davon umfassen. Das erste Gatematerial126 kann beispielsweise unter Verwendung von CVD, PVD, ALD oder anderen Abscheidetechniken abgeschieden werden. Das erste Gatematerial126 umfasst vorzugsweise eine Dicke von ungefähr 1 bis 100 nm (10 bis 1.000 Å), obwohl das erste Gatematerial122 alternativ z. B. andere Abmessungen umfassen kann. - Wenn das erste Gatematerial
126 z. B. FUSI umfasst, kann Polysilizium über dem zweiten Material122 und dritten Material120' abgeschieden werden, und ein Metall, wie z. B. Nickel, kann über dem Polysilizium abgeschieden werden, obwohl andere Metalle verwendet werden können. Das Werkstück102 kann dann auf ungefähr 600 oder 700°C zum Ausbilden einer einzelnen Schicht von Nickelsilizid126 als einem Gatematerial erhitzt werden. Alternativ können beispielsweise verschiedene Prozessbedingungen zum Ausbilden anderer Phasen von Nickelsilizid verwendet werden. Aufgrund des Fermi-Pinningeffekts ist die Austrittsarbeit stabil, sogar wenn beispielsweise verschiedene Phasen von Nickelsilizid mit verschiedenen Austrittsarbeiten zur gleichen Zeit vorhanden sind. - In dem in den
1 bis5 gezeigten Ausführungsbeispiel umfasst das erste Gatematerial126 vorzugsweise ein Metall, und ein optionales zweites Gatematerial128 wird, wie in5 gezeigt, über dem ersten Gatematerial126 abgeschieden. Das zweite Gatematerial128 umfasst vorzugsweise ein halbleitendes Material wie z. B. Polysilizium. Folglich umfassen die ausgebildeten Gates der Mehrfach-Gate-Transistoren in diesem Ausführungsbeispiel einen Stapel einer Metallunterschicht, z. B. das erste Gatematerial126 , mit einer Polysiliziumdeckschicht, z. B. dem zweiten Gatematerial128 , das über der Metallunterschicht126 angeordnet ist, wodurch ein Gateelektrodenstapel126 /128 ausgebildet wird. Alternativ können die Gates der Transistoren beispielsweise eine nicht gezeigte Kombination einer Vielzahl von Metallschichten umfassen, die einen Gateelektrodenstapel ausbilden. - Als Nächstes wird der Herstellungsprozess für die Mehrfach-Gate-Transistoranordnung fortgesetzt. Beispielsweise werden das zweite Gatematerial
128 , das erste Gatematerial126 , das dritte Material120' , das zweite Material122 und das erste Material120 zum Ausbilden einer Mehrfach-Gate-Transistoranordnung strukturiert. Beispielsweise können Teilbereiche des zweiten Gatematerials128 , des ersten Gatematerials126 , des zweiten Materials122 und des ersten Materials120 nach dem Strukturierungsprozess zum Ausbilden einer Mehrfach-Gate-PMOS-Anordnung, die ein oder mehrere der Rippenstrukturen105 umfasst, in dem ersten Gebiet104 verbleibend zurückgelassen werden. Eine einzelne PMOS-Anordnung in dem ersten Gebiet104 kann eine Vielzahl von Rippenstrukturen105 umfassen, die durch das erste Material120 , das zweite Material122 , das erste Gatematerial126 und das zweite Gatematerial128 bedeckt sind. Das erste Material120 und das zweite Material122 umfassen ein erstes Gatedielektrikum der PMOS-Anordnung in dem ersten Gebiet104 , und das erste Gatematerial126 und das zweite Gatematerial128 umfassen zwei erste Gatelektroden, z. B. an den Seitenwänden der Rippenstrukturen105 der PMOS-Anordnung. Desgleichen können Teilbereiche des zweiten Gatematerials128 , des ersten Gatematerials126 , des dritten Materials120' und des ersten Materials120 nach dem Strukturierungsprozess zum Ausbilden einer Mehrfach-Gate-NMOS-Anordnung, die ein oder mehrere der Rippenstrukturen105 umfasst, in dem zweiten Gebiet106 verbleibend zurückgelassen werden. Eine einzelne NMOS-Anordnung kann eine Vielzahl von Rippenstrukturen105 umfassen, die durch das erste Material120 , das dritte Material120' , das erste Gatematerial126 und das zweite Gatematerial128 bedeckt sind. Das erste Material120 und das dritte Material120' umfassen ein zweites Gatedielektrikum der NMOS-Anordnung in dem zweiten Gebiet106 , und das erste Gatematerial126 und das zweite Gatematerial128 umfassen zwei zweite Gateelektroden, z. B. an den Seitenwänden der Rippenstrukturen105 der NMOS-Anordnung. Die PMOS-Anordnung in dem ersten Gebiet104 und die NMOS-Anordnung in dem zweiten Gebiet106 umfassen eine Mehrfach-Gate-CMOS-Anordnung.18 und19 zeigen beispielsweise eine fertig gestellte Anordnung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, die nachfolgend hierin beschrieben wird. - Die Rippenstrukturen
105 bilden die Kanäle der Mehrfach-Gate-Transistoren aus. Zwei Gateelektroden werden auf jeder Rippenstruktur105 ausgebildet. Mit Bezug auf5 ist beispielsweise eine Gateelektrode an einer linken Seite der Rippenstruktur105 ausgebildet, eine andere Gateelektrode ist auf der rechten Seite der Rippenstruktur105 ausgebildet. Folglich werden zwei Gateelektroden über jeder Rippenstruktur105 ausgebildet und ein Gatedielektrikum (z. B. entweder das erste Material120 und das zweite Material122 im Gebiet104 oder das erste Material120 und das dritte Material120' im Gebiet106 ) befindet sich zwischen den Gateelektroden und den Kanälen der Rippenstruktur105 . - Folglich wird eine Mehrfach-Gate-CMOS-Anordnung ausgebildet, wobei in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung der PMOS-Transistor in dem ersten Gebiet
104 ein Gatedielektrikum120 /122 umfasst, das ein von dem Gatedielektrikum120 /120' des NMOS-Transistors in dem zweiten Gebiet106 verschiedenes Material umfasst. Vorteilhafterweise werden die Materialien des Gatedielektrikums120 /122 oder120 /120' ausgewählt, um die gewünschte Austrittsarbeit der PMOS- oder NMOS-Anordnung zu erzielen, so dass eine symmetrische Schwellenspannung Vt für die Mehrfach-Gate-CMOS-Anordnung erzielt wird. Beispielsweise umfasst in einem Ausführungsbeispiel das erste Material120 und das dritte Material120' vorzugsweise ein Hafnium-beinhaltendes Material, um die Austrittsarbeit der NMOS-Anordnung festzuheften (pin), und das zweite Material122 umfasst vorzugsweise ein Aluminium-beinhaltendes Material zum Ausbilden einer Deckschicht für das erste Material120 der PMOS-Anordnung, wodurch die Austrittsarbeit der PMOS-Anordnung festgeheftet wird. - In einem Ausführungsbeispiel umfasst beispielsweise der Transistor in dem ersten Gebiet
104 einen PMOS-Transistor, und der Transistor in dem zweiten Gebiet106 umfasst einen NMOS-Transistor. Der PMOS-Transistor umfasst vorzugsweise eine erste Austrittsarbeit von ungefähr 4,7 bis 5,6 eV, und der NMOS-Transistor umfasst vorzugsweise eine zweite Austrittsarbeit von ungefähr 3,6 bis 4,5 eV. Die erste Austrittsarbeit und die zweite Austrittsarbeit sind in einem Ausführungsbeispiel vorzugsweise z. B. um den gleichen vorgegebenen Betrag von eV von einer mid-gap-Austrittsarbeit von ungefähr 4,6 eV entfernt. Die Gatedielektriummaterialien120 und122 des PMOS-Transistors in dem ersten Gebiet104 richten eine erste Austrittsarbeit des PMOS-Transistors ein, und die Gatedi elektriummaterialien120 und120' richten eine zweite Austrittsarbeit des NMOS-Transistors in dem zweiten Gebiet106 ein. Die zweite Austrittsarbeit ist in einigen Ausführungsbeispielen vorzugsweise von der ersten Austrittsarbeit verschieden. - Man beachte, dass in den
2 und3 die Hartmaske124 das Gebiet der PMOS-Anordnung in dem ersten Gebiet104 bedeckt, während das zweite Material122 oberhalb des Gebiets der NMOS-Anordnung in dem zweiten Gebiet106 entfernt wird. Alternativ kann die Hartmaske124 als eine Maske in dem Gebiet der NMOS-Anordnung (zweites Gebiet106 ) verwendet werden, während das zweite Material122 oberhalb des Gebiets der PMOS-Anordnung (erstes Gebiet104 ) entfernt wird. Das dritte Material120' würde in diesem nicht gezeigten Ausführungsbeispiel über dem ersten Material120 in dem ersten Gebiet104 abgeschieden werden. - In einem anderen in den Figuren nicht gezeigten Ausführungsbeispiel wird, anstatt das dritte Material
120' abzuscheiden, nach dem Entfernen des zweiten Materials122 von dem zweiten Gebiet106 das Gatematerial126 über dem zweiten Material122 in dem ersten Gebiet104 und über dem ersten Material120 in dem zweiten Gebiet106 abgeschieden. In diesem Ausführungsbeispiel beinhaltet beispielsweise das Gatedielektrikum des Transistors in dem ersten Gebiet104 das erste Material120 und das zweite Material122 , und das Gatedielektrikum des Transistors in dem zweiten Gebiet106 beinhaltet nur das erste Material120 . Folglich sind die Gatedielektrikummaterialien der Transistoren in den ersten und zweiten Gebieten104 und106 z. B. verschieden und haben verschiedene Dicken. - Ein anderes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung ist in
6 gezeigt. Wieder auf3 Bezug nehmend werden in diesem Ausführungsbeispiel, wobei die Hartmaske124 über dem ersten Gebiet104 verbleibend zurück gelassen ist, das zweite Material122 und ebenso das erste Material120 oberhalb des Werkstücks102 in dem zweiten Gebiet106 , wie in6 gezeigt, entfernt. Dann wird ein drittes Material120'' über dem Werkstück102 abgeschieden, z. B. über der Hartmaske124 in dem ersten Gebiet104 und über dem frei liegenden vergrabenen Oxid103 und den Rippenstrukturen105 in dem zweiten Gebiet106 . Das dritte Material120'' umfasst vorzugsweise ein ähnliches Material wie voranstehend für das dritte Material120' beschrieben, obwohl die Dicke, wie gezeigt, beispielsweise erhöht sein kann. Die Hartmaske und das dritte Material120'' werden dann oberhalb des Werkstücks102 in dem ersten Gebiet104 entfernt. - In den in den
1 bis6 gezeigten Ausführungsbeispielen werden das Gatedielektrikum120 /122 des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet104 und das Gatedielektrikum120 /120' oder120'' des Mehrfach-Gate-NMOS-Transistors in dem zweiten Gebiet106 ausgebildet, bevor das Gatematerial über dem PMOS-Transistor und NMOS-Transistor abgeschieden wird. Der PMOS-Transistor und NMOS-Transistor umfassen in diesen Ausführungsbeispielen das gleiche Gatematerial, z. B. die Materialien126 und optional128 umfassen das Material für die in5 gezeigten Gateelektroden. Dennoch können in anderen in den7 bis12 und den13 bis17 gezeigten Ausführungsbeispielen der PMOS-Transistor und die NMOS-Transistoren ebenso verschiedene Gateelektrodenmaterialien umfassen, was nachfolgend hierin beschrieben wird. - Ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung ist in den
7 bis12 gezeigt. Ähnliche Ziffern werden für die verschiedenen Elemente verwendet, wie sie in den1 bis6 beschrieben wurden. Um eine Wiederholung zu vermeiden, ist jedes in den7 bis12 gezeigte Bezugszeichen hierin nicht erneut im Detail beschrieben. Vielmehr werden ähnliche Materialien x02, x20, x22 usw. vorzugsweise für die verschiedenen gezeigten Materialschichten verwendet, wie sie für die1 bis6 beschrieben wurden, in denen x = 1 in den1 bis6 und x = 2 in den7 bis12 ist. Beispielsweise werden die bevorzugten und alternativen Materialien und Abmessungen, die für das erste Material120 , das zweite Material122 und die dritten Materialien120' und120'' in der Beschreibung für die1 bis6 beschrieben wurden, vorzugsweise ebenso für das entsprechende erste Material220 , zweite Material222 und dritten Materialien220' und220'' in den7 bis12 verwendet. - Nachdem das erste Material
220 und das zweite Material222 über der vergrabenen Oxidschicht203 und den Rippenstrukturen205 abgeschieden sind, wird ein erstes Gatematerial226 , wie in7 gezeigt, über dem zweiten Material222 abgeschieden. Eine Hartmaske230 , die ähnliche Materialien und Abmessungen wie für die Hartmaske124 in den2 bis6 beschrieben umfasst, wird über dem ersten Gatematerial226 abgeschieden, und die Hartmaske230 wird, wie in8 gezeigt, oberhalb des zweiten Gebiets206 des Werksstücks202 entfernt. (Alternativ kann die Hartmaske230 oberhalb des ersten Gebiets204 entfernt werden, nicht gezeigt.) Die Hartmaske230 wird dann als eine Maske verwendet, während das erste Gatematerial226 und das zweite Material222 oberhalb des zweiten Gebiets206 , ebenfalls in8 gezeigt, entfernt wird. Dann wird, wie in9 gezeigt, das dritte Material220' über der Hartmaske230 in dem ersten Gebiet204 und über dem ersten Material220 in dem zweiten Gebiet206 abgeschieden. Ein zweites Gatematerial232 wird dann, wie in10 gezeigt, über dem dritten Material220' abgeschieden. - Vorteilhafterweise kann in diesem Ausführungsbeispiel das zweite Gatematerial
232 z. B. ein von dem ersten Gatematerial226 verschiedenes Material umfassen, welches das Einstellen der Eigenschaften der Transistoren sogar weiter zum Erzielen der gewünschten Austrittsarbeit und/oder Schwellenspannung für die Mehrfach-Gate-PMOS- und -NMOS-Transistoren erlaubt. Alternativ kann das zweite Gatematerial232 in diesem Ausführungsbeispiel jedoch beispielsweise das gleiche Material wie das erste Gatematerial226 umfassen. - Als Nächstes wird die Hartmaske
230 z. B. in einer lift-off-Technik, wie in11 gezeigt, entfernt, wodurch ebenfalls das dritte Material220' und das zweite Gatematerial232 in dem ersten Gebiet204 entfernt werden. Ein optionales zusätzliches Gatematerial228 (z. B. ein drittes Gatematerial, das Polysilizium oder ein anderes Halbleitermaterial umfasst; dieses Gatematerial228 umfasst vorzugsweise z. B. ähnliche Materialien und Abmessungen wie für das zweite Gatematerial128 in5 beschrieben) kann dann, wie in11 gezeigt, über dem ersten Gatematerial226 und dem zweiten Gatematerial232 abgeschieden werden. Die Gatematerialschichten und die Gatedielektrikummaterialschichten werden dann, wie voranstehend hierin beschrieben, zum Ausbilden einer Mehrfach-Gate-CMOS-Anordnung strukturiert, die eine PMOS-Anordnung in dem ersten Gebiet204 und eine NMOS-Anordnung in dem zweiten Gebiet206 des Werkstücks umfasst. - Eine in dem ersten Gebiet
204 ausgebildete Mehrfach-Gate-PMOS-Anordnung umfasst ein Gatedielektrikum, das das erste Material220 und das zweite Material222 umfasst, und eine in dem zweiten Gebiet206 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrium, das das erste Material220 und das dritte Material220' umfasst. Die PMOS-Anordnung umfasst zwei Gateelektroden, die das erste Gatematerial226 umfassen, und die NMOS-Anordnung umfasst zwei Gateelektroden, die das zweite Gatematerial232 umfassen. - In einem (in den Figuren nicht gezeigten) Ausführungsbeispiel wird nach dem Entfernen des ersten Gatematerials
226 und des zweiten Materials222 oberhalb des zweiten Gebiets206 kein drittes Material abgeschieden. Vielmehr wird das zweite Gatematerial232 direkt über dem ersten Material220 in dem zweiten Gebiet206 abgeschieden. In diesem Ausführungsbeispiel umfasst beispielsweise eine in dem ersten Gebiet204 ausgebildete Mehrfach-Gate-PMOS-Anordnung ein Gatedielektrikum, das das erste Material220 und das zweite Material222 umfasst, und eine in dem zweiten Gebiet206 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrikum, das nur das erste Material220 umfasst. -
12 zeigt ein alternatives Ausführungsbeispiel, wobei die erste Materialschicht220 , wenn die Maske230 über dem ersten Gebiet204 vorhanden ist, ebenfalls oberhalb des zweiten Gebiets206 entfernt wird, ähnlich zu dem in6 gezeigten Ausführungsbeispiel. Eine dritte Materialschicht220'' wird, wie in12 gezeigt, über der Hartmaske230 in dem ersten Gebiet204 und über dem frei liegenden vergrabenen Oxid203 und den Rippenstrukturen205 in dem zweiten Gebiet206 abgeschieden. Das zweite Gatematerial232 wird dann, ebenfalls in12 gezeigt, über der dritten Materialschicht220'' abgeschieden. Die Hartmaske230 wird dann entfernt, wodurch ebenfalls das dritte Material220'' und das zweite Gatematerial232 oberhalb des ersten Gebiets204 des Werkstücks202 entfernt werden. Das optionale zusätzliche Gatematerial228 (in12 nicht gezeigt; s.11 ) kann dann über der Struktur abgeschieden werden, und die Gatematerialschichten und Gatedielektriummaterialschichten werden dann, wie voranstehend hierin beschrieben, zum Ausbilden einer Mehrfach-Gate-CMOS-Anordnung strukturiert. - In diesem Ausführungsbeispiel umfasst eine in dem ersten Gebiet
204 ausgebildete Mehrfach-Gate-PMOS-Anordnung ein Gatedielektrikum, das das erste Material220 und das zweite Material222 umfasst, und eine in dem zweiten Gebiet206 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrikum, das das dritte Material220'' umfasst. Die PMOS-Anordnung umfasst zwei Gateelektroden, die das erste Gatematerial226 umfassen, und die NMOS-Anordnung umfasst zwei Gateelektroden, die das zweite Gatematerial232 umfas sen. Vorteilhafterweise kann das zweite Gatematerial232 das gleiche Material sein wie das erste Gatematerial226 oder kann ein davon verschiedenes Material umfassen. -
13 bis17 zeigen Schnittansichten einer Halbleiteranordnung zu verschiedenen Stadien der Herstellung in Übereinstimmung mit einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Wieder werden ähnliche Ziffern für die verschiedenen Elemente verwendet, wie sie in1 bis6 und den7 bis12 beschrieben wurden, und um eine Wiederholung zu vermeiden, ist nicht jedes in den13 bis17 gezeigte Bezugszeichen hierin erneut im Detail beschrieben. Vielmehr werden vorzugsweise ähnliche Materialien x02, x20, x22 usw. für die verschiedenen gezeigten Materialschichten verwendet, wie sie für die1 bis6 und7 bis12 beschrieben wurden, in denen x = 1 in den1 bis6 , x = 2 in den7 bis12 und x = 3 in den13 bis17 ist. - Zuerst wird, wie in
13 gezeigt, ein erstes Material320 über frei liegenden Teilbereichen der vergrabenen Oxidschicht303 des Werkstücks302 und über den Rippenstrukturen305 ausgebildet, die sowohl in dem ersten Gebiet304 als auch dem zweiten Gebiet306 des Werkstücks302 ausgebildet sind. Dann wird ein erstes Gatematerial326 , wie in14 gezeigt, über dem ersten Material320 ausgebildet. Eine Hartmaske334 wird über der gesamten Oberfläche des Werkstücks302 ausgebildet und wird, wie in14 gezeigt, oberhalb des zweiten Gebiets306 des Werkstücks302 entfernt. Die Hartmaske334 umfasst beispielsweise vorzugsweise ähnliche Materialien und Abmessungen wie für die in den2 bis6 gezeigte Hartmaske124 beschrieben ist. - Als Nächstes werden das erste Gatematerial
326 und das erste Material320 , wie in15 gezeigt, von dem zweiten Gebiet306 des Werkstücks302 unter Verwendung eines Ätzprozesses und unter Verwendung der Hartmaske334 als eine Maske zum Schützen des ersten Gebiets304 entfernt. Ein zweites Material332 wird dann, wie in16 gezeigt, über der Hartmaske334 in dem ersten Gebiet304 und über der frei liegenden vergrabenen Oxidschicht303 und den Rippenstrukturen305 in dem zweiten Gebiet306 abgeschieden. Ein zweites Gatematerial332 wird dann über dem zweiten Material322 abgeschieden. Die Hartmaske334 wird dann oberhalb des ersten Gebiets304 entfernt, wodurch ebenso das zweite Gatematerial332 und das zweite Material322 oberhalb des ersten Gebiets304 entfernt wird, wodurch die in17 gezeigte Struktur zurückgelassen wird. Die Gatematerialschichten326 und332 und die Gatedielektrikummaterialschichten320 und322 werden dann, wie voranstehend hierin beschrieben, zum Ausbilden einer Mehrfach-Gate-CMOS-Anordnung strukturiert. - Eine in dem ersten Gebiet
304 ausgebildete Mehrfach-Gate-PMOS-Anordnung umfasst ein Gatedielektrikum, das das erste Material320 umfasst, und eine in dem zweiten Gebiet306 ausgebildete Mehrfach-Gate-NMOS-Anordnung umfasst ein Gatedielektrikum, das das zweite Material322 umfasst. Das zweite Material322 ist vorzugsweise von dem ersten Material320 verschieden. Die PMOS-Anordnung umfasst zwei Gateelektroden z. B. an den Seitenwänden der Rippenstrukturen305 , die das erste Gatematerial326 umfassen, und die NMOS-Anordnung umfasst zwei Gateelektroden, die das zweite Gatematerial332 umfassen, wobei das zweite Gatematerial332 das gleiche Material sein kann wie das erste Gatematerial326 oder ein davon verschiedenes Material umfassen kann. -
18 zeigt eine finFET-Anordnung in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung nach dem Ausbilden von oberen Metallisierungs- und Isolierschichten über der finFET-Anordnung.19 zeigt eine Rippenstruktur der in18 gezeigten finFET-Anordnung in einer Ansicht senkrecht zu der in18 gezeigten Ansicht. Ein NMOS-finFET, der in Gebiet306 z. B. von17 ausgebildet ist, ist beispielsweise in den18 und19 gezeigt. - Die Polysilizium umfassende optionale Gatematerialschicht
328 ist in den18 und19 gezeigt, und eine Schicht von Silizid340 ist oben auf der Gatematerialschicht oder der Gateelektrode328 ausgebildet worden. In einem anderen Ausführungsbeispiel kann die Gateelektrode328 vollständig isoliert sein, und die Schicht von Silizid340 kann nur auf der Source305b und dem Drain305c und in den Kontaktlöchern (z. B. Kontakt346a ), die einen Kontakt mit der Gateelektrode328 herstellen, ausgebildet sein. Teilbereiche der Rippenstrukturen305 können, wie in19 gezeigt, zum Ausbilden von Sourcegebiet305b und Draingebiet305c mit Dotierstoffen implantiert sein. Eine Ansicht des zwischen dem Sourcegebiet305b und dem Draingebiet305c angeordneten Kanals305a kann beispielsweise ebenso in der in19 gezeigten Ansicht gesehen werden. Die Implantationsschritte zum Ausbilden der Source- und Draingebiete305b und305c können in einigen Ausführungsbeispielen alternativ z. B. vor den hierin beschriebenen Herstellungsprozess-Schritten stattfinden. Abstandsstücke (spacer)351 und352 , die ein Isoliermaterial, wie z. B. ein Oxid, Nitrid oder Kombinationen davon, umfassen, können über den Seitenwänden der Gateelektroden332 /328 und der Hartmaske308 /310 /312 ausgebildet werden, ebenfalls in19 gezeigt. Ein Isoliergebiet350 kann, wie in19 gezeigt, zwischen angrenzenden Anordnungen ausgebildet werden. - Eine Isolierschicht
342 wird über dem Silizid340 abgeschieden, und Kontakte346a (18 ),346b und346c (19 ) werden innerhalb der Isolierschicht342 ausgebildet, um einen elektrischen Anschluss zu Gebieten der finFET-Anordnung herzustellen. Der in18 gezeigte Kontakt346a stellt einen elektrischen Anschluss an das Gate der Mehrfach-Gateanordnung bereit, wobei er z. B. einen Kontakt mit einem Silizidmaterial340 herstellt, das über dem Halbleitermaterial328 ausgebildet ist. Desgleichen stellt der Kontakt346b in19 einen elektrischen Anschluss zu der Source305b über das über der Source305b ausgebildete Silizid340 bereit, und der Kontakt346c stellt einen elektrischen Anschluss zu dem Drain302c über das über dem Drain308c ausgebildete Silizid340 bereit. - Zusätzliche Metallisierungs-(z. B.
348a ,348b und348c ) und Isolierschichten (z. B.344 ) können über der oberen Oberfläche des Isoliermaterials und der Kontakte ausgebildet und strukturiert werden, wie z. B. Leitbahnen348a ,348b und348c , die einen elektrischen Anschluss zu den Kontakten346a ,346b und346c herstellen. (Nicht gezeigte) Bondpads können über Kontakten ausgebildet werden, und eine Vielzahl der Halbleiteranordnungen300 kann dann vereinzelt oder in individuelle Halbleiterplättchen getrennt werden. Die Bondpads können beispielsweise mit Zuleitungen eines (ebenfalls nicht gezeigten) integrierten Schaltungsgehäuses oder anderen Halbleiterplättchens verbunden werden, um einen elektrischen Anschluss an die Mehrfach-Gate-Transistoren der Halbleiteranordnung300 bereitzustellen. -
20 zeigt eine Schnittansicht eines Ausführungsbeispiels der vorliegenden Erfindung, das in einer Dreifach-Gate-Transistoranordnung implementiert ist. Wieder werden ähnliche Ziffern in20 verwendet, wie sie in den voranstehenden Figuren verwendet wurden, wobei x = 4 in20 ist. In diesem Ausführungsbeispiel werden die Isolierschichten, z. B. die in17 gezeigten Schichten308 /310 /312 , entfernt bevor die Gatedielektrikummaterialien420 und422 abgeschieden werden, um Mehrfach-Gateanordnungen auszubilden, die drei Gateelektroden umfassen: eine auf jeder der zwei Seitenwände der Rippenstrukturen405 und eine dritte Gateelektrode oben auf der Rippe. Ein PMOS-Dreifach-Gate-Transistor kann beispielsweise in dem ersten Gebiet404 ausgebildet werden und ein NMOS-Dreifach-Gate-Transistor kann in dem zweiten Gebiet406 ausgebildet werden, wobei die PMOS- und NMOS-Dreifach-Gate-Transistoren eine CMOS-Anordnung umfassen. Eine Rippenstruktur oder zwei oder mehr Rippenstrukturen405 können beispielsweise zum Ausbilden einer einzigen PMOS- oder NMOS- Anordnung parallel konfiguriert werden. In20 ist das Ausführungsbeispiel der13 bis17 dargestellt, wobei die PMOS-Anordnung in dem ersten Gebiet404 ein Gatedielektrikum umfasst, das das erste Material420 umfasst, und wobei die NMOS-Anordnung in dem zweiten Gebiet406 ein Gatedielektrium umfasst, das das zweite Material422 umfasst. Desgleichen können die anderen Ausführungsbeispiele, die in den1 bis7 und8 bis12 gezeigt sind, beispielsweise ebenso in einer (nicht gezeigten) Dreifach-Gateanordnung implementiert werden. - In einem bevorzugten Ausführungsbeispiel umfasst das Gatedielektrikum der Mehrfach-Gate-PMOS-Anordnung vorzugsweise eine dünne Schicht eines Fermi-Pinning-Materials, wie z. B. Al2O3, das angrenzend und anstoßend an die Gateelektrode angeordnet ist, angeordnet über einem dielektrischen Material mit hohem k wie z. B. HfO2, und das Gatedielektrikum der Mehrfach-Gate-NMOS-Anordnung umfasst eine einzelne Schicht eines dielektrischen Materials mit hohem k. In diesem Ausführungsbeispiel kann beispielsweise Polysilizium oder FUSI als die Gateelektrode verwendet werden, während immer noch eine symmetrische Vtp und Vtn für die Mehrfach-Gate-CMOS-Anordnung erzielt wird. In diesem Ausführungsbeispiel stellt für den Mehrfach-Gate-PMOS-Transistor beispielsweise eine Polysilizium-Al2O3-Schnittstelle die Austrittsarbeit in das P-Typ-Regime und für den Mehrfach-Gate-NMOS-Transistor stellt beispielsweise eine Polysilizium-Hf-Schnittstelle die Austrittsarbeit in das N-Typ-Regime.
- In Übereinstimmung mit einem weiteren Ausführungsbeispiel der vorliegenden Erfindung umfasst das Gatedielektrikummaterial für eine Mehrfach-Gate-PMOS-Anordnung vorzugsweise z. B. ein P-Typ-Material, wie beispielsweise Al, Y, Kombinationen davon oder andere hierin beschriebene Materialien, und das Gatedielektrikummaterial für eine Mehrfach-Gate-NMOS-Anordnung umfasst ein N-Typ-Material, wie z. B. Hf, La oder Kombinationen davon oder andere hierin beschriebene Materialien.
- Ein anderes in
21 gezeigtes bevorzugtes Ausführungsbeispiel umfasst ein Verwenden einer dünnen Schicht von Silizium560 zum Festheften oder Einstellen der Austrittsarbeit der PMOS- und NMOS-Transistoren einer Mehrfach-Gate-CMOS-Anordnung. Wieder werden ähnliche Ziffern in21 verwendet, wie sie in den voranstehenden Figuren verwendet wurden, wobei x = 5 in21 ist. Eine dünne Schicht von Silizium560 wird über den Gatedielektrikummaterialien ausgebildet (z. B. dem ersten Material520 in Gebiet504 und dem zweiten Material522 in Gebiet506 ) vor dem Ausbilden der Gatematerialien (z. B.526 in Gebiet504 und532 in Gebiet506 ). Die dünne Schicht von Silizium560 kann beispielsweise durch Aussetzen der Halbleiteranordnung500 einer Silizium-beinhaltenden Substanz, wie z. B. Silan (SiH4), ausgebildet werden, obwohl die dünne Schicht von Silizium560 ebenso z. B. durch Aussetzen an andere Substanzen ausgebildet werden kann. In anderen Ausführungsbeispielen kann beispielsweise eine Siliziumbehandlung zum Ausbilden von Bindungen an ein Material in dem dielektrischen Material mit hohem k des Gatedielektrikums520 oder522 verwendet werden. Wenn das Gatedielektriummaterial520 oder522 Hf umfasst, dann kann die Siliziumbehandlung beispielsweise zu der Ausbildung von HfSi-Bindungen führen. Wenn das Gatedielektrikummaterial520 oder522 Al umfasst, dann kann die Siliziumbehandlung beispielsweise zu der Ausbildung von Al-Si-Bindungen führen. - Die dünne Schicht von Silizium
560 kann in einem Ausführungsbeispiel einige Monoschichten umfassen, z. B. ungefähr 1 bis 10 Monoschichten von Silizium. Die Siliziumschicht560 kann auch eine Sub-Monoschicht umfassen, z. B. kann die Siliziumschicht560 die obere Oberfläche des ersten Materials520 und zweiten Materials522 nicht vollständig bedecken. Die Siliziumschicht560 kann eine Dicke von beispielsweise ungefähr 3 nm (30 Å) oder weniger umfassen, obwohl die Siliziumschicht560 alternativ andere Abmessungen umfassen kann. Die Silizium beinhaltende Substanz, die zum Ausbilden der dünnen Schicht von Silizium560 verwendet wird, kann ein Silangas, z. B. SiH4, umfassen. In anderen Ausführungsbeispielen kann die Silizium-beinhaltende Substanz beispielsweise SiCl4 oder Si[N(CH3)C2H5]4 umfassen. Alternativ kann die Silizium beinhaltende Substanz beispielsweise andere Materialien umfassen. In einem Ausführungsbeispiel wird die Siliziumschicht560 beispielsweise durch Aussetzen des ersten Materials520 und zweiten Materials522 einem Silangas für ungefähr 5 Minuten oder weniger bei einer Temperatur von ungefähr 300 bis 500°C ausgebildet. Alternativ kann die Siliziumschicht560 beispielsweise bei anderen Temperaturen und Zeitdauern ausgebildet werden. - In
21 ist das Ausführungsbeispiel der13 bis17 dargestellt, wobei die PMOS-Anordnung in dem ersten Gebiet504 ein Gatedielektrikum umfasst, das das erste Material520 umfasst, und wobei die NMOS-Anordnung in dem zweiten Gebiet506 ein Gatedielektrikum umfasst, das das zweite Mateial522 umfasst. Desgleichen kann eine (nicht gezeigte) dünne Schicht von Silizium560 beispielsweise zwischen dem Gatedielektrikummaterial und den Gateelektrodenmaterialien in den anderen, in den1 bis7 und8 bis12 gezeigten, Ausführungsbeispielen ausgebildet werden. Die dünne Schicht von Silizium560 heftet beispielsweise die Austrittsarbeit der Transistoren fest. - Vorteilhafterweise bindet sich die neue Siliziumschicht
560 , die über dem ersten Material520 und dem zweiten Material522 ausgebildet wird, an das darunter liegende erste Material520 und zweite Material522 . Wenn das Gatematerial526 und532 über der Siliziumschicht560 ausgebildet wird, heftet die Siliziumschicht560 , die an das darunter liegende erste Material520 gebunden ist, die Austrittsarbeit des Gatematerials526 in dem ersten Gebiet504 auf einen Wert nahe bei oder um einen vorgegebenen Betrag entfernt von einer mid-gap-Austrittsarbeit fest. In einem Ausführungsbeispiel heftet die Siliziumschicht560 die Austrittsarbeit des Gatematerials526 in dem ersten Gebiet504 vorteilhafterweise auf P-Typ fest, was für einen PMOS-Transistor wünschenswert ist. Die Siliziumschicht560 in dem ersten Gebiet504 stellt die Oberflächen-Fermi-Niveaus der oberen Oberfläche des ersten Materials520 beispielsweise auf P-Typ ein. - Die an das darunter liegende zweite Material
522 gebundene Siliziumschicht560 heftet die Austrittsarbeit des Gatematerials532 in dem zweiten Gebiet506 auf einen Wert in der Nähe von oder um einen vorgegebenen Betrag entfernt von einer mid-gap-Austrittsarbeit fest. Folglich heftet die Siliziumschicht560 vorzugsweise die Austrittsarbeit des Gatematerials532 in dem zweiten Gebiet506 auf N-Typ fest, was für einen NMOS-Transistor wünschenswert ist. Die Siliziumschicht560 in dem zweiten Gebiet506 stellt die Oberflächen-Fermi-Niveaus der oberen Oberfläche des zweiten Materials522 vorzugsweise z. B. auf N-Typ ein. - Die Siliziumschicht
560 behandelt die Oberfläche des darunter liegenden ersten Materials520 und zweiten Materials522 chemisch um Bindungen zu erzeugen, die die Oberflächenaustrittsarbeit einstellen werden. Der Fermi-Niveau-Zustand nach der Siliziumbehandlung ist eine Funktion der Parameter der Behandlung mit der Silizium beinhaltenden Substanz, z. B. Aussetzungszeit, Druck und Flussrate. Diese und andere Parameter des Aussetzens einer Silizium beinhaltenden Substanz können beispielsweise zum Einstellen der Austrittsarbeit und zum Erzielen der gewünschten Vt-Niveaus variiert werden. Nachdem die Fermi-Niveaus der oberen Oberfläche des ersten Materials520 und zweiten Materials522 , z. B. die Gatedielektrikummaterialien, eingestellt sind, wird die Vfb und somit die Vm/Vtp der Anordnung500 bestimmt. Weil die Siliziumschicht560 dünn ist, z. B. ein paar Monoschichten oder eine Sub-Monoschicht dick, wird vorteilhafterweise die effektive Oxiddicke (EOT, effective Oxide thickness) der in dem ersten Gebiet504 und dem zweiten Gebiet506 ausgebildeten Transistoren nicht wesentlich erhöht. - Wieder auf
17 Bezug nehmend, umfasst das erste Material320 , das das erste Gatedielektrikummaterial einer PMOS-Anordnung in dem ersten Gebiet304 umfasst, vorzugsweise ein erstes Element, und das zweite Material322 , das das zweite Gatedielektriummaterial einer NMOS-Anordnung in dem zweiten Gebiet306 umfasst, umfasst vorzugsweise ein zweites Element, wobei das zweite Element von dem ersten Element verschieden ist. Das erste Material320 ist beispielsweise vorzugsweise ein P-Typ-Material und das zweite Material320 ist vorzugsweise ein N-Typ-Material. - In diesem Ausführungsbeispiel umfasst das erste Gatedielektrikummaterial
320 vorzugsweise z. B. ein erstes Element, das Al, Y, Sc, Lu, Lr, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, obwohl das erste Element alternativ andere Elemente umfassen kann. Das erste Element kann beispielsweise ein Element von Spalte IIIb des Periodensystems, ein Lanthanoid des Periodensystems, Al oder ein Albeinhaltendes Material umfassen. In einem Ausführungsbeispiel, wenn z. B. der erste Transistor in dem ersten Gebiet304 einen Mehrfach-Gate-PMOS-Transistor umfasst, umfasst das erste Gatedielektrikummaterial320 vorzugsweise z. B. ein Y-beinhaltendes Isoliermaterial oder ein Al-beinhaltendes Isoliermaterial. Diese Materialien sind insbesondere nützlich zum Einstellen oder Anheben der Flachbandspannung VFB des Mehrfach-Gate-PMOS-Transistors und stellen folglich beispielswiese eine Einstellbarkeit der Vt des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet304 bereit. Die anderen hierin beschriebenen Arten von ersten Elementen sind vorzugsweise ebenfalls geeignet, um beispielsweise die Fähigkeit zum Einstellen der Vt des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet304 durch Variieren des Betrags des ersten Elements in dem ersten Gatedielektrikummaterial320 bereitzustellen. In einem Ausführungsbeispiel umfasst das erste Gatedielektrikummaterial320 vorzugsweise z. B. ein Al-bein haltendes Isoliermaterial, ein Y-beinhaltendes Isoliermaterial oder eine Kombination davon. - In einem Ausführungsbeispiel umfasst das erste Gatedielektriummaterial
320 vorzugsweise ein viertes Material, das ein erstes Element (wie z. B. Y, Al oder die anderen voranstehend hierin beschriebenen Elemente), kombiniert mit einem fünften Material, wie z. B. Hf, Zr, Ta, Ti, Al oder Si und ebenfalls kombiniert mit entweder O, N oder sowohl O als auch N, umfasst. In einem anderen Ausführungsbeispiel umfasst das erste Gatedielektriummaterial320 vorzugsweise ein viertes Material, das das erste Element, ein fünftes Material, das Hf, Zr, Ta, Ti, Al oder Si umfasst, und ebenso entweder O, N oder sowohl O als auch N, umfasst, und darüber hinaus ein sechstes Material, wie z. B. Ti, Sr oder Sc, umfasst. Beispielsweise kann das erste Gatedielektrikummaterial320 YHfO, YHfTiO oder AlO umfassen, obwohl das erste Gatedielektrikummaterial320 alternativ andere Materialien umfassen kann. Das erste Gatedielektrikummaterial320 kann ungefähr 5 bis 95% des fünften Materials und ungefähr 95 bis 5% des vierten Materials umfassen. Man beachte, dass das vierte Material hierin ebenso als ein erstes Material bezeichnet wird, das fünfte Material hierin ebenfalls als ein zweites Material bezeichnet wird, und das sechste Material hierin ebenso als ein drittes Material (z. B. in den Ansprüchen) bezeichnet wird. - In diesem Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial
322 der Mehrfach-Gate-NMOS-Anordnung vorzugsweise ebenfalls ein zweites Element, das beispielsweise Hf, La, Sc, Y, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, obwohl das zweite Element alternativ andere Elemente umfassen kann. Das zweite Element kann beispielsweise ein Element von Spalte IIIb des Periodensystems, oder ein Lanthanoid des Periodensystems umfassen. In einem Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial322 vorzugsweise z. B. ein La-beinhaltendes Iso liermaterial, ein Hf-beinhaltendes Isoliermaterial oder eine Kombination davon. - Wenn das zweite Gatedielektrikummaterial
322 La umfasst, dann hebt das La vorteilhafterweise für den Mehrfach-Gate-NMOS-Transistor in Gebiet306 die Flachbandspannung VFB des Mehrach-Gate-NMOS-Transistors, was die Einstellbarkeit der Schwellenspannung Vt ermöglicht. Die hierin beschriebenen anderen Arten von zweiten Elementen des zweiten Gatedielektrikummaterials322 sind ebenfalls vorzugsweise geeignet, um beispielsweise die Vt des Mehrfach-Gate-NMOS-Transistors in dem zweiten Gebiet306 einzustellen. - In einem Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial
322 vorzugsweise ein viertes Material, wie z. B. das zweite Element, kombiniert mit einem fünften Material, wie z. B. Hf, Zr, Ta, Ti, Al oder Si und ebenfalls kombiniert entweder mit O, N oder sowohl O als auch N. In einem anderen Ausführungsbeispiel umfasst das zweite Gatedielektrikummaterial322 vorzugsweise ein viertes Material, das das zweite Element, ein fünftes Material, das Hf, Zr, Ta, Ti, Al oder Si umfasst und ebenso entweder O, N oder sowohl O als auch N umfasst, und weiterhin ein sechstes Material, wie z. B. Ti, Sr oder Sc, umfasst. Beispielsweise kann das zweite Gatedielektrikummaterial322 LaHfO oder LaHfTiO umfassen, obwohl das zweite Gatedielektrikummaterial322 alternativ andere La-beinhaltende Isoliermaterialien oder zweites Element-beinhaltende Materialien umfassen kann. Das zweite Gatedielektrikummaterial322 kann ungefähr 5 bis 95% des fünften Materials und ungefähr 95 bis 5% des vierten Materials umfassen. Man beachte, dass das vierte Material hierin ebenso als ein erstes Material bezeichnet wird, das fünfte Material hierin ebenso als ein zweites Material bezeichnet wird und das sechste Material hierin ebenso als ein drittes Material (z. B. in den Ansprüchen) bezeichnet wird. - In einem anderen Ausführungsbeispiel können die Konzentration des ersten Elements, wie z. B. Al oder Y, in dem Gatedielektrikummaterial
320 des Mehrfach-Gate-PMOS-Transistors und die Konzentration des zweiten Elements, wie z. B. La oder Hf, in dem Gatedielektrikum322 des Mehrfach-Gate-NMOS-Transistors zum Einstellen der CMOS-Transistoren so variiert werden, dass die Schwellenspannungen Vt symmetrisch sind. - In einem anderen Ausführungsbeispiel umfasst beispielsweise das erste Element des ersten dielektrischen Materials
320 des Mehrfach-Gate-PMOS-Transistors in dem ersten Gebiet304 nicht ein N-Typ-Material, wie z. B. La oder Hf, und das zweite Element des zweiten dielektrischen Materials322 des Mehrfach-Gate-NMOS-Transistors in dem zweiten Gebiet306 umfasst nicht ein P-Typ-Material, wie z. B. Al oder Y. - Wenn in einigen Ausführungsbeispielen das erste Gatematerial
326 ein Halbleitermaterial umfasst und das zweite Gatematerial332 ein halbleitendes Material (s.17 ) umfasst, dann kann das erste Gatematerial326 (z. B. für die PMOS-Anordnung) beispielsweise mit einem n-Typ-Dotierstoff, wie z. B. As, P, Sb oder Bi, dotiert werden. Das zweite Gatematerial332 , z. B. für die Mehrfach-Gate-NMOS-Anordnung, kann beispielsweise mit einem p-Typ-Dotierstoff, wie z. B. B, Al, Ga, In oder Tl, oder einem n-Typ-Dotierstoff dotiert werden. Das Dotieren der Gatematerialien macht das Gatematerial z. B. leitender und reduziert oder vermeidet vorteilhafterweise auch einen Polysiliziumverarmungseffekt in den Mehrfach-Gate-Transistoren. - Wenn in anderen Ausführungsbeispielen das erste Gatematerial
322 und das zweite Gatematerial326 einen Leiter oder ein Metall umfassen, können Materialien ebenso in die Gatematerialien322 und326 implantiert werden. Beispielsweise kann das erste Gatematerial322 und/oder das zweite Gatematerial326 Mo umfassen, und N kann in das Mo implantiert werden. Alternativ kann das erste Gatematerial322 und/oder das zweite Gatematerial326 TiN umfassen, und Si kann in das TiN implantiert werden. Das erste Gatematerial322 und/oder das zweite Gatematerial326 können alternativ beispielsweise andere Metalle, die mit anderen Materialien implantiert sind, umfassen. Die Implantationsschritte in die Gatematerialien in diesen Ausführungsbeispielen können beispielsweise den Widerstand der Gatematerialien322 und326 verringern. - In einigen Ausführungsbeispielen werden die Gatedielektrikummaterialien und andere Parameter vorzugsweise so ausgewählt, dass in einigen Ausführungsbeispielen ein Verschieben der Austrittsarbeit um beispielsweise zumindest 200 mV erzielt wird, obwohl alternativ andere Verschiebungen der Austrittsarbeit erzielt werden können. In anderen Ausführungsbeispielen kann z. B. ein „mid-gap-band" von beispielsweise ungefähr 4,6 eV +/– ungefähr 0,1 bis 1 V erzielt werden. Vorteilhafterweise werden in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung die Materialien der Gatedielektrika der Transistoren und/oder die Verwendung der dünnen Schicht von Silizium variiert und eingestellt, um die Austrittsarbeit auf den gewünschten Wert einzustellen, so dass eine symmetrische Schwellenspannung für die PMOS- und NMOS-Transistoren einer CMOS-Anordnung erzielt wird.
- In noch einem anderen Ausführungsbeispiel kann nur eine Art von Gatedielektrikummaterial über den Rippenstrukturen
305 abgeschieden werden und ein Gebiet, z. B. entweder das erste Gebiet304 oder das zweite Gebiet306 , wird mit einem Dotierstoff implantiert, um das Datedielektrikummaterial in diesem Gebiet304 oder306 zu verändern. Beispielsweise kann in13 , anstatt ein Gatematerial326 wie in14 gezeigt abzuscheiden, eine Hartmaske, wie z. B. die in14 gezeigte334 , direkt über dem Gatedielektrikummaterial320 (hierin ebenfalls ein erstes Material320 bezeichnet) in dem zweiten Gebiet306 abgeschieden werden. Das erste Material in dem ersten Gebiet304 , das unmaskiert ist, wird dann mit einem Dotierstoff implantiert, um ein zweites Material in dem ersten Gebiet304 auszubilden (wie z. B. das in16 in dem zweiten Gebiet306 gezeigte Material322 – das zweite Gatematerial wäre in diesem Ausführungsbeispiel nicht vorhanden), wodurch das erste Material320 in dem zweiten Gebiet306 unverändert zurückgelassen wird (in den Zeichnungen nicht gezeigt). - In diesem Ausführungsbeispiel ist es vorteilhafterweise erforderlich, dass beispielsweise eine einzige Schicht des Gatedielektrikummaterials
320 und eine einzige Schicht eines Gatematerials, wie z. B. Gatematerial126 in5 , über den Rippenstrukturen105 /305 des Werkstücks abgeschieden werden, wodurch die Anzahl der Herstellungsprozessschritte verringert wird. Das Gatedielektrikummaterial wird in einem Gebiet durch Implantieren des Dotierstoffs verändert, so dass die Gatedielektrika der Transistoren verschieden sind. - In diesem Ausführungsbeispiel umfasst das Gatedielektrikummaterial (z. B.
320 in14 ) vorzugsweise z. B. HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, SiO2 oder Kombinationen davon, obwohl das Gatedielektrikummaterial320 alternativ andere Materialien, wie z. B. die voranstehend hierin beschriebenen Materialien umfassen kann. Das Gatedielektrikummaterial320 kann eine Dicke von beispielsweise ein paar zig nm (ein paar 100 Angström) oder weniger umfassen. Das Gatematerial320 kann beispielsweise ein Halbleitermaterial oder ein Metall umfassen. Beispielsweise kann das Gatematerial (z. B.126 in5 ) Polysilizium, andere Halbleitermaterialien, TiN, TiCN, TiSiN, HfN, TaN, TaCN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, (Boride, Phosphide oder Antimonide von Ti), Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein vollständig silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon, oder andere Materialien, wie z. B. die hierin voranstehend beschriebenen Materialien, umfassen. - In diesem Ausführungsbeispiel wird ein Fermi-Pinning-Material vorzugsweise in das erste Gebiet
304 implantiert, wo ein Mehrfach-Gate-PMOS-Transistor ausgebildet werden wird. Das Fermi-Pinning-Material wird, wie gezeigt, vorzugsweise in das erste Gebiet304 , aber nicht in das zweite Gebiet306 implantiert. Beispielsweise können das Gatedielektrikummaterial und/oder das Gatematerial während des Implantationsprozesses mit Fotoresist oder einem Isoliermaterial bedeckt sein. Das Implantieren des Fermi-Pinning-Materials kann beispielsweise ein Implantieren von Aluminium umfassen, obwohl das implantierte Fermi-Pinning-Material alternativ andere Fermi-Pinning-Materialien umfassen kann. - Das Fermi-Pinning-Material kann beispielsweise implantiert werden, nachdem das Gatematerial abgeschieden ist oder bevor das Gatematerial abgeschieden wird. Wenn das Gatematerial zuerst abgeschieden wird, dann wird das Fermi-Pinning-Material vorzugsweise in zumindest das Gatematerial über dem ersten Gebiet
304 des Werkstücks302 implantiert. Beispielsweise wird in einem anderen Ausführungsbeispiel das Fermi-Pinning-Material vorzugsweise ebenso in eine obere Oberfläche des Gatedielektrikummaterials in dem ersten Gebiet304 implantiert. - Weil das Fermi-Pinning-Material in das erste Gebiet
304 und nicht das zweite Gebiet306 des Werkstücks402 implantiert wird, sind das Gatematerial und/oder das Gatedielektrikummaterial für das erste Gebiet304 und das zweite Gebiet306 , wie in den9 und10 gezeigt, nun vorteilhafterweise verschieden, wodurch eine neue Mehrfach-Gate-CMOS-Anordnung mit verschiedenen Gatedielektrikummaterialien und einer symmetrischen Vt für einen Mehrfach-Gate-PMOS-Transistor und einen Mehrfach-Gate-NMOS-Transistor hergestellt wird. Dieses Ausführungsbeispiel ist vorteilhaft, weil die Anzahl von für die Herstellung der Halbleiteranordnung300 erforderlichen Lithografiemasken weiter reduziert wird. - Ein anderes Ausführungsbeispiel der vorliegenden Erfindung beinhaltet eine Halbleiteranordnung und ein Verfahren zur Herstellung derselben, wobei ein erster Mehrfach-Gate-Transistor ein erstes Gatedielektrikummaterial umfasst und ein zweiter Mehrfach-Gate-Transistor in der Nähe des ersten Transistors ein zweites Gatedielektrikummaterial umfasst, wobei das zweite Gatedielektrikummaterial von dem ersten Gatedielektrikummaterial verschieden ist. Entweder das erste Gatedielektrikummaterial, das zweite Gatedielektrikummaterial oder sowohl das erste Gatedielektrikummaterial als auch das zweite Gatedielektrikummaterial haben eine dielektrische Kontante von ungefähr 4,0 oder größer. Entweder das erste Gatedielektriummaterial, das zweite Gatedielektrikummaterial oder sowohl das erste Gatedielektrikummaterial als auch das zweite Gatedielektrikummaterial umfassen vorzugsweise ein Fermi-Pinning-Material. Das Fermi-Pinninaterial umfasst vorzugsweise z. B. Hf, La, Al, Y, Sc, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr, Yb oder Kombinationen davon, obwohl das erste Gatedielektrikummaterial und/oder das zweite Gatedielektrikummaterial ebenso andere Materialien beinhalten können.
- Das Fermi-Pinning-Material des ersten Gatedielektrikummaterials und/oder zweiten Gatedielektrikummaterials kann beispielsweise implantiert oder abgeschieden werden. In einigen Ausführungsbeispielen umfasst der erste Mehrfach-Gate-Transistor eine Vielzahl von Gateelektroden in der Nähe des ersten Gatedielektrikummaterials und das Fermi-Pinning-Material wird in zumindest die Vielzahl von Gateelektroden implantiert, z. B. kann das Fermi-Pinning-Material ebenso in das erste Gatedielektrikummaterial implantiert werden. In einigen Ausführungsbeispielen kann das Fermi-Pinning-Material in das zweite Gatedielektrikummaterial implantiert werden, aber nicht in das erste Gatedielektrikummaterial. Beispielsweise kann eine einzelne Art von dielektrischem Material sowohl über dem ersten Mehrfach-Gate-Transistor als auch dem zweiten Mehrfach-Gate-Transistor abgeschieden werden, und die einzelne Art von dielektrischem Material wird über dem zweiten Mehrfach-Gate-Transistor durch Implantieren des Fermi-Pinning-Materials in die einzelne Art von dielektrischem Material über dem zweiten Mehrfach-Gate-Transistor verändert, aber nicht über dem ersten Mehrfach-Gate-Transistor. In noch einem anderen Ausführungsbeispiel kann beispielsweise eine Art von Fermi-Pinning-Material in das dielektrische Material in einem Gebiet implantiert werden, und eine verschiedene Art von Fermi-Pinning-Material kann in ein anderes Gebiet implantiert werden.
- Experimentelle Ergebnisse haben gezeigt, dass ein Mehrfach-Gate-Transistor mit einem HfO2 umfassenden Gatedielektrikum und einer Polysilizium umfassenden Gateelektrode eine effektive Austrittsarbeit von 4,2 eV hat, und folglich ist diese Materialkombination ein bevorzugtes Ausführungsbeispiel für eine Mehrfach-Gate-PMOS-Anordnung. Experimentelle Ergebnisse haben ebenso gezeigt, dass ein Mehrfach-Gate-Transistor mit einem Al2O3 umfassenden Gatedielektrikum und einer Polysilizium umfassenden Gateelektrode eine effektive Austrittsarbeit von 4,8 eV hat, und folglich ist diese Materialkombination ein bevorzugtes Ausführungsbeispiel für eine Mehrfach-Gate-NMOS-Anordnung. Als weiteres Beispiel hat sich gezeigt, dass die gleichen Gatedielektriummaterialien, verwendet mit einer TiN umfassenden Gateelektrode, eine effektive Austrittsarbeit von ungefähr 4,4 eV bzw. 4,7 eV für die jeweiligen HfO2- bzw. Al2O3-Gatedielektrikummaterialien haben, und folglich sind diese Materialkombinationen ebenfalls bevorzugte Ausführungsbeispiele für eine PMOS- bzw. NMOS-Anordnung. LaOx und YOx sind beispielsweise ebenso bevorzugte Gatedielektrikummaterialien für eine Mehrfach-Gate-PMOS- bzw. -NMOS-Anordnung. Andere Materialkombinationen können ebenfalls verwendet werden, wie voranstehend hierin beschrieben.
- Neue Mehrfach-Gate-CMOS-Anordnungen werden unter Verwendung der hierin beschriebenen neuen Herstellungsverfahren ausgebildet. Die Mehrfach-Gate-CMOS-Anordnung hat eine symmetri sche Schwellenspannung, z. B. für die PMOS- und NMOS-Transistoren. Beispielsweise kann Vtp ungefähr –0,2 bis –5 V sein, und Vtn kann im Wesentlichen der gleiche positive Wert, z. B. ungefähr +0,2 bis +5 V sein. Mehrere Verfahren zur Herstellung von Mehrfach-Gate-CMOS-Anordnungen werden offenbart, wobei das Gatedielektrikummaterial der Mehrfach-Gate-PMOS-Anordnung von dem Gatedielektrikummaterial für die Mehrfach-Gate-NMOS-Anordnung verschieden ist. Ein anderer Vorteil davon, verschiedene Gatedielektrikummaterialien für die hierin beschriebenen Mehrfach-Gate-NMOS- und -PMOS-Transistoren zu haben, ist das Bereitstellen der Fähigkeit, die Elektronen- und Lochmobilität unter Verwendung zweier verschiedener Gatedielektrikummaterialien leichter optimieren zu können.
- Ausführungsbeispiele der vorliegenden Erfindung verwenden ein Verständnis von Materialien, wie z. B. dass Si-Al an p-Typ heftet und Si-Hf an n-Typ heftet, um einen Vorteil aus dem Fermi-Pinningeffekt zu ziehen, anstatt zu versuchen, den Effekt zu lösen oder um ihn herum zu arbeiten. Die Schwellenspannung Vt wird verringert und die Flachbandspannung ist leicht einzustellen. Ausführungsbeispiele der Erfindung können dielektrische Materialien mit hohem k als das Gatedielektrikum für Mehrfach-Gate-Transistoren unter Verwendung von Polysilizium-, Metall- oder FUSI-Gateelektroden verwenden. Die Metallgateelektroden der Mehrfach-Gate-Transistoren können entweder ein einzelnes Metall oder Metalle mit doppelter Austrittsarbeit (dual work function) umfassen, z. B. kann die Gateelektrode für die Mehrfach-Gate-PMOS- und -NMOS-Transistoren das gleiche Material oder verschiedene Materialien sein.
- Obwohl die vorliegende Erfindung und ihre Vorteile im Detail beschrieben wurden, sollte verstanden werden, dass zahlreiche Änderungen, Ersetzungen und Umbauten vorgenommen werden können, ohne vom Kern und Umfang der durch die beigefügten Ansprüche definierten Erfindung abzuweichen. Beispielsweise wird es vom Fachmann leicht verstanden werden, dass viele hierin beschriebene Merkmale, Funktionen, Verfahren und Materialien innerhalb des Umfangs der vorliegenden Erfindung variiert werden können. Darüber hinaus ist es nicht beabsichtigt, dass der Umfang der vorliegenden Erfindung auf die speziellen in der Beschreibung dargestellten Ausführungsbeispiele des Prozesses, der Vorrichtung, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Arbeitsschritte begrenzt werden soll. Der Fachmann wird aus der Offenbarung der vorliegenden Erfindung leicht ermessen, dass derzeitig existierende und noch zu entwickelnde Prozesse, Vorrichtungen, Erzeugnisse, Materialzusammensetzungen, Mittel, Verfahren oder Arbeitsschritte, welche im Wesentlichen die gleiche Funktion erfüllen oder im Wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden hier dargestellten Ausführungsbeispiele, entsprechend der vorliegenden Erfindung verwendet werden können. Entsprechend ist es beabsichtigt, dass die beigefügten Ansprüche in ihrem Umfang solche Prozesse, Vorrichtungen, Erzeugnisse, Materialzusammensetzungen, Mittel, Verfahren oder Arbeitsschritte beinhalten.
- Zusammenfassung
- Halbleiteranordnungen mit Transistoren mit verschiedenen Gatedielektrikummaterialien und Verfahren zur Herstellung derselben werden offenbart. Ein Ausführungsbeispiel beinhaltet eine Halbleiteranordnung, die ein Werkstück beinhaltet, wobei das Werkstück ein erstes Gebiet und ein zweites Gebiet in der Nähe des ersten Gebiets beinhaltet. Ein erster Transistor ist in dem ersten Gebiet des Werkstücks angeordnet, wobei der erste Transistor zumindest zwei erste Gateelektroden hat. Ein erstes Gatedielektrikum ist in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet, wobei das erste Gatedielektrikum ein erstes Material umfasst. Ein zweiter Transistor ist in dem zweiten Gebiet des Werkstücks angeordnet, wobei der zweite Transistor zumindest zwei zweite Gateelektroden hat. Ein zweites Gatedielektrikum ist in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet, wobei das zweite Gatedielektrikum ein zweites Material umfasst. Das zweite Material ist von dem ersten Material verschieden.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Nicht-Patentliteratur
-
- - "Turning Silicon an its Edge: Overcoming Silicon Scaling Barriers with Double-Gate and FinFET Technology" von Notyak, E. J., et al. im IEEE Circuits & Devices Magazine, Januar/Februar 2004, Seiten 20–31, IEEE [0006]
- - "Extremely Scaled Silicon Nano-CMOS Dervices" von Chang, L., et al. in Proceeedings of the IEEE, November 2003, Bd. 91, Nr. 11, Seiten 1860–1873, IEEE [0007]
- - Hobbs, C., et al. in einem Dokument mit dem Titel "Fermi Level Pinning at the PolySi/Metal Oxide Interface", veröffentlicht in dem 2003 Symposium an VLSI Technology Digest of Technical Papers, Juni 2003 [0025]
Claims (30)
- Halbleiteranordnung mit: einem Werkstück, wobei das Werkstück ein erstes Gebiet und ein zweites Gebiet in der Nähe des ersten Gebiets beinhaltet; einem ersten Transistor, der in dem ersten Gebiet des Werkstücks angeordnet ist, wobei der erste Transistor zumindest zwei erste Gateelektroden, ein erstes Gatedielektrikum, das in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet ist, beinhaltet, wobei das erste Gatedielektrikum ein erstes Material umfasst; und einem zweiten Transistor, der in dem zweiten Gebiet des Werkstücks angeordnet ist, wobei der zweite Transistor zumindest zwei zweite Gateelektroden, ein zweites Gatedielektrikum, das in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet ist, beinhaltet, wobei das zweite Gatedielektrikum ein zweites Material umfasst, wobei das zweite Material von dem ersten Material verschieden ist.
- Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass das erste Material eine erste Austrittsarbeit des ersten Transistors einrichtet, wobei das zweite Material eine zweite Austrittsarbeit des zweiten Transistors einrichtet und wobei die zweite Austrittsarbeit von der ersten Austrittsarbeit verschieden ist.
- Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass der erste Transistor zumindest eine erste Rippenstruktur umfasst, wobei die zumindest zwei ersten Gateelektroden an einer ersten Seitenwand der zumindest einen ersten Rippenstruktur und einer zweiten Seitenwand der zumindest einen ersten Rippenstruktur angeordnet sind, die der ersten Seitenwand der zumindest einen ersten Rippenstruktur gegenüberliegt, wobei die zumindest eine erste Rippenstruktur einen Kanal des ersten Transistors umfasst, wobei der zweite Transistor zumindest eine zweite Rippenstruktur umfasst, wobei die zumindest zwei zweiten Gateelektroden an einer ersten Seitenwand der zumindest einen zweiten Rippenstruktur und einer zweiten Seitenwand der zumindest einen zweiten Rippenstruktur angeordnet sind, die der ersten Seitenwand der zumindest einen zweiten Rippenstruktur gegenüberliegt, wobei die zumindest eine zweite Rippenstruktur einen Kanal des zweiten Transistors umfasst.
- Halbleiteranordnung nach Patentanspruch 3, dadurch gekennzeichnet, dass der erste Transistor drei erste Gateelektroden beinhaltet, wobei eine der drei ersten Gateelektroden auf einer oberen Oberfläche der zumindest einen ersten Rippenstruktur angeordnet ist, und wobei der zweite Transistor drei zweite Gateelektroden beinhaltet, wobei eine der drei zweiten Gateelektroden auf einer oberen Oberfläche der zumindest einen zweiten Rippenstruktur angeordnet ist.
- Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass das erste Gatedielektrikum und das zweite Gatedielektrikum HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST (PbScxTa(1-a)O3), Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT (PbZrxTi(1-x)O3), PMN (PbMgxNb(1-x)O3), Kombinationen davon oder mehrere Schichten davon umfassen.
- Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die zumindest zwei ersten Gateelektroden und die zumindest zwei zweiten Gateelektroden TiN, TiCN, HfN, TaN, W, Al, Ru, RuN, RuSiN, RuTa, TaSiN, TiSiN, TaCN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, LaN, LaSiN, WSiN, WSi, Polysilizium, ein teilweise silizidiertes Material, ein vollständig silizidiertes Material (FUSI), andere Metalle und/oder Kombinationen und mehrere Schichten davon umfassen.
- Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die zumindest zwei zweiten Gateelektroden das gleiche Material wie die zumindest zwei ersten Gateelektroden oder ein davon verschiedenes Material umfassen.
- Halbleiteranordnung mit: einem ersten Transistor, wobei der erste Transistor zumindest eine erste Rippenstruktur beinhaltet, die einen Kanal umfasst, wobei ein erstes Gatedielektrikum über der zumindest einen ersten Rippenstruktur angeordnet ist, wobei das erste Gatedielektrikum ein erstes Gatedielektrikummaterial umfasst, wobei der erste Transistor zumindest zwei erste Gateelektroden beinhaltet, die über dem ersten Gatedielektrikum angeordnet sind, wobei die zumindest zwei ersten Gateelektroden an einer ersten Seitenwand der zumindest einen ersten Rippenstruktur bzw. einer zweiten Seitenwand der zumindest einen ersten Rippenstruktur angeordnet sind, die der ersten Seitenwand der zumindest einen ersten Rippenstruktur gegenüberliegt; und einem zweiten Transistor, der in der Nähe des ersten Transistors angeordnet ist, wobei der zweite Transistor zumindest eine zweite Rippenstruktur beinhaltet, die einen Kanal umfasst, wobei ein zweites Gatedielektrikum über der zumindest einen zweiten Rippenstruktur angeordnet ist, wobei das zweite Gatedielektrikum ein zweites Gatedielektrikummaterial umfasst, wobei das zweite Gatedielektrikummaterial von dem ersten Gatedielektrikummaterial verschieden ist, wobei der zweite Transistor zumindest zwei zweite Gateelektroden beinhaltet, die über dem zweiten Gatedielektrikum angeordnet sind, wobei die zumindest zwei zweiten Gateelektroden an einer ersten Seitenwand der zumindest einen zweiten Rippenstruktur bzw. einer zweiten Seitenwand der zumindest einen zweiten Rippenstruktur angeordnet sind, die der ersten Sei tenwand der zumindest einen zweiten Rippenstruktur gegenüberliegt.
- Halbleiteranordnung nach Patentanspruch 8, dadurch gekennzeichnet, dass der erste Transistor einen PMOS-Transistor umfasst, wobei der zweite Transistor einen NMOS-Transistor umfasst, wobei die erste Austrittsarbeit ungefähr 4,7 bis 5,6 eV umfasst, und wobei die zweite Austrittsarbeit ungefähr 3,6 bis 4,5 eV umfasst.
- Halbleiteranordnung nach Patentanspruch 9, dadurch gekennzeichnet, dass der PMOS-Transistor und der NMOS-Transistor symmetrische Schwellenspannungen umfassen.
- Halbleiteranordnung nach Patentanspruch 8, dadurch gekennzeichnet, dass das erste Gatedielektrikum ein erstes Element beinhaltet, das Al, Y, Sc, Lu, Lr, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, wobei das zweite Gatedielektrikum ein zweites Element beinhaltet, das Hf, La, Sc, Y, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr oder Yb umfasst, wobei das zweite Element von dem ersten Element verschieden ist.
- Halbleiteranordnung nach Patentanspruch 11, dadurch gekennzeichnet, dass das erste Element ein erstes Material umfasst, wobei das erste Gatedielektrikum ein zweites Material beinhaltet, wobei das erste Gatedielektrikum ungefähr 5 bis 95% des zweiten Materials und ungefähr 95 bis 5% des ersten Materials umfasst.
- Halbleiteranordnung nach Patentanspruch 12, dadurch gekennzeichnet, dass das erste Material Hf, Zr, Ta, Ti, Al oder Si umfasst; wobei das erste Gatedielektrikum O, N oder sowohl O als auch N umfasst; und wobei das erste Gatedielektrikum weiterhin ein drittes Material umfasst, wobei das dritte Material Ti, Sr oder Sc umfasst.
- Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Ausbilden eines ersten Transistors, wobei der erste Transistor zumindest zwei erste Gateelektroden beinhaltet, wobei ein erstes Gatedielektrikum in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet ist, wobei das erste Gatedielektrikum ein erstes Gatedielektrikummaterial umfasst; und Ausbilden eines zweiten Transistors in der Nähe des ersten Transistors, wobei der zweite Transistor zumindest zwei zweite Gateelektroden beinhaltet, wobei ein zweites Gatedielektrikum in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet ist, wobei das zweite Gatedielektrikum ein zweites Gatedielektrikummaterial umfasst, wobei das zweite Gatedielektrikummaterial von dem ersten Gatedielektrikummaterial verschieden ist.
- Verfahren nach Patentanspruch 14, wobei das Ausbilden des ersten Transistors und das Ausbilden des zweiten Transistors ein Ausbilden zumindest einer Rippenstruktur umfasst, wobei die zumindest eine Rippenstruktur Kanäle des ersten Transistors und des zweiten Transistors umfasst, mit den weiteren Schritten: Ausbilden eines ersten Materials über der zumindest einen Rippenstruktur, Ausbilden eines zweiten Materials über dem ersten Material, und Entfernen des zweiten Materials oberhalb der zumindest einen Rippenstruktur des zweiten Transistors, wobei das erste Material und das zweite Material das erste Gatedielektrikummaterial des ersten Transistors umfassen, und wobei das erste Material das zweite Gatedielektrikummaterial des zweiten Transistors umfasst.
- Verfahren nach Patentanspruch 15 mit dem weiteren Schritt: Ausbilden eines dritten Materials über dem ersten Material des zweiten Transistors, wobei das erste Material und das zweite Material das erste Gatedielektrikummaterial des ersten Transistors umfassen, und wobei das erste Material und das dritte Material das zweite Gatedielektrikummaterial des zweiten Transistors umfassen.
- Verfahren nach Patentanspruch 14, wobei das Ausbilden des ersten Transistors und das Ausbilden des zweiten Transistors ein Ausbilden zumindest einer Rippenstruktur umfassen, wobei die zumindest eine Rippenstruktur Kanäle des ersten Transistors und des zweiten Transistors umfasst, mit den weiteren Schritten: Ausbilden eines ersten Materials über der zumindest einen Struktur, Ausbilden eines zweiten Materials über dem ersten Material, Entfernen des zweiten Materials und des ersten Materials oberhalb der zumindest einen Rippenstruktur des zweiten Transistors, und Ausbilden eines dritten Materials über der zumindest einen Rippenstruktur des zweiten Transistors, wobei das erste Material und das zweite Material das erste Gatedielektrikummaterial des ersten Transistors umfassen, und wobei das dritte Material das zweite Gatedielektrikummaterial des zweiten Transistors umfasst.
- Verfahren nach Patentanspruch 14, wobei das Ausbilden des ersten Transistors und das Ausbilden des zweiten Transistors ein Ausbilden zumindest einer Rippenstruktur umfassen, wobei die zumindest eine Rippenstruktur Kanäle des ersten Transistors und des zweiten Transistors umfasst, mit den weiteren Schritten: Ausbilden eines ersten Materials über der zumindest einen Rippenstruktur, Ausbilden eines zweiten Materials über dem ersten Material, Ausbilden eines ersten Gatematerials über dem zweitem Material, Entfernen des ersten Gatematerials und des zweiten Materials oberhalb der zumindest einen Rippenstruktur des zweiten Transistors, Ausbilden eines dritten Materials über dem ersten Material des zweiten Transistors, und Ausbilden eines zweiten Gatematerials über dem dritten Material des zweiten Transistors, wobei das erste Material und das zweite Material das erste Gatedielektrikummaterial des ersten Transistors umfassen, wobei das erste Material und das dritte Material das zweite Gatedielektrikummaterial des zweiten Transistors umfassen, wobei die zumindest zwei ersten Gateelektroden des ersten Transistors das erste Gatematerial umfassen, und wobei die zumindest zwei zweiten Gateelektroden des zweiten Transistors das zweite Gatematerial umfassen.
- Verfahren nach Patentanspruch 14, wobei das Ausbilden des ersten Transistors und Ausbilden des zweiten Transistors ein Ausbilden zumindest einer Rippenstruktur umfassen, wobei die zumindest eine Rippenstruktur Kanäle des ersten Transistors und des zweiten Transistors umfasst, mit den weiteren Schritten: Ausbilden eines ersten Materials über der zumindest einen Rippenstruktur, Ausbilden eines zweiten Materials über dem ersten Material, Ausbilden eines ersten Gatematerials über dem zweiten Material, Entfernen des ersten Gatematerials, des zweiten Materials und des ersten Materials oberhalb der zumindest einen Rippenstruktur des zweiten Transistors, Ausbilden eines dritten Materials über der zumindest einen Rippenstruktur des zweiten Transistors, und Ausbilden eines zweiten Gatematerials über dem dritten Material des zweiten Transistors, wobei das erste Material und das zweite Material das erste Gatedielektrikummaterial des ersten Transistors umfassen, wobei das dritte Material das zweite Gatedielektrikummaterial des zweiten Transistors umfasst, wobei die zumindest zwei ersten Gateelektroden des ersten Transistors das erste Gatematerial umfassen, und wobei die zumindest zwei zweiten Gateelektroden des zweiten Transistors das zweite Gatematerial umfassen.
- Verfahren nach Patentanspruch 14, wobei das Ausbilden des ersten Transistors und Ausbilden des zweiten Transistors ein Ausbilden einer Vielzahl von Rippenstrukturen umfasst, wobei die Vielzahl von Rippenstrukturen Kanäle des ersten Transistors und des zweiten Transistors umfasst, mit den weiteren Schritten: Ausbilden eines ersten Materials über der Vielzahl von Rippenstrukturen, Ausbilden eines ersten Gatematerials über dem ersten Material, Entfernen des ersten Gatematerials und des ersten Materials oberhalb des zweiten Transistors, Ausbilden eines zweiten Materials über der Rippenstruktur des zweiten Transistors, und Ausbilden eines zweiten Gatematerials über dem zweiten Material, wobei das erste Material das erste Gatedielektrikummaterial des ersten Transistors umfasst, wobei das zweite Material das zweite Gatedielektrikummaterial des zweiten Transistors umfasst, wobei die zumindest zwei ersten Gateelektroden des ersten Transistors das erste Gatematerial umfassen, und wobei die zumindest zwei zweiten Gateelektroden des zweiten Transistors das zweite Gatematerial umfassen.
- Verfahren nach Patentanspruch 14 mit dem weiteren Schritt vor dem Ausbilden des ersten Transistors und Ausbilden des zweiten Transistors: Bereitstellen eines Werkstücks, wobei das Werkstück ein Silizium-auf-Isolator (SOI)-Substrat umfasst mit einem Substrat, einer über dem Substrat angeordneten vergrabenen Isolierschicht und einer über der vergrabenen Isolierschicht angeordneten Schicht von Halbleitermaterial, wobei das Werkstück ein erstes Gebiet und ein zweites Gebiet umfasst; Ausbilden zumindest einer ersten Rippenstruktur innerhalb der Schicht von Halbleitermaterial in dem ersten Gebiet, wobei die zumindest eine erste Rippenstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst; Ausbilden zumindest einer zweiten Rippenstruktur innerhalb der Schicht von Halbleitermaterial in dem zweiten Gebiet, wobei die zumindest eine zweite Rippenstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst; Ausbilden des ersten Gatedielektrikummaterials über zumindest den ersten und zweiten Seitenwänden der zumindest einen ersten Rippenstruktur; und Ausbilden des zweiten Gatedielektrikummaterials über zumindest den ersten und zweiten Seitenwänden der zumindest einen zweiten Rippenstruktur.
- Verfahren nach Patentanspruch 21 mit den weiteren Schritten: Ausbilden der zumindest zwei ersten Gateelektroden über dem ersten Gatedielektrikummaterial; Ausbilden der zumindest zwei zweiten Gateelektroden über dem zweiten Gatedielektrikummaterial; und Behandeln des ersten Gatedielektrikummaterials und des zweiten Gatedielektrikummaterials mit einer Silizium-beinhaltenden Substanz vor dem Ausbilden der zumindest zwei ersten Gateelektroden über dem ersten Gatedielektrikummaterial und vor dem Ausbilden der zumindest zwei zweiten Gateelektroden über dem zweiten Gatedielektrikummaterial.
- Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Ausbilden eines ersten Mehrfach-Gate-Transistors, der ein erstes Gatedielektrikummaterial umfasst; und Ausbilden eines zweiten Mehrfach-Gate-Transistors in der Nähe des ersten Transistors, wobei der zweite Transistor ein zweites Gatedielektrikummaterial umfasst, wobei das zweite Gatedielektrikummaterial von dem ersten Gatedielektrikummaterial verschieden ist, und wobei entweder das erste Gatedielektrikummaterial, das zweite Gatedielektrikummaterial oder sowohl das erste Gatedielektrikummaterial als auch das zweite Gatedielektrikummaterial eine dielektrische Konstante von ungefähr 4,0 oder größer haben.
- Verfahren nach Patentanspruch 23, wobei entweder das erste Gatedielektrikummaterial, das zweite Gatedielektrikummaterial oder sowohl das erste Gatedielektrikummaterial als auch das zweite Gatedielektrikummaterial ein Fermi-Pinning-Material umfassen.
- Verfahren nach Patentanspruch 24, wobei das Fermi-Pinning-Material Hf, La, Al, Y, Sc, Lu, Lr, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Zr, Yb oder Kombinationen davon umfasst.
- Verfahren nach Patentanspruch 23, wobei der erste Mehrfach-Gate-Transistor eine Vielzahl von Gateelektroden in der Nähe des ersten Gatedielektrikummaterials umfasst, mit dem weiteren Schritt: Implantieren eines Fermi-Pinning-Materials in zumindest die Vielzahl von Gateelektroden.
- Verfahren nach Patentanspruch 23, wobei das Ausbilden des ersten Mehrfach-Gate-Transistors und das Ausbilden des zweiten Mehrfach-Gate-Transistors ein Ausbilden einer Vielzahl von Rippenstrukturen, ein Abscheiden einer einzigen Schicht von Gatedielektrikummaterial über der Vielzahl von Rippenstrukturen und ein Implantieren eines Fermi-Pinning-Materials in die einzige Schicht von Gatedielektrikummaterial des ersten Mehrfach-Gate-Transistors umfasst, aber nicht in die einzige Schicht von Gatedielektrikummaterial des zweiten Mehrfach-Gate-Transistors.
- Verfahren nach Patentanspruch 23, wobei der erste Mehrfach-Gate-Transistor eine Vielzahl erster Gates in der Nähe des ersten Gatedielektrikummaterials umfasst und weiterhin eine erste dünne Schicht von Silizium umfasst, die zwischen dem ersten Gatedielektrikummaterial und der Vielzahl erster Gates angeordnet ist; und wobei der zweite Mehrfach-Gate-Transistor eine Vielzahl zweiter Gates in der Nähe des zweiten Gatedielektrikummaterials umfasst und weiterhin eine zweite dünne Schicht von Silizium umfasst, die zwischen dem zweiten Gatedielektrikummaterial und der Vielzahl zweiter Gates angeordnet ist.
- Verfahren nach Patentanspruch 23, wobei der erste Mehrfach-Gate-Transistor einen PMOS-Transistor umfasst, der eine Vielzahl erster Gateelektroden in der Nähe des ersten Gatedielektrikummaterials umfasst, wobei der zweite Mehrfach-Gate-Transistor einen NMOS-Transistor umfasst, der eine Vielzahl zweiter Gateelektroden in der Nähe des zweiten Gatedielektrikummaterials umfasst, mit dem weiteren Schritt: Implantieren eines Materials in die Vielzahl erster Gateelektroden, die Vielzahl zweiter Gateelektroden oder sowohl in die Vielzahl erster Gateelektroden als auch in die Vielzahl zweiter Gateelektroden.
- Verfahren nach Patentanspruch 29, wobei das Implantieren des Materials in die Vielzahl erster Gateelektroden ein Implantieren eines P-Typ-Dotierstoffs in die Vielzahl erster Gateelektroden umfasst, und wobei das Implantieren des Materials in die Vielzahl zweiter Gateelektroden ein Implantieren eines N- oder P-Typ-Dotierstoffs in die Vielzahl zweiter Gateelektroden umfasst.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009038710A1 (de) * | 2009-08-25 | 2011-04-07 | Infineon Technologies Austria Ag | Halbleiterbauelement |
US10079300B2 (en) | 2014-10-21 | 2018-09-18 | Globalfoundries Inc. | Semiconductor circuit element |
Families Citing this family (116)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040036129A1 (en) * | 2002-08-22 | 2004-02-26 | Micron Technology, Inc. | Atomic layer deposition of CMOS gates with variable work functions |
US7462538B2 (en) * | 2005-11-15 | 2008-12-09 | Infineon Technologies Ag | Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials |
KR100724560B1 (ko) * | 2005-11-18 | 2007-06-04 | 삼성전자주식회사 | 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법 |
US20070164323A1 (en) * | 2006-01-18 | 2007-07-19 | Micron Technology, Inc. | CMOS gates with intermetallic compound tunable work functions |
US20070164367A1 (en) * | 2006-01-18 | 2007-07-19 | Micron Technology, Inc. | CMOS gates with solid-solution alloy tunable work functions |
US7374998B2 (en) * | 2006-02-03 | 2008-05-20 | International Business Machines Corporation | Selective incorporation of charge for transistor channels |
US8217435B2 (en) | 2006-12-22 | 2012-07-10 | Intel Corporation | Floating body memory cell having gates favoring different conductivity type regions |
US20080206973A1 (en) * | 2007-02-26 | 2008-08-28 | Texas Instrument Inc. | Process method to optimize fully silicided gate (FUSI) thru PAI implant |
US8286114B2 (en) * | 2007-04-18 | 2012-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3-dimensional device design layout |
US8237201B2 (en) * | 2007-05-30 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout methods of integrated circuits having unit MOS devices |
US8124483B2 (en) * | 2007-06-07 | 2012-02-28 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
US7659157B2 (en) * | 2007-09-25 | 2010-02-09 | International Business Machines Corporation | Dual metal gate finFETs with single or dual high-K gate dielectric |
KR100948294B1 (ko) * | 2007-10-12 | 2010-03-17 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
US7648868B2 (en) * | 2007-10-31 | 2010-01-19 | International Business Machines Corporation | Metal-gated MOSFET devices having scaled gate stack thickness |
US7824983B2 (en) * | 2008-06-02 | 2010-11-02 | Micron Technology, Inc. | Methods of providing electrical isolation in semiconductor structures |
US7821081B2 (en) * | 2008-06-05 | 2010-10-26 | International Business Machines Corporation | Method and apparatus for flatband voltage tuning of high-k field effect transistors |
US8114727B2 (en) * | 2008-08-29 | 2012-02-14 | Texas Instruments Incorporated | Disposable spacer integration with stress memorization technique and silicon-germanium |
US8252649B2 (en) * | 2008-12-22 | 2012-08-28 | Infineon Technologies Ag | Methods of fabricating semiconductor devices and structures thereof |
US8110467B2 (en) * | 2009-04-21 | 2012-02-07 | International Business Machines Corporation | Multiple Vt field-effect transistor devices |
US8173499B2 (en) | 2009-06-12 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating a gate stack integration of complementary MOS device |
US7855105B1 (en) | 2009-06-18 | 2010-12-21 | International Business Machines Corporation | Planar and non-planar CMOS devices with multiple tuned threshold voltages |
DE102009031155B4 (de) * | 2009-06-30 | 2012-02-23 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Einstellen einer Schwellwertspannung für komplexe Transistoren durch Diffundieren einer Metallsorte in das Gatedielektrikum vor der Gatestrukturierung |
US7948307B2 (en) * | 2009-09-17 | 2011-05-24 | International Business Machines Corporation | Dual dielectric tri-gate field effect transistor |
US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
US8941153B2 (en) * | 2009-11-20 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with different fin heights |
US8313990B2 (en) * | 2009-12-04 | 2012-11-20 | International Business Machines Corporation | Nanowire FET having induced radial strain |
US8309991B2 (en) * | 2009-12-04 | 2012-11-13 | International Business Machines Corporation | Nanowire FET having induced radial strain |
US20110147804A1 (en) * | 2009-12-23 | 2011-06-23 | Rishabh Mehandru | Drive current enhancement in tri-gate MOSFETS by introduction of compressive metal gate stress using ion implantation |
US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
US8564066B2 (en) | 2010-06-18 | 2013-10-22 | International Business Machines Corporation | Interface-free metal gate stack |
US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
US9214529B2 (en) * | 2011-03-14 | 2015-12-15 | Globalfoundries Inc. | Fin Fet device with independent control gate |
US8400219B2 (en) | 2011-03-24 | 2013-03-19 | Suvolta, Inc. | Analog circuits having improved transistors, and methods therefor |
US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
KR20120125017A (ko) * | 2011-05-06 | 2012-11-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
US20130020578A1 (en) * | 2011-07-20 | 2013-01-24 | Qingqing Liang | Semiconductor Device and Method for Manufacturing the Same |
US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
US8748986B1 (en) | 2011-08-05 | 2014-06-10 | Suvolta, Inc. | Electronic device with controlled threshold voltage |
WO2013022753A2 (en) | 2011-08-05 | 2013-02-14 | Suvolta, Inc. | Semiconductor devices having fin structures and fabrication methods thereof |
US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
CN102431235B (zh) * | 2011-08-31 | 2015-06-17 | 浙江大学 | 一种应力辅助调制的介电可调的复合薄膜及其制备方法 |
US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
CN104160507B (zh) | 2011-12-28 | 2017-10-24 | 英特尔公司 | 在三栅极(finfet)工艺上集成多个栅极电介质晶体管的方法 |
CN105655334B (zh) * | 2011-12-28 | 2019-01-08 | 英特尔公司 | 具有集成的多个栅极电介质晶体管的半导体装置 |
US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
US8847293B2 (en) * | 2012-03-02 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate structure for semiconductor device |
US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
US8987835B2 (en) * | 2012-03-27 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with a buried semiconductor material between two fins |
US20140001576A1 (en) * | 2012-06-27 | 2014-01-02 | Applied Materials, Inc. | Lowering tungsten resistivity by replacing titanium nitride with titanium silicon nitride |
US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
US9728464B2 (en) * | 2012-07-27 | 2017-08-08 | Intel Corporation | Self-aligned 3-D epitaxial structures for MOS device fabrication |
US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
KR20140036823A (ko) * | 2012-09-18 | 2014-03-26 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
CN104854698A (zh) | 2012-10-31 | 2015-08-19 | 三重富士通半导体有限责任公司 | 具有低变化晶体管外围电路的dram型器件以及相关方法 |
US8722494B1 (en) * | 2012-11-01 | 2014-05-13 | International Business Machines Corporation | Dual gate finFET devices |
US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
CN103811317A (zh) * | 2012-11-07 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 一种改善mos管的栅极漏电的方法 |
US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
US8889561B2 (en) * | 2012-12-10 | 2014-11-18 | Globalfoundries Inc. | Double sidewall image transfer process |
US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
US9142633B2 (en) * | 2012-12-13 | 2015-09-22 | GlobalFoundries, Inc. | Integrated circuits and methods for fabricating integrated circuits with silicide contacts on non-planar structures |
US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
US9219078B2 (en) | 2013-04-18 | 2015-12-22 | International Business Machines Corporation | Simplified multi-threshold voltage scheme for fully depleted SOI MOSFETs |
US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
KR20140140194A (ko) * | 2013-05-28 | 2014-12-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
US8912057B1 (en) * | 2013-06-05 | 2014-12-16 | Globalfoundries Inc. | Fabrication of nickel free silicide for semiconductor contact metallization |
CN104241103A (zh) * | 2013-06-14 | 2014-12-24 | 无锡华润上华科技有限公司 | 一种wsi复合栅的制造方法 |
US20150021699A1 (en) * | 2013-07-18 | 2015-01-22 | International Business Machines Corporation | FIN Field Effect Transistors Having Multiple Threshold Voltages |
US20150021698A1 (en) * | 2013-07-18 | 2015-01-22 | International Business Machines Corporation | Intrinsic Channel Planar Field Effect Transistors Having Multiple Threshold Voltages |
US9472554B2 (en) * | 2013-07-31 | 2016-10-18 | GlobalFoundries, Inc. | Integrated circuits having FinFET semiconductor devices and methods of fabricating the same to resist sub-fin current leakage |
US9780212B2 (en) * | 2013-09-18 | 2017-10-03 | Globalfoundries Inc. | Fin width measurement using quantum well structure |
US8951884B1 (en) * | 2013-11-14 | 2015-02-10 | United Microelectronics Corp. | Method for forming a FinFET structure |
US9263580B2 (en) * | 2014-03-24 | 2016-02-16 | Globalfoundries Inc. | Methods of forming isolated channel regions for a FinFET semiconductor device and the resulting device |
US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
US9312183B1 (en) * | 2014-11-03 | 2016-04-12 | Globalfoundries Inc. | Methods for forming FinFETS having a capping layer for reducing punch through leakage |
TWI658591B (zh) * | 2015-03-13 | 2019-05-01 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
US9859279B2 (en) | 2015-08-17 | 2018-01-02 | International Business Machines Corporation | High-k gate dielectric and metal gate conductor stack for fin-type field effect transistors formed on type III-V semiconductor material and silicon germanium semiconductor material |
US9865597B2 (en) * | 2015-09-08 | 2018-01-09 | Samsung Electronics Co., Ltd. | Semiconductor device having fin and dual liner |
US10038053B2 (en) * | 2015-10-12 | 2018-07-31 | International Business Machines Corporation | Methods for removal of selected nanowires in stacked gate all around architecture |
US10020304B2 (en) * | 2015-11-16 | 2018-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor, semiconductor device and fabricating method thereof |
US9490335B1 (en) | 2015-12-30 | 2016-11-08 | International Business Machines Corporation | Extra gate device for nanosheet |
WO2018063366A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Ultra-scaled fin pitch processes having dual gate dielectrics and the resulting structures |
US10937783B2 (en) | 2016-11-29 | 2021-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
US10090385B1 (en) | 2017-03-31 | 2018-10-02 | Globalfoundries Inc. | Methods of forming a vertical transistor device with a channel structure comprised of alternative semiconductor materials |
US10355134B2 (en) * | 2017-05-23 | 2019-07-16 | Qualcomm Incorporated | Metal-oxide semiconductor (MOS) device with thick oxide |
US11404319B2 (en) | 2017-08-24 | 2022-08-02 | Intel Corporation | Vertically stacked finFETs and shared gate patterning |
KR20230006054A (ko) * | 2017-11-30 | 2023-01-10 | 인텔 코포레이션 | 진보된 집적 회로 구조체 제조를 위한 핀 패터닝 |
US10971366B2 (en) | 2018-07-06 | 2021-04-06 | Applied Materials, Inc. | Methods for silicide deposition |
US11127639B2 (en) * | 2019-08-22 | 2021-09-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with fin structures |
KR20210128534A (ko) * | 2020-04-16 | 2021-10-27 | 삼성전자주식회사 | 반도체 장치 |
US11791383B2 (en) * | 2021-07-28 | 2023-10-17 | Infineon Technologies Ag | Semiconductor device having a ferroelectric gate stack |
Family Cites Families (87)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4432035A (en) | 1982-06-11 | 1984-02-14 | International Business Machines Corp. | Method of making high dielectric constant insulators and capacitors using same |
US5066995A (en) | 1987-03-13 | 1991-11-19 | Harris Corporation | Double level conductor structure |
US4990974A (en) | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
IT1235693B (it) | 1989-05-02 | 1992-09-21 | Sgs Thomson Microelectronics | Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi. |
US5223451A (en) | 1989-10-06 | 1993-06-29 | Kabushiki Kaisha Toshiba | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it |
JP2921889B2 (ja) | 1989-11-27 | 1999-07-19 | 株式会社東芝 | 半導体装置の製造方法 |
US5763922A (en) | 1997-02-28 | 1998-06-09 | Intel Corporation | CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers |
US6048769A (en) | 1997-02-28 | 2000-04-11 | Intel Corporation | CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers |
US6777759B1 (en) | 1997-06-30 | 2004-08-17 | Intel Corporation | Device structure and method for reducing silicide encroachment |
US6020243A (en) | 1997-07-24 | 2000-02-01 | Texas Instruments Incorporated | Zirconium and/or hafnium silicon-oxynitride gate dielectric |
US5994747A (en) | 1998-02-13 | 1999-11-30 | Texas Instruments-Acer Incorporated | MOSFETs with recessed self-aligned silicide gradual S/D junction |
US6348390B1 (en) | 1998-02-19 | 2002-02-19 | Acer Semiconductor Manufacturing Corp. | Method for fabricating MOSFETS with a recessed self-aligned silicide contact and extended source/drain junctions |
US6166417A (en) | 1998-06-30 | 2000-12-26 | Intel Corporation | Complementary metal gates and a process for implementation |
US6027961A (en) | 1998-06-30 | 2000-02-22 | Motorola, Inc. | CMOS semiconductor devices and method of formation |
US6124171A (en) | 1998-09-24 | 2000-09-26 | Intel Corporation | Method of forming gate oxide having dual thickness by oxidation process |
US6084280A (en) | 1998-10-15 | 2000-07-04 | Advanced Micro Devices, Inc. | Transistor having a metal silicide self-aligned to the gate |
US6410967B1 (en) | 1998-10-15 | 2002-06-25 | Advanced Micro Devices, Inc. | Transistor having enhanced metal silicide and a self-aligned gate electrode |
US6911707B2 (en) | 1998-12-09 | 2005-06-28 | Advanced Micro Devices, Inc. | Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance |
JP3287403B2 (ja) | 1999-02-19 | 2002-06-04 | 日本電気株式会社 | Mis型電界効果トランジスタ及びその製造方法 |
US6159782A (en) | 1999-08-05 | 2000-12-12 | Advanced Micro Devices, Inc. | Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant |
US6753556B2 (en) | 1999-10-06 | 2004-06-22 | International Business Machines Corporation | Silicate gate dielectric |
US6861304B2 (en) | 1999-11-01 | 2005-03-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing thereof |
US6444555B2 (en) | 1999-12-07 | 2002-09-03 | Advanced Micro Devices, Inc. | Method for establishing ultra-thin gate insulator using anneal in ammonia |
US6225163B1 (en) | 2000-02-18 | 2001-05-01 | National Semiconductor Corporation | Process for forming high quality gate silicon dioxide layers of multiple thicknesses |
US6297103B1 (en) | 2000-02-28 | 2001-10-02 | Micron Technology, Inc. | Structure and method for dual gate oxide thicknesses |
JP5016767B2 (ja) | 2000-03-07 | 2012-09-05 | エーエスエム インターナショナル エヌ.ヴェー. | 傾斜薄膜の形成方法 |
US6426534B1 (en) * | 2000-05-01 | 2002-07-30 | Xilinx, Inc. | Methods and circuits employing threshold voltages for mask-alignment detection |
US6184072B1 (en) | 2000-05-17 | 2001-02-06 | Motorola, Inc. | Process for forming a high-K gate dielectric |
JP2002118175A (ja) | 2000-10-05 | 2002-04-19 | Toshiba Corp | 半導体装置及びその製造方法 |
US6858865B2 (en) | 2001-02-23 | 2005-02-22 | Micron Technology, Inc. | Doped aluminum oxide dielectrics |
JP4895430B2 (ja) | 2001-03-22 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
KR100399356B1 (ko) | 2001-04-11 | 2003-09-26 | 삼성전자주식회사 | 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법 |
US6740944B1 (en) | 2001-07-05 | 2004-05-25 | Altera Corporation | Dual-oxide transistors for the improvement of reliability and off-state leakage |
US6475908B1 (en) | 2001-10-18 | 2002-11-05 | Chartered Semiconductor Manufacturing Ltd. | Dual metal gate process: metals and their silicides |
US6770521B2 (en) | 2001-11-30 | 2004-08-03 | Texas Instruments Incorporated | Method of making multiple work function gates by implanting metals with metallic alloying additives |
US6696332B2 (en) | 2001-12-26 | 2004-02-24 | Texas Instruments Incorporated | Bilayer deposition to avoid unwanted interfacial reactions during high K gate dielectric processing |
US6528858B1 (en) | 2002-01-11 | 2003-03-04 | Advanced Micro Devices, Inc. | MOSFETs with differing gate dielectrics and method of formation |
US20030141560A1 (en) | 2002-01-25 | 2003-07-31 | Shi-Chung Sun | Incorporating TCS-SiN barrier layer in dual gate CMOS devices |
JP2003282875A (ja) | 2002-03-27 | 2003-10-03 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
US6656764B1 (en) | 2002-05-15 | 2003-12-02 | Taiwan Semiconductor Manufacturing Company | Process for integration of a high dielectric constant gate insulator layer in a CMOS device |
JP2003347420A (ja) | 2002-05-23 | 2003-12-05 | Nec Electronics Corp | 半導体装置及びその製造方法 |
KR100476926B1 (ko) | 2002-07-02 | 2005-03-17 | 삼성전자주식회사 | 반도체 소자의 듀얼 게이트 형성방법 |
US6723658B2 (en) | 2002-07-15 | 2004-04-20 | Texas Instruments Incorporated | Gate structure and method |
JP3790751B2 (ja) * | 2002-07-19 | 2006-06-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電子デバイス及び電界効果型トランジスタ・デバイス |
US6919251B2 (en) | 2002-07-31 | 2005-07-19 | Texas Instruments Incorporated | Gate dielectric and method |
US20040029321A1 (en) | 2002-08-07 | 2004-02-12 | Chartered Semiconductor Manufacturing Ltd. | Method for forming gate insulating layer having multiple dielectric constants and multiple equivalent oxide thicknesses |
US6716685B2 (en) | 2002-08-09 | 2004-04-06 | Micron Technology, Inc. | Methods for forming dual gate oxides |
US6841441B2 (en) | 2003-01-08 | 2005-01-11 | Chartered Semiconductor Manufacturing Ltd. | Method to produce dual gates (one metal and one poly or metal silicide) for CMOS devices using sputtered metal deposition, metallic ion implantation, or silicon implantation, and laser annealing |
US6852645B2 (en) | 2003-02-13 | 2005-02-08 | Texas Instruments Incorporated | High temperature interface layer growth for high-k gate dielectric |
US7019351B2 (en) | 2003-03-12 | 2006-03-28 | Micron Technology, Inc. | Transistor devices, and methods of forming transistor devices and circuit devices |
JP4524995B2 (ja) | 2003-03-25 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6737313B1 (en) * | 2003-04-16 | 2004-05-18 | Micron Technology, Inc. | Surface treatment of an oxide layer to enhance adhesion of a ruthenium metal layer |
US7071086B2 (en) | 2003-04-23 | 2006-07-04 | Advanced Micro Devices, Inc. | Method of forming a metal gate structure with tuning of work function by silicon incorporation |
US7179754B2 (en) | 2003-05-28 | 2007-02-20 | Applied Materials, Inc. | Method and apparatus for plasma nitridation of gate dielectrics using amplitude modulated radio-frequency energy |
US20040262683A1 (en) | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
KR100487566B1 (ko) * | 2003-07-23 | 2005-05-03 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 그 형성 방법 |
US7045847B2 (en) | 2003-08-11 | 2006-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with high-k gate dielectric |
US7112483B2 (en) | 2003-08-29 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a device having multiple silicide types |
JP3793190B2 (ja) | 2003-09-19 | 2006-07-05 | 株式会社東芝 | 半導体装置の製造方法 |
KR100618815B1 (ko) | 2003-11-12 | 2006-08-31 | 삼성전자주식회사 | 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 |
TWI258811B (en) | 2003-11-12 | 2006-07-21 | Samsung Electronics Co Ltd | Semiconductor devices having different gate dielectrics and methods for manufacturing the same |
US7105886B2 (en) | 2003-11-12 | 2006-09-12 | Freescale Semiconductor, Inc. | High K dielectric film |
JP4085051B2 (ja) | 2003-12-26 | 2008-04-30 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7105390B2 (en) | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US7180134B2 (en) | 2004-01-30 | 2007-02-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and structures for planar and multiple-gate transistors formed on SOI |
KR100526889B1 (ko) * | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 핀 트랜지스터 구조 |
US6921691B1 (en) | 2004-03-18 | 2005-07-26 | Infineon Technologies Ag | Transistor with dopant-bearing metal in source and drain |
US20050224897A1 (en) | 2004-03-26 | 2005-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics |
US7001852B2 (en) | 2004-04-30 | 2006-02-21 | Freescale Semiconductor, Inc. | Method of making a high quality thin dielectric layer |
US6897095B1 (en) | 2004-05-12 | 2005-05-24 | Freescale Semiconductor, Inc. | Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode |
US8399934B2 (en) | 2004-12-20 | 2013-03-19 | Infineon Technologies Ag | Transistor device |
US7592678B2 (en) * | 2004-06-17 | 2009-09-22 | Infineon Technologies Ag | CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof |
US8178902B2 (en) | 2004-06-17 | 2012-05-15 | Infineon Technologies Ag | CMOS transistor with dual high-k gate dielectric and method of manufacture thereof |
US7060568B2 (en) | 2004-06-30 | 2006-06-13 | Intel Corporation | Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit |
TWI367560B (en) | 2004-07-05 | 2012-07-01 | Samsung Electronics Co Ltd | Integrated circuit devices including a dual gate stack structure and methods of forming the same |
US7279756B2 (en) | 2004-07-21 | 2007-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with high-k gate dielectric and quasi-metal gate, and method of forming thereof |
US7595538B2 (en) | 2004-08-17 | 2009-09-29 | Nec Electronics Corporation | Semiconductor device |
US7871669B2 (en) * | 2004-08-30 | 2011-01-18 | E.I. Du Pont De Nemours And Company | Method for achieving a durable two-tone finish on a vehicle |
US7344934B2 (en) | 2004-12-06 | 2008-03-18 | Infineon Technologies Ag | CMOS transistor and method of manufacture thereof |
US7091568B2 (en) | 2004-12-22 | 2006-08-15 | Freescale Semiconductor, Inc. | Electronic device including dielectric layer, and a process for forming the electronic device |
US7205186B2 (en) | 2004-12-29 | 2007-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for suppressing oxide formation |
US7160781B2 (en) | 2005-03-21 | 2007-01-09 | Infineon Technologies Ag | Transistor device and methods of manufacture thereof |
US7282426B2 (en) * | 2005-03-29 | 2007-10-16 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device having asymmetric dielectric regions and structure thereof |
US20060275975A1 (en) * | 2005-06-01 | 2006-12-07 | Matt Yeh | Nitridated gate dielectric layer |
US7375394B2 (en) * | 2005-07-06 | 2008-05-20 | Applied Intellectual Properties Co., Ltd. | Fringing field induced localized charge trapping memory |
US20070069302A1 (en) * | 2005-09-28 | 2007-03-29 | Been-Yih Jin | Method of fabricating CMOS devices having a single work function gate electrode by band gap engineering and article made thereby |
US7462538B2 (en) * | 2005-11-15 | 2008-12-09 | Infineon Technologies Ag | Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials |
-
2005
- 2005-11-15 US US11/273,747 patent/US7462538B2/en not_active Expired - Fee Related
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2009
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009038710A1 (de) * | 2009-08-25 | 2011-04-07 | Infineon Technologies Austria Ag | Halbleiterbauelement |
US8809971B2 (en) | 2009-08-25 | 2014-08-19 | Infineon Technologies Austria Ag | Semiconductor component |
DE102009038710B4 (de) * | 2009-08-25 | 2020-02-27 | Infineon Technologies Austria Ag | Halbleiterbauelement |
US10079300B2 (en) | 2014-10-21 | 2018-09-18 | Globalfoundries Inc. | Semiconductor circuit element |
Also Published As
Publication number | Publication date |
---|---|
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US20090065870A1 (en) | 2009-03-12 |
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