CN105789302B - 半导体器件和方法 - Google Patents

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Abstract

本发明提供了垂直全环栅(VGAA)。在实施例中，VGAA具有纳米线与第一接触焊盘和第二接触焊盘。使用栅电极来帮助限定纳米线内的沟道区。在其他实施例中使用了多个纳米线、多个底部接触件、多个顶部接触件、以及多个栅极接触件。本发明还提供了半导体器件和方法。

Description

半导体器件和方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其方法。
背景技术
随着半导体工业为了追求更高器件密度、更高性能和更低成本而进入纳米技术节点时代，来自制造和设计问题的挑战已经导致了三维设计的发展，诸如，垂直全环栅(VGAA)晶体管。典型的GAA晶体管能够通过利用栅极电介质和栅电极完全环绕半导体纳米线的沟道区来沿着纵向方向提高对电荷载流子的控制。因为沟道区可以被栅电极围绕，使得可以减小源极/漏极区对沟道区的电场的影响，所以GAA晶体管具有减小的短沟道效应。
然而，VGAA的实施仍存在挑战。例如，在互补金属氧化物半导体(CMOS)制造过程中所利用的工艺和方法无法具体地适用于VGAA晶体管的制造。正因如此，为了制造VGAA晶体管，需要制造工艺的改进。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提高了一种半导体器件，包括：第一纳米线，位于衬底上方，所述第一纳米线与所述衬底相垂直并且包括第一源极/漏极区、所述第一源极/漏极区上方的沟道区、以及所述沟道区上方的第二源极/漏极区；第一接触焊盘，至少部分地围绕所述第一源极/漏极区；栅电极，至少部分地围绕所述沟道区；以及第二接触焊盘，与所述第二源极/漏极区电连接。
该半导体器件进一步包括第二纳米线，其中，所述第二纳米线包括：第三源极/漏极区，其中，所述第一接触焊盘至少部分地围绕所述第三源极/漏极区；以及第四源极/漏极区，其中，所述第二接触焊盘至少部分地围绕着所述第四源极/漏极区。
该半导体器件进一步包括第三纳米线，其中，所述第三纳米线包括：第五源极/漏极区，其中，所述第一接触焊盘至少部分地围绕所述第五源极/漏极区；以及第六源极/漏极区，其中，所述第二接触焊盘至少部分地围绕所述第六源极/漏极区。
该半导体器件进一步包括：第一底部接触件，与所述第一接触焊盘电连接；第一顶部接触件，与所述第二接触焊盘电连接；以及栅极接触件，与所述栅电极电连接。
该导体器件进一步包括与所述第二接触焊盘电连接的第二顶部接触件，其中，所述第二顶部接触件与所述第一顶部接触件横向地间隔开。
在该半导体器件中，所述第一顶部接触件是L形接触件。
在该半导体器件中，所述第一顶部接触件是U形接触件。
在该半导体器件中，所述第一顶部接触件是正方形接触件。
根据本发明的另一方面，提供了一种半导体器件，包括：第一接触焊盘，位于衬底上；第二接触焊盘，位于所述第一接触焊盘上方；第一纳米线，在所述第一接触焊盘和所述第二接触焊盘之间延伸；以及栅电极，围绕着所述第一纳米线的沟道区。
在该半导体器件中，所述第一纳米线是纳米线阵列的部分，其中，所述纳米线阵列具有均匀间隔的列和行。
在该半导体器件中，所述第一纳米线是纳米线阵列的部分，其中，所述纳米线阵列具有彼此偏移的列。
该半导体器件进一步包括：第一接触件，与所述第一接触焊盘电连接；以及第二接触件，与所述第一接触焊盘电连接，所述第二接触件与所述第一接触件横向地间隔开。
该半导体器件进一步包括与所述第一接触焊盘电连接的第三接触件，所述第三接触件与所述第一接触件和所述第二接触件横向地间隔开。
该半导体器件进一步包括：第一栅极接触件，与所述栅电极电连接；以及第二栅极接触件，与所述栅电极电连接，其中，所述第二栅极接触件与所述第一栅极接触件横向地间隔开。
该半导体器件进一步包括与所述栅电极电连接的第三栅极接触件，其中，所述第三栅极接触件与所述第一栅极接触件和所述第二栅极接触件横向地间隔开。
根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：由衬底形成第一纳米线；邻近所述第一纳米线的下部形成第一接触焊盘；邻近所述第一纳米线的中部形成栅电极；以及邻近所述第一纳米线的上部形成第二接触焊盘。
该方法进一步包括由所述衬底形成第二纳米线，其中，形成所述第二接触焊盘进一步包括形成与所述第二纳米线相邻的第二接触焊盘。
该方法进一步包括形成纳米线阵列。
该方法进一步包括形成到达第一接触焊盘的第一接触件，其中，所述第一接触件是L形接触件。
该方法进一步包括形成到达第一接触焊盘的第一接触件，其中，所述第一接触件是U形接触件。
附图说明
当结合附图进行阅读时，从下面详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。
图1A至图1C示出了根据一些实施例的垂直全环栅晶体管；
图2A至图3D示出了根据一些实施例使用多个纳米线的实施例；
图4和图5示出了根据一些实施例使用纳米线阵列的实施例；
图6A至图6F示出了根据一些实施例使用一个或多个底部接触件的实施例；
图7A至图7E示出了根据一些实施例使用一个或多个顶部接触件的实施例；
图8A至图8C示出了根据一些实施例使用单个顶部接触件的实施例；
图9A至图9F示出了根据一些实施例使用一个或多个栅极接触件的实施例。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，也可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并没有指定所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、以及“上部”等的空间相对术语以描述如图所示的一个元件或部件与另一个(一些)元件或(多个)部件的关系。应当理解，除图所示的方位之外，空间相对术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间相对描述符可同样地作相应地解释。
现参考图1A至图1C(图1B是通过线B-B’所截取的图1A的截面图，而图1C是通过线C-C’所截取的图1A的截面图)，示出了具有衬底101的垂直全环栅(VGAA)晶体管100，该衬底具有第一纳米线111、第一接触焊盘103、栅极电介质102、栅电极105、第二接触焊盘113、第一底部接触件109、第一顶部接触件115、以及第一栅极接触件107。在实施例中，衬底101包括半导体衬底(例如，Si、SiGe或SiGeB)。在可选实施例中，衬底101包括绝缘体上硅(SOI)结构。在一些实施例中，衬底101可以包括化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、以及锑化铟；合金半导体，包括SiGe、SiGeSn、GeSn、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和GaInAsP；或它们的组合。
在一些实施例中，根据设计需求(例如，p型衬底或n型衬底)，衬底101可以包括各种掺杂区(未单独地示出)。例如，掺杂区可以掺杂有p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或它们的组合。掺杂区可以配置为用于n型GAA晶体管，或可选地配置为用于p型GAA晶体管。在一些实施例中，衬底101可以包括沟槽隔离区104以隔离各个掺杂区。
为了有助于隔离各个掺杂区，可以形成沟槽隔离区104。在实施例中，可以通过以下步骤来形成沟槽隔离区：首先施加第一光敏层以在衬底101上形成该第一光敏层(图1A至图1C中未示出)，然后将其图案化从而在第一光敏层中形成开口。在一些实施例中，光刻工艺包括：通过旋涂形成第一光敏层，使用诸如紫外(UV)光的曝光能量使第一光敏层曝光以及使用显影剂使所曝光的第一光敏层显影以形成图案化的第一光敏层(带有开口)。在另一实例中，光刻工艺包括旋涂、软烘烤、曝光、曝光后烘烤、显影以及硬烘烤。可选地，形成图案化的第一光刻胶层的光刻工艺可以选择性地使用其他技术，诸如，电子束光刻、无掩模图案化或分子印刷。
一旦已经形成第一光敏层，穿过第一光敏层蚀刻暴露的衬底101，以在衬底101内形成沟槽(未在图1A至图1C中单独地示出)。然后去除第一光敏层。接下来，可以执行清洁以去除衬底101的自然氧化物。可以使用稀释的氢氟酸(DHF)来实施该清洁。
然后可以用介电材料填充沟槽，然后执行化学机械抛光(CMP)以形成沟槽隔离区104。介电材料可以包括氧化硅。在一些实施例中，可以使用其他介电材料，诸如氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)或低K介电材料。在实施例中，可以使用高密度等离子体(HDP)CVD工艺，使用硅烷(SiH4)和氧气(O2)作为反应前体来形成介电材料。在其他实施例中，可以使用次大气压CVD(SACVD)工艺或高纵横比工艺(HARP)来形成介电材料，其中工艺气体可以包括正硅酸乙酯(TEOS)和臭氧(O3)。在其他实施例中，可以使用旋涂电介质(SOD)工艺来形成介电材料，诸如，氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
在形成沟槽隔离区104之后，第二光敏层(在图1A至图1C中未示出)形成在衬底101上并且然后对其进行图案化，从而在第二光敏层中形成开口以暴露衬底101并且限定用于从衬底101形成第一纳米线111的区。在实施例中，蚀刻暴露的衬底101以从衬底101形成第一纳米线111。第一纳米线111可以形成为具有第一宽度W1和第一高度H1，该第一宽度在大约1纳米和大约100纳米之间，诸如大约10纳米；以及该第一高度在大约1纳米和大约1微米之间，诸如大约70纳米。
一旦已经形成第一纳米线111，就使用诸如灰化的工艺来去除第二光敏层，从而升高第二光敏层的温度直至第二光敏层热分解。接下来，可以实施清洁来去除衬底101的自然氧化物。可以使用稀释的氢氟酸(DHF)来实施该清洁。
在一些实施例中，通过第一离子注入工艺在第一纳米线111的底部中形成第一源极/漏极区112(在图1B和图1C中通过在第一纳米线111内的虚线示出)。在一些实施例中，可以在源极区112上形成金属硅化物(未示出)。
当GAA晶体管是n型时，第一源极/漏极区112包括n型掺杂剂(诸如磷)；或当GAA晶体管是p型时，第一源极/漏极区112包括p型掺杂剂(诸如硼)。在一些实施例中，为了激活，通过退火工艺进一步使通过离子注入所形成的第一源极/漏极区112退火。可以在离子注入之后立刻执行退火工艺，或可以可选地在形成其他掺杂部件之后执行退火工艺以用于共同激活。在一个实施例中，退火工艺包括快速热退火(RTA)。在其他实施例中，退火工艺可选地包括激光退火、尖峰退火、毫秒退火(MSA)或其他合适的退火技术。
一旦已经形成第一源极/漏极区112，就形成第一接触焊盘103以提供至第一源极/漏极区112的电连接。在实施例中，第一接触焊盘103由诸如铝的导电材料形成，但也可以可选地利用诸如铜、钨等的其他合适的材料。可以使用诸如CVD或PVD的工艺来形成第一接触焊盘103，但也可以可选地利用其他合适的材料和方法。一旦已经沉积用于第一接触焊盘103的材料，就可以使用例如一个或多个光刻掩模以及蚀刻工艺以将材料成形为第一接触焊盘103。参见图1A，在实施例中，第一接触焊盘103形成为具有第二宽度W2和第二长度L2，该第二宽度在大约20纳米和大约20微米之间，诸如大约485纳米，以及该第二长度在大约9纳米和大约20微米之间，诸如大约360纳米。
一旦已经形成第一接触焊盘103，就形成第一隔离区106以隔离衬底101和随后形成栅电极105。在实施例中，第一隔离区106形成在第一接触焊盘103和衬底101上方，并且对GAA晶体管的各个部件提供隔离功能并且适当地配置GAA晶体管的各个部件。在实施例中，第一隔离区106包括介电材料，诸如氧化硅。第一隔离区106可以可选地包括其他合适的介电材料，诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅或掺碳氮氧化硅。在一些实施例中，形成介电材料层包括使用化学汽相沉积(CVD)、物理汽相沉积(PVD)或旋涂工艺来沉积介电材料；实施CMP工艺以去除第一纳米线111之上的介电材料的部分；以及回蚀刻介电材料至期望的高度以帮助限定第一源极/漏极区112。
一旦已经形成第一隔离区106，就形成栅极电介质102和围绕第一纳米线111的沟道区114的栅电极105。在实施例中，形成栅电极105以围绕第一纳米线111的沟道区114并且从第一纳米线111向外延伸以与第一栅极接触件107接触。
在一些实施例中，栅极电介质102可以包括氧化硅、氮化硅、氮氧化硅或诸如金属氧化物的高k电介质。可以用作高k电介质的金属氧化物的实例包括由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu以及它们的混合物构成的氧化物。在本实施例中，栅极电介质102是高k介电层，其厚度在大约5埃至30埃的范围内。可以使用合适的工艺来形成栅极电介质102，诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合。栅极电介质102还可以包括用于减少栅极电介质102和纳米线111的沟道区114之间的损坏的界面层(未示出)。该界面层可以包括氧化硅。
一旦已经形成栅极电介质102，就可以形成栅电极105。在实施例中，可以通过首先在栅极电介质102上方形成金属层(在图1A至图1C中未分别示出)来形成栅电极105。在一些实施例中，金属层可以包括单层或多层结构。在本实施例中，金属层可以包括金属，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、具有与衬底材料兼容的功函的其他导电材料，或它们的组合。在本实施例中，栅电极层包括在大约1纳米至大约20纳米的范围内的均匀的厚度。可以使用合适的工艺来形成金属层，诸如ALD、CVD、PVD、电镀或它们的组合。
一旦已经形成金属层，可以图案化该金属层，以将图1A至图1C所示的栅电极105与其他的栅电极(在图1A至图1C中未单独示出)间隔开，其他的栅电极也通过选择性地蚀刻金属层来形成。在实施例中，可以通过以下步骤来图案化金属层以形成栅电极105：首先施加第三光敏层(在图1A至图1C中未单独示出)并且然后图案化该第三光敏层以暴露出金属层的期望被去除的部分且覆盖金属层的期望被保留的部分。
在图案化第三光敏层以暴露出金属层之后，使用第三光敏层作为掩模来蚀刻金属层。在一些实施例中，在大约10℃至大约50℃的温度下，在大约100W至大约1000W的偏置功率下，以及大约1mTorr至大约40mTorr的压力下，使用Cl2、HBr、BCl3、NF3、N2、CF4和CH2F2作为蚀刻气体，使用干式蚀刻工艺来实施部分地去除金属层的暴露部分。一旦已经图案化金属层，就使用诸如灰化的工艺来去除第三光敏层。
一旦已经图案化金属层，将栅电极105与其他的栅电极间隔开，还可以图案化该金属层以限定第一纳米线111的沟道区114。在实施例中，可以通过首先在金属层上方形成第二隔离区108来在该方向上图案化金属层。在实施例中，第二隔离区108包括介电材料，诸如本实例中的氧化硅。第二隔离区108可以可选地包括其他合适的介电材料，诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅或掺碳氮氧化硅。在一些实施例中，形成介电材料层包括使用CVD、PVD或旋涂工艺来沉积介电材料，实施CMP以去在除第一纳米线111之上的介电材料的部分，以及回蚀刻介电材料至期望高度以帮助限定沟道区114。
一旦已经形成帮助限定沟道区114的第二隔离部件108，第二隔离区108就可以用作掩模以帮助从第一纳米线111上方去除金属层的暴露的部分并且形成围绕第一纳米线111的沟道区114的栅电极105。在一些实施例中，在大约10℃至大约50℃的温度下，在大约100W至大约1000W的偏置功率下，以及大约1mTorr至大约40mTorr的压力下，使用Cl2、HBr、BCl3、NF3、N2、CF4和CH2F2作为蚀刻气体，使用干式蚀刻工艺来实施部分地去除剩余的金属层的暴露部分。在实施例中，栅电极105可以形成为具有第三宽度W3和第三长度L3，该第三宽度在大约20纳米和大约20微米之间，诸如大约340纳米；以及该第三长度在大约9纳米和大约20微米之间，诸如大约315纳米。
一旦已经通过栅电极105限定了沟道区114，就可以在第一纳米线111的未被栅电极105所覆盖的部分中形成第二源极/漏极区116。在实施例中，通过第二离子注入工艺在第一纳米线111的上部形成第二源极/漏极区116。当GAA晶体管是n型时，第二源极/漏极区116包括n型掺杂剂(诸如磷)；或当GAA晶体管是p型时，第二源极/漏极区116包括p型掺杂剂(诸如硼)。在一些实施例中，为了激活，通过退火工艺进一步使通过离子注入工艺所形成的第二源极/漏极区退火。在离子注入之后执行退火工艺，或在形成其他掺杂部件之后可选地执行退火以用于共同激活。在一个实施例中，退火工艺包括快速热退火(RTA)。在其他实施例中，退火工艺可选地包括激光退火、尖峰退火、毫秒退火(MSA)或其他合适的退火技术。
一旦已经形成栅电极105和第二源极/漏极区116，就可以形成第三隔离区110，以隔离第一纳米线111内的第二源极/漏极区116。在实施例中，第三隔离区110包括介电材料，诸如氧化硅。第三隔离区110可以可选地包括其他合适的介电材料，诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅或掺碳氮氧化硅。在一些实施例中，形成介电材料包括使用例如CVD、PVD或旋涂工艺来沉积介电材料，然后实施CMP工艺以去除介电材料位于第一纳米线111之上的部分。
一旦形成了第三隔离区110，就可以形成与第一纳米线111电连接的第二接触焊盘113。在实施例中，形成第二接触焊盘113以在第一纳米线111内的第二源极/漏极区116和例如第一顶部接触件115之间提供电连接。在实施例中，第二接触焊盘113由诸如铝的导电材料形成，但是可以可选地利用其他合适的材料，诸如铜、钨等。可以使用诸如CVD或PVD的工艺来形成第二接触焊盘113，但是可以可选地利用其他合适的材料和方法。一旦已经沉积用于第二接触焊盘113的材料，就可以使用例如光刻掩模和蚀刻工艺将该材料成形为第二接触焊盘113。参见图1A，在实施例中，第二接触焊盘113形成为第四宽度W4和第四长度L4，该第四宽度在大约9纳米和大约20微米之间，诸如大约280纳米；以及该第四长度在大约9纳米和大约20微米之间，诸如大约260纳米。
在第二接触焊盘113已经形成之后，可以形成第四隔离区117以帮助隔离第二接触焊盘113。在实施例中，第四隔离区117包括介电材料，诸如在本实例中的氧化硅。第四隔离区117可以可选地包括其他合适的介电材料，诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅或掺碳氮氧化硅。在一些实施例中，介电材料层的形成包括使用CVD、PVD或旋涂工艺沉积介电材料。如果需要，就可以利用CMP工艺来平坦化第四隔离区117。
一旦已经形成VGAA晶体管100，就可以形成第一底部接触件109、第一栅极接触件107以及第一底部接触件115，以便电连接第一源极/漏极区112、第二源极/漏极区116以及栅电极105。在实施例中，可以通过以下工艺来一起或分别形成第一底部接触件109、第一栅极接触件107和第一顶部接触件115：首先施加第五光敏材料；图案化第五光敏材料；然后去除第四隔离区117、第三隔离区110、第二隔离区108和第一隔离区106的部分，以形成开口并且暴露第二接触焊盘113、栅电极105和第一接触焊盘103的部分。
参见图1A，在实施例中，第一底部接触件109可以形成为具有第五宽度W5和第五长度L5，该第五宽度在大约1纳米和大约1微米之间，诸如大约40纳米，以及该第五长度在大约1纳米和大约20微米之间，诸如大约216纳米。另外，第一顶部接触件115可以形成为具有第六宽度W6和第六长度L6，该第六宽度在大约1纳米和大约20微米之间，诸如大约72纳米；以及该第六长度在大约1纳米和大约20微米之间，诸如大约26纳米。第一栅极接触件107可以形成为具有第七宽度W7和第七长度L7，该第七宽度在大约1纳米和大约20微米之间，诸如大约50纳米；以及该第七长度在大约1纳米和大约20微米之间，诸如大约50纳米。
一旦已经形成开口，就可以利用导电材料填充开口。在实施例中，导电材料可以是铜，但是可以使用任何合适的材料，并且可以通过以下工艺来形成该导电材料：首先在开口内形成晶种层；然后使用诸如电镀的工艺以便利用导电材料来填充或过填充开口。一旦已经填充，就可以使用例如化学机械抛光工艺来去除设置在开口外面的任何多余的导电材料。
通过利用第一接触焊盘103和第二接触焊盘113，可以减少或消除在制造工艺中发生的源极/漏极区的不对称的性质。通过最小化源极/漏极区之间的不同，可以制造具有更好的控制的更加一致的器件。
图2A至图2D示出了根据各个实施例的利用不同数量和布置的纳米线(例如，第一纳米线111、第二纳米线201和第三纳米线203)的各个实施例。首先参见图2A，图2A示出了利用第二纳米线201和第三纳米线203来代替第一纳米线111的实施例。在实施例中，在VGAA晶体管100内利用第二纳米线201和第三纳米线203。在一个实施例中，第二纳米线201和第三纳米线203可以形成为与第一纳米线111(如以上参考图1A至图1C所述)类似的尺寸和使用类似的工艺来形成。然而，第二纳米线201和第三纳米线203可以可选地形成为不同尺寸或使用不同工艺来形成。
在实施例中，设置第二纳米线201和第三纳米线203使得它们未被第一顶部接触件115覆盖。例如，并且如图2A所示，第二纳米线201和第三纳米线203设置在第一顶部接触件115的相对侧上，并且可以通过小于大约20微米(诸如大约96纳米)的第一间距D1彼此间隔开。然而，可以可选地利用任何合适的间距。
图2B示出了另一个实施例，其中第一纳米线111与第二纳米线201和第三纳米线203共同使用。在该实施例中，第一纳米线111设置在第一顶部接触件115之下，同时如以上参考图2A所述地设置第二纳米线201和第三纳米线203。
图2C示出了另一个实施例，其中形成第二纳米线201和第三纳米线203，从而使得在它们至少部分地设置在第一顶部接触件115之下。在该实施例中，可以沿着在第一栅极接触件107和第一底部接触件109(自上而下视图中)之间延伸的线布置第二纳米线201和第三纳米线203。
图2D示出了另一个实施例，其中如图2C所述地布置第二纳米线201和第三纳米线203。然而，在该实施例中，额外地包括第一纳米线111且第一纳米线111设置在第一顶部接触件115之下。如图所示，第一纳米线111、第二纳米线201以及第三纳米线203均与第一栅极接触件107和第一底部接触件109成直线。
图3A至图3D示出了又一实施例，其中第一纳米线111、第二纳米线201以及第三纳米线203布置为不与VGAA晶体管100的边界平行的行。图3A示出了一个实施例，其中第二纳米线201和第三纳米线的位置围绕着第一顶部接触件115旋转，从而使得第二纳米线201和第三纳米线203与第一栅极接触件107相距不同的距离。在图3A所示的实施例中，第三纳米线203被设置为比第二纳米线201更接近第一栅极接触件107。
图3B示出了类似于图3A所示的实施例的另一个实施例。然而在该实施例中，第二纳米线201和第三纳米线203的位置沿着与以上参考图3A所讨论的实施例相反的方向旋转。因此，在该实施例中，第二纳米线201被设置为比第三纳米线203更接近第一栅极接触件107。
图3C和图3D示出了又一实施例，其中第二纳米线201和第三纳米线203的位置分别如以上参考图3A和图3B所述地旋转。然而，在这些实施例中，第二纳米线201和第三纳米线203与第一纳米线111共同利用，如以上参考图1A至图1C所述，第一纳米线111设置成中心位于第一顶部接触件115之下。
图4示出了其中利用纳米线阵列401的另一个实施例。在该实施例中，代替使用一个、两个或三个纳米线(如以上参考图2A至图3D所述)，纳米线阵列401可以包括更大数量的纳米线，其数量在大约1个和大约1000000个之间，诸如大约96个。在图4所示出的实施例中，布置纳米线阵列401，使得单独的纳米线均设置在等间距的行和列中。在实施例中，存在大约1行和大约1000行之间的行，诸如大约12行，以及在大约1列和大约1000列之间的列，诸如8列。
在该实施例中，行和列可以彼此等间距地间隔开。例如，在纳米线阵列401内的每一个单独的纳米线的直径均在大约1纳米和大约100纳米之间(诸如大约10纳米)的实施例中，纳米线阵列401内的单独的行具有的第一节距P1可以小于大约20微米，诸如大约96纳米。此外，纳米线阵列401内的单独的列具有的第二节距P2可以小于大约20微米，诸如大约96纳米。
图5示出了利用纳米线阵列401的另一个实施例。然而，在该实施例中，代替多个纳米线位于等间距的行和列中，将纳米线阵列设置在彼此相互偏移的行和列中。例如，在纳米线阵列401内的单独的纳米线具有的直径为大约10纳米的实施例中，行可以具有的第三节距P3小于大约20微米，诸如大约96纳米。然而，相邻的行可以彼此偏移的第二间距D2小于大约20微米，诸如96纳米。
通过利用两个或多个纳米线，整个VGAA晶体管100能够处理比仅带有单个纳米线的VGAA晶体管更大的电流且具有更少的不利影响。正因如此，VGAA晶体管100可以用于多种应用。此外，通过旋转第二纳米线201和第三纳米线203的位置，可以实现使用多个纳米线的益处，同时也减小了放置多个纳米线所需的面积。
图6A至图6F示出了使用一个或多个底部接触件(例如，第一底部接触件109、第二底部接触件601和第三底部接触件603)的又一实施例。首先参见图6A，代替将第一顶部接触件115和栅电极105设置为与图1A至图1C中的第一底部接触件109成直线，图6A示出了第二底部接触件601沿着与从第一顶部接触件115和第一栅极接触件107延伸的线成直角的线进行设置。在该实施例中，第二底部接触件601可以具有第八宽度W8和第八长度L8，该第八宽度在大约1纳米和大约20微米之间，诸如大约240纳米；以及第八长度在大约1纳米和大约20微米之间，诸如大约40纳米。可以使用与第一底部接触件109(以上参考1A至图1C示出的和论述的)类似的材料和类似的工艺来形成第二底部接触件601。
图6B示出了共同使用第二底部接触件601与第三底部接触件603的另一个实施例。在实施例中，第三底部接触件603类似于第二底部接触件601，但其被设置在第一纳米线111的与第二底部接触件601相对的一侧(在图6B的自上而下视图中)。
图6C示出了共同使用第二底部接触件601与第一底部接触件109但没有第三底部接触件603的实施例。在该实施例中，如以上参考图1A至图1C所述地设置第一底部接触件109，并且如以上参考图6A所述地设置第二底部接触件601。
图6D示出了其中第一底部接触件109、第二底部接触件601以及第三底部接触件603一起使用的实施例。在该实施例中，如以上参考图1A至图1C所述地设置第一底部接触件109，如以上参考图6A所述地设置第二底部接触件601，并且如以上参考图6B所述地设置第三底部接触件603。
图6E示出了实施例，其中代替以分离的结构使用第一底部接触件109、第二底部接触件601以及第三底部接触件603，将第一底部接触件109、第二底部接触件601以及第三底部接触件603合并为单个U形底部接触件605。在该实施例中，该U形底部接触件605具有的第一厚度T1在大约1纳米和大约20微米之间，诸如大约40纳米。另外，U形底部接触件605可以具有第九宽度W9和第九长度L9，第九宽度在大约1纳米和大约20微米之间，诸如大约240纳米；以及第九宽度在大约3纳米和大约20微米之间，诸如大约296纳米。
图6F示出了实施例，其中代替分开地使用第一底部接触件109、第二底部接触件601以及第三底部接触件603，将第一底部接触件109和第二底部接触件601合并为单个L形底部接触件607。L形底部接触件607可以具有第一厚度T1、第九宽度W9、以及第九长度L9，但仅具有两个边缘而不是三个。
图7A至图7E示出了利用一个或多个顶部接触件(例如，第一顶部接触件115、第二顶部接触件701、第三顶部接触件703、第四顶部接触件705或第五顶部接触件710)的实施例。首先参见图7A，图7A示出了同时使用第一顶部接触件115和第二顶部接触件701的实施例，其中，第一顶部接触件115和第二顶部接触件701具有的纵向轴线与在第一栅极接触件107和第一底部接触件109之间延伸的线相平行。在该实施例中，每个第一顶部接触件115和第二顶部接触件701均可以具有第十长度L10和第十宽度W10，第十长度在大约1纳米和大约10微米之间，诸如大约20纳米；以及第十长度在大约1纳米和大约20微米之间，诸如大约72纳米。此外，第一顶部接触件115和第二顶部接触件701可以彼此间隔开的第三间隔D3小于大约10微米，诸如大约60纳米。
图7B示出了多个顶部接触件，诸如第一顶部接触件115、第二顶部接触件701、第三顶部接触件703、第四顶部接触件705以及第五顶部接触件710。这些接触件中的每一个均可以具有类似的尺寸，诸如，第十宽度W10和第十长度L10，并且可以彼此间隔开第三间距D3。
图7C示出了实施例，其中第一顶部接触件115具有的纵向轴线与在第一栅极接触件107和第一底部接触件109之间延伸的线垂直，而不是具有的纵向轴线与在第一栅极接触件107和第一底部接触件109之间延伸的线相互平行。在该实施例中，第一顶部接触件115可以具有第十一宽度W11和第十一长度L11，该第十一宽度在大约1纳米和大约20微米之间，诸如大约20纳米；以及该第十一长度在大约1纳米和大约20微米之间，诸如大约40纳米。
图7D示出了第一顶部接触件115如以上参考图7C所描述地进行定向，并且在其中额外地利用第二顶部接触件701的实施例。在该实施例中，第二顶部接触件701类似于第一顶部接触件115(例如，具有的纵向轴线与在第一栅极接触件107和第一底部接触件109之间延伸的线垂直)进行定向。此外，第一顶部接触件115和第二顶部接触件701可以彼此间隔开的第四间距D4小于大约20微米，诸如大约40纳米。
图7E示出了连同第二顶部接触件701和第一顶部接触件115一起使用第三顶部接触件703的实施例，其中，第三顶部接触件703类似于第二顶部接触件701(例如，具有的纵向轴线与第一顶部接触件115的纵向轴线平行)进行定向。在该实施例中，第一顶部接触件115、第二顶部接触件701以及第三顶部接触件703形成为具有第十二宽度W12和第十二长度L12，该第十二宽度在大约1纳米和大约10微米之间，诸如大约20纳米；以及该第十二长度在大约1纳米和大约10微米之间，诸如大约240纳米。此外，第一顶部接触件115、第二顶部接触件701、以及第三顶部接触件703可以彼此间隔开的第五间距D5小于大约20微米，诸如大约20纳米。
图8A至图8C示出了利用具有不同形状的单个顶部接触件的实施例。图8A示出了其中利用单个L形顶部接触件707的实施例。在实施例中，单个L形顶部接触件707具有的第二厚度T2在大约1纳米和大约20微米之间，诸如大约40纳米。此外，单个L形顶部接触件707可以具有第十三宽度W13和第十三长度L13，该第十三宽度在大约1纳米和大约20微米之间，诸如大约240纳米；以及第十三长度在大约1纳米和大约20微米之间，诸如大约240纳米。
图8B示出了利用单个U形顶部接触件709而不是以上参考图8A所述的单个L形顶部接触件707的实施例。在实施例中，单个U形接触件709具有第二厚度T2、第十三宽度W13以及第十三长度L13，但是可以可选地利用任何合适的尺寸。
图8C示出了另一个实施例，利用了单个、正方形的顶部接触件711(在图8C的自上而下视图中)围绕第一纳米线111。在该实施例中，单个的、正方形的接触件711具有第二厚度T2、第十三宽度W13、以及第十三长度L13，但是具有四个面而不是三个面(如图8B所示的实施例)或两个面(如图8A所示的实施例)。
图9A示出了利用一个或多个栅极接触件(例如，第一栅极接触件107、第二栅极接触件901或第三栅极接触件903)的实施例。在图9A所示的实施例中，第二栅极接触件901可以类似于第一栅极接触件107(以上参考图1A至图1C所述)。然而，第二栅极接触件901不与第一顶部接触件115和第一底部接触件109对准(在图1A至图1C中，与第一栅极接触件107对准)，但是其沿着与穿过第一顶部接触件115和第一底部接触件109的线垂直的线对准。
此外，在该实施例中，可以改变栅电极105的尺寸，以适应第二栅极接触件901的变化的位置。在实施例中，栅电极105具有第十四宽度W14和第十四长度L14，该第十四宽度在大约1纳米和大约20微米之间，诸如大约480纳米；以及该第十四长度在大约1纳米和大约20微米之间，诸如大约450纳米。然而可以利用任何合适的尺寸。
图9B示出了利用第三栅极接触件903的实施例。在实施例中，第三栅极接触件903可以类似于第二栅极接触件901，但是设置在第一纳米线111的与第二栅极接触件901相对的一侧上。在该实施例中，栅电极105可以具有第十四宽度W14和第十四长度L14，但是在与图9A所示的实施例相反的方向上延伸。
图9C示出了利用第二栅极接触件901和第三栅极接触件903的实施例。在实施例中，如以上参考图9A所述地设置第二栅极接触件901，而如以上参考图9B所述地设置第三栅极接触件903。此外，在该实施例中，栅电极105具有第十五宽度W15和第十五长度L15，该第十五宽度在大约1纳米和大约20微米之间，诸如大约480纳米；以及第十五长度在大约3纳米和大约20微米之间，诸如大约600纳米。
图9D示出了利用第一栅极接触件107与第二栅极接触件901的另一实施例。在该实施例中，如以上参考图1A至图1C所述地设置第一栅极接触件107，而如以上参考图9A所述地设置第二栅极接触件901。此外，在该实施例中，栅电极105具有第十六宽度W16和第十六长度L16，该第十六宽度在大约2纳米和大约20微米之间，诸如大约600纳米；以及第十六长度在大约2纳米和大约20微米之间，诸如大约600纳米。
图9E示出了利用第一栅极接触件107与第三栅极接触件903的实施例。在该实施例中，如以上参考图1A至图1C所述地设置第一栅极接触件107，而如以上参考图9B所述地设置第三栅极接触件903。另外，在该实施例中，栅电极105具有第十六宽度W16和第十六长度L16。
图9F示出了利用第一栅极接触件107与第二栅极接触件901和第三栅极接触件903的实施例。在该实施例中，如以上参考图1A至图1C所述地设置第一栅极接触件107，如以上参考图9A所述地设置第二栅极接触件901，而如以上参考图9B所述地设置第三栅极接触件903。此外，在该实施例中，栅电极105具有第十七宽度W17和第十七长度L17，该第十七宽度在大约2纳米和大约20微米之间，诸如大约480纳米；以及该第十七长度在大约3纳米和大约20微米之间，诸如大约600纳米。
此外，本领域的普通技术人员应该理解，本文所述的实施例并不旨在彼此隔离。相反，可以利用任何实施例与本文所描述的任何其他实施例。例如，可以同时利用本文所示的具有多个纳米线的实施例与本文所述的具有多个底部接触件和多个顶部接触件的实施例。可以利用任何合适的组合，并且所有这些组合均旨在完全包括在实施例的范围内。
通过利用以上所述的实施例，VGAA晶体管100可以形成为适合多种不同的应用，同时将VGAA晶体管100的变化保持到最小。诸如，通过减少变化，可以更好地控制输出并且可以制造整体更好的产品。
根据实施例，提供了一种半导体器件，包括衬底上方的第一纳米线，该第一纳米线与衬底相垂直并且包括第一源极/漏极区、第一源极/漏极区上方的沟道区，以及沟道区上方的第二源极/漏极区。第一接触焊盘至少部分地环绕第一源极/漏极区。栅电极至少部分地环绕沟道区。第二接触焊盘与第二源极/漏极区电连接。
根据另一个实施例，提供了一种半导体器件，包括衬底上的第一接触焊盘和第一接触焊盘上方的第二接触焊盘。第一纳米线在第一接触焊盘和第二接触焊盘之间延伸并且栅电极围绕第一纳米线的沟道区。
根据又一个实施例，提供了一种制造半导体器件的方法，包括由衬底所形成第一纳米线。邻近第一纳米线的下部形成第一接触焊盘。邻近第一纳米线的中部形成栅电极，并且邻近第一纳米线的上部形成第二接触焊盘。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一纳米线，位于衬底上方并且与所述衬底连接，所述第一纳米线与所述衬底相垂直并且包括第一源极/漏极区、所述第一源极/漏极区上方的沟道区、以及所述沟道区上方的第二源极/漏极区；
第一接触焊盘，至少部分地围绕所述第一源极/漏极区；
栅电极，至少部分地围绕所述沟道区；
第二接触焊盘，与所述第二源极/漏极区电连接；以及
多个栅极接触件，与所述栅电极电连接，并且通过所述栅电极彼此电连接。
2.根据权利要求1所述的半导体器件，进一步包括第二纳米线，其中，所述第二纳米线包括：
第三源极/漏极区，其中，所述第一接触焊盘至少部分地围绕所述第三源极/漏极区；以及
第四源极/漏极区，其中，所述第二接触焊盘至少部分地围绕着所述第四源极/漏极区。
3.根据权利要求2所述的半导体器件，进一步包括第三纳米线，其中，所述第三纳米线包括：
第五源极/漏极区，其中，所述第一接触焊盘至少部分地围绕所述第五源极/漏极区；以及
第六源极/漏极区，其中，所述第二接触焊盘至少部分地围绕所述第六源极/漏极区。
4.根据权利要求1所述的半导体器件，进一步包括：
第一底部接触件，与所述第一接触焊盘电连接；以及
第一顶部接触件，与所述第二接触焊盘电连接。
5.根据权利要求4所述的半导体器件，进一步包括与所述第二接触焊盘电连接的第二顶部接触件，其中，所述第二顶部接触件与所述第一顶部接触件横向地间隔开。
6.根据权利要求4所述的半导体器件，其中，所述第一顶部接触件是L形接触件。
7.根据权利要求4所述的半导体器件，其中，所述第一顶部接触件是U形接触件。
8.根据权利要求4所述的半导体器件，其中，所述第一顶部接触件是正方形接触件。
9.一种半导体器件，包括：
第一接触焊盘，位于衬底上；
第二接触焊盘，位于所述第一接触焊盘上方；
第一纳米线，在所述第一接触焊盘和所述第二接触焊盘之间延伸，所述第一纳米线位于所述衬底上方并且与所述衬底连接；
栅电极，围绕着所述第一纳米线的沟道区；以及
多个栅极接触件，与所述栅电极电连接，并且通过所述栅电极彼此电连接。
10.根据权利要求9所述的半导体器件，其中，所述第一纳米线是纳米线阵列的部分，其中，所述纳米线阵列具有均匀间隔的列和行。
11.根据权利要求9所述的半导体器件，其中，所述第一纳米线是纳米线阵列的部分，其中，所述纳米线阵列具有彼此偏移的列。
12.根据权利要求9所述的半导体器件，进一步包括：
第一接触件，与所述第一接触焊盘电连接；以及
第二接触件，与所述第一接触焊盘电连接，所述第二接触件与所述第一接触件横向地间隔开。
13.根据权利要求12所述的半导体器件，进一步包括与所述第一接触焊盘电连接的第三接触件，所述第三接触件与所述第一接触件和所述第二接触件横向地间隔开。
14.根据权利要求9所述的半导体器件，进一步包括：
第一栅极接触件，与所述栅电极电连接；以及
第二栅极接触件，与所述栅电极电连接，其中，所述第二栅极接触件与所述第一栅极接触件横向地间隔开。
15.根据权利要求14所述的半导体器件，进一步包括与所述栅电极电连接的第三栅极接触件，其中，所述第三栅极接触件与所述第一栅极接触件和所述第二栅极接触件横向地间隔开。
16.一种制造半导体器件的方法，所述方法包括：
由衬底形成第一纳米线，所述第一纳米线位于所述衬底上方并且与所述衬底连接；
邻近所述第一纳米线的下部形成第一接触焊盘；
邻近所述第一纳米线的中部形成栅电极；
邻近所述第一纳米线的上部形成第二接触焊盘；以及
形成多个栅极接触件，所述多个栅极接触件与所述栅电极电连接，并且通过所述栅电极彼此电连接。
17.根据权利要求16所述的方法，进一步包括由所述衬底形成第二纳米线，其中，形成所述第二接触焊盘进一步包括形成与所述第二纳米线相邻的第二接触焊盘。
18.根据权利要求17所述的方法，进一步包括形成纳米线阵列。
19.根据权利要求16所述的方法，进一步包括形成到达第一接触焊盘的第一接触件，其中，所述第一接触件是L形接触件。
20.根据权利要求16所述的方法，进一步包括形成到达第一接触焊盘的第一接触件，其中，所述第一接触件是U形接触件。
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