CN111725138A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，其中分别形成有第一鳍片结构和第二鳍片结构；在所述第一鳍片结构中形成第一应力层；执行第一离子注入工艺，以在所述第一鳍片结构和所述第二鳍片结构中注入第一掺杂类型的掺杂离子；形成覆盖所述第一区域的第一掩膜层；执行刻蚀工艺，以在所述第二鳍片结构中形成凹槽；在所述凹槽中形成第二应力层；形成覆盖所述第二区域的第二掩膜层；执行第二离子注入工艺，以在所述第二鳍片结构中掺杂第二掺杂类型的掺杂离子。本发明提供的半导体器件的制造方法，与现有的制造方法相比节省了一次掩膜工艺，从而降低了制造成本，简化了工艺流程。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
在FinFET的制造中，工艺非常复杂，与平面器件相比，掩模/图案制作工艺大大增加，因此减少掩模/图案的数量对于降低成本和简化工艺具有很大的吸引力。现有的FinFET的制造工艺中，N型离子注入和P型离子注入分别使用不同的掩膜，从而增加了掩膜的数量。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和所述第二区域的所述半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；
在所述第一鳍片结构中形成第一应力层；
执行第一离子注入工艺，以在所述第一鳍片结构和所述第二鳍片结构中注入第一掺杂类型的掺杂离子；
形成覆盖所述第一区域的第一掩膜层；
执行刻蚀工艺，以在所述第二鳍片结构中形成凹槽；
在所述凹槽中形成第二应力层；
形成覆盖所述第二区域的第二掩膜层；
执行第二离子注入工艺，以在所述第二鳍片结构中掺杂第二掺杂类型的掺杂离子。
在一个实施例中，在形成所述第一应力层的步骤之前，还包括：形成第一间隙壁层，所述第一间隙壁层覆盖所述第一区域中栅极结构的侧壁和所述第二区域。
在一个实施例中，在执行所述第一离子注入工艺的步骤之后，形成所述第一掩膜层的步骤之前，还包括：形成第二间隙壁层，所述第二间隙壁层覆盖所述第一区域和所述第二区域。
在一个实施例中，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
在一个实施例中，所述第一应力层包括SiGe层，所述第二应力层包括SiP层。
在一个实施例中，所述第一掺杂类型的掺杂离子包括P型掺杂离子，所述第二掺杂类型的掺杂离子包括N型掺杂离子。
在一个实施例中，所述第一区域为NMOS区域，所述第二区域为PMOS区域。
在一个实施例中，所述第一应力层包括SiP层，所述第二应力层包括SiGe层。
在一个实施例中，在执行所述第一离子注入工艺的步骤之前，还包括：
执行第一氧化工艺，以在所述第一应力层表面形成第一氧化层。
在一个实施例中，在形成所述第二应力层的步骤之后，执行所述第二离子注入工艺的步骤之前，还包括：
执行第二氧化工艺，以在所述第二应力层表面形成第二氧化层。
本发明提供的半导体器件的制造方法，与现有的制造方法相比节省了一次掩膜工艺，从而降低了制造成本，简化了工艺流程。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明实施例提供的半导体器件的制造方法的工艺流程图；
图2示出了本发明一个实施例提供的半导体器件的制造方法的工艺流程图；
图3A-图3H为根据图2的制造方法依次实施的步骤所分别获得的半导体器件的示意性剖面图；
图4示出了本发明另一个实施例提供的半导体器件的制造方法的工艺流程图；
图5A-图5I为根据图4的制造方法依次实施的步骤所分别获得的半导体器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在现有的FinFET的制造工艺中，N型离子注入和P型离子注入分别使用不同的掩膜，从而增加了掩膜的数量。针对上述问题，如图1所示，本发明实施例提供一种半导体器件的制造方法，包括：
在步骤101，提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和所述第二区域的所述半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；
在步骤102，在所述第一鳍片结构中形成第一应力层；
在步骤103，执行第一离子注入工艺，以在所述第一鳍片结构和所述第二鳍片结构中注入第一掺杂类型的掺杂离子；
在步骤104，形成覆盖所述第一区域的第一掩膜层；
在步骤105，执行刻蚀工艺，以在所述第二鳍片结构中形成凹槽；
在步骤106，在所述凹槽中形成第二应力层；
在步骤107，形成覆盖所述第二区域的第二掩膜层；
在步骤108，执行第二离子注入工艺，以在所述第二鳍片结构中掺杂第二掺杂类型的掺杂离子。
本发明实施例所提供的半导体器件的制造方法，与现有的制造方法相比节省了一次光刻工艺，从而降低制造成本，简化工艺流程。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面将参照图2以及图3A～图3H，对本发明第一实施例的半导体器件的制造方法做详细描述。在本实施例中，以所述第一区域为PMOS区域，所述第二区域为NMOS区域，第一掺杂类型为P型，第二掺杂类型为N型为例进行描述。
首先，执行步骤201，如图3A所示，提供半导体衬底300，所述半导体衬底300包括PMOS区域301和NMOS区域302，所述PMOS区域301和NMOS区域302的所述半导体衬底300上分别形成有第一鳍片结构和第二鳍片结构。
具体地，所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在本实施例中，所述半导体衬底300包括PMOS区域301和NMOS区域302，在所述PMOS区域301和所述NMOS区域302内分别形成有第一鳍片结构和第二鳍片结构，在第一鳍片结构和第二鳍片结构之间还形成有隔离结构303，所述隔离结构303的顶面低于所述第一鳍片结构和第二鳍片结构的顶面，所述第一鳍片结构和第二鳍片结构暴露在隔离结构303以外的高度为其有效高度。
进一步，在所述半导体衬底300中形成有各种阱区，例如，在PMOS区域301内形成有N型阱区(NW)，在NMOS区域302内形成有P型阱区(PW)，其中可以通过离子注入的方法形成各个阱区，注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
所述第一鳍片结构和第二鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底300上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于刻蚀半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；刻蚀半导体衬底300以在其上形成第一鳍片结构和第二鳍片结构。
接着，沉积隔离材料层，以完全填充第一鳍片结构和第二鳍片结构之间的间隙。所述隔离材料层可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等。可以采用本领域技术人员熟知的任何沉积方法形成该隔离材料层，包括但不限于化学气相沉积法、物理气相沉积法或原子层沉积法等。本实施例中，采用具有可流动性的化学气相沉积(FCVD)工艺实施所述沉积。
接着，对隔离材料层的表面进行平坦化，该平坦化例如为化学机械研磨(CMP)工艺。接着，回刻蚀所述隔离材料层，以露出目标高度的鳍片，从而形成最终的隔离结构303，该隔离结构303的顶面低于所述第一鳍片结构和第二鳍片结构的顶面。所述回刻蚀方法可以选用干法刻蚀或者湿法刻蚀，并不局限于某一种。
接着，形成横跨所述第一鳍片结构和第二鳍片结构的栅极结构。在一个示例中，形成栅极结构的步骤包括：首先依次形成覆盖半导体衬底的栅极介电层和栅极电极层以及栅极硬掩膜层，之后通过光刻工艺和刻蚀形成在所述半导体衬底的表面上延伸并横跨所述第一鳍片结构和第二鳍片结构的栅极结构。
具体地，所述栅极结构包括自下而上的栅极介电层、栅极电极304和栅极硬掩膜层305。其中栅极介电层可以包括传统的电介质材料，诸如具有电介质常数从约4到约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从约20到至少约100的高电介质常数电介质材料，包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡和锆钛酸铅。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层，包括但不限于热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。栅极电极304的材料包含但不限于：金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极304也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料等。
在形成所述栅极结构之后，形成第一间隙壁层306，所述第一间隙壁层306覆盖所述PMOS区域301的栅极结构的侧壁和所述NMOS区域302。所述第一间隙壁层306的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者其组合。
具体地，首先沉积间隙壁材料层，以覆盖所述PMOS区域301和所述NMOS区域302表面。接着，形成覆盖所述NMOS区域302的掩膜并执行各向异性刻蚀，以去除PMOS区域301中所述间隙壁材料层除了位于栅极结构两侧以外的部分，同时，保留NMOS区域302中的间隙壁材料层。
接着，执行步骤202，在所述第一鳍片结构中形成第一应力层307。具体地，在PMOS区域301的位于栅极两侧的第一鳍片结构中形成所述第一应力层307。所述第一应力层307具有压应力，其材料包括而不限于SiGe。具体地，以所述第一间隙壁层306为掩膜执行刻蚀，以在所述PMOS区域301的第一鳍片结构中栅极结构的两侧形成凹槽，示例性地，依次执行干法刻蚀工艺和湿法刻蚀工艺以形成所述凹槽。接着，可以使用选择性外延生长的方法在所述凹槽中生长第一应力层307，选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
在一个实施例中，如图3B所示，所述方法还包括执行氧化工艺，以在所述第一应力层307上形成氧化层308，所述氧化工艺包括臭氧氧化工艺。所述氧化层308能够在后续离子注入的过程中保护第一应力层307不受损伤，同时，还能够改善第一应力层307的表面特性。
接着，执行步骤203，如图3C所示，执行第一离子注入工艺，以在所述第一鳍片结构和所述第二鳍片结构中注入P型掺杂离子。所述第一离子注入工艺在所述第一应力层307中注入了P型掺杂离子，从而形成PMOS晶体管的源漏区。其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子或铟(In)离子等。
根据本发明实施例，所述第一离子注入工艺为全面离子注入工艺，即在此次离子注入的过程中，无需使用掩膜，所述离子注入工艺的覆盖范围既包括所述PMOS区域301，也包括NMOS区域302，然而，NMOS区域302的第二鳍片结构中注入了P型掺杂离子的部分将在后续工艺中被去除，具体参照下文。
示例性地，首先，如图3D所示，形成第二间隙壁层309，所述第二间隙壁层309覆盖所述PMOS区域301和所述NMOS区域302。所述第二间隙壁层309的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者其组合，其形成方法包括化学气相沉积、物理气相沉积等。
执行步骤204，如图3E所示，形成覆盖所述PMOS区域的第一掩膜层310。
其中，所述第一掩膜层310包括光刻胶层。可首先旋涂一层光刻胶层，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成图案化的光刻胶层，该图案化的光刻胶层的窗口暴露所述NMOS区域302。
接着，执行步骤205，如图3F所示，执行刻蚀工艺，以在所述第二鳍片结构中形成凹槽。
在本实施例中，由于所述第二鳍片结构表面形成有第二间隙壁层309，因此所述刻蚀工艺首先去除了NMOS区域302中的部分所述第二间隙壁层309，PMOS区域301中由于形成有第一掩膜层310，因此其中的第二间隙壁层309得以保留。
接着，所述刻蚀工艺去除了部分第二鳍片结构，从而在第二鳍片结构的栅极结构两侧形成凹槽。在这一过程中，去除了第二鳍片结构中在步骤203中注入了P型掺杂离子的部分，使所述P型掺杂离子注入不会对NMOS产生影响。
在一个实施例中，在形成所述凹槽之后，还包括：执行湿法刻蚀工艺，以扩大所述凹槽的横向尺寸，进一步提高后续形成的第二应力层对沟道产生的拉应力。
执行步骤206，如图3G所示，在所述凹槽中形成第二应力层311。
其中，第二应力层311的材料可以包括SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，选择SiP作为第二应力层311。具体地，可采用化学气相沉积方法或者气体源分子束外延方法在所述凹槽中生长SiP，其中可采用硅烷或者乙硅烷作为硅源，磷烷作为磷源，所形成的第二应力层311中P的含量例如为1E22cm-3。
在一个实施例中，在形成所述第二应力层311之后，还包括：执行第二氧化工艺，以在所述第二应力层311表面形成氧化层。所述氧化工艺包括臭氧氧化工艺。所述氧化层能够在后续离子注入的过程中保护第二应力层311不受损伤，同时，还能够改善第二应力层311的表面特性。
执行步骤207，如图3H所示，形成覆盖所述PMOS区域301的第二掩膜层312。
其中，所述第二掩膜层312的图案与所述第一掩膜层310相同。所述第二掩膜层312包括光刻胶层。可首先旋涂一层光刻胶层，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成图案化的光刻胶层，该图案化的光刻胶层的窗口暴露所述NMOS区域302。
根据本发明实施例的制造方法仅在执行N型掺杂离子注入时需要形成第二掩膜层312，在执行P型掺杂离子注入时不需要掩膜，与现有工艺相比，节省了一次掩膜工艺。
最后，执行步骤208，继续参考图3H，执行第二离子注入工艺，以在所述第二鳍片结构中掺杂N型掺杂离子。
其中，所述第二离子注入工艺在所述第二应力层311中注入了N型掺杂离子，从而降低了NMOS晶体管的源漏电阻。其注入离子可以为任意的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。具体地，第二离子注入的能量和掺杂剂量可根据实际工艺的需要合理选择，在此不做具体限定。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
对于完整的半导体器件的制造过程还需要其他的前序步骤、中间步骤或者后续步骤，例如在栅极结构和源/漏区表面形成金属硅化物、再形成层间介电层覆盖栅极结构和源/漏区，并形成与栅极结构和源/漏区分别电连接的互连结构等的后端工艺(BEOL)，在此均不再赘述。
本发明实施例提供的半导体器件的制造方法，与现有的制造方法相比节省了一次PMOS区域离子注入的掩膜工艺，从而降低制造了成本，简化了工艺流程。
下面将参照图4以及图5A～图5H，对本发明另一实施例的半导体器件的制造方法做详细描述。在本实施例中，以所述第一区域为NMOS区域，所述第二区域为PMOS区域，第一掺杂类型为N型，第二掺杂类型为P型为例进行描述。部分细节可以参见前述实施例中的相关描述，为避免重复，这里不再赘述。
首先，执行步骤401，如图5A所示，提供半导体衬底500，所述半导体衬底500包括NMOS区域501和PMOS区域502，所述NMOS区域501和PMOS区域502的所述半导体衬底500上分别形成有第一鳍片结构和第二鳍片结构。
具体地，所述半导体衬底500可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在本实施例中，所述半导体衬底500包括NMOS区域501和PMOS区域502，在所述NMOS区域501和所述PMOS区域502内分别形成有第一鳍片结构和第二鳍片结构，在第一鳍片结构和第二鳍片结构之间还形成有隔离结构503，所述隔离结构503的顶面低于所述第一鳍片结构和第二鳍片结构的顶面，所述第一鳍片结构和第二鳍片结构暴露在隔离结构503以外的高度为其有效高度。
进一步，在所述半导体衬底500中形成有各种阱区，例如，在NMOS区域501内形成有P型阱区(PW)，在PMOS区域502内形成有N型阱区(NW)，其中可以通过离子注入的方法形成各个阱区，注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
所述第一鳍片结构和第二鳍片结构上形成有横跨鳍片结构的栅极结构。在一个示例中，形成栅极结构的步骤包括：首先依次形成覆盖半导体衬底的栅极介电层和栅极电极504以及栅极硬掩膜层505，之后通过光刻工艺和刻蚀形成在所述半导体衬底的表面上延伸并横跨所述第一鳍片结构和第二鳍片结构的栅极结构。
其中，栅极介电层可以包括传统的电介质材料，或者，栅极介电层可以包括具有电介质常数从约20到至少约100的高电介质常数电介质材料。栅极电极504的材料包含但不限于：金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极504也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料等。
在形成所述栅极结构之后，形成第一间隙壁层506，所述第一间隙壁层506覆盖所述NMOS区域501的栅极结构的侧壁和所述PMOS区域502。所述第一间隙壁层506的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者其组合。
具体地，首先沉积间隙壁材料层，以覆盖所述NMOS区域501和所述PMOS区域502表面。接着，形成覆盖所述PMOS区域502的掩膜并执行各向异性刻蚀，以去除NMOS区域501中所述间隙壁材料层除了位于栅极结构两侧以外的部分，同时，保留PMOS区域502中的间隙壁材料层。
接着，执行步骤402，在NMOS区域501的位于栅极两侧的第一鳍片结构中形成第一应力层507，如图5B所示。所述第一应力层507具有拉应力，其材料包括而不限于SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，选择SiP作为第一应力层507。具体地，首先以所述第一间隙壁层506为掩膜执行刻蚀，以在所述NMOS区域501的第一鳍片结构中栅极结构的两侧形成凹槽，示例性地，依次执行干法刻蚀工艺和湿法刻蚀工艺以形成所述凹槽。接着，可采用化学气相沉积方法或者气体源分子束外延方法在所述凹槽中生长第一应力层507，其中当所述第一应力层为SiP时，可采用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
在一个实施例中，所述方法还包括执行氧化工艺，以在所述第一应力层507上形成氧化层，所述氧化工艺包括臭氧氧化工艺。所述氧化层能够在后续离子注入的过程中保护第一应力层507不受损伤，同时，还能够改善第一应力层的表面特性。
接着，执行步骤403，如图5C所示，执行第一离子注入工艺，以在所述第一鳍片结构和所述第二鳍片结构中注入N型掺杂离子，从而形成NMOS晶体管的源漏区。其注入离子可以为任意的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子等。
根据本发明实施例，所述第一离子注入工艺为全面离子注入工艺，即在此次离子注入的过程中，无需使用掩膜，所述离子注入工艺的覆盖范围既包括所述NMOS区域501，也包括PMOS区域502，然而，PMOS区域502的第二鳍片结构中注入了N型掺杂离子的部分将在后续工艺中被去除，具体参照下文。
在一个实施例中，如图5D所示，在执行第一离子注入工艺之后，还包括形成第二间隙壁层508，所述第二间隙壁层508覆盖所述NMOS区域501和所述PMOS区域502。所述第二间隙壁层508的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者其组合，其形成方法包括化学气相沉积、物理气相沉积等。
执行步骤404，如图5E所示，形成覆盖所述NMOS区域的第一掩膜层509。
其中，所述第一掩膜层509包括光刻胶层。可首先旋涂一层光刻胶层，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成图案化的光刻胶层，该图案化的光刻胶层的窗口暴露所述PMOS区域502。
接着，执行步骤405，如图5F所示，执行刻蚀工艺，以在所述第二鳍片结构中形成凹槽。
在本实施例中，以所述第一掩膜层509位掩膜执行所述刻蚀。由于所述第二鳍片结构表面形成有第二间隙壁层508，因此所述刻蚀工艺首先去除了PMOS区域502中的部分所述第二间隙壁层508，NMOS区域501中由于形成有第一掩膜层509，因此其中的第二间隙壁层508得以保留。
接着，所述刻蚀工艺去除了部分第二鳍片结构，从而在第二鳍片结构的栅极结构两侧形成凹槽。在这一过程中，去除了第二鳍片结构中在步骤403中注入了N型掺杂离子的部分，使所述N型掺杂离子注入不会对PMOS产生影响。
执行步骤406，如图5G所示，在所述凹槽中形成第二应力层510。
其中，第二应力层510具有压应力，其材料包括而不限于SiGe。示例性地，可以使用选择性外延生长的方法在所述凹槽中生长第二应力层510，选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
在一个实施例中，如图5H所示，在形成所述第二应力层510之后，还包括：执行第二氧化工艺，以在所述第二应力层510表面形成氧化层511。所述氧化工艺包括臭氧氧化工艺。所述氧化层511能够在后续离子注入的过程中保护第二应力层510不受损伤，同时，还能够改善第二应力层510的表面特性。
执行步骤407，如图5I所示，形成覆盖所述NMOS区域的第二掩膜层512。
其中，所述第二掩膜层512的图案与所述第一掩膜层509相同。所述第二掩膜层512包括光刻胶层。可首先旋涂一层光刻胶层，再利用光刻工艺(例如曝光和显影等步骤)对光刻胶层进行图案化，以形成图案化的光刻胶层，该图案化的光刻胶层的窗口暴露所述PMOS区域502。
根据本发明实施例的制造方法，仅在执行P型掺杂离子注入时需要形成第二掩膜层512，在执行N型掺杂离子注入时不需要掩膜，与现有工艺相比，节省了一次掩膜工艺。
最后，执行步骤408，继续参考图5I，执行第二全面离子注入工艺，以在所述第二鳍片结构中掺杂P型掺杂离子。
其中，所述第二离子注入工艺在所述第二应力层510中注入了P型掺杂离子，从而降低了PMOS晶体管的源漏电阻。其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子或铟(In)离子等。具体地，第二离子注入的能量和掺杂剂量可根据实际工艺的需要合理选择，在此不做具体限定。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
对于完整的半导体器件的制造过程还需要其他的前序步骤、中间步骤或者后续步骤，例如在栅极结构和源/漏区表面形成金属硅化物、再形成层间介电层覆盖栅极结构和源/漏区，并形成与栅极结构和源/漏区分别电连接的互连结构等的后端工艺(BEOL)，在此均不再赘述。
本发明实施例提供的半导体器件的制造方法，与现有的制造方法相比节省了一次PMOS区域离子注入的掩膜工艺，从而降低了制造成本，简化了工艺流程。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和所述第二区域的所述半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；
在所述第一鳍片结构中形成第一应力层；
执行第一离子注入工艺，以在所述第一鳍片结构和所述第二鳍片结构中注入第一掺杂类型的掺杂离子；
形成覆盖所述第一区域的第一掩膜层；
执行刻蚀工艺，以在所述第二鳍片结构中形成凹槽；
在所述凹槽中形成第二应力层；
形成覆盖所述第二区域的第二掩膜层；
执行第二离子注入工艺，以在所述第二鳍片结构中掺杂第二掺杂类型的掺杂离子。
2.根据权利要求1所述的制造方法，其特征在于，在形成所述第一应力层的步骤之前，还包括：形成第一间隙壁层，所述第一间隙壁层覆盖所述第一区域中栅极结构的侧壁和所述第二区域。
3.根据权利要求1所述的制造方法，其特征在于，在执行所述第一离子注入工艺的步骤之后，形成所述第一掩膜层的步骤之前，还包括：形成第二间隙壁层，所述第二间隙壁层覆盖所述第一区域和所述第二区域。
4.根据权利要求1所述的制造方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
5.根据权利要求4所述的制造方法，其特征在于，所述第一应力层包括SiGe层，所述第二应力层包括SiP层。
6.根据权利要求4所述的制造方法，其特征在于，所述第一掺杂类型的掺杂离子包括P型掺杂离子，所述第二掺杂类型的掺杂离子包括N型掺杂离子。
7.根据权利要求1所述的制造方法，其特征在于，所述第一区域为NMOS区域，所述第二区域为PMOS区域。
8.根据权利要求7所述的制造方法，其特征在于，所述第一应力层包括SiP层，所述第二应力层包括SiGe层。
9.根据权利要求1所述的制造方法，其特征在于，在执行所述第一离子注入工艺的步骤之前，还包括：
执行第一氧化工艺，以在所述第一应力层表面形成第一氧化层。
10.根据权利要求1所述的制造方法，其特征在于，在形成所述第二应力层的步骤之后，执行所述第二离子注入工艺的步骤之前，还包括：
执行第二氧化工艺，以在所述第二应力层表面形成第二氧化层。
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