CN106340582A - 鳍式fet技术的集成热电器件 - Google Patents

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Abstract

可以在具有热电器件的半导体器件中实施Fin FET技术的集成热电器件的操作。热电器件包括衬底和设置在衬底上的鳍结构。热电器件包括设置在鳍结构的相对端部上的第一连接层和第二连接层。热电器件包括热耦合至鳍结构的相对端部的第一导热结构和第二导热结构。鳍结构可以配置为基于流经鳍结构的电流的方向，将热量从第一导热结构和第二导热结构中的一个导热结构转移至另一导热结构。在这点上，可以通过电耦合至热电器件的电源电路来调节电流的流动。本发明还提供了鳍式FET技术的集成热电器件。

Description

鳍式FET技术的集成热电器件
技术领域
本发明通常涉及半导体集成电路，更具体地，涉及具有鳍式场效应晶体管技术的集成热电器件的半导体器件。
背景技术
传统的热电器件是通过将n型和p型半导体结构连接为主要载流子路径的分立元件。由于电荷载流子从热侧面扩散至冷侧面以产生热转移，对应的热电效应可以生成附加功率(发电)或者冷却(制冷)系统温度。
随着半导体工业进入纳米技术工艺节点的时代以追求更高的器件密度、更高的性能、和更低的成本，在开发用于半导体技术的热电器件的过程中出现了制造和设计问题的挑战。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种热电器件，包括：衬底；第一鳍结构，设置在所述衬底上；第一连接层，置在所述第一鳍结构的第一端上；第二连接层，设置在所述第一鳍结构的第二端上，所述第一鳍结构电耦合至所述第一连接层和所述第二连接层；第一导热结构，热耦合至所述第一鳍结构的第一端；和第二导热结构，热耦合至所述第一鳍结构的第二端，所述第一鳍结构配置为基于流经所述第一鳍结构的电流的方向，将热量从所述第一导热结构和所述第二导热结构中的一个导热结构转移至另一个导热结构。
优选地，热电器件进一步包括：第二鳍结构，设置在所述衬底上，所述第一鳍结构的第二端经由所述第二连接层电耦合至所述第二鳍结构的第二端；以及第三连接层，耦合至所述第二鳍结构的第一端。
优选地，热电器件进一步包括：电源电路，其中，所述第一连接层电耦合至所述电源电路的第一端子并且所述第三连接层电偶至所述电源电路的第二端子。
优选地，热电器件进一步包括：第一接触结构，耦合在所述第一端子和所述第一连接层之间；以及第二接触结构，耦合在所述第二端子和所述第三连接层之间。
优选地，所述第一鳍结构被配置为平行于所述第二鳍结构。
优选地，所述第一鳍结构被配置为垂直于所述第一连接层和所述第二连接层。
优选地，所述第一鳍结构被配置为与所述第一连接层和所述第二连接层不垂直。
优选地，所述第一鳍结构包括n型半导体并且所述第二鳍结构包括p型半导体；流经所述第一鳍结构的电流的方向是从所述第一连接层至所述第二连接层；流经所述第二鳍结构的电流的方向是从所述第二连接层至所述第三连接层；所述第一鳍结构的第二端和所述第二鳍结构的第一端是相对端部；以及所述第一连接层和所述第三连接层设置为沿着平行于所述第二连接层的轴串联。
优选地，所述第一鳍结构和所述第二鳍结构包括n型半导体，流经所述第一鳍结构的电流的方向是从所述第一连接层至所述第二连接层，流经所述第二鳍结构的电流的方向是从所述第二连接层至所述第三连接层，所述第一鳍结构的第二端和所述第二鳍结构的第二端设置为相对端部，以及所述第二连接层和所述第三连接层设置为平行。
优选地，所述第一鳍结构和所述第二鳍结构包括p型半导体，流经所述第一鳍结构的电流的方向是从所述第二连接层至所述第一连接层，流经所述第二鳍结构的电流的方向是从所述第三连接层至所述第二连接层，所述第一鳍结构的第二端和所述第二鳍结构的第二端设置为相对端部，以及所述第二连接层和所述第三连接层设置为平行。
优选地，热电器件还包括：多个鳍结构，具有配置为串联的交替类型的半导体结构；以及多个连接层，设置在所述多个鳍结构上，所述多个连接层中的每个连接层都配置为邻近所述多个鳍结构中的每个鳍结构的一端。
优选地，热电器件还包括：工作电路，热耦合至所述第一导热结构，所述工作电路包括一个或多个Fin FET。
优选地，热电器件还包括：电源电路，使电流在将热量从所述第一导热结构转移至所述第二导热结构的方向上流经所述第一鳍结构。
优选地，所述第一导热结构，包括设置为邻近所述鳍结构的第一端的第一导电结构，以及所述第二导热结构，包括设置为邻近所述鳍结构的第二端的第二导电结构。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底；有源电路，形成在所述衬底上并且包括一个或多个Fin FET；热电器件，形成在所述衬底上，所述热电器件设置为邻近所述有源电路，所述热电器件被配置为基于流经一组串联连接的鳍结构的电流的方向，通过所述一组串联连接的鳍结构在相对的导热结构之间转移热量；以及一个或多个电源电路，电耦合至所述热电器件，所述一个或多个电源电路被配置为调节用于能量循环利用或发电的电流。
优选地，所述热电器件包括：第一鳍结构，设置在所述衬底上；第二鳍结构，设置在所述衬底上；第一连接层，设置在所述第一鳍结构的第一端；第二连接层，设置在所述第一鳍结构的第二端和所述第二鳍结构的第二端；第三连接层，设置在所述第二鳍结构的第一端；第一导热结构，热耦合至所述第一连接层和所述第三连接层；以及第二导热结构，热耦合至所述第二连接层，其中，所述第一鳍结构和所述第二鳍结构配置为基于流经所述第一鳍结构和所述第二鳍结构的电流的方向，将热量从所述第一导热结构和所述第二导热结构中的一个导热结构转移至另一个导热结构。
优选地，所述第一鳍结构包括n型半导体并且所述第二鳍结构包括p型半导体，流经所述第一鳍结构的电流的方向是从所述第一连接层至所述第二连接层，流经所述第二鳍结构的电流的方向是从所述第二连接层至所述第三连接层，所述第一鳍结构的第二端和所述第二鳍结构的第一端是相对端部，以及所述第一连接层和所述第三连接层被配置为沿着平行于所述第二连接层的轴串联。
优选地，所述第一鳍结构和所述第二鳍结构包括n型半导体和p型半导体中的一种，如果所述第一鳍结构和所述第二鳍结构是所述n型半导体，则电流流动的方向是从所述第一连接层通过所述第二连接层到达所述第三连接层，并且如果所述第一鳍结构和所述第二鳍结构是所述p半导体，则所述电流流动的方向是从所述第三连接层通过所述第二连接层到达所述第一连接层，所述第一鳍结构的第二端和所述第二鳍结构的第二端设置为相对端部，以及所述第一鳍结构和所述第二鳍结构设置为平行。
根据本发明的又一方面，提供了一种制造热电器件的方法，所述方法包括：提供衬底，所述衬底具有与有源电路相对应的第一组鳍结构和与热电器件相对应的第二组鳍结构，所述第二组鳍结构具有第一鳍结构和第二鳍结构；在所述第一鳍结构的至少一部分上形成第一连接层，所述第一连接层电耦合至所述第一鳍结构的一部分；在所述第二鳍结构的至少一部分上形成第二连接层，所述第二连接层电耦合至所述第二鳍结构的一部分；将第一导热结构设置为邻近所述第一连接层；以及将第二导热结构设置为邻近所述第二连接层，所述第二导热结构与所述第一组鳍结构的至少一部分重叠，基于流经所述第一鳍结构和所述第二鳍结构的电流的方向，热量从所述第一导热结构和所述第二导热结构中的一个导热结构通过所述第一鳍结构和所述第二鳍结构转移至另一导热结构。
优选地，半导体器件还包括：将所述第一电源电路耦合至所述第一连接层，以基于第一类型的所述第一电源电路生成与被转移的热量成比例的功率或者基于第二类型的所述第一电源电路循环利用与被转移的热量成比例的能量，所述第一电源电路与所述热电器件相关联；以及耦合第二电源电路，以基于所述第二类型的第一电源电路将来自所述第一电源电路的电流的至少一部分回馈至所述第二电源电路，所述第二电源电路与所述有源电路相关联。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。应该理解，以下公开内容提供了许多不同的用于实施本发明的不同部件的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A和图1B示出了根据本发明的一些实施例的热电系统的实例的示意图。
图2A是根据本发明的一些实施例的第一配置中的示例性热电系统的透视图。
图2B是根据本发明的一些实施例的第一配置中的第一类型的热电器件的实例。
图2C是根据本发明的一些实施例的第一配置中的第二类型的热电器件的实例。
图2D是根据本发明的一些实施例的第一配置中的示例性热电器件的俯视图。
图2E是根据本发明的一些实施例的第一配置中的示例性热电器件的第一端处的截面图。
图2F是根据本发明的一些实施例的第一配置中的示例性热电器件的第二端处的截面图。
图3A是根据本发明的一些实施例的第二配置中的示例性热电器件的透视图。
图3B是根据本发明的一些实施例的第二配置中的第一类型的热电器件的实例。
图3C是根据本发明的一些实施例的第二配置中的第二类型的热电器件的实例。
图3D是根据本发明的一些实施例的第二配置中的示例性热电器件的俯视图。
图3E是根据本发明的一些实施例的第二配置中的示例性热电器件的第一端处的截面图。
图3F是根据本发明的一些实施例的第二配置中的示例性热电器件的第二端处的截面图。
图3G是根据本发明的一些实施例的第二配置中的热电器件的可选实例的俯视图。
图4A至图8C示出了根据本发明的一些实施例在使用鳍式FET技术制造工作电路和热电器件的过程中的有序工艺的中间阶段的截面图的实例。
具体实施方式
以下公开内容提供了许多不同的用于实施本发明的不同部件的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。另外，术语“由…制成”可以表示“包括着”或者“由…组成的”。
在以下所示的图2A至8C中，为了描述对应的附图的多维示图，提供了X-Y轴和X-Z轴。X-Y轴表示与竖直平面垂直的水平平面的二维示图，其中X表示水平平面并且Y表示垂直平面。另外，X-Z轴表示与第二水平平面垂直的第一水平平面的二维示图，其中，X表示第一水平平面并且Z表示第二水平平面。
图1A至图1B示出了热电系统的实例的示意图。然而，不是所有的被描述的部件都是必需，并且一种或多种实施方式可以包括在附图中没有示出的附加部件。在不背离本文中所阐述的权利要求的范围的情况下，可以对部件的配置和类型作出多种改变。可以提供附加部件、不同部件、或者更少部件。
在图1A中，第一类型(例如，制冷模式)的热电系统100包括工作电路102(热源)、热电器件104(例如，帕尔贴器件(Peltier device))、导热结构106、导热结构108和第一电源电路110。工作电路102电耦合至第二电源电路112，以将电源提供给工作电路102中的有源电路。
热电器件104可以被配置为提供制冷模式下的热电效应。热电器件104被配置为将热量从导热结构106转移至导热结构108，使得导热结构106处的温度减少了ΔT，同时生成在第一电源电路110的正电极和负电极之间所观测到的电压电势ΔV。
从设置在导热结构106附近的工作电路102中吸收热量。金属的热侧面(例如，导热结构106)比冷侧面(例如，导热结构108)具有更高的电子浓度。因为电子移动至能量更低的位置处，所以电子从热侧面扩散至冷侧面。同样地，由于电荷载流子指示热流方向，所以电荷载流子在整个热电器件104中移动的方向上转移热量。
在图1B中，热电系统150可以提供发电模式的热电效应。热电系统150包括工作电路102、热电器件104、导热结构106、导热结构108和第一电源电路110。工作电路102电耦合至第二电源电路112，以将电源提供给工作电路102中的有源电路。
例如，热电系统150可以包括从第一电源电路110反馈给第二电源电路112的电力传输线152(例如，导电迹线或者布线)。第一电源电路110被配置为用作负载，使得通过热电器件104所转移的热量被转换为对应的功率，以经由电力传输线152反向循环返回第二电源电路112。
随着热电器件朝向更高器件密度的发展，使用分离元件制造传统热电器件面对日益增加的挑战。块状纳米结构的热电材料传统上是分立部件，该分立部件尺寸相对较大并且需要附加的制造成本。在多种情况下，这些材料生产与热源具有相对较长距离的部件，使这些材料与纳米技术工艺节点不兼容。
在一些方法中，热电器件实现本征鳍式场效应晶体管(FinFET)自加热效应，从而导致相对较高的电路温度并且导致可靠性劣化。这种附加的热量变得越来越不实用并且不能提供用于热电产品的期望利益。
在其他方法中，可以在CMOS衬底上执行碲化铋(Bi2Te3)和碲化锑(Sb2Te3)的基于薄膜的热电器件的异质集成。例如，这些热电膜使用用于减小的热电金属接触电阻的预沉积表面处理方法经由特征化的热电膜共蒸发和阴影掩模图案化工艺被沉积在绝缘体上硅衬底与FinFET(三维多栅极场效应晶体管)上。另一种方法使用硅纳米线作为热电器件。然而，这些方法在制造过程中需要附加的工艺步骤。
在又一方法中，不同地材料设计可以用于生成较低导热性的材料。例如，薄膜超晶格热电材料可以用于热电器件。然而，这种材料不容易适用于集成在包括纳米级电路的CMOS中，并且需要相对较高的制造成本。
在又一些方法中，超晶格结构传统上具有强边界散热并且可以制造较低导热性的器件。然而，这些材料需要形成在CMOS中无法实现的超晶格结构的特定方法并且也需要相对较高的制造成本。
本发明通过将热电器件嵌入FinFET集成电路中提供热电效应以再生能量或者冷却电路或系统温度。拥有相对较高的导电性但是拥有相对较低的导热性的FinFET技术的鳍结构呈现出热电器件的期望性能。
Fin FET技术的集成热电器件提供了优于传统的热电器件的若干优点：诸如(1)该器件基本不需要附加的制造工作或者需要最小的制造工作，以实现鳍结构作为Fin FET技术的热电器件；(2)该器件直接与CMOS工艺集成；(3)该器件具有适合于小芯片应用的相对较小的占位面积；(4)由于相对较小的占位面积，该器件需要较低的制造成本；(5)鳍结构的热电性能有利于减小自加热效应；以及(6)该器件可以比传统的热电器件提供更大的电导率。
由于与普通的分立元件相比较，基于Fin FET的热电器件可以定位为最接近有源电路(或者热源)，所以热电效应的效率可以显著地高于传统的热电器件。例如，基于FinFET的热电器件可以通过将热电元件放置为邻近工作电路而补偿FinFET自加热问题，以冷却器件温度，或者使用来自自加热效应或者来自工作电路的废弃的热量来循环利用该功率。
图2A是根据本发明的一些实施例的第一配置的示例性热电系统200的透视图。然而，不是所有的被示出的部件都是必须的，并且一种或多种实施方式可以包括在附图中没有示出的附加部件。可以在不背离权利要求中所阐述的权利要求的范围的情况下，可以改变部件的配置和类型。可以提供附加部件、不同部件、或者更少的部件。
热电系统200包括：衬底201，具有设置在衬底201上的工作电路102和设置在衬底201上的热电器件104A。热电器件104A可以设置在工作电路102附近。热电系统200包括导热结构106和导热结构108，以有利于通过热电器件104A从工作电路102转移热量。热电系统200还包括电耦合至电压源(例如，第一电源电路110)的功率互连结构202。
在一种或多种实施方式中，热电器件104A包括：n型和p型半导体结构，设置在导热结构106(用作有源冷却元件)和导热结构108(用作散热元件)之间，以形成有源冷却元件和散热元件之间的带电荷的载流子路径。热电器件104A被配置为基于流经串联连接的鳍结构的电流的方向，经由串联连接的鳍结构在相对的导热结构106和108之间转移热量。热电系统200还包括电耦合至热电器件104A的一个或多个电源电路。一个或多个电源电路被配置为调节用于热电器件104A中的能量循环利用或者发电的电流流动(或者还被称为电流)。
串联连接的鳍结构可以与连接层菊花链式连接，该连接层被配置为垂直于每个鳍结构。在一种或多种实施方式中，热电系统200包括耦合至导热结构106的第一支撑结构206和耦合至导热结构108的第二支撑结构208。在该实施例中，导热结构106直接被配置在工作电路102之上，使得导热结构106与工作电路102的至少一部分重叠，以有效地吸收通过工作电路102所生成的热量。导热结构108被配置在热电器件104A的平面之上，并且导热结构108与热电器件104A不重叠。在这点上，导热结构108的放置允许从导热结构106所吸收的热量释放到形成在导热结构108下方的开放区域(或者气隙)中。在一些方面，通过一种或多种隔离材料环绕导热结构108。在一种或多种实施方式中，第一支撑结构206和第二支撑结构206均包括导电材料(或金属)。
在该实施例中，衬底201包括晶体硅衬底(例如，晶圆)。可选地，衬底201可以包括：另一元素半导体，诸如锗；化合物半导体，包括IV-IV族化合物半导体，诸如SiC和SiGe；III-V化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者它们的组合。
在一些实施例中，衬底201是硅单层或者SOI(绝缘体上硅)衬底的多层结构。当使用SOI衬底时，半导体结构可以从SOI衬底的硅层中凸起，或者可以从SOI衬底的绝缘层中凸起。在后者的情况下，SOI衬底的硅层用于形成半导体结构。诸如非晶Si或非晶SiC的非晶衬底或者诸如氧化硅的绝缘材料也可以用作衬底201。
此外，可选地，衬底201可以包括外延层。例如，衬底201可以具有位于块状半导体上方的外延层。此外，衬底201可以产生应变，以用于性能增强。例如，外延层可以包括不同于块状半导体的材料的半导体材料，诸如位于块状硅上方的硅锗层或者位于块状硅锗上的硅层。可以通过选择性外延生长(SEG)来形成这种产生应变的衬底。此外，可选地，衬底201可以包括通过注氧隔离(SIMOX)技术、晶圆接合、SEG、或者其他适当的工艺所形成的掩埋介电层，诸如掩埋氧化物(BOX)层。衬底和/或鳍结构的注入工艺可以有利于减小电阻。
根据设计要求，可以使用p型衬底或n型衬底并且衬底201可以包括各种掺杂区域。在一些实施例中，掺杂区域可以掺杂有p型或n型掺杂物。例如，掺杂区域可以掺杂有诸如硼或BF2的p型掺杂物；或诸如磷或砷的n型掺杂物；和/或它们的组合。掺杂区域可以配置为n型Fin FET，或者可选地，配置为p型Fin FET。在这点上，可以在各个掺杂区域中形成单独的鳍结构，使得鳍可以掺杂有不同的掺杂物(例如，具有用于第一鳍结构的p型掺杂物的第一掺杂区域可以定位为与具有用于第二鳍结构的n型掺杂物的第二掺杂区域相邻)。
图2B示出了根据本发明的一些实施例的第一配置的第一类型的热电器件104A的实例。示出了在沿着X-Z轴的热电系统200中所包括的热电器件104A的平面图。在该实施例中，第一类型的热电器件104A涉及制冷模式，其中热电器件为导热结构106提供主动冷却。在该实例中，该第一配置涉及串联连接的鳍结构的直角菊花链。
热电器件104A形成在衬底201(图2A)上。热电器件104A包括半导体鳍结构212、214、216、218、220、和222。热电器件104A还包括连接层211、213、215、217、219、221、和223。在该实施例中，第一电源电路110应用在热电器件104A的两端，以引导电流流经热电器件104A中的n型和p型半导体结构。换句话说，热电器件104A在制冷模式下工作。
在一种或多种实施方式中，隔离层210设置在衬底201上，以增加边界散热事件同时保持电隔离热电器件104A中的鳍结构。在该实例中，隔离层210形成在鳍结构周围和之间，使得隔离层210的至少一部分形成在每个鳍结构的沟道区域下方，以限制鳍结构中的任何电流和/或热量并且不允许电流和/或热量转移至衬底201。在一些方面，代替形成在衬底201上的鳍结构，一条或多条纳米线可以设置在衬底上。
为了向热电器件104A提供更大的导热能力，可以利用多个鳍结构。在一种或多种实施方式中，热电器件104A包括：多个鳍结构，具有配置为串联的交替类型的半导体结构(例如，n型或p型)；和多个连接层(或多个互连层)，设置在鳍结构上，其中，每个连接层都被配置为邻近每个鳍结构的一端，使得鳍结构和连接层形成菊花链。例如，鳍结构的菊花链可以配置为n型、p型；然后位于另一p型之前的n型等，但是n型和p型半导体结构的排序不限于图中所示的布置。在该实施例中，电流连续地流动，同时热流从导热结构106朝向导热结构108移动，以释放所吸收的热量同时主动冷却导热结构106。
对于导热器件104A中的n型半导体结构，将电子用作热转移的电荷载流子。通过如图所示连接的第一电源电路110，负电荷载流子(例如，电子)被电源的负电极排斥并且被吸收至电源的正电极(因此，在顺时针方向上流动)。实际上，由通过热电器件104电荷载流子泵送热量。对于热电器件104A中的p型半导体结构，空穴是用于热转移的电荷载流子。空穴可以提高p型半导体结构的导电性，从而当施加第一电源电路110时，允许电子通过材料更自由地流动。正电荷载流子(例如空穴)被正电极排斥并且被吸收至负电极(因此，在逆时针方向上流动)，因此，空穴流在与电子流相反的方向上流动。在这点上，p型半导体结构的使用导致朝向电源的负电极并且远离第一电源电路110的正电极抽取热量。在该实施例中，电子从第一电源电路110的负电极连续流动，通过n型半导体、通过连接层之一、通过p型半导体、并且返回至第一电源电路110的正电极。第一电源电路110可以是电压源、电容器、电荷库等。
连接层211可以设置在鳍结构212的第一端并且连接层213设置在鳍结构212的第二端。在一种或多种实施方式中，鳍结构212的第二端经由连接层213电耦合至第二鳍结构214的第二端。在一些实施方式中，热电器件104A包括设置在第二鳍结构214的第一端上的连接层215。在该实例中，鳍结构212表示n型半导体结构，而鳍结构214表示p半导体结构，但是n型和p型分配可以根据实施方式进行改变。在一种或多种实施方式中，连接层211、213、215、217、219、221、和223均包括导电材料(或金属)。
导热结构106可以定位在鳍结构212的第二端附近。导热结构108可以定位在鳍结构212的第一端附近。在该实例中，导热结构106和108是运载热能量(诸如，热量)的金属结构，从而会影响流经鳍结构212和连接层211和213的电子流。
鳍结构212布置为与鳍结构214平行。在该实施例中，鳍结构212的第二端和第二鳍结构214的第一端是相对端部。鳍结构212被布置为垂直于第一连接层211和连接层213。在该配置中，第一连接层211和连接层215设置为沿着平行于连接层213的轴串联。
第一电源电路110可以与连接层211和连接层223电耦合。例如，连接层211可以电耦合至第一电源电路110的第一端(例如，负电极)并且连接层223电耦合至第一电源电路110的第二端(例如，负电极)。由于第一电源电路110的负极端排斥电子，所以流经鳍结构212的电子流的方向是从具有第一连接层211的界面至具有连接层213的界面。可选地，电子流流动的方向可以基于电子从热侧面扩散至冷侧面。流经第二鳍结构214的电流的方向是从具有连接层213的界面至具有连接层215的界面。
在该实施例中，导热结构106被指定为冷侧面，而导热结构108被指定为热侧面。在一些实施例中，导热结构108根据第一电源电路110的实施方式和工作电路102的配置被指定为冷侧面。当电子流从热侧面流动至p型半导体结构时，电子以热量的形式释放能量以进入p型半导体结构作为电子-空穴对。释放的能量加热散热元件(例如导热结构106)。相反地，电子因为其穿过导热结构108吸收能量并且再次作为电子进入n型半导体结构。热吸收导致导热结构108的主动冷却。最后，电子离开n型半导体结构，因此将所吸收的热量释放到散热元件中。
在一些方面，通过电耦合至热电器件104A的第一电源电路110来调节电流流动。在该实例中，施加在热电器件104A两端的电势量可以控制用于冷却工作电路温度的附加功率量，从而调节制冷量。
图2C示出了根据本发明的一些实施例的第一配置中的第二类型的热电器件104A的实例。示出了在沿着X-Y轴的热电系统200中所包括的热电器件104A的平面图。在该实施例中，第二类型的热电器件104A涉及发电模式，其中热电器件可以提供反馈给第二电源电路112的循环利用的能量(图1B)。在该实例中，第一配置涉及串联连接的鳍结构的菊花链。
因为图2B和图2C共享类似的部件和组件，所以参考图2C仅讨论区别。在该实施例中，导热结构106被指定为热侧面(或者热量吸收侧面)而导热结构108被指定为冷侧面(或者热量释放侧面)。在操作期间，鳍结构212从朝向另一导热结构的热侧面(例如，导热结构106)吸收热量，从而导致电流流经鳍结构212。当电子和空穴朝向冷侧面迁移以留下带电荷的施主/受主时，电荷可以累积。该电荷形成电场，该电荷导致用于在热电器件104A中生成附加功率的电流回流，从而循环利用被废弃的能量作为发电的一部分。在这点上，电流回流可以经由电力传输线(在图1B中所示的152)回馈至第二电源电路112。在这种情况下，第二电源电路用作图2C中的负载电路111。
图2D是根据本发明的一些实施例的第一配置中的示例性热电器件104A的俯视图。示出了沿着X-Z轴的热电器件104A的平面图。在该实例中，第一配置涉及串联连接的鳍结构的直角菊花链。
鳍结构212配置为与鳍结构214平行。类似地，鳍结构220被配置为与鳍结构222平行。在这点上，鳍结构214还与鳍结构220平行。在该实施例中，连接层电耦合至鳍结构的相对端部。在这点上，鳍结构214被配置为垂直于连接层213和连接层215。在该配置中，连接层213和连接层221被设置为沿着平行于连接层215的轴串联。
在图2D至图2F中，包括参考标号251-253，以保持图2E和图2F相对于图2D的参考点。轴2E和轴2F指示关于图2D截取的图2E和图2F的截面图的位置。
图2E是根据本发明的一些实施例的第一配置中的示例性热电器件104A的第一端处的截面图。在沿着2E轴的X-Y平面中示出了热电器件104A的截面图。在一种或多种实施方式中，热电器件104A包括栅极介电层240。
介电层240可以通过与工作电路102中的栅极介电层相同的层来形成，该介电层可以设置在鳍结构212、214、220、和222上，使得连接层213可以电连接至鳍结构212和214，并且连接层221可以电连接至鳍结构220和222。当蚀刻栅极(或多晶硅)时，栅极介电层240可以用作蚀刻停止层。如果不存在栅极介电层，则当蚀刻多晶硅栅极时，还可以蚀刻含有Si材料的鳍结构。在形成连接层之前，将栅极介电层240中形成在鳍结构212、214、220、和222上方的至少一部分去除以制作接触开口(或者孔)，从而通过连接层电连接鳍结构。在一些实施例中，连接层213经由穿过栅极介电层的所形成的开口电耦合至鳍结构212和214。尽管开口形成在图2E中的鳍结构的顶部上，但是在一些实施例中，开口具有大尺寸，以暴露鳍结构的侧壁的至少一部分。
图2F是根据本发明的一些实施例的第一配置中的示例性热电器件104A的第二端处的截面图。在沿着2F轴的X-Y平面中示出了热电器件104A的截面图。在该实施例中，第二端与第一端相比更接近导热结构108。在该实例中，连接层211经由在栅极介电层240中所形成的开口电耦合至鳍结构212，连接层215电耦合至鳍结构214和220，并且连接层223电耦合至鳍结构222。可以通过与工作电路102中的栅电极相同的层来形成连接层211、215、221、和223。
图3A是根据本发明的一些实施例的第二配置中的示例性热电系统300的透视图。然而，不是所有的被示出的部件都是必须的，并且一种或多种实施方式可以包括在图中没有示出的附加部件。在不背离本文中所阐述的权利要求的范围情况下，可以改变部件的配置和类型。提供了附加部件、不同部件、或者更少部件。应该理解，可以在通过图3A至图3G所示的操作之前、期间和之后，提供附加操作，并且对于该方法的附加实施例，可以替换或去除以下所述的一些操作。多个操作的顺序是可交换的。
因为图2A和图3A共享类似的部件和组件，所以参考图3A仅讨论区别。示出了热电系统300沿着X-Y轴的透视图。在该实例中，第二配置涉及串联连接的鳍结构的锯齿形菊花链。
热电系统300包括第二配置的鳍结构。第二配置包括串联连接为锯齿形图案的鳍结构。通过连接在平行的鳍结构的相对端部之间的连接层来形成锯齿形图案。在操作期间，根据实施方式，热量通过锯齿形图案以自左至右或者自右至左的方式从导热结构106转移至导热结构108。第一和第二电源互连结构202可以设置在锯齿形图案的远端处所定位的连接层上，以将热电器件104B连接至外部电源(例如，第一电源电路110)。
图3B示出了根据本发明的一些实施例的第二配置中的第一类型的热电器件104B的实例。在一些实施例中，第二配置包括配置为不垂直于连接层的鳍结构，使得鳍结构和连接层形成串联连接的锯齿形图案，但是串联连接的图案可以根据实施方式进行改变。在该实施例中，第一类型的热电器件104B涉及制冷模式。
热电器件104B形成在衬底201(图2A)上。热电器件104B包括半导体鳍结构302、304、306、308、和310。热电器件104B还包括上部连接层301、303、305、307、309、和311。在一些方面，热电器件104B包括设置在鳍结构和上部连接层之间的连接层(参考图3E、3F)。
在一些实施例中，鳍结构304和鳍结构306为n型半导体，其中，流经鳍结构304的电流的方向是从上部连接层303至上部连接层305。流经鳍结构306的电流的方向是从上部连接层305至上部连接层307。在该配置中，上部连接层305耦合至鳍结构304和306的相对端部。类似地，上部连接层305和上部连接层307耦合至鳍结构的相对端部。在该实施例中，上部连接层305和上部连接层307设置为沿着第一轴彼此平行，而鳍结构304和鳍结构306设置为沿着第二轴彼此并行，其中该第二轴与第一轴不垂直。在操作期间，热量通过锯齿形图案以自左至右的方式从导热结构106转移至导热结构108。例如，当带电荷的电子穿过n型半导体结构时，带电荷的电子从热侧面吸收能量，并且在热侧面处释放所吸收的能量。
在一些实施方式中，鳍结构304和鳍结构306是p型半导体，其中，流经鳍结构304的电流的方向是从上部连接层305至上部连接层303。流经鳍结构306的电流的方向是从上部连接层307至上部连接层305。在该配置中，上部连接层305耦合至鳍结构304和306的相对端部。类似地，上部连接层305和上部连接层307耦合至鳍结构306的相对端部。在该实施例中，上部连接层305和上部连接层307设置为沿着第一轴彼此平行，而鳍结构304和鳍结构306设置为沿着第二轴彼此平行，该第二轴与第一轴不垂直。在这点上，第二配置表示锯齿形图案。在操作期间，热量通过锯齿形图案以自右至左的方式从导热结构106转移至导热结构108。
图3C示出了根据本发明的一些实施例的第二配置中的第二类型的热电器件104B的实例。在该实施例中，第二类型的热电器件104B涉及发电模式，其中，热电器件提供回馈至第二电源电路112(图1B)的循环利用的能量。
图3B和图3C共享类似部件和组件，参考图3C仅讨论区别。在该实施例中，导热结构106被指定为热侧面(或者热吸收界面)而导热结构108被指定为冷侧面(或者热释放侧面)。在操作期间，基于流经串联连接的鳍结构的电流的方向，串联连接的鳍结构从朝向其他导热结构108的热侧面(例如导热结构106)吸收热量。
在操作期间，当实施n型半导体时，热量通过锯齿形图案以自左至右的方式从导热结构106转移至导热结构108(由于从负电极至正电极流动的负电荷载流子)。例如，当带电荷的电子穿过n型半导体结构并且在冷侧面处释放所吸收的能量时，带电荷的电子从热侧面处吸收能量。可选地，当实施p型半导体时，热量通过锯齿形图案以自右至左的方式从导热结构106转移至导热结构108(由于从正电极至负电极流动的正电荷载流子)。例如，当带电荷的空穴穿过p型半导体结构时，带电荷的空穴从热侧面处吸收能量，并且在冷侧面处释放所吸收的能量。
图3D是根据本发明的一些实施例的第二配置中的示例性热电器件104B的俯视图。示出了沿着X-Z轴的热电器件104B的平面图。在该实例中，第二配置涉及串联连接的鳍结构的锯齿形菊花链。
鳍结构304配置为与鳍结构306平行。类似地，鳍结构306配置为与鳍结构308平行。在该实施例中，连接层电耦合至鳍结构的相对端部。在该点上，鳍结构304配置为与上部连接层305和上部连接层307不垂直。
在图3D至图3F中，包括参考标号331-333，以保持图3E和图3F相对于图3D的参考点。轴3E和图3F指示关于图3D截取的图3E和图3F的截面图的位置。
图3E是根据本发明的一些实施例的第二配置中的示例性热电器件104B的第一端处的截面图。在沿着3E轴的X-Y平面中示出热电器件104B的截面图。在一种或多种实施方式中，热电器件104B包括栅极介电层240。
栅极介电层240可以设置在鳍结构304、306、和308上，使得连接层321可以连接至鳍结构304，连接层322可以电连接至鳍结构306，并且连接层323可以电连接至鳍结构308。上部连接层305、307、和309沿着轴3E分别形成在连接层321和323上。在该实施例中，连接层321和323凸起(或者垂直结构)。在该点上，上部连接层305、307、和309堆叠在相应的栅极层的顶部上，以在相应的鳍结构的结端部处形成多层结构。在一些实施例中，通过栅极层连接两个相邻层。在其他实施例中，通过导电层经由栅极层连接两个相邻鳍，该导电层设置在栅极层的上层上。
图3F是根据本发明的一些实施例的第二配置中的示例性热电器件104的第二端处的截面图。在沿着3F轴的X-Y平面中示出热电器件104B的截面图。在该实施例中，鳍结构的第二端比第一端更接近导热结构108。在该实例中，连接层324-326经由形成在栅极介电层中的开口分别电耦合至鳍结构304、306、和308。在该实施例中，连接层324-326凸起(或者垂直结构)。像图3E一样，上部连接层303、305、和307沿着轴3F分别形成在连接层324-326上，使得连接层303、305、和307堆叠在相应的栅极层的顶部上，以在相应的鳍结构的结端部处形成多层结构。
图3G是根据本发明的一些实施例的第二配置中的热电器件104B的可选实例的俯视图。示出了沿着X-Z轴的热电器件104B的平面图。在该实例中，第二配置涉及通过将上部连接层图案配置为相互垂直而串联连接的鳍结构的锯齿形菊花链。
鳍结构302配置为平行于鳍结构304。类似地，鳍结构304配置为平行于鳍结构306，以至该鳍结构306配置为平行于鳍结构308。在该实施例中，上部连接层303、305、和307被图案化，使得上部连接层303、305、和307的区段与鳍结构的相对端部垂直并且电耦合至该鳍结构的相对端部。例如，上部连接层303具有垂直于鳍结构302的第一区段、垂直于第一区段的第二区段(但是平行于鳍结构302)并且垂直于鳍结构304的第三区段(但是平行于第一区段)。
图4A至图8C示出了根据本发明的一些实施例使用Fin FET技术制造工作电路和热电器件期间的有顺序的工艺的中间阶段的截面图的实例。在这些附图中，为了说明所提供的主题的部件和Fin FET制造的各个阶段，简化了关于工作电路102和热电器件104的讨论。在该点上，为了简化，省略或重新配置了一些层/部件。然而，不是所有的被示出的部件都是必须的并且一个或多个实施方式可以包括图中没有示出的附加部件。在不背离本文中所阐述的权利要求的范围的情况下，可以改变部件的配置和类型。可以提供附加部件、不同部件、或者更少部件。应该理解，可以在通过图4A至图8C所示的操作之前、期间和之后提供附件部件，并且对于该方法的附加实施例，可以替换或省略以下所述的一些操作。操作的顺序是可互换的。
图4A至图4C示出了工作电路102和热电器件104的平面图。在图4A中，示出了沿着X-Z轴的工作电路102中的Fin FET部分的平面图。在图4B中，示出了沿着X-Y轴的热电器件104A的平面图。在图4C中，示出了沿着X-Y轴的热电器件104B的平面图。
如图4A和图4B所示，图案化下面的半导体衬底201，以形成配置为彼此平行并且彼此间隔开的条带的鳍结构401、402、212、和214。然而，鳍结构的数量不限于两个。该数量可以为一个、三个、四个或更多个。在图4C中，下面的半导体衬底201被图案化为以形成锯齿形配置的鳍结构306和308。例如，掩模图案可以以彼此接触的方式设置为平行配置或者非平行并且非垂直配置，使得鳍式图案化生成平行配置或者锯齿形配置的鳍。
对于图4A至图4C，在制造工作电路102和热电器件的过程中，可以发生以下操作作为顺序工艺的一部分。在一些实施例中，衬垫层(pad layer)和掩模层形成在半导体衬底201上。衬垫层可以是具有使用热氧化工艺所形成的氧化硅的较薄的膜。衬垫层可以用作半导体衬底201和掩模层之间的粘合层。衬垫层还可以用作蚀刻掩模层的蚀刻停止层。在至少一个实施例中，例如，使用低压化学汽相沉积(LPCVD)或等离子增强的化学汽相沉积(PECVD)，掩模层由氮化硅形成。掩模层在随后的图案化工艺期间用作硬掩模。光刻胶层形成在掩模层上，然后通过光刻图案化工艺进行图案化，以在光刻胶中形成开口。可以在图案化掩模层和衬垫层之后并且在沟槽蚀刻之前，去除光刻胶层。
掩模层相对于彼此进行设置，使得可以以期望配置图案化鳍结构401和402。掩模层和衬垫层被蚀刻以暴露下面的衬底201。然后，沟槽蚀刻暴露的衬底201，以将图案化的掩模层和衬垫层作为掩模来形成沟槽。在沟槽蚀刻工艺中，可以通过包括干蚀刻、湿蚀刻、或干蚀刻和湿蚀刻的组合的各种方法来蚀刻衬底201。干蚀刻工艺可以通过以下气体实施：含氟气体(例如，CF4、SF6、CH2F2、CHF3、和/或C4F8)、含氯气体(例如，C12、CHCl3、CC14、和/或BC13)、含溴气体(例如，HBr和/或CHBr3)、含氧气体、含碘气体、其他适当的气体和/或等离子体、或者它们的组合。接下来，执行湿式清洁操作，以去除半导体衬底201的本征氧化物。使用稀释的氟化氢(DHF)酸来执行该清洁。
衬底201介于沟槽之间的部分形成鳍结构401和402。鳍结构401和402中的每个都可以具有宽度W和长度L，并且通过宽度S与相邻鳍间隔开。例如，在一些实施例中，鳍结构401和402的宽度W可以在大约7nm至大约70nm的范围内。在一些实施例中，鳍结构212、214、306、和308具有与鳍结构401和402不同的尺寸。
沟槽填充有一种或多种介电材料层。介电材料可以包括氧化硅。在一种或多种实施方式中，例如，介电材料由二氧化硅形成，该二氧化硅通过LPCVD(低压化学汽相沉积)、等离子体CVD、或者可流动的CVD形成。在可流动的CVD中，代替氧化硅，沉积可流动的介电材料。如它们的名字暗示的，可流动的介电材料可以在沉积期间“流动”以填充具有高纵横比的缝隙或间隙。通常，将各种化学成份添加至含硅前体，以允许所沉积的膜流动。在一些实施例中，添加氢化氮键。可流动的电介质前体(尤其是，可流动的氧化硅前体)的实例包括：硅酸盐、硅氧烷、甲基硅倍半氧烷(MSQ)、氢硅倍半氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)、或硅烷胺(诸如三硅烷胺(TSA))。在多操作工艺中形成这些可流动的氧化硅材料。在沉积可流动膜之后，该可流动膜被固化，然后被退火以去除不期望的元素，从而形成氧化硅。当去除不期望的元素时，可流动膜致密并且收缩。在一些实施例中，进行多退火工艺。可流动膜被硅化并且被退火。
在一些实施例中，此外，可以将诸如氮化硅、氮氧化硅、掺氟化物的硅酸盐玻璃(FSG)或者低k介电材料的其他介电材料用于形成该介电材料。在实施例中，使用高密度等离子(HDP)CVD工艺、将硅烷(SiH4)和氧气(O2)作为反应前体来形成介电材料。在其他实施例中，可以使用亚大气压CVD(SACVD)工艺或高纵横比工艺(HARP)来形成介电材料，其中，工艺气体可以包括正硅酸乙酯(TEOS)和/或臭氧(O3)。在又一实施例中，可以使用诸如氢硅倍半氧烷(HSQ)或甲基硅倍半氧烷(MSQ)的旋涂电介质(SOD)工艺来形成介电材料。在一些实施例中，填充的凹槽区域可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬里层。
在沉积一种或多种介电材料层之后，然后执行诸如化学机械抛光(CMP)和/或回蚀刻工艺的平坦化操作，然后去除掩模层和衬垫层。在沟槽填充有一种或多种介电材料之后和/或在平坦化操作之后，执行退火工艺。退火工艺包括快速热退火(RTA)、激光退火工艺、或者其他适当的退火工艺。
在至少一种实施例中，掩模层由氮化硅形成，使得利用湿工艺使用H3PO4去除掩模层。如果衬垫层由氧化硅形成，则可以使用稀释的HF酸去除衬垫层。介电材料在沟槽中的剩余部分下文中被称为隔离区域210。在一些实施例中，在使隔离区域210凹进之后，执行掩模层和衬垫层的去除。
可以执行蚀刻工艺，以蚀刻隔离区域210，从而暴露鳍结构401、402、212、214、306、和308的位于隔离区域210之上的上部部分。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、或干蚀刻工艺和湿蚀刻工艺的组合，以去除隔离区域210的多部分。应该理解，可以执行蚀刻工艺作为一种蚀刻工艺或多种蚀刻工艺。
对于图5A至图5C，形成栅极介电层240，以覆盖鳍结构401和402中的暴露的鳍结构403的至少一部分。类似地，栅极介电层240可以设置在鳍结构212、214、306、和308上，并且通过图案化操作形成开口，使得连接层电连接至鳍结构212和214，并且连接层电连接至鳍结构306和308。当蚀刻栅极(或多晶硅)时，栅极介电层240可以用作蚀刻停止件。如果不存在栅极介电层，则当蚀刻该多晶硅栅极时，也可以蚀刻含Si材料的鳍结构。在形成连接层之前，栅极介电层240形成在鳍结构212、214、306、和308上方的至少一部分被去除，以制造接触开口(或者孔)，从而电连接鳍结构与连接层。
栅极介电层240可以包括单层或多层结构。在一些实施例中，栅极介电层240包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。高k电介质可以包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。高k介电材料的其他实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高k介电材料、和/或它们的组合。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化、或它们的组合的适当工艺来形成栅极介电层240。在一些实施例中，栅极介电层240还可以包括一个或多个界面层(未示出)，以减少在栅极介电层240和鳍结构401和402之间的损害。一个或多个界面层可以包括氧化硅。通过CVD、PVD、ALD或其他适当的技术来形成栅极介电层240的均匀层。
在图6A中，然后，在栅极介电层240上形成栅电极层602。鳍区域403中未被栅电极层602覆盖的部分用作工作电路102的源极和/或漏极。在至少一个实施例中，栅电极层602覆盖两个鳍结构401和402中的一个以上的鳍区域403，使得生成的n型Fin FET器件(例如，工作电路102)包括一个以上的鳍结构。在一些可选实施例中，鳍结构401和402中的每个鳍区域403用于形成不同的Fin FET器件(例如，根据所应用的掺杂物，n型鳍或p型鳍)。
在图6B中，连接层213形成在两个鳍结构212和214的远端，以制造穿过两个鳍结构212和214的电荷载流子路径。在一些方面，两个鳍结构212和214可以具有不同的掺杂物，使得一个鳍是n型鳍并且另一鳍是p型鳍。例如，连接层213可以设置在两个鳍结构212和214的漏极端上。通过连接层213的电荷载流子路径允许电流从p型鳍的源极端流向漏极端，然后流过连接层213，然后从n型鳍的漏极端流向源极端。
在图6C中，连接塞325形成在鳍结构306的远端上，而连接塞326形成在鳍结构308的远端上，以创建穿过两个鳍结构306和308的电荷载流子路径。两个鳍结构306和308具有相同的掺杂物，使得它们具有相同的类型。在这点上，连接层可以形成为两个鳍结构306和308之间的支柱。在该实例中，两个鳍结构306和308以及连接塞325和326为锯齿形配置的一部分。应该注意，同时形成层602、213以及塞325和326。
在本发明的一个实施例中，连接层213以及塞325和326由相同的材料制成并且与栅电极层602同时地形成。然而，在其他实施例中，连接层可以分离地由栅电极层602形成并且可以通过上部金属写入层制成。
栅电极层602可以包括单层或多层结构。栅电极层602可以包括多晶硅。此外，栅电极层602可以是通过均匀或非均匀掺杂的掺杂多晶硅。在一些可选实施例中，栅电极层602可以包括：金属，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、具有与衬底材料兼容的功函的其他导电材料、或它们的组合。可以使用诸如ALD、CVD、PVD、镀或它们的组合的适当工艺来形成栅电极层602。在一些实施例中，硬掩模层(未示出)用于图案化多晶硅层。
在本发明的某些实施例中，一个或多个功函调节层(未示出)可以介于栅极介电层240和栅电极层602之间。功函调节层可以包括单层或可选地包括多层结构，诸如具有选定功函(以提高器件性能)的金属层、衬里层、润湿层、粘合层、金属合金或金属硅化物的各种组合。功函调节层由诸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他适当的金属材料的单层、或者这些材料中的两种或多种的多层的导电材料制成。在一些实施例中，功函调节层可以包括用于n型Fin FET的第一金属材料和用于p型Fin FET的第二金属材料。例如，用于n型Fin FET的第一金属材料的功函的金属与衬底导带的功函基本匹配(align)或者至少与鳍区域403的导带的功函基本匹配。类似地，例如，用于p型Fin FET的第二金属材料的金属的功函与衬底价带的功函基本匹配，或者至少与鳍区域403的价带的功函基本匹配。在一些实施例中，功函调节层可以可选地包括多晶硅层。可以通过ALD、PVD、CVD、电子束蒸发、或其他适当的工艺来形成功函调节层。此外，可以使用不同的金属层分别形成用于n型Fin FET和p型Fin FET的功函调节层，在其他实施例中，功函调节层还在相同的操作中应用于热电器件104，使得一个或多个功函调节层可以介于其中的鳍结构212和214的栅极介电层240和连接层213之间。
在一种或多种实施方式中，在工作电路102的鳍结构401和402的鳍区域403的表面上选择性地生长应变的材料(未示出)。在一些方面，应变材料可以在隔离区域210上方延伸。由于应变材料的晶格常数不同于鳍结构401和402的鳍区域403，所以鳍结构401和402的鳍区域403产生应变或应力，以使能器件的载流子迁移并且提高器件性能。根据实施方式，应变的材料可以关于每个鳍分离地被形成或者可以被连接(或者被合并)。
在至少一个实施例中，通过LPCVD工艺来外延生长诸如碳化硅(SiC)和/或磷化硅(SiP)的应变材料，以形成n型Fin FET器件的源极区域和漏极区域。在至少另一实施例中，可以通过LPCVD工艺来外延生长诸如硅锗(SiGe)的应变材料，以形成p型Fin FET器件的源极区域和漏极区域。
在一些方面，例如通过氮化硅覆盖n型Fin FET，使得在p型Fin FET的凹槽和源极/漏极形成期间保护n型Fin FET。在形成用于p型Fin FET的应变材料之后，通过氮化硅层覆盖p型Fin FET，然后，在n型Fin FET上执行包括凹槽形成和应变材料形成的类似操作。
关于热电器件104，可以在通过氮化硅层来覆盖鳍结构212、214、306、和308中的每个的同时，对鳍结构401和402执行包括鳍式凹槽形成(用于外延生长区域)和应变材料形成的操作。
在图7A至图7C中，在形成金属层结构之后，可以执行沉积接触蚀刻停止层(CESL)的操作。在该实例中，CESL可以应用为工作电路102和热电器件104上方的均匀的层。
在CESL工艺之后，进行沉积层间介电(ILD)层721的操作。可以通过诸如CVD的适当技术来沉积ILD层721。在该实例中，ILD层721可以应用为工作电路102和热电器件104上方均匀的层。ILD层721可以包括介电材料的一层或多层，诸如氧化硅、氮化硅、低k介电材料或者它们的组合。
在图8A和图8C中，形成金属层结构。可以通过CMP操作来顺序地平坦化ILD层721，并且可以通过图案化ILD层721和沉积导电材料的操作来形成电极。
在图8B中，在包括连接层的鳍结构212和214中的每个保持被ILD层721覆盖的同时，在工作电路102的鳍结构401和402执行包括金属层形成的操作(参见图8A)。例如，导热结构106可以形成为工作电路102的栅电极层602上的金属层结构。在一些实施例中，导热结构106形成在包括鳍结构401和402的栅电极层602之上，其中，一个或多个中间层设置在导热结构106和栅电极层602之间。
在一些实施例中，如图8C所示，可以形成连接下面的鳍结构306、308以及连接层305、307的连接塞325、326。通过与栅电极层602相同的层来形成连接塞。在形成ILD层721之后，形成用于连接层305、307的开口，然后该开口填充有导电材料。在开口中沉积诸如铜、钨、镍、钛等的适当导电材料。在一些实施例中，在栅电极层和/或连接层界面处形成金属硅化物，以改善该界面处的导电性。在一个实例中，镶嵌和/或双镶嵌工艺用于形成基于铜的多层互连结构。在另一实施例中，钨用于在开口中形成钨塞。在一种或多种实施方式中，可以在鳍结构401和402的源极和漏极上形成Si或Ge的合金和诸如Co、Ni、W、Ti、或Ta的金属。
在以上实施例中，形成用于图8C的锯齿形配置的连接塞。然而，可以在图8B的结构中采用连接塞，并且可以制造图8C的锯齿形配置而没有类似于图8B的结构的连接塞。
在一些实施例中，实施后栅极方法。在其他实施例中，实施先栅极方法。去除隔离区域210的一部分的操作的方法相同。
在其他实施例中，用于制造工作电路102的方法利用先EPI/先栅极方法或者先EPI/后栅极方法。在先EPI方法中，外延层形成在衬底201上，然后，外延层随后被图案化为形成鳍结构401和402。先EPI实施例中的一些操作与先STI方法的操作相同或相似。
根据本发明的实施例的随后工艺还可以在半导体衬底201上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，所形成的这些连接件被配置为连接工作电路102和热电器件104的各种部件或结构。例如，多层互连件包括诸如传统通孔或接触件的垂直互连件和诸如金属线的水平互连件。
热电系统200和300中的每个都用作各个实例。热电系统200和300可以用于各种应用，诸如数字电路、成像传感器器件、异质半导体器件、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)、和/或其他微电子器件(本文中统称为微电子器件)。当然，本发明的各个方面还可应用于和/或可适用于其他类型的晶体管，其包括单栅极晶体管、双栅极晶体管、和其他多栅极晶体管，并且可以用于多种不同的应用中，包括传感器单元、存储器单元、逻辑单元等。
本发明提供了热电效应以通过Fin FET集成电路中的嵌入式热电器件来循环利用能量或冷却电路或系统温度。Fin FET技术的鳍结构拥有相对较高的导电性，但是拥有相对较低的导热性，该鳍结构呈现用于热电器件的期望性能。
集成Fin FET技术的热电器件提供了优于传统的热电即的若干优点，诸如(1)器件基本不需要附加制造工作或者需要最小的附加制造工作，以实现鳍结构作为Fin FET技术的热电器件；(2)器件可以与CMOS工艺直接集成；(3)器件具有适用于较小的芯片应用的相对较小的占位面积；(4)器件由于相对较小的占位面积而需要较低的制造成本；(5)鳍结构的热电性能有利于降低自加热效应；以及(6)器件可以提供比传统的热电器件更大的导电性。
在实施例中，热电器件包括衬底和设置在衬底上方的第一鳍结构。热电器件包括设置在第一鳍结构的第一端上的第一连接层。热电器件包括设置在第一鳍结构的第二端上的第二连接层，其中，第一鳍结构电耦合至第一连接层和第二连接层。热电器件包括热耦合至第一鳍结构的第一端处的第一导热结构。热电器件还包括热耦合至第一鳍结构的第二端的第二导热结构，其中，第一鳍结构被配置为基于流经第一鳍结构的电流的方向将热量从第一导电结构和第二导热结构中的一个转移至另一导热结构。
在另一实施例中，半导体器件包括衬底、形成在衬底上并且包括一个或多个FinFET的有源电路。半导体器件包括形成在衬底上的热电器件，其中，热电器件设置为邻近有源电路。热电器件被配置为基于流经一组串联连接的鳍结构的电流的方向，通过该组串联连接的鳍结构在相对的导热结构之间转移热量。半导体器件还包括电耦合至热电器件的一个或多个电源电路，其中，一个或多个电源电路被配置为调节用于能量循环利用或发电的电流。
在又一实施例中，制造热电器件的方法包括提供衬底，该衬底具有与有源电路相对应的第一组鳍结构和与热电器件相对应的第二组鳍结构，其中，第二组鳍结构具有第一鳍结构和第二鳍结构。方法包括在第一鳍结构的至少一部分上形成第一连接层，其中，第一连接层电耦合至第一鳍结构的一部分。方法包括在第二鳍结构的至少一部分上形成第二连接层，其中，第二连接层电耦合至第二鳍结构的一部分。方法包括将第一导热结构设置为邻近第一连接层。方法还包括将第二导热结构设置为邻近第二连接层，其中，第二导热结构与第一组鳍结构的至少一部分重叠。基于流经第一鳍结构和第二鳍结构的电流的方向，来自第一鳍结构和第二鳍结构之一的热量通过第一鳍结构和第二鳍结构转移至另一导热结构。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种热电器件，包括：
衬底；
第一鳍结构，设置在所述衬底上；
第一连接层，设置在所述第一鳍结构的第一端上；
第二连接层，设置在所述第一鳍结构的第二端上，所述第一鳍结构电耦合至所述第一连接层和所述第二连接层；
第一导热结构，热耦合至所述第一鳍结构的第一端；和
第二导热结构，热耦合至所述第一鳍结构的第二端，所述第一鳍结构配置为基于流经所述第一鳍结构的电流的方向，将热量从所述第一导热结构和所述第二导热结构中的一个导热结构转移至另一个导热结构。
2.根据权利要求1所述的热电器件，进一步包括：
第二鳍结构，设置在所述衬底上，所述第一鳍结构的第二端经由所述第二连接层电耦合至所述第二鳍结构的第二端；以及
第三连接层，耦合至所述第二鳍结构的第一端。
3.根据权利要求2所述的热电器件，进一步包括：电源电路，其中，所述第一连接层电耦合至所述电源电路的第一端子并且所述第三连接层电偶至所述电源电路的第二端子。
4.根据权利要求3所述的热电器件，进一步包括：
第一接触结构，耦合在所述第一端子和所述第一连接层之间；以及
第二接触结构，耦合在所述第二端子和所述第三连接层之间。
5.根据权利要求2所述的热电器件，其中，所述第一鳍结构被配置为平行于所述第二鳍结构。
6.根据权利要求5所述的热电器件，其中，所述第一鳍结构被配置为垂直于所述第一连接层和所述第二连接层。
7.根据权利要求5所述的热电器件，其中，所述第一鳍结构被配置为与所述第一连接层和所述第二连接层不垂直。
8.根据权利要求2所述的热电器件，其中，
所述第一鳍结构包括n型半导体并且所述第二鳍结构包括p型半导体；
流经所述第一鳍结构的电流的方向是从所述第一连接层至所述第二连接层；
流经所述第二鳍结构的电流的方向是从所述第二连接层至所述第三连接层；
所述第一鳍结构的第二端和所述第二鳍结构的第一端是相对端部；以及
所述第一连接层和所述第三连接层设置为沿着平行于所述第二连接层的轴串联。
9.一种半导体器件，包括：
衬底；
有源电路，形成在所述衬底上并且包括一个或多个Fin FET；
热电器件，形成在所述衬底上，所述热电器件设置为邻近所述有源电路，所述热电器件被配置为基于流经一组串联连接的鳍结构的电流的方向，通过所述一组串联连接的鳍结构在相对的导热结构之间转移热量；以及
一个或多个电源电路，电耦合至所述热电器件，所述一个或多个电源电路被配置为调节用于能量循环利用或发电的电流。
10.一种制造热电器件的方法，所述方法包括：
提供衬底，所述衬底具有与有源电路相对应的第一组鳍结构和与热电器件相对应的第二组鳍结构，所述第二组鳍结构具有第一鳍结构和第二鳍结构；
在所述第一鳍结构的至少一部分上形成第一连接层，所述第一连接层电耦合至所述第一鳍结构的一部分；
在所述第二鳍结构的至少一部分上形成第二连接层，所述第二连接层电耦合至所述第二鳍结构的一部分；
将第一导热结构设置为邻近所述第一连接层；以及
将第二导热结构设置为邻近所述第二连接层，所述第二导热结构与所述第一组鳍结构的至少一部分重叠，基于流经所述第一鳍结构和所述第二鳍结构的电流的方向，热量从所述第一导热结构和所述第二导热结构中的一个导热结构通过所述第一鳍结构和所述第二鳍结构转移至另一导热结构。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108963062A (zh) * 2017-05-25 2018-12-07 格芯公司 基于热电效应的鳍基设备
CN109427888A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113488579A (zh) * 2020-06-18 2021-10-08 台湾积体电路制造股份有限公司 集成电路和制造集成电路（ic）结构的方法
CN113782603A (zh) * 2020-06-10 2021-12-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943924B2 (en) 2018-04-18 2021-03-09 International Business Machines Corporation Semiconductor-on-insulator finFET devices with high thermal conductivity dielectrics
US20230197560A1 (en) * 2021-12-20 2023-06-22 Adeia Semiconductor Bonding Technologies Inc. Thermoelectric cooling in microelectronics

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411058A (zh) * 2001-09-27 2003-04-16 三菱电机株式会社 半导体装置
US20040000333A1 (en) * 2002-07-01 2004-01-01 Fen Chen Monolithically integrated solid-state sige thermoelectric energy converter for high speed and low power circuits
CN1773740A (zh) * 2004-11-12 2006-05-17 国际商业机器公司 集成热电冷却器件及其制作方法
JP2007042895A (ja) * 2005-08-03 2007-02-15 Ricoh Co Ltd 熱電変換装置及び端末装置
CN101454915A (zh) * 2006-06-14 2009-06-10 阿鲁策株式会社 热电变换组件及热电变换元件用连接器
JP2009182226A (ja) * 2008-01-31 2009-08-13 Nec Corp 高周波増幅器
DE102009003934A1 (de) * 2009-01-05 2010-07-08 Siemens Aktiengesellschaft Anordnung zur Kühlung einer Wärmequelle einer elektronischen Schaltung
CN104105333A (zh) * 2013-04-09 2014-10-15 哈曼贝克自动系统股份有限公司 集成在印刷电路板中的热电冷却器/加热器
CN104576677A (zh) * 2013-10-29 2015-04-29 美国亚德诺半导体公司 晶片级热电能量收集器

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275871A (ja) 1993-03-19 1994-09-30 Mitsubishi Heavy Ind Ltd 熱電発電モジュール
US6281120B1 (en) * 1998-12-18 2001-08-28 National Semiconductor Corporation Temperature control structure for integrated circuit
KR100739658B1 (ko) * 2006-07-03 2007-07-13 삼성전자주식회사 반도체 장치의 제조 방법.
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR101344527B1 (ko) 2007-08-23 2013-12-24 한라비스테온공조 주식회사 열전모듈 열교환기
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
FR2977984B1 (fr) * 2011-07-13 2013-07-05 St Microelectronics Rousset Generateur thermoelectrique integre, et circuit integre comprenant un tel generateur
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9748466B2 (en) * 2013-01-08 2017-08-29 Analog Devices, Inc. Wafer scale thermoelectric energy harvester
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411058A (zh) * 2001-09-27 2003-04-16 三菱电机株式会社 半导体装置
US20040000333A1 (en) * 2002-07-01 2004-01-01 Fen Chen Monolithically integrated solid-state sige thermoelectric energy converter for high speed and low power circuits
CN1773740A (zh) * 2004-11-12 2006-05-17 国际商业机器公司 集成热电冷却器件及其制作方法
JP2007042895A (ja) * 2005-08-03 2007-02-15 Ricoh Co Ltd 熱電変換装置及び端末装置
CN101454915A (zh) * 2006-06-14 2009-06-10 阿鲁策株式会社 热电变换组件及热电变换元件用连接器
JP2009182226A (ja) * 2008-01-31 2009-08-13 Nec Corp 高周波増幅器
DE102009003934A1 (de) * 2009-01-05 2010-07-08 Siemens Aktiengesellschaft Anordnung zur Kühlung einer Wärmequelle einer elektronischen Schaltung
CN104105333A (zh) * 2013-04-09 2014-10-15 哈曼贝克自动系统股份有限公司 集成在印刷电路板中的热电冷却器/加热器
CN104576677A (zh) * 2013-10-29 2015-04-29 美国亚德诺半导体公司 晶片级热电能量收集器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108963062A (zh) * 2017-05-25 2018-12-07 格芯公司 基于热电效应的鳍基设备
CN108963062B (zh) * 2017-05-25 2022-07-05 格芯(美国)集成电路科技有限公司 基于热电效应的鳍基设备
CN109427888A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427888B (zh) * 2017-08-31 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113782603A (zh) * 2020-06-10 2021-12-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113782603B (zh) * 2020-06-10 2023-08-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113488579A (zh) * 2020-06-18 2021-10-08 台湾积体电路制造股份有限公司 集成电路和制造集成电路（ic）结构的方法

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