KR101822240B1 - Fin FET 기술에서 집적 열전 디바이스 - Google Patents

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Abstract

Fin FET 기술에서 열전 디바이스를 집적화하기 위한 동작이 열전 디바이스를 갖는 반도체 디바이스에서 구현될 수도 있다. 열전 디바이스는 기판 및 기판 상에 배치된 핀 구조체를 포함한다. 열전 디바이스는 핀 구조체의 대향 단부들 상에 배치된 제1 접속층 및 제2 접속층을 포함한다. 열전 디바이스는 핀 구조체의 대향 단부들에 열적으로 결합된 제1 열전도성 구조체 및 제2 열전도성 구조체를 포함한다. 핀 구조체는 핀 구조체를 통한 전류 흐름 방향에 기초하여, 제1 열전도성 구조체 또는 제2 열전도성 구조체 중 하나로부터 나머지 다른 열전도성 구조체로 열을 전달하도록 구성될 수도 있다. 이와 관련하여, 전류 흐름은 열전 디바이스에 전기적으로 결합된 전력 회로에 의해 조정될 수도 있다.

Description

Fin FET 기술에서 집적 열전 디바이스{INTEGRATED THERMOELECTRIC DEVICES IN FIN FET TECHNOLOGY}
본 발명은 일반적으로 반도체 집적 회로에 관한 것으로서, 더 구체적으로는 핀 전계 효과 트랜지스터(fin field effect transistor) 기술에 있어서 집적 열전 디바이스(thermoelectric device)를 갖는 반도체 디바이스에 관한 것이다.
전통적인 열전 디바이스는 n-형 및 p-형 반도체 구조체를 접속하여 주 캐리어 경로를 형성하는 개별 요소이다. 전하 캐리어는 고온측으로부터 저온측으로 확산하여 열의 전달을 생성하기 때문에, 대응 열전 효과가 부가의 전력을 생성하거나(발전) 또는 시스템 온도를 냉각할(냉동) 수도 있다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진보함에 따라, 제조 및 디자인 문제점에서의 과제가 반도체 기술을 위한 열전 디바이스의 개발시에 발생한다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론, 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않다는 것이 주목된다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a 내지 도 1b는 본 발명의 몇몇 실시예에 따른 열전 시스템의 예의 개략 다이어그램.
도 2a는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 시스템의 사시도.
도 2b는 본 발명의 몇몇 실시예에 따른 제1 구성에서 제1 유형의 열전 디바이스의 예를 도시하고 있는 도면.
도 2c는 본 발명의 몇몇 실시예에 따른 제1 구성에서 제2 유형의 열전 디바이스의 예를 도시하고 있는 도면.
도 2d는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 디바이스의 평면도.
도 2e는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 디바이스의 제1 단부에서의 단면도.
도 2f는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 디바이스의 제2 단부에서의 단면도.
도 3a는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 시스템의 사시도.
도 3b는 본 발명의 몇몇 실시예에 따른 제2 구성에서 제1 유형의 열전 디바이스의 예를 도시하고 있는 도면.
도 3c는 본 발명의 몇몇 실시예에 따른 제2 구성에서 제2 유형의 열전 디바이스의 예를 도시하고 있는 도면.
도 3d는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 디바이스의 평면도.
도 3e는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 디바이스의 제1 단부에서의 단면도.
도 3f는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 디바이스의 제2 단부에서의 단면도.
도 3g는 본 발명의 몇몇 실시예에 따른 제2 구성에서 열전 디바이스의 대안적인 예의 평면도.
도 4a 내지 도 8c는 본 발명의 몇몇 실시예에 따른 Fin FET 기술을 사용하는 작동 회로 및 열전 디바이스의 제조에 있어서의 순차적인 프로세스의 중간 스테이지의 단면도의 예를 도시하고 있는 도면.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있도록 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 설명될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다. 게다가, 용어 "~로 제조된"은 "포함하는" 또는 "~로 이루어지는"을 의미할 수도 있다.
이하에 도시되어 있는 도 2a 내지 도 8c에서, X-Y축 및 X-Z축은 대응 도면의 다차원도를 설명하도록 제공된다. X-Y축은 수직 평면에 직교하는 수평 평면의 2차원도를 표현하고, 여기서 X는 수평 평면을 표현하고, Y는 수직 평면을 표현한다. 게다가, X-Z축은 제2 수평 평면에 직교하는 제1 수평 평면의 2차원도를 표현하고, 여기서 X는 제1 수평 평면을 표현하고, Z는 제2 수평 평면을 표현한다.
도 1a 내지 도 1b는 열전 시스템의 예의 개략도를 도시하고 있다. 모든 도시된 구성요소가 요구될 수 있는 것은 아니지만, 하나 이상의 구현예는 도면에 도시되어 있지 않은 부가의 구성요소를 포함할 수도 있다. 구성요소의 배열 및 유형의 변형예가 본 명세서에 설명된 바와 같이 청구범위의 범주로부터 벗어나지 않고 이루어질 수도 있다. 부가의 구성요소, 상이한 구성요소, 또는 더 적은 구성요소가 제공될 수도 있다.
도 1a에서, 제1 유형(예를 들어, 냉동 모드)의 열전 시스템(100)은 작동 회로(102)(열원), 열전 디바이스(104)(예를 들어, 펠티어 디바이스), 열전도성 구조체(106), 열전도성 구조체(108) 및 제1 전력 회로(110)를 포함한다. 작동 회로(102)는 제2 전력 회로(112)에 전기적으로 결합되어, 작동 회로(102) 내의 능동 회로에 전력을 공급한다.
열전 디바이스(104)는 냉동 모드에서 열전 효과를 제공하도록 구성될 수도 있다. 열전 디바이스(104)는 열전도성 구조체(106)로부터 열전도성 구조체(108)로 열을 전달하여 제1 전력 회로(110)의 양극과 음극 사이에서 관찰된 전압 전위(ΔV)를 생성하면서 열전도성 구조체(106)에서의 온도가 ΔT만큼 감소되게 하도록 구성된다.
열은 열전도성 구조체(106) 부근에 배치된 작동 회로(102)로부터 흡수된다. 금속의 고온측[예를 들어, 열전도성 구조체(106)]는 저온측[예를 들어, 열전도성 구조체(108)]보다 높은 전자의 농도를 갖는다. 고온측으로부터 저온측으로의 전자의 확산은 전자가 에너지가 낮은 위치로 이동하기 때문에 발생한다. 이와 같이, 전하 캐리어는 열 유동의 방향을 지시하기 때문에, 열은 열전 디바이스(104) 전체를 통한 전하 캐리어 이동의 방향으로 전달된다.
도 1b에서, 열전 시스템(150)은 발전 모드에서 열전 효과를 제공할 수도 있다. 열전 시스템(150)은 작동 회로(102), 열전 디바이스(104), 열전도성 구조체(106), 열전도성 구조체(108) 및 제1 전력 회로(110)를 포함한다. 작동 회로(102)는 제2 전력 회로(112)에 전기적으로 결합되어, 작동 회로(102) 내의 능동 회로에 전력을 공급한다.
게다가, 열전 시스템(150)은 제1 전력 회로(110)로부터 제2 전력 회로(112)로 역공급되는 전력 전송 라인(152)(예를 들어, 전도성 트레이스 또는 라우팅 라인)을 포함할 수도 있다. 제1 전력 회로(110)는 열전 디바이스(104)를 통한 전달된 열이 전력 전송 라인(152)을 거쳐 제2 전력 회로(112)로 재차 재생될 대응 전력으로 변환되도록 부하로서 작동하도록 구성된다.
개별 요소를 사용하는 전통적인 열전 디바이스의 제조는 열전 디바이스의 개발이 더 높은 디바이스 밀도를 향해 이동함에 따라, 증가하는 과제에 직면하고 있다. 벌크 나노구조화된 열전 재료는 비교적 크기가 크고 제조에 부가의 비용을 요구하는 전통적으로 개별 구성요소이다. 다수의 경우에, 이들 재료는 열원에 대해 비교적 장거리를 갖는 구성요소를 생성하여, 이들 재료가 나노미터 기술 프로세스 노드에 부적합하게 한다.
몇몇 접근법에서, 열전 디바이스는 비교적 더 높은 회로 온도를 유발하고 신뢰성 열화를 유도하는, 고유 핀 전계 효과 트랜지스터(fin field effect transistor: Fin FET) 자기 가열 효과를 구현한다. 이 부가의 열은 점점 더 비실용적이게 되고, 열전 제품에 대한 바람직한 효과를 제공할 수 없다.
다른 접근법에서, 비스무스 텔룰라이드(Bi2Te3)와 안티몬 텔룰라이드(Sb2Te3) 박막 기반 열전 디바이스의 이종 집적화가 CMOS 기판 상에서 수행될 수 있다. 예를 들어, 이들 열전 필름은 감소된 열전 금속 접촉 저항을 위해 증착전 표면 처리법을 사용하여 특징화된 열전 필름 동시 증발 및 섀도우-마스크 패터닝 프로세스를 거쳐 Fin FET(3차원 다중 게이트 전계 효과 트랜지스터)와 함께 실리콘 온 절연체 기판 상에 증착된다. 다른 접근법은 열전 디바이스로서 실리콘 나노와이어를 사용한다. 그러나, 이들 접근법은 제조시에 부가의 프로세스 단계를 필요로 한다.
또 다른 접근법에서, 상이한 재료 디자인이 낮은 열전도도 재료를 생성하는 데 사용될 수 있다. 예를 들어, 박막 초격자 열전 재료가 열전 디바이스를 위해 사용될 수 있다. 그러나, 이러한 재료는 나노미터 스케일 회로를 포함하는 CMOS 내로의 집적화를 위해 즉시 적합하지 않고, 제조를 위해 비교적 높은 비용을 필요로 한다.
또 다른 접근법에서, 초격자 구조체는 전통적으로 강한 경계 산란(boundary scattering)을 갖고, 낮은 열전도도 디바이스를 생성할 수 있다. 그러나, 이들 재료는 CMOS에서 실현될 수 없고 또한 제조를 위해 비교적 높은 비용을 필요로 하는 초격자 구조체를 형성하기 위해 특정 방법을 필요로 한다.
본 발명은 Fin FET 집적 회로 내에 매립형 열전 디바이스에 의해 에너지를 재생하거나 또는 회로 또는 시스템 온도를 냉각하기 위해 열전 효과를 제공한다. 비교적 높은 전기 전도성 그러나 비교적 낮은 열전도성을 갖는, Fin FET 기술에서 핀 구조체는 열전 디바이스를 위한 바람직한 특성을 나타낸다.
Fin FET 기술에 열전 디바이스를 집적화하는 것은 (1) 디바이스가 Fin FET 기술에서 열전 디바이스로서 핀 구조체를 실현하기 위해 부가의 제조 노력을 실질적으로 요구하지 않거나 최소로 요구할 것이고, (2) 디바이스가 CMOS 프로세스로 직접 집적화될 수 있고, (3) 디바이스가 소형 칩 용례에 적합한 비교적 작은 푸트프린트를 갖고, (4) 디바이스가 비교적 작은 푸트프린트에 기인하여 제조를 위해 낮은 비용을 필요로 하고, (5) 핀 구조체의 열전 특성이 자기 가열 효과를 감소시키는 데 용이하게 하고, (6) 디바이스가 전통적인 열전 디바이스보다 더 높은 열전도성을 제공할 수 있는 것과 같은, 전통적인 열전 디바이스에 비한 다수의 장점을 제공한다.
Fin FET 기반 열전 디바이스는 공통 개별 요소에 비교하여 능동 회로(또는 열원)에 근접하여 위치될 수 있기 때문에, 열전 효과의 효율은 전통적인 열전 디바이스보다 상당히 높을 수 있다. 예를 들어, Fin FET 기반 열전 디바이스는 디바이스 온도를 냉각하기 위해 작동 회로에 인접하여 배치된 열전 요소를 가짐으로써 Fin FET 자기 가열 문제점을 보상할 수 있고, 또는 전력을 재생하기 위해 자기 가열 효과로부터 또는 작동 회로로부터 폐열을 사용한다.
도 2a는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 시스템(200)의 사시도이다. 모든 도시된 구성요소가 요구될 수 있는 것은 아니지만, 하나 이상의 구현예는 도면에 도시되어 있지 않은 부가의 구성요소를 포함할 수도 있다. 구성요소의 배열 및 유형의 변형예가 본 명세서에 설명된 바와 같이 청구범위의 범주로부터 벗어나지 않고 이루어질 수도 있다. 부가의 구성요소, 상이한 구성요소, 또는 더 적은 구성요소가 제공될 수도 있다.
열전 시스템(200)은 기판(201) 상에 배치된 작동 회로(102) 및 기판(201) 상에 배치된 열전 디바이스(104A)를 갖는 기판(201)을 포함한다. 열전 디바이스(104A)는 작동 회로(102) 부근에 배치될 수도 있다. 열전 시스템(200)은 작동 회로(102)로부터 열전 디바이스(104A)를 통한 열전달을 용이하게 하기 위한 열전도성 구조체(106) 및 열전도성 구조체(108)를 포함한다. 열전 시스템(200)은 전압원[예를 들어, 제1 전력 회로(110)]에 전기적으로 결합되는 전력 상호접속 구조체(202)를 또한 포함한다.
하나 이상의 구현예에서, 열전 디바이스(104A)는 능동 냉각 요소와 히트 싱크 요소 사이에 하전된 캐리어 경로를 형성하기 위해 열전도성 구조체(106)(능동 냉각 요소로서 작용함)와 열전도성 구조체(108)(히트 싱크 요소로서 작용함) 사이에 배치된 n-형 및 p-형 반도체 구조체를 포함한다. 열전 디바이스(104A)는 직렬 접속된 핀 구조체를 통한 전류 흐름의 방향에 기초하여 직렬 접속된 핀 구조체를 거쳐 대향하는 열전도성 구조체(106, 108) 사이에 열을 전달하도록 구성된다. 열전 시스템(200)은 열전 디바이스(104A)에 전기적으로 결합된 하나 이상의 전력 회로를 또한 포함한다. 하나 이상의 전력 회로는 열전 디바이스(104A) 내의 에너지 재생 또는 발전을 위해 전류 흐름을 조정하도록 구성될 수도 있다.
직렬 접속된 핀 구조체는 각각의 핀 구조체에 직교하여 배열된 접속층과 데이지 체인될(daisy-chained) 수도 있다. 하나 이상의 구현예에서, 열전 시스템(200)은 열전도성 구조체(106)에 결합된 제1 지지 구조체(206), 및 열전도성 구조체(108)에 결합된 제2 지지 구조체(208)를 포함한다. 본 실시예에서, 열전도성 구조체(106)는 작동 회로(102) 바로 위에 배열되어, 열전도성 구조체(106)가 작동 회로(102)의 적어도 일부에 중첩하여 작동 회로(102)에 의해 발생된 열을 효과적으로 흡수하게 한다. 열전도성 구조체(108)는 열전 디바이스(104A)의 평면 위에 배열되고, 열전도성 구조체(108)는 열전 디바이스(104A)에 중첩하지 않는다. 이와 관련하여, 열전도성 구조체(108)의 배치는 열전도성 구조체(106)로부터의 흡수된 열이 열전도성 구조체(108) 아래에 형성된 개방 영역(또는 공기 간극) 내로 방출될 수 있게 한다. 몇몇 양태에서, 열전도성 구조체(108)는 하나 이상의 절연 재료에 의해 둘러싸인다. 하나 이상의 구현예에서, 제1 지지 구조체(206) 및 제2 지지 구조체(208)는 각각 전도성 재료(또는 금속)를 포함한다.
본 실시예에서, 기판(201)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함한다. 대안적으로, 기판(201)은 게르마늄과 같은 다른 원소 반도체, SiC 및 SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다.
몇몇 실시예에서, 기판(201)은 SOI(silicon-on insulator: 실리콘 온 절연체) 기판의 실리콘 단층 또는 다층 구조체이다. SOI 기판이 사용될 때, 반도체 구조체는 SOI 기판의 실리콘층으로부터 돌출할 수도 있고 또는 SOI 기판의 절연체층으로부터 돌출할 수도 있다. 후자의 경우에, SOI 기판의 실리콘층은 반도체 구조체를 형성하는 데 사용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(201)으로서 사용될 수도 있다.
또한 대안적으로, 기판(201)은 에피택셜층(epitaxial layer)을 포함할 수도 있다. 예를 들어, 기판(201)은 벌크 반도체 상위에 있는 에피택셜층을 가질 수도 있다. 또한, 기판(201)은 성능 향상을 위해 긴장될(strained) 수도 있다. 예를 들어, 에피택셜층은 벌크 실리콘 상위에 있는 실리콘 게르마늄의 층 또는 벌크 실리콘 게르마늄 상위에 있는 실리콘의 층과 같은, 벌크 반도체의 것과는 상이한 반도체 재료를 포함할 수도 있다. 이러한 긴장된 기판은 선택적 에피택셜 성장(selective epitaxial growth: SEG)에 의해 형성될 수도 있다. 또한 대안적으로, 기판(201)은 산소 주입에 의한 분리(separation by implantation of oxygen: SIMOX) 기술, 웨이퍼 본딩, SEG 또는 다른 적합한 프로세스에 의해 형성된 것과 같은, 매립된 산화물(buried oxide: BOX) 층과 같은 매립된 유전층을 포함할 수도 있다. 기판 및/또는 핀 구조체 상의 주입 프로세스는 전기 저항의 감소를 용이하게 할 수도 있다.
디자인 요구에 따라, p-형 기판 또는 n-형 기판이 사용될 수도 있고 기판(201)은 다양한 도핑된 영역을 포함할 수도 있다. 몇몇 실시예에서, 도핑된 영역은 p-형 또는 n-형 도펀트로 도핑될 수도 있다. 예를 들어, 도핑된 영역은 붕소 또는 BF2와 같은 p-형 도펀트, 인 또는 비소와 같은 n-형 도펀트, 및/또는 이들의 조합으로 도핑될 수도 있다. 도핑된 영역은 n-형 Fin FET를 위해 구성될 수도 있고, 또는 p-형 Fin FET를 위해 구성될 수도 있다. 이와 관련하여, 개별 핀 구조체는 핀이 상이한 도펀트로 도핑될 수도 있도록 각각의 도핑된 영역 내에 형성될 수도 있다(예를 들어, 제1 핀 구조체를 위한 p-형 도펀트를 갖는 제1 도핑된 영역이 제2 핀 구조체를 위한 n-형 도펀트를 갖는 제2 도핑된 영역에 인접하여 위치될 수 있음).
도 2b는 본 발명의 몇몇 실시예에 따른 제1 구성에서의 열전 디바이스(104A)의 제1 유형의 예를 도시하고 있다. X-Z축을 따른 열전 시스템(200) 내에 포함된 열전 디바이스(104A)의 평면도가 도시되어 있다. 본 실시예에서, 제1 유형의 열전 디바이스(104A)는 열전 디바이스가 열전도성 구조체(106)에 능동 냉각을 제공하는 냉동 모드로 유도된다. 본 예에서, 제1 구성은 직렬 접속에 의한 핀 구조체의 직각 데이지 체인에 관련한다.
열전 디바이스(104A)는 기판(201)(도 2a) 상에 형성된다. 열전 디바이스(104A)는 반도체 핀 구조체(212, 214, 216, 218, 220, 222)를 포함한다. 열전 디바이스(104A)는 접속층(211, 213, 215, 217, 219, 221, 223)을 또한 포함한다. 본 실시예에서, 제1 전력 회로(110)는 열전 디바이스(104A)를 가로질러 인가되어 열전 디바이스(104A) 내에 n-형 및 p-형 반도체 구조체를 통해 전류 흐름을 유도한다. 달리 말하면, 열전 디바이스(104A)는 냉동 모드에서 작동한다.
하나 이상의 구현예에서, 절연층(210)이 열전 디바이스(104A) 내의 핀 구조체를 위한 전기 절연을 유지하면서 경계 산란을 증가시키기 위해 기판(201) 상에 배치된다. 본 예에서, 절연층(210)이 핀 구조체들 주위에 그리고 사이에 형성되어, 절연층(210)의 적어도 일부가 각각의 핀 구조체의 채널 영역 아래에 형성되어 핀 구조체 내에 임의의 전류 및/또는 열을 구속하고 전류 및/또는 열이 기판(10)으로 통과되지 않게 한다. 몇몇 양태에서, 핀 구조체가 기판(201) 상에 형성되는 대신에 하나 이상의 나노와이어가 기판 상에 배치될 수도 있다.
열전 디바이스(104A)에 더 큰 열전달 능력을 제공하기 위해, 다수의 핀 구조체가 채용될 수도 있다. 하나 이상의 구현예에서, 열전 디바이스(104A)는 직렬로 배열된 교번 유형의 반도체 구조체(예를 들어, n-형 또는 p-형)를 갖는 다수의 핀 구조체 및 핀 구조체 상에 배치된 다수의 접속층(또는 상호접속층)을 포함하고, 여기서 각각의 접속층은 핀 구조체 및 접속층이 데이지 체인을 형성하도록 각각의 핀 구조체의 일 단부에 인접하여 배열된다. 예를 들어, 핀 구조체의 데이지 체인은 n-형에 이어서 p-형으로서 다음에 이어서 다른 p-형에 선행하여 n-형 등으로서 배열될 수도 있지만, n-형 및 p-형 반도체 구조체의 순서화는 도면에 도시되어 있는 배열에 한정되는 것은 아니다. 본 실시예에서, 전류는 직렬로 흐르고, 반면에 열 유동은 열전도성 구조체(106)를 능동 냉각하면서 흡수된 열을 방출하기 위해 열전도성 구조체(106)로부터 열전도성 구조체(108)를 향해 이동한다.
열전 디바이스(104A) 내의 n-형 반도체 구조체에서, 전자는 열전달을 위한 전하 캐리어로서 채용된다. 제1 전력 회로(110)가 도시되어 있는 바와 같이 접속된 상태로, 음전하 캐리어(예를 들어, 전자)는 음극에 의해 밀어내지고 전압원의 양극으로 끌어당겨질 것이다(따라서, 시계방향으로 유동함). 실제로, 열은 열전 디바이스(104A)를 통해 전하 캐리어에 의해 펌핑된다. 열전 디바이스(104A) 내의 p-형 반도체 구조체에서, 정공이 열전달을 위해 채용된 전하 캐리어이다. 정공은 p-형 반도체 구조체의 열전도도를 향상시킬 수 있어, 제1 전력 회로(110)가 인가될 때 전자가 재료를 통해 더 자유롭게 유동하게 한다. 양전하 캐리어(예를 들어, 정공)는 양극에 의해 밀어내지고 음극으로 끌어당겨질 것이고(따라서, 반시계방향으로 유동함), 따라서 정공 전류는 전류 흐름의 것에 대향하는 방향으로 흐른다. 이와 관련하여, p-형 반도체 구조체의 사용은 열이 전압원의 음극을 향해 그리고 제1 전력 회로(110)의 양극으로부터 이격하여 유도되게 한다. 본 실시예에서, 전자는 제1 전력 회로(110)의 음극으로부터, n-형 반도체를 통해, 접속층들 중 하나를 통해, p-형 반도체를 통해, 그리고 제1 전력 회로(110)의 양극으로 재차 연속적으로 흐른다. 제1 전력 회로(110)는 전압원, 캐패시터, 전하 저장소 등일 수도 있다.
접속층(211)은 핀 구조체(212)의 제1 단부에 배치될 수도 있고, 접속층(213)은 핀 구조체(212)의 제2 단부에 배치될 수도 있다. 하나 이상의 구현예에서, 핀 구조체(212)의 제2 단부는 접속층(213)을 거쳐 제2 핀 구조체(214)의 제2 단부에 전기적으로 결합된다. 몇몇 구현예에서, 열전 디바이스(104A)는 제2 핀 구조체(214)의 제1 단부에 배치된다. 본 예에서, 핀 구조체(212)는 n-형 반도체 구조체를 표현하고, 반면에 핀 구조체(214)는 p-형 반도체 구조체를 표현하지만, n-형 및 p-형 할당은 구현예에 따라 다양할 수 있다. 하나 이상의 구현예에서, 접속층(211, 213, 215, 217, 219, 221, 223)은 전도성 재료(또는 금속)를 각각 포함한다.
열전도성 구조체(106)는 핀 구조체(212)의 제2 단부 부근에 위치될 수도 있다. 열전도성 구조체(108)는 핀 구조체(212)의 제1 단부 부근에 위치될 수도 있다. 본 예에서, 열전도성 구조체(106, 108)는 열과 같은 열에너지를 운반하는 금속 구조체인데, 이들은 핀 구조체(212) 및 접속층(211, 213)을 통한 전자 전류 흐름에 영향을 미친다.
핀 구조체(212)는 제2 핀 구조체(214)에 평행하게 배열된다. 본 실시예에서, 핀 구조체(212)의 제2 단부 및 제2 핀 구조체(214)의 제1 단부는 대향 단부이다. 핀 구조체(212)는 제1 접속층(211) 및 접속층(213)에 직교하여 배열된다. 이 배열에서, 제1 접속층(211) 및 접속층(215)은 접속층(213)에 평행한 축을 따라 직렬로 배치된다.
제1 전력 회로(110)는 접속층(211) 및 접속층(223)에 전기적으로 결합될 수도 있다. 예를 들어, 접속층(211)은 제1 전력 회로(110)의 제1 단자(예를 들어, 음극)에 전기적으로 결합될 수도 있고, 접속층(223)은 제1 전력 회로(110)의 제2 단자(예를 들어, 양극)에 전기적으로 결합된다. 핀 구조체(212)를 통한 전자 전류 흐름의 방향은, 전자가 제1 전력 회로(110)의 음극 단자에 의해 밀어내지기 때문에, 제1 접속층(211)과의 계면으로부터 접속층(213)과의 계면으로이다. 대안적으로, 전자 전류 흐름의 방향은 고온측으로부터 저온측으로 전자의 확산에 기초할 수도 있다. 제2 핀 구조체(214)를 통한 전류 흐름의 방향은 접속층(213)과의 계면으로부터 접속층(215)과의 계면으로이다.
본 실시예에서, 열전도성 구조체(106)는 저온측으로서 지시되고, 반면에 열전도성 구조체(108)는 고온측으로서 지시된다. 몇몇 실시예에서, 제1 전력 회로(110)의 구현예 및 작동 회로(102)의 배치에 따라, 열전도성 구조체(108)는 저온측으로서 지시되고, 반면에 열전도성 구조체(106)는 고온측으로서 지시된다. 전자 전류가 고온측으로부터 p-형 반도체 구조체로 흐름에 따라, 전자는 전자-정공쌍으로서 p-형 반도체 구조체에 진입하도록 열의 형태로 에너지를 방출한다. 방출된 에너지는 히트 싱크 요소[예를 들어, 열전도성 구조체(106)]를 가열한다. 역으로, 전자는 열전도성 구조체(108)를 통해 통과함에 따라 그리고 재차 전자가 n-형 반도체 구조체에 진입함에 따라 에너지를 흡수한다. 열 흡수는 열전도성 구조체(108) 내의 능동 냉각을 야기한다. 마지막으로, 전자는 n-형 반도체 구조체를 떠나고, 따라서 흡수된 열을 히트 싱크 요소 내로 방출한다.
몇몇 양태에서, 전류 흐름은 열전 디바이스(104A)에 전기적으로 결합된 제1 전력 회로(110)에 의해 조정될 수도 있다. 본 예에서, 열전 디바이스(104A)를 가로질러 인가된 전위의 양은 작동 회로 온도를 냉각하는 데 사용된 부가의 전력량을 제어할 수 있어, 이에 의해 냉각량을 조정한다.
도 2c는 본 발명의 몇몇 실시예에 따른 제1 구성에서 제2 유형의 열전 디바이스(104A)의 예를 도시하고 있다. X-Y축을 따른 열전 시스템(200) 내에 포함된 열전 디바이스(104A)의 평면도가 도시되어 있다. 본 실시예에서, 제2 유형의 열전 디바이스(104A)는 열전 디바이스가 제2 전력 회로(112)(도 1b)를 향해 재생된 에너지를 재차 제공할 수도 있는 발전 모드로 유도된다. 본 예에서, 제1 구성은 직렬 접속에 의한 핀 구조체의 데이지 체인에 관련한다.
도 2b 및 도 2c는 매우 유사한 특징부 및 구성요소를 공유하기 때문에, 단지 차이점만이 도 2c를 참조하여 설명될 것이다. 본 실시예에서, 열전도성 구조체(106)는 고온측(또는 흡열측)으로서 지시되고, 반면에 열전도성 구조체(108)는 저온측(또는 방열측)으로서 지시된다. 작동 중에, 핀 구조체(212)는 고온측[예를 들어, 열전도성 구조체(106)]으로부터 다른 열전도성 구조체를 향해 열을 흡수하는 데, 이는 핀 구조체(212)를 통한 전류 흐름을 유발한다. 전하는 전자 및 정공이 저온측을 향해 이동하여 하전된 공여체/수여체를 뒤에 남겨둘 때 축적된다(build up). 이 전하는 열전 디바이스(104A) 내에 부가의 전력을 발생하기 위해 전류의 역류를 유발하는 전기장을 형성하여, 이에 의해 발전의 부분으로서 폐에너지를 재생한다. 이와 관련하여, 전류의 역류는 전력 전송 라인(도 1b에 도시되어 있는 152)을 거쳐 제2 전력 회로(112)로 역공급될 수도 있다. 이 경우에, 제2 전력 회로는 도 2c의 부하 회로(111)로서 기능한다.
도 2d는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 디바이스(104A)의 평면도이다. X-Z축을 따른 열전 디바이스(104A)의 평면도가 도시되어 있다. 본 예에서, 제1 구성은 직렬 접속에 의한 핀 구조체의 직각 데이지 체인에 관련한다.
핀 구조체(212)는 핀 구조체(214)에 평행하게 배열된다. 유사하게, 핀 구조체(220)는 핀 구조체(222)에 평행하게 배열된다. 이와 관련하여, 핀 구조체(214)는 핀 구조체(220)에 또한 평행하다. 본 실시예에서, 접속층은 핀 구조체의 대향 단부에 전기적으로 결합된다. 이와 관련하여, 핀 구조체(214)는 접속층(213)과 접속층(215)에 직교하여 배열된다. 이 배열에서, 접속층(213) 및 접속층(221)은 접속층(215)에 평행한 축을 따라 직렬로 배치된다.
도 2d 내지 도 2f에서, 기준 마커 251 내지 253은 도 2d와 관련하여 도 2e 및 도 2f 상의 기준점을 유지하도록 포함된다. 축(2E, 2F)은 도 2e 및 도 2f의 단면도가 도 2d와 관련하여 취해지는 위치를 지시하고 있다.
도 2e는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 디바이스(104A)의 제1 단부의 단면도이다. 열전 디바이스(104A)의 단면도는 2E 축을 따라 X-Y 평면에서 도시되어 있다. 하나 이상의 구현예에서, 열전 디바이스(104A)는 게이트 유전층(240)을 포함한다.
작동 회로(102) 내의 게이트 유전층과 동일한 층에 의해 형성될 수도 있는 유전층(240)은 접속층(213)이 핀 구조체(212, 214)에 전기적으로 접속될 수 있고 접속층(221)이 핀 구조체(220, 222)에 전기적으로 접속될 수 있도록 핀 구조체(212, 214, 220, 222) 상에 배치될 수도 있다. 게이트 유전층(240)은 게이트(또는 폴리실리콘)를 에칭할 때 에칭 스토퍼로서 사용될 수 있다. 게이트 유전층이 존재하지 않으면, Si 재료를 포함하는 핀 구조체는 또한 폴리 게이트를 에칭할 때 에칭될 수 있다. 접속층을 형성하기 전에, 핀 구조체(212, 214, 220, 222) 위에 형성된 게이트 유전층(240)의 적어도 일부가 제거되어 접속층과 핀 구조체를 전기적으로 접속하기 위한 접촉 개구(또는 정공)를 형성한다. 일 실시예에서, 접속층(213)은 형성된 개구를 거쳐 게이트 유전층(240)을 통해 핀 구조체(212, 214)에 전기적으로 결합된다. 개구가 도 2e의 핀 구조체의 상부에 형성되지만, 개구는 몇몇 실시예에서 핀 구조체의 측벽의 적어도 일부를 노출하기 위한 큰 크기를 가질 수도 있다.
도 2f는 본 발명의 몇몇 실시예에 따른 제1 구성에서 예시적인 열전 디바이스(140)의 제2 단부에서의 단면도이다. 열전 디바이스(104A)의 단면도는 2F 축을 따른 X-Y 평면에 도시되어 있다. 본 실시예에서, 제2 단부는 제1 단부보다 열전도성 구조체(108)에 더 근접한다. 본 예에서, 접속층(211)은 게이트 유전층(240) 내에 형성된 개구를 거쳐 핀 구조체(212)에 전기적으로 결합되고, 접속층(215)은 핀 구조체(214, 220)에 전기적으로 결합되고, 접속층(223)은 핀 구조체(222)에 전기적으로 결합된다. 접속층(211, 215, 221, 223)은 작동 회로(102) 내의 게이트 전극에 동일한 층에 의해 형성될 수도 있다.
도 3a는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 시스템(300)의 사시도이다. 모든 도시된 구성요소가 요구될 수 있는 것은 아니지만, 하나 이상의 구현예는 도면에 도시되어 있지 않은 부가의 구성요소를 포함할 수도 있다. 구성요소의 배열 및 유형의 변형예가 본 명세서에 설명된 바와 같이 청구범위의 범주로부터 벗어나지 않고 이루어질 수도 있다. 부가의 구성요소, 상이한 구성요소, 또는 더 적은 구성요소가 제공될 수도 있다. 부가의 동작이 도 3a 내지 도 3g에 의해 도시되어 있는 동작 전, 중 및 후에 제공될 수 있는 데, 이하에 설명되는 동작의 일부는 방법의 부가의 실시예를 위해 대체되거나 제거될 수 있다는 것이 이해된다. 동작의 순서는 상호 교환가능할 수도 있다.
도 2a 및 도 3a는 매우 유사한 특징부 및 구성요소를 공유하기 때문에, 단지 차이점만이 도 3a를 참조하여 설명될 것이다. X-Y축을 따른 열전 시스템(300)의 사시도가 도시되어 있다. 본 예에서, 제2 구성은 직렬 접속에 의한 핀 구조체의 지그재그형 데이지 체인에 관련한다.
열전 시스템(300)은 제2 배열에서 핀 구조체를 포함한다. 제2 배열은 지그재그 패턴으로 직렬로 접속된 핀 구조체를 포함한다. 지그재그 패턴은 평행 핀 구조체의 대향 단부들 사이에 접속하는 접속층에 의해 형성된다. 작동 중에, 열이 열전도성 구조체(106)로부터 열전도성 구조체(108)로 구현예에 따라 지그재그 패턴을 통해 좌측으로부터 우측으로 또는 우측으로부터 좌측으로 전달된다. 제1 및 제2 전력 상호접속 구조체(202)는 지그재그 패턴의 말단부에 위치된 접속층 상에 배치될 수도 있어 열전 디바이스(104B)를 외부 전원[예를 들어, 제1 전력 회로(110)]에 접속한다.
도 3b는 본 발명의 몇몇 실시예에 따른 제2 구성에서 제1 유형의 열전 디바이스(104B)의 예를 도시하고 있다. 몇몇 실시예에서, 제2 배열은 핀 구조체 및 접속층이 직렬 접속된 지그재그 패턴을 형성하도록 접속층에 비직교하여 배열된 핀 구조체를 포함하지만, 직렬 접속된 패턴은 구현예에 따라 다양할 수도 있다. 본 실시예에서, 제1 유형의 열전 디바이스(104B)는 냉동 모드로 유도된다.
열전 디바이스(104B)는 기판(201)(도 2a) 상에 형성된다. 열전 디바이스(104B)는 반도체 핀 구조체(302, 304, 306, 308, 310)를 포함한다. 열전 디바이스(104B)는 상부 접속층(301, 303, 305, 307, 309, 311)을 또한 포함한다. 몇몇 양태에서, 열전 디바이스(104B)는 핀 구조체와 상부 접속층 사이에 배치된 접속층(도 3e, 도 3f 참조)을 포함한다.
몇몇 실시예에서, 핀 구조체(304) 및 핀 구조체(306)는 n-형 반도체이고, 여기서 핀 구조체(304)를 통한 전류 흐름의 방향은 상부 접속층(303)으로부터 상부 접속층(305)으로이다. 핀 구조체(306)를 통한 전류 흐름의 방향은 상부 접속층(305)으로부터 상부 접속층(307)으로이다. 이 배열에서, 상부 접속층(305)은 핀 구조체(304, 306)의 대향 단부들에 결합된다. 유사하게, 상부 접속층(305) 및 상부 접속층(307)은 핀 구조체(306)의 대향 단부들에 결합된다. 본 실시예에서, 상부 접속층(305) 및 상부 접속층(307)은 제1 축을 따라 서로 평행하게 배치되고, 반면에 핀 구조체(304) 및 핀 구조체(306)는 제1 축에 대해 비직교하는 제2 축을 따라 서로 평행하게 배치된다. 이와 관련하여, 제2 배열은 지그재그 패턴을 표현한다. 작동 중에, 열이 열전도성 구조체(106)로부터 열전도성 구조체(108)를 향해 지그재그 패턴을 통해 좌측으로부터 우측으로 전달된다. 예를 들어, 하전된 전자는 이들의 n-형 반도체 구조체를 통해 통과함에 따라 고온측으로부터 에너지를 흡수하고, 저온측에서 흡수된 에너지를 방출한다.
몇몇 구현예에서, 핀 구조체(304) 및 핀 구조체(306)는 p-형 반도체이고, 여기서 핀 구조체(304)를 통한 전류 흐름의 방향은 상부 접속층(305)으로부터 상부 접속층(303)으로이다. 핀 구조체(306)를 통한 전류 흐름의 방향은 상부 접속층(307)으로부터 상부 접속층(305)으로이다. 이 배열에서, 상부 접속층(305)은 핀 구조체(304, 306)의 대향 단부들에 결합된다. 유사하게, 상부 접속층(305) 및 상부 접속층(307)은 핀 구조체(306)의 대향 단부들에 결합된다. 본 실시예에서, 상부 접속층(305) 및 상부 접속층(307)은 제1 축을 따라 서로 평행하게 배치되고, 반면에 핀 구조체(304) 및 핀 구조체(306)는 제1 축에 대해 비직교하는 제2 축을 따라 서로 평행하게 배치된다. 이와 관련하여, 제2 배열은 지그재그 패턴을 표현한다. 작동 중에, 열이 열전도성 구조체(106)로부터 열전도성 구조체(108)를 향해 지그재그 패턴을 통해 우측으로부터 좌측으로 전달된다.
도 3c는 본 발명의 몇몇 실시예에 따른 제2 구성에서 제2 유형의 열전 디바이스(104B)의 예를 도시하고 있다. 본 실시예에서, 제2 유형의 열전 디바이스(104B)는 열전 디바이스가 재생된 에너지를 제2 전력 회로(112)(도 1b)를 향해 재차 제공하는 발전 모드로 유도된다.
도 3b 및 도 3c는 매우 유사한 특징부 및 구성요소를 공유하기 때문에, 단지 차이점만이 도 3c를 참조하여 설명될 것이다. 본 실시예에서, 열전도성 구조체(106)는 고온측(또는 흡열측)으로서 지시되고, 반면에 열전도성 구조체(108)는 저온측(또는 방열측)으로서 지시된다. 작동 중에, 직렬 접속된 핀 구조체는 직렬 접속된 핀 구조체를 통한 전류 흐름의 방향에 기초하여 고온측[예를 들어, 열전도성 구조체(106)]으로부터 다른 열전도성 구조체(108)를 향해 열을 흡수한다.
작동 중에, n-형 반도체가 구현될 때(음극으로부터 양극으로의 음전하 캐리어 흐름에 기인하여) 열이 열전도성 구조체(106)로부터 열전도성 구조체(108)로 지그재그 패턴을 통해 좌측으로부터 우측으로 전달된다. 예를 들어, 하전된 전자는 이들이 n-형 반도체 구조체를 통해 통과함에 따라 고온측으로부터 에너지를 흡수하고, 저온측에서 흡수된 에너지를 방출한다. 대안적으로, 열은 p-형 반도체가 구현될 때(양극으로부터 음극으로 양전하 캐리 흐름에 기인하여) 열이 열전도성 구조체(106)로부터 열전도성 구조체(108)로 지그재그 패턴을 통해 우측으로부터 좌측으로 전달된다. 예를 들어, 하전된 정공은 이들이 p-형 반도체 구조체를 통해 통과함에 따라 에너지를 흡수하고, 저온측에서 흡수된 에너지를 방출한다.
도 3d는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 디바이스(104B)의 평면도이다. X-Z축을 따른 열전 디바이스(104B)의 평면도가 도시되어 있다. 본 예에서, 제2 구성은 직렬 접속에 의한 핀 구조체의 지그재그 데이지 체인에 관련한다.
핀 구조체(304)는 핀 구조체(306)에 평행하게 배열된다. 유사하게, 핀 구조체(306)는 핀 구조체(308)에 평행하게 배열된다. 본 실시예에서, 접속층은 핀 구조체의 대향 단부들에 전기적으로 결합된다. 이와 관련하여, 핀 구조체(304)는 상부 접속층(305) 및 상부 접속층(307)에 비직교하여 배열된다.
도 3d 내지 도 3f에서, 기준 마커 331 내지 333은 도 3d와 관련하여 도 3e 및 도 3f 상의 기준점을 유지하도록 포함된다. 축(3E, 3F)은 도 3e 및 도 3f의 단면도가 도 3d와 관련하여 취해지는 위치를 지시하고 있다.
도 3e는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 디바이스(104B)의 제1 단부의 단면도이다. 열전 디바이스(104B)의 단면도는 3E 축을 따라 X-Y 평면에서 도시되어 있다. 하나 이상의 구현예에서, 열전 디바이스(104B)는 게이트 유전층(240)을 포함한다.
게이트 유전층(240)은 접속층(321)이 핀 구조체(304)에 전기적으로 접속될 수 있고, 접속층(322)이 핀 구조체(306)에 전기적으로 접속될 수 있고, 접속층(323)이 핀 구조체(308)에 전기적으로 접속될 수 있도록 핀 구조체(304, 306, 308) 상에 배치될 수도 있다. 상부 접속층(305, 307, 309)은 축(3E)을 따라 접속층(321 내지 323) 상에 각각 형성된다. 본 실시예에서, 접속층(321 내지 323)은 융기된다(또는 수직 구조체). 이와 관련하여, 상부 접속층(305, 307, 309)은 각각의 게이트층의 상부에 적층되어 각각의 핀 구조체의 접합 단부에 다층 구조체를 형성한다. 몇몇 실시예에서, 2개의 인접한 핀은 게이트층에 의해 접속된다. 다른 실시예에서, 2개의 인접한 핀은 게이트층을 거쳐, 게이트층의 상부층 상에 배치된 도전층에 의해 접속된다.
도 3f는 본 발명의 몇몇 실시예에 따른 제2 구성에서 예시적인 열전 디바이스(104B)의 제2 단부에서의 단면도이다. 열전 디바이스(104B)의 단면도는 3F 축을 따른 X-Y 평면에 도시되어 있다. 본 실시예에서, 핀 구조체의 제2 단부는 제1 단부보다 열전도성 구조체(108)에 더 근접한다. 본 예에서, 접속층(324 내지 326)은 게이트 유전층(240) 내에 형성된 개구를 거쳐 핀 구조체(304, 306, 308)에 전기적으로 결합된다. 본 실시예에서, 접속층(324 내지 326)은 융기된다(또는 수직 구조체). 도 3e와 같이, 상부 접속층(303, 305, 307)은 축(3F)을 따라 접속층(324 내지 326) 상에 각각 형성되어, 상부 접속층(303, 305, 307)이 각각의 게이트층의 상부 상에 적층되어 각각의 핀 구조체의 접합 단부에 다층 구조체를 형성하게 된다.
도 3g는 본 발명의 몇몇 실시예에 따른 제2 구성에서 열전 디바이스(104B)의 대안 예의 평면도이다. X-Z축을 따른 열전 디바이스(104B)의 평면도가 도시되어 있다. 본 예에서, 제2 구성은 서로 직교하는 상부 접속층 패턴을 배열함으로써 직렬 접속의 핀 구조체의 지그재그 데이지 체인에 관련한다.
핀 구조체(302)는 핀 구조체(304)에 평행하게 배열된다. 유사하게, 핀 구조체(304)는 핀 구조체(306)가 핀 구조체(308)에 평행하게 배열되는 것에 대해, 핀 구조체(306)에 평행하게 배열된다. 본 실시예에서, 상부 접속층(303, 305, 307)은 상부 접속층(303, 305, 307)이 핀 구조체의 대향 단부들에 직교하여 전기적으로 결합되도록 패터닝된다. 예를 들어, 상부 접속층(303)은 핀 구조체(302)에 직교하는 제1 세그먼트, 제1 세그먼트에 직교하는[그러나, 핀 구조체(302)에 평행한] 제2 세그먼트 및 핀 구조체(304)에 직교하는(그러나, 제1 세그먼트에 평행함) 제3 세그먼트를 갖는다.
도 4a 내지 도 8c는 본 발명의 몇몇 실시예에 따른 Fin FET 기술을 사용하는 작동 회로 및 열전 디바이스의 제조에 있어서 순차적인 프로세스의 중간 스테이지의 단면도의 예를 도시하고 있다. 이들 도면에서, 작동 회로(102) 및 열전 디바이스(104)에 관한 설명은 제공된 요지의 특징 및 Fin FET 제조의 스테이지를 설명하기 위해 간단화되어 있다. 이와 관련하여, 몇몇 층/특징부는 간단화를 위해 생략되거나 재배열된다. 모든 도시된 구성요소가 요구될 수 있는 것은 아니지만, 하나 이상의 구현예는 도면에 도시되어 있지 않은 부가의 구성요소를 포함할 수도 있다. 구성요소의 배열 및 유형의 변형예가 본 명세서에 설명된 바와 같이 청구범위의 범주로부터 벗어나지 않고 이루어질 수도 있다. 부가의 구성요소, 상이한 구성요소, 또는 더 적은 구성요소가 제공될 수도 있다. 부가의 동작이 도 4a 내지 도 8c에 의해 도시되어 있는 동작 전, 중 및 후에 제공될 수 있는 데, 이하에 설명되는 동작의 일부는 방법의 부가의 실시예를 위해 대체되거나 제거될 수 있다는 것이 이해된다. 동작의 순서는 상호 교환가능할 수도 있다.
도 4a 내지 도 4c는 작동 회로(102) 및 열전 디바이스(104)의 평면도를 도시하고 있다. 도 4a에는, X-Z축을 따른 작동 회로(102) 내의 Fin FET의 평면도가 도시되어 있다. 도 4b에는, X-Y축을 따른 열전 디바이스(104A)의 평면도가 도시되어 있다. 도 4c에는, X-Y축을 따른 열전 디바이스(104B)의 평면도가 도시되어 있다.
도 4a 및 도 4b에 도시되어 있는 바와 같이, 하위에 있는 반도체 기판(201)은 패터닝되어 서로 평행한 스트립으로 배열되고 서로에 대해 밀접하게 이격된 핀 구조체(401, 402, 212, 214)를 형성한다. 그러나, 구조체의 수는 2개에 한정되는 것은 아니다. 수는 1개, 3개 또는 4개 이상일 수도 있다. 도 4c에서, 하위에 있는 반도체 기판(201)은 지그재그 배열의 핀 구조체(306, 308)를 형성하도록 패터닝된다. 예를 들어, 마스크 패턴은 평행 배열 또는 비평행 및 비직교 배열로 서로 접촉하여 배치될 수도 있어, 핀 패터닝이 평행 배열로 또는 지그재그 배열로 핀을 생성할 수 있게 된다.
도 4a 내지 도 4c에서, 이하의 동작이 작동 회로(102) 및 열전 디바이스(104)를 제조하는 데 있어서 순차적 프로세스의 부분으로서 발생할 수도 있다. 몇몇 실시예에서, 패드층 및 마스크층이 반도체 기판(201) 상에 형성된다. 패드층은 예를 들어, 열 산화 프로세스를 사용하여 형성된 실리콘 산화물을 갖는 박막일 수도 있다. 패드층은 반도체 기판(201)과 마스크층 사이의 접착층으로서 작용할 수도 있다. 패드층은 또한 마스크층을 에칭하기 위한 에칭 정지층으로서 작용할 수도 있다. 적어도 하나의 실시예에서, 마스크층은 예를 들어, 저압 화학적 기상 증착(low pressure chemical vapor deposition: LPCVD) 또는 플라즈마 향상 화학적 기상 증착(plasma-enhanced CVD: PECVD)을 사용하여 실리콘 질화물로 형성된다. 마스크층은 후속의 패터닝 프로세스 중에 하드 마스크로서 사용된다. 포토레지스트층이 마스크층 상에 형성되고, 이어서 포토리소그래피 패터닝 프로세스에 의해 패터닝되어, 포토레지스트층 내에 개구를 형성한다. 포토레지스트층은 마스크층 및 패드층의 패터닝 후에 그리고 트렌치 에칭 전에 제거될 수도 있다.
포토레지스트층은 핀 구조체(401, 402)가 원하는 배열로 패터닝될 수도 있도록 서로에 대해 배치된다. 마스크층 및 패드층은 에칭되어 하위에 있는 기판(201)을 노출한다. 노출된 기판(201)은 이어서 트렌치 에칭되어 패터닝된 마스크층 및 패드층을 마스크로서 사용하여 트렌치를 형성한다. 트렌치 에칭 프로세스에서, 기판(201)은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합을 포함하는, 다양한 방법에 의해 에칭될 수도 있다. 건식 에칭 프로세스는 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C4F8), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 산소 함유 가스, 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 또는 이들의 조합을 구현할 수도 있다. 다음에, 습식 세척 동작이 반도체 기판(201)의 자연 산화물을 제거하도록 수행될 수도 있다. 세척은 희석 불화수소(DHF)산을 사용하여 수행될 수도 있다.
트렌치들 사이의 기판(201)의 부분은 핀 구조체(401, 402)를 형성한다. 각각의 핀 구조체(401, 402)는 폭(W) 및 길이(L)를 가질 수도 있고, 폭(S)만큼 인접 핀으로부터 이격된다. 예를 들어, 핀 구조체(401, 402)의 폭(W)은 몇몇 실시예에서 약 7 nm 내지 약 70 nm의 범위일 수도 있다. 몇몇 실시예에서, 핀 구조체(212, 214, 306, 308)는 핀 구조체(401, 402)와 유사한 치수를 갖는다.
트렌치는 유전 재료의 하나 이상의 층으로 충전된다. 유전 재료는 실리콘 산화물을 포함할 수도 있다. 하나 이상의 구현예에서, 유전 재료는 예를 들어, LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된 이산화실리콘으로 제조될 수도 있다. 유동성 CVD에서, 유동성 유전 재료가 실리콘 산화물 대신에 증착된다. 유동성 유전 재료는 이들의 명칭이 암시하는 바와 같이, 높은 형상비를 갖는 간극 또는 공간을 충전하도록 증착 중에 "유동"할 수 있다. 일반적으로, 다양한 화학물이 실리콘 함유 전구체에 추가되어 증착된 필름이 유동하게 한다. 몇몇 실시예에서, 질소 수소화물 결합이 추가된다. 유동성 유전성 전구체, 특히 유동성 실리콘 산화물 전구체의 예는 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 페르하이드로실라잔(TCPS), 페르하이드로-폴리실라잔(PSZ), 테트라에틸 오쏘실리케이트(TEOS), 또는 트리실릴아민(TSA)과 같은 실릴-아민을 포함한다. 이들 유동성 실리콘 산화물 재료는 다중 동작 프로세스에서 형성된다. 유동성 필름이 증착된 후에, 이는 경화되고 이어서 어닐링되어 바람직하지 않은 원소(들)를 제거하여 실리콘 산화물을 형성한다. 바람직하지 않은 원소(들)가 제거될 때, 유동성 필름은 치밀화되고 수축된다. 몇몇 실시예에서, 다중 어닐링 프로세스가 수행된다. 유동성 필름은 경화되고 어닐링된다.
몇몇 실시예에서, 실리콘 질화물, 실리콘 산질화물, 플루오라이드 도핑된 실리케이트 글래스(FSG), 또는 저-k 유전 재료와 같은 다른 유전 재료가 또한 유전 재료를 형성하는 데 사용될 수도 있다. 실시예에서, 유전 재료는 실란(SiH4) 및 산소(O2)를 반응 전구체로서 사용하여, 고밀도 플라즈마(HDP) CVD 프로세스를 사용하여 형성된다. 다른 실시예에서, 유전 재료는 대기압 미만 CVD(sub-atmosphere CVD: SACVD) 프로세스 또는 고형상비 프로세스(high aspect-ratio process: HARP)를 사용하여 형성될 수도 있는 데, 여기서 프로세스 가스는 테트라에틸오쏘실리케이트(TEOS) 및/또는 오존(O3)을 포함할 수도 있다. 또 다른 실시예에서, 유전 재료는 수소 실세스퀴옥산(HSQ) 또는 메틸 실세스퀴옥산(MSQ)과 같은 스핀 온 유전체(spin-on-dielectric: SOD) 프로세스를 사용하여 형성될 수도 있다. 몇몇 실시예에서, 충전된 리세스 영역은 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화물 라이너층과 같은 다층 구조체를 가질 수도 있다.
유전 재료의 하나 이상의 층의 증착 후에, 화학 기계적 연마(chemical mechanical polishing: CMP) 및/또는 에치백 프로세스(etch-back process)와 같은 평탄화 동작이 다음에 수행되고, 이어서 마스크층 및 패드층의 제거가 이어진다. 어닐링 프로세스는 트렌치가 하나 이상의 유전 재료로 충전된 후에 그리고/또는 평탄화 동작 후에 수행될 수도 있다. 어닐링 프로세스는 급속 열 어닐링(rapid thermal annealing: RTA), 레이저 어닐링 프로세스, 또는 다른 적합한 어닐링 프로세스를 포함한다.
적어도 하나의 실시예에서, 마스크층은 실리콘 질화물로 형성되어 마스크층이 H3PO4를 사용하는 습식 프로세스를 사용하여 제거될 수도 있게 된다. 패드층은 패드층이 실리콘 산화물로 형성되면, 희석 HF산을 사용하여 제거될 수도 있다. 트렌치 내의 유전 재료의 나머지 부분은 이하에 격리 영역(210)이라 칭한다. 몇몇 실시예에서, 마스크층 및 패드층의 제거는 격리 영역(210)의 오목화 후에 수행된다.
에칭 프로세스는 격리 영역(210)을 에칭하여 격리 영역(210) 위에 핀 구조체(401, 402, 212, 214, 306, 308)의 상부 부분을 노출하도록 수행될 수도 있다. 에칭 프로세스는 격리 영역(210)의 부분을 제거하기 위한 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 조합형 건식 및 습식 에칭 프로세스를 포함할 수도 있다. 에칭 프로세스는 하나의 에칭 프로세스 또는 다중 에칭 프로세스로서 수행될 수도 있다는 것이 이해된다.
도 5a 내지 도 5c에서, 게이트 유전층(240)이 핀 구조체(401, 402)의 노출된 핀 영역(403)의 적어도 일부를 덮도록 형성된다. 유사하게, 게이트 유전층(240)이 핀 구조체(212, 214, 306, 308) 상에 배치될 수도 있고, 개구가 패터닝 동작에 의해 형성되어 접속층이 핀 구조체(212, 214)에 전기적으로 접속될 수 있고, 접속층이 핀 구조체(306, 308)에 전기적으로 접속될 수 있게 된다. 게이트 유전층(240)은 게이트(또는 폴리실리콘)를 에칭할 때 에칭 스토퍼로서 사용될 수 있다. 게이트 유전층이 존재하지 않으면, Si 재료를 함유하는 핀 구조체는 또한 폴리 게이트를 에칭할 때 에칭될 수 있다. 접속층을 형성하기 전에, 핀 구조체(212, 214, 306, 308) 위에 형성된 게이트 유전층(240)의 적어도 일부가 제거되어 핀 구조체를 접속층과 전기적으로 접속하기 위한 접촉 개구(또는 정공)를 형성한다.
게이트 유전층(240)은 단일층 또는 다층 구조체를 포함할 수도 있다. 몇몇 실시예에서, 게이트 유전층(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고-k 유전체의 하나 이상의 층을 포함한다. 고-k 유전체는 금속 산화물을 포함할 수도 있다. 고-k 유전체를 위해 사용된 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물을 포함한다. 고-k 유전 재료의 다른 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전 재료, 및/또는 이들의 조합을 포함한다. 게이트 유전층(240)은 원자층 증착(atomic layer deposition: ALD), 화학적 기상 증착(chemical vapor deposition: CVD), 물리적 기상 증착(physical vapor deposition: PVD), 열 산화, UV-오존 산화, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수도 있다. 게이트 유전층(240)은 몇몇 실시예에서 게이트 유전층(240)과 핀 구조체(401, 402) 사이의 손상을 감소시키기 위한 하나 이상의 계면층(도시 생략)을 더 포함할 수도 있다. 하나 이상의 계면층은 실리콘 산화물을 포함할 수도 있다. 게이트 유전층(240)의 블랭킷층은 CVD, PVD, ALD, 또는 다른 적합한 기술에 의해 형성될 수도 있다.
도 6a에서, 게이트 전극층(602)이 이어서 게이트 유전층(240) 상에 형성된다. 게이트 전극층(602)에 의해 덮여지지 않은 핀 영역(403)의 부분은 작동 회로(102)의 소스 및/또는 드레인으로서 기능한다. 적어도 하나의 실시예에서, 게이트 전극층(602)은 2개의 핀 구조체(401, 402) 중 하나 초과의 핀 영역(403)을 덮어, 최종 n-형 Fin FET 디바이스[예를 들어, 작동 회로(102)]가 하나 초과의 핀 구조체를 포함하게 된다. 몇몇 대안적인 실시예에서, 핀 구조체(401, 402)의 각각의 핀 영역(403)은 상이한 Fin FET 디바이스(예를 들어, 인가된 도펀트에 따라 n-형 또는 p-형 핀)를 형성하는 데 사용된다.
도 6b에서, 접속층(213)은 2개의 핀 구조체(212, 214)를 통한 전하 캐리어 경로를 생성하기 위해 2개의 핀 구조체(212, 214)의 말단부 상에 형성된다. 몇몇 양태에서, 2개의 핀 구조체(212, 214)는 하나의 핀이 n-형 핀이고 다른 핀은 p-형 핀이 되도록 상이한 도펀트를 가질 수도 있다. 예를 들어, 접속층(213)은 2개의 핀 구조체(212, 214)의 드레인 단부 상에 배치될 수도 있다. 접속층(213)을 통한 전하 캐리어 경로는 p-형 핀의 소스 단부로부터 드레인 단부로, 이어서 접속층(213)을 통해, 그리고 이어서 n-형 핀의 드레인 단부로부터 소스 단부로 전류가 이동하게 할 것이다.
도 6c에서, 접속 플러그(325)가 핀 구조체(306)의 말단부 상에 형성되고, 반면에 접속 플러그(326)는 핀 구조체(308)의 말단부 상에 형성되어 2개의 핀 구조체(306, 308)를 통한 전하 캐리어 경로를 생성한다. 2개의 핀 구조체(306, 308)는 이들의 동일한 유형을 갖도록 동일한 도펀트를 갖는다. 이와 관련하여, 접속층(414)은 2개의 핀 구조체(306, 308) 사이의 레그로서 형성될 수도 있다. 본 예에서, 2개의 핀 구조체(306, 308) 및 접속 플러그(325, 326)는 지그재그 배열의 부분이다. 층(602, 213) 및 플러그(325, 326)는 동시에 형성된다는 것이 주목된다.
본 발명의 일 실시예에서, 접속층(213) 및 플러그(325, 326)는 게이트 전극층(602)과 동일한 재료로 제조되고 동시에 형성된다. 그러나, 다른 실시예에서, 접속층은 게이트 전극층(602)으로부터 개별적으로 형성될 수도 있고, 상부 금속 배선층에 의해 제조될 수도 있다.
게이트 전극층(602)은 단일층 또는 다층 구조체를 포함할 수도 있다. 게이트 전극층(602)은 폴리실리콘을 포함할 수도 있다. 또한, 게이트 전극층(602)은 균일 또는 불균일 도핑으로 도핑된 폴리실리콘일 수도 있다. 몇몇 대안적인 실시예에서, 게이트 전극층(602)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN와 같은 금속, 금속 합금, 기판 재료와 호환성이 있는 일함수를 갖는 다른 도전성 재료, 또는 이들의 조합을 포함할 수도 있다. 게이트 전극층(602)은 ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은 적합한 프로세스를 사용하여 형성될 수도 있다. 몇몇 실시예에서, 하드 마스크층(도시 생략)이 폴리실리콘층을 패터닝하는 데 사용되어 있다.
본 발명의 특정 실시예에서, 하나 이상의 일함수 조정층(도시 생략)이 게이트 유전층(240)과 게이트 전극층(602) 사이에 개재될 수도 있다. 일함수 조정층은 디바이스 성능을 향상시키기 위한 선택된 일함수를 갖는 금속층, 라이너층, 습윤층, 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합과 같은, 단일층 또는 대안적으로 다층 구조체를 포함할 수도 있다. 일함수 조정층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적합한 금속 재료의 단일층, 또는 이들 재료의 2개 이상의 다층과 같은 도전성 재료로 제조된다. 몇몇 실시예에서, 일함수 조정층은 n-형 Fin FET를 위한 제1 금속 재료 및 p-형 Fin FET를 위한 제2 금속 재료를 포함할 수도 있다. 예를 들어, n-형 Fin FET를 위한 제1 금속 재료는 기판 전도대의 일함수와 실질적으로 정렬된, 또는 핀 영역(403)의 전도대의 일함수와 적어도 실질적으로 정렬된 일함수를 갖는 금속을 포함할 수도 있다. 유사하게, 예를 들어, p-형 Fin FET를 위한 제2 금속 재료는 기판 가전자대의 일함수와 실질적으로 정렬된, 또는 핀 영역(403)의 가전자대의 일함수와 적어도 실질적으로 정렬된 일함수를 갖는 금속을 포함할 수도 있다. 몇몇 실시예에서, 일함수 조정층은 폴리실리콘층을 대안적으로 포함할 수도 있다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 또한, 일함수 조정층은 상이한 금속층을 사용할 수도 있는 n-형 Fin FET 및 p-형 Fin FET를 위해 개별적으로 형성될 수도 있다. 다른 실시예에서, 일함수 조정층은 또한 동일한 동작에서 열전 디바이스(104)에 도포되어, 하나 이상의 일함수 조정층이 무엇보다도, 핀 구조체(212, 214)의 게이트 전극층(240)과 접속층(213) 사이에 개재될 수도 있게 된다.
하나 이상의 구현예에서, 인장 재료(도시 생략)는 작동 회로(102)의 핀 구조체(401, 402)의 핀 영역(403)의 표면 상에 선택적으로 성장된다. 몇몇 양태에서, 인장 재료는 격리 영역(410) 위로 연장될 수도 있다. 인장 재료의 격자 상수는 핀 구조체(401, 402)의 핀 영역(403)과는 상이하기 때문에, 핀 구조체(401, 402)의 핀 영역(403)은 디바이스의 캐리어 이동도를 가능하게 하고 디바이스 성능을 향상시키기 위해 인장되거나 응력을 받게 된다. 인장 재료는 구현예에 따라, 각각의 핀과 관련하여 개별적으로 형성될 수도 있고, 접속될(또는 병합될) 수도 있다.
적어도 하나의 실시예에서, 실리콘 탄소(SiC) 및/또는 실리콘 포스파이드(SiP)와 같은 인장 재료가 n-형 Fin FET 디바이스의 소스 및 드레인 영역을 형성하도록 LPCVD 프로세스에 의해 에피택셜 성장된다. 적어도 다른 실시예에서, 실리콘 게르마늄(SiGe)과 같은 인장 재료가 p-형 Fin FET 디바이스의 소스 및 드레인 영역을 형성하도록 LPCVD 프로세스에 의해 에피택셜 성장된다.
몇몇 양태에서, n-형 Fin FET는 예를 들어, n-형 Fin FET가 p-형 Fin FET 내의 리세스 및 소스/드레인 형성 중에 보호되도록 실리콘 질화물에 의해 덮여진다. 인장 재료가 p-형 Fin FET에 대해 형성된 후에, p-형 Fin FET가 실리콘 질화물층에 의해 덮여지고, 이어서 리세스 형성 및 인장 재료 형성을 포함하는 유사한 동작이 n-형 Fin FET 상에 수행된다.
열전 디바이스(104)와 관련하여, 각각의 핀 구조체(212, 214, 306, 308)는 핀 리세스 형성(에픽택셜 성장 영역을 위한) 및 인장 재료 형성을 포함하는 동작이 핀 구조체(401, 402) 상에 수행되는 동안 실리콘 질화물층에 의해 덮여질 수 있다.
도 7a 내지 도 7c에서, 접촉 에칭 정지층(contact etch stop layer: CESL)을 증착하는 동작이 금속층 구조체의 형성 후에 수행될 수도 있다. 본 예에서, CESL은 작동 회로(102) 및 열전 디바이스(104) 위에 균일하게 층으로서 도포될 수도 있다.
CESL 프로세스는 층간 절연막(ILD) 층(721)을 증착하는 동작으로 이어질 수도 있다. ILD 층(721)은 CVD와 같은 적합한 기술에 의해 증착될 수도 있다. 본 예에서, ILD 층(721)은 작동 회로(102) 및 열전 디바이스(104) 위에 균일하게 층으로서 도포될 수도 있다. ILD 층(721)은 실리콘 산화물, 실리콘 질화물, 저-k 유전 재료 또는 이들의 조합과 같은 유전 재료의 하나 이상의 층을 포함할 수도 있다.
도 8a 및 도 8c에서, 금속층 구조체가 형성된다. ILD 층(721)은 이후에 CMP 동작에 의해 평탄화될 수도 있고, 전극은 ILD 층(721)의 패터닝 및 도전성 재료의 증착의 동작에 의해 형성될 수도 있다.
도 8b에서, 접속층(213)을 포함하는 각각의 핀 구조체(212, 214)는 금속층 형성을 포함하는 동작이 작동 회로(102)(도 8a 참조)의 핀 구조체(401, 402) 상에 수행되는 동안 ILD 층(721)에 의해 덮인 체로 유지된다. 예를 들어, 열전도성 구조체(106)는 작동 회로(102)의 게이트 전극층(602) 상의 금속층 구조체로서 형성될 수도 있다. 몇몇 실시예에서, 열전도성 구조체(106)는 하나 이상의 중간층이 열전도성 구조체(106)와 게이트 전극층(602) 사이에 배치되어 있는 상태로 핀 구조체(401, 402)를 포함하는 게이트 전극층(602) 위에 형성된다.
몇몇 실시예에서, 하위에 있는 핀 구조체(306, 308)를 접속하는 접속 플러그(325, 326) 및 접속층(305, 307)이 도 8c에 도시되어 있는 바와 같이 형성될 수도 있다. 접속 플러그는 게이트 전극층(602)과 동일한 층에 의해 형성된다. ILD 층(721)을 형성한 후에, 접속층(305, 307)을 위한 개구가 형성되고, 이어서 개구는 도전성 재료로 충전된다. 구리, 텅스텐, 니켈, 티타늄 등과 같은 적합한 도전성 재료가 개구 내에 증착된다. 몇몇 실시예에서, 금속 실리사이드가 게이트 전극층 및/또는 접속층 계면에 형성되어 계면에서 전도도를 향상시킨다. 일 예에서, 다마신(damascene) 및/또는 듀얼 다마신 프로세스가 구리계 다층 상호접속 구조체를 형성하는 데 사용된다. 다른 실시예에서, 텅스텐이 개구 내에 텅스텐 플러그를 형성하는 데 사용된다. 하나 이상의 구현예에서, Si 또는 Ge와 Co, Ni, W, Ti 또는 Ta와 같은 금속의 합금이 핀 구조체(401, 402)의 소스 및 드레인 영역 상에 형성될 수도 있다.
상기 실시예들에서, 접속 플러그가 도 8c의 지그재그 배열을 위해 형성된다. 그러나, 접속 플러그는 도 8b의 구조체에서 이용될 수도 있고, 도 8c의 지그재그 배열은 도 8b의 구조체에 유사한 접속 플러그 없이 제조될 수도 있다.
몇몇 실시예에서, 게이트 라스트 방법이 구현된다. 다른 실시예에서, 게이트 퍼스트 방법이 구현된다. 이 방법들은 격리 영역(210)의 부분을 제거하는 동작을 통해 동일하다.
다른 실시예에서, 작동 회로(102)를 제조하기 위한 방법은 EPI 퍼스트/게이트 퍼스트 방법 또는 EPI 퍼스트/게이트 라스트 방법을 이용한다. EPI 퍼스트 방법에서, 에피택셜층이 기판(201) 상에 형성되고, 이어서 에피택셜층이 이후에 핀 구조체(401, 402)를 형성하도록 패터닝된다. EPI 퍼스트 실시예에서의 다수의 동작은 STI 퍼스트 방법의 동작과 동일하거나 유사하다.
본 발명의 실시예에 따른 후속의 처리는 작동 회로(102) 및 열전 디바이스(104)의 다양한 특징부 또는 구조체를 접속하도록 구성된, 반도체 기판(201) 상의 다양한 접점/비아/라인 및 다층 상호접속 특징부(예를 들어, 금속층 및 층간 절연막)를 또한 형성할 수도 있다. 예를 들어, 다층 상호접속부는 통상의 비아 또는 접점과 같은 수직 상호접속부, 및 금속 라인과 같은 수평 상호접속부를 포함한다.
각각의 열전 시스템(200, 300)은 각각의 예로서 역할을 한다. 열전 시스템(200,3 00)은 디지털 회로, 이미징 센서 디바이스, 이종 반도체 디바이스, 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 셀, 단일 전자 트랜지스터(single electron transistor: SET), 및/또는 다른 마이크로전자 디바이스(본 명세서에서 마이크로전자 디바이스라 총칭함)와 같은 다양한 용례에 사용될 수도 있다. 물론, 본 발명의 양태는 단일 게이트 트랜지스터, 더블 게이트 트랜지스터, 및 다른 다중 게이트 트랜지스터를 포함하는 다른 유형의 트랜지스터에 또한 적용 가능하고 그리고/또는 즉시 적응 가능하고, 센서 셀, 메모리 셀, 논리 셀 등을 포함하는 다수의 상이한 용례에 이용될 수도 있다.
본 발명은 Fin FET 집적 회로에서 매립된 열전 디바이스에 의해 에너지를 재생하거나 또는 회로 또는 시스템 온도를 냉각하기 위해 열전 효과를 제공한다. 비교적 높은 전기 전도성 그러나 비교적 낮은 열전도성을 갖는, Fin FET 기술에서 핀 구조체는 열전 디바이스를 위한 바람직한 특성을 나타낸다.
Fin FET 기술에 열전 디바이스를 집적화하는 것은 (1) 디바이스가 Fin FET 기술에서 열전 디바이스로서 핀 구조체를 실현하기 위해 부가의 제조 노력을 실질적으로 요구하지 않거나 최소로 요구할 것이고, (2) 디바이스가 CMOS 프로세스로 직접 집적화될 수 있고, (3) 디바이스가 소형 칩 용례에 적합한 비교적 작은 푸트프린트를 갖고, (4) 디바이스가 비교적 작은 푸트프린트에 기인하여 제조를 위해 낮은 비용을 필요로 하고, (5) 핀 구조체의 열전 특성이 자기 가열 효과를 감소시키는 데 용이하게 하고, (6) 디바이스가 전통적인 열전 디바이스보다 더 높은 열전도성을 제공할 수 있는 것과 같은, 전통적인 열전 디바이스에 비한 다수의 장점을 제공한다.
실시예에서, 열전 디바이스는 기판 및 기판 상에 배치된 제1 핀 구조체를 포함한다. 열전 디바이스는 제1 핀 구조체의 제1 단부 상에 배치된 제1 접속층을 포함한다. 열전 디바이스는 제1 핀 구조체의 제2 단부 상에 배치된 제2 접속층을 포함하고, 제1 핀 구조체는 제1 접속층과 제2 접속층에 전기적으로 결합되어 있다. 열전 디바이스는 제1 핀 구조체의 제1 단부에 열적으로 결합된 제1 열전도성 구조체를 포함한다. 열전 디바이스는 제1 핀 구조체의 제2 단부에 열적으로 결합된 제2 열전도성 구조체를 또한 포함하고, 제1 핀 구조체는 제1 핀 구조체를 통한 전류 흐름 방향에 기초하여, 제1 열전도성 구조체 또는 제2 열전도성 구조체 중 하나로부터 나머지 다른 열전도성 구조체로 열을 전달하도록 구성된다.
다른 실시예에서, 반도체 디바이스는 기판 및 기판 상에 형성되고 하나 이상의 Fin FET를 포함하는 능동 회로를 포함한다. 반도체 디바이스는 기판 상에 형성된 열전 디바이스를 포함하고, 열전 디바이스는 능동 회로에 인접하여 배치된다. 열전 디바이스는 직렬 접속된 핀 구조체의 세트를 통한 전류 흐름의 방향에 기초하여 직렬 접속된 핀 구조체의 세트를 통해 대향하는 열전도성 구조체들 사이에 열을 전달하도록 구성된다. 반도체 디바이스는 열전 디바이스에 전기적으로 결합된 하나 이상의 전력 회로를 또한 포함하고, 하나 이상의 전력 회로는 에너지 재생 또는 발전을 위해 전류 흐름을 조정하도록 구성된다.
또 다른 실시예에서, 열전 디바이스의 제조 방법은 능동 회로에 대응하는 제1 세트의 핀 구조체 및 열전 디바이스에 대응하는 제2 세트의 핀 구조체를 갖는 기판을 제공하는 것을 포함하고, 제2 세트의 핀 구조체는 제1 핀 구조체 및 제2 핀 구조체를 갖는다. 방법은 제1 핀 구조체의 적어도 일부 상에 제1 접속층을 형성하는 것을 포함하고, 제1 접속층은 제1 핀 구조체의 부분에 전기적으로 결합된다. 방법은 제2 핀 구조체의 적어도 일부 상에 제2 접속층을 형성하는 것을 포함하고, 제2 접속층은 제2 핀 구조체의 부분에 전기적으로 결합된다. 방법은 제1 접속층에 인접하여 제1 열전도성 구조체를 배치하는 것을 포함한다. 방법은 제2 접속층에 인접하여 제2 열전도성 구조체를 배치하는 것을 또한 포함하고, 제2 열전도성 구조체는 제1 세트의 핀 구조체의 적어도 일부에 중첩한다. 제1 열전도성 구조체 또는 제2 열전도성 구조체 중 하나로부터의 열은 제1 핀 구조체 및 제2 핀 구조체를 통한 전류 흐름의 방향에 기초하여, 제1 핀 구조체 및 제2 핀 구조체를 통해 나머지 다른 열전도성 구조체로 전달된다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자는 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자는 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.

Claims (10)

  1. 열전 디바이스(thermoelectric device)에 있어서,
    기판;
    상기 기판 상에 배치된 제1 핀 구조체;
    상기 제1 핀 구조체의 제1 단부 상에 배치된 제1 접속층;
    상기 제1 핀 구조체―상기 제1 핀 구조체는 상기 제1 접속층과 제2 접속층에 전기적으로 결합됨―의 제2 단부 상에 배치된 상기 제2 접속층;
    상기 제1 핀 구조체의 제1 단부에 열적으로 결합된 제1 열전도성 구조체; 및
    상기 제1 핀 구조체―상기 제1 핀 구조체는 상기 제1 핀 구조체를 통한 전류 흐름 방향에 기초하여, 상기 제1 열전도성 구조체 또는 제2 열전도성 구조체 중 하나로부터 나머지 다른 열전도성 구조체로 열을 전달하도록 구성됨―의 제2 단부에 열적으로 결합된 상기 제2 열전도성 구조체
    를 포함하는, 열전 디바이스.
  2. 제1항에 있어서,
    상기 기판 상에 배치된 제2 핀 구조체로서, 상기 제1 핀 구조체의 제2 단부는 상기 제2 접속층을 거쳐 상기 제2 핀 구조체의 제2 단부에 전기적으로 결합되어 있는 것인, 상기 제2 핀 구조체; 및
    상기 제2 핀 구조체의 제1 단부에 결합된 제3 접속층
    을 더 포함하는, 열전 디바이스.
  3. 제2항에 있어서,
    상기 제1 핀 구조체는 n-형 반도체를 포함하고, 상기 제2 핀 구조체는 p-형 반도체를 포함하고,
    상기 제1 핀 구조체를 통한 전류 흐름의 방향은 상기 제1 접속층으로부터 상기 제2 접속층으로이고,
    상기 제2 핀 구조체를 통한 전류 흐름의 방향은 상기 제2 접속층으로부터 상기 제3 접속층으로이고,
    상기 제1 핀 구조체의 제2 단부 및 상기 제2 핀 구조체의 제1 단부는 대향 단부이고,
    상기 제1 접속층 및 상기 제3 접속층은 상기 제2 접속층에 평행한 축을 따라 직렬로 배치되는 것인, 열전 디바이스.
  4. 제2항에 있어서,
    상기 제1 핀 구조체 및 상기 제2 핀 구조체는 n-형 반도체를 포함하고,
    상기 제1 핀 구조체를 통한 전류 흐름의 방향은 상기 제1 접속층으로부터 상기 제2 접속층으로이고,
    상기 제2 핀 구조체를 통한 전류 흐름의 방향은 상기 제2 접속층으로부터 상기 제3 접속층으로이고,
    상기 제1 핀 구조체의 제2 단부 및 상기 제2 핀 구조체의 제2 단부는 대향 단부로서 배치되고,
    상기 제2 접속층 및 상기 제3 접속층은 평행하게 배치되는 것인, 열전 디바이스.
  5. 제2항에 있어서,
    상기 제1 핀 구조체 및 상기 제2 핀 구조체는 p-형 반도체를 포함하고,
    상기 제1 핀 구조체를 통한 전류 흐름의 방향은 상기 제2 접속층으로부터 상기 제1 접속층으로이고,
    상기 제2 핀 구조체를 통한 전류 흐름의 방향은 상기 제3 접속층으로부터 상기 제2 접속층으로이고,
    상기 제1 핀 구조체의 제2 단부 및 상기 제2 핀 구조체의 제2 단부는 대향 단부로서 배치되고,
    상기 제2 접속층 및 상기 제3 접속층은 평행하게 배치되는 것인, 열전 디바이스.
  6. 제1항에 있어서,
    직렬로 배열된 교번 유형의 반도체 구조체를 갖는 복수의 핀 구조체; 및
    상기 복수의 핀 구조체 상에 배치되고, 각각 상기 복수의 핀 구조체의 각각의 일 단부에 인접하여 배열되는, 복수의 접속층
    을 더 포함하는, 열전 디바이스.
  7. 제1항에 있어서,
    상기 제1 열전도성 구조체에 열적으로 결합된 작동 회로
    를 더 포함하고,
    상기 작동 회로는 하나 이상의 Fin FET를 포함하는 것인, 열전 디바이스.
  8. 제1항에 있어서,
    상기 제1 열전도성 구조체는 상기 핀 구조체의 제1 단부에 인접하여 배치된 제1 전도성 구조체를 포함하고,
    상기 제2 열전도성 구조체는 상기 핀 구조체의 제2 단부에 인접하여 배치된 제2 전도성 구조체를 포함하는 것인, 열전 디바이스.
  9. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 형성되고 하나 이상의 Fin FET를 포함하는 능동 회로;
    상기 기판 상에 형성되고, 상기 능동 회로에 인접하여 배치되고, 직렬 접속된 핀 구조체의 세트를 통한 전류 흐름의 방향에 기초하여 직렬 접속된 핀 구조체의 세트를 통해 대향하는 열전도성 구조체들 사이에 열을 전달하도록 구성되는, 열전 디바이스(thermoelectric device); 및
    상기 열전 디바이스에 전기적으로 결합되고, 에너지 재생 또는 발전을 위해 상기 전류 흐름을 조정하도록 구성되는 하나 이상의 전력 회로
    를 포함하는, 반도체 디바이스.
  10. 열전 디바이스(thermoelectric device)의 제조 방법에 있어서,
    능동 회로에 대응하는 제1 세트의 핀 구조체 및 열전 디바이스에 대응하는 제2 세트의 핀 구조체―상기 제2 세트의 핀 구조체는 제1 핀 구조체 및 제2 핀 구조체를 가짐―를 갖는 기판을 제공하는 단계;
    상기 제1 핀 구조체의 적어도 일부 상에, 상기 제1 핀 구조체의 부분에 전기적으로 결합되는 제1 접속층을 형성하는 단계;
    상기 제2 핀 구조체의 적어도 일부 상에, 상기 제2 핀 구조체의 부분에 전기적으로 결합되는 제2 접속층을 형성하는 단계;
    상기 제1 접속층에 인접하여 제1 열전도성 구조체를 배치하는 단계; 및
    상기 제2 접속층에 인접하여 제2 열전도성 구조체를 배치하는 단계
    를 포함하고,
    상기 제2 열전도성 구조체는, 상기 제1 세트의 핀 구조체의 적어도 일부에 중첩하고, 상기 제1 열전도성 구조체 또는 상기 제2 열전도성 구조체 중 하나로부터의 열은 상기 제1 핀 구조체 및 상기 제2 핀 구조체를 통한 전류 흐름의 방향에 기초하여, 상기 제1 핀 구조체 및 상기 제2 핀 구조체를 통해 나머지 다른 열전도성 구조체로 전달되는 것인, 열전 디바이스의 제조 방법.
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