CN1773740A - 集成热电冷却器件及其制作方法 - Google Patents

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Abstract

本发明给出了半导体集成热电器件，利用半导体薄膜和VLSI(超大规模集成)制作工艺形成，具有高密度热电(TE)元件阵列。热电器件可以，例如，单独形成并与半导体芯片键合，也可以集成形成在半导体芯片的无源表面中。

Description

集成热电冷却器件及其制作方法
技术领域
本发明一般设计用于冷却像半导体集成电路(IC)芯片这样的电子器件的器件和方法。更特定地，本发明设计用于利用半导体薄膜和VLSI(超大规模集成)制作工艺构建具有高密度热电(TE)元件阵列的半导体集成热电冷却模块的器件和方法。
背景技术
一般而言，热电冷却器件为用于许多需要热管理的应用中的固态热泵。例如，热电冷却模块用于像半导体IC(集成电路)芯片这样的有源冷却电子元件。举例来说，图1示例性示出用于冷却电子器件的传统装置(100)。通常，装置(100)包含热电(TE)模块(101)，热耦合在电子器件(102)(例如IC芯片)和热沉(103)之间。通过向TE模块(101)施加合适极性的DC电压(104)，TE模块(101)可以将热从电子器件(102)(热源)传导至热沉(heat sink)(103)。
特定地，TE模块(101)包含许多体热电(TE)元件(105)，它们电学上串连而热学上并联。TE元件(105)包含交替的通过各个互连(106)电学连接在一起的n型TE元件(105a)和p型TE元件(105b)。TE元件(105)和电互连(106)安装在两个导热陶瓷衬底(107)上，衬底在机械上支持TE模块(101)而电学上隔离TE元件(105)。
典型地，TE元件(105)由体n/p掺杂半导体碲化铋(Bi2Te3)元件形成。N型TE元件(105a)掺杂过量电子而p型TE元件(105b)掺杂过量空穴。TE模块(101)可以具有等量的n型和p型元件，每个n型/p型TE元件对(105a、105b)形成一个TE对元件。像图1中所绘的传统TE模块可具有一至数百个TE对。
TE模块(101)的冷却能力正比于通过DC源(104)施加的DC电流的大小和极性以及模块(101)每个边上的热条件。通过向TE模块(101)施加具有如图1所绘的极性的DC电压，TE模块(101)可以将热从器件(102)传到热沉(103)。电子和空穴是使热传过TE模块(101)的载流子。通过施加如图所示流经TE元件(105)的直流电，电子和空穴都从TE模块(101)的一边穿过TE元件(105)移动到TE模块(101)的另一边，电流在TE模块(101)的两个结之间来回流动交替穿过每个n型TE元件(105a)和p型TE元件(105b)。
特定地，热能的传导是由于Peltier效应，在某一结(例如模块(101)和器件(102)之间的结)处热量被吸收以补偿充电载流子的损耗并产生额外的电子和空穴对，而在另一个结(例如TE模块(101)和热沉(103)之间的结)处随着电子和空穴复合热量被释放。更特定地，如图1所绘，空穴(+)和电子(-)都从TE模块(101)和器件(102)之间的结处穿过TE元件(105)运动到TE模块(101)和热沉(103)之间的结处，这是流经结的DC电流导致的结果。空穴经过p型元件(105b)而电子穿过n型元件(105a)流向热沉(103)。为了补偿电荷载流子的损耗，额外的电子被从价带激发到导带产生新的电子和空穴对。由于需要能量来进行这一过程，从而在模块(101)和器件(102)之间热量被吸收。反过来，由于在另一结处电子和空穴复合，过剩的能量以热量的形式被释放出来。
热流的方向取决于施加给TE模块(101)的DC电压的极性，从而热量可以在两个方向上都通过TE模块。因此，TE模块(101)可以用于加热和冷却，这使得它适用于需要精确温度控制的应用。此外，TE模块还可以用于产生能量，这是Seebeck效应的结果，其中由于TE模块中的温度差而产生电流。
发明内容
在半导体IC(集成电路)芯片封装和模块(例如SCM(单片模块)或MCM(多片模块))中，需要用到能够有效地将高性能IC芯片——例如微处理器——所产生的热量消除的机制，以保证IC芯片的持续可靠的工作。随着芯片几何尺寸的缩小以及电路器件和芯片更致密的封装，且工作速率的提高，导致更大的功率密度，有效散热越来越成为一个问题。实际上，系统性能的提高主要受到应用有效的散热机制来冷却IC芯片模块的能力的限制。
尽管像参考图1所描述的那样的传统热电器件可用于冷却IC芯片，但是这样的器件包含非常低密度的TE元件阵列，并且，因此，无法提供冷却高性能芯片或具有高功率密度的封装结构的冷却能力。实际上，仅仅具有几百个TE对的传统TE模块能提供大约10W/cm2量级的散热能力。
一般说来，本发明的示例性实施方案包括包含高密度热电元件阵列的半导体集成热电冷却器件，利用半导体薄膜和VLSI(超大规模集成)工艺制作。构建根据本发明的热电器件的示例性方法利用先进薄膜材料和技术提供了传统模块相比集成TE器件的泵热能力的显著提高，使得能够显著减小TE元件的尺寸。例如，根据本发明实施方案的超高密度TE器件可以包括2000万个单元每平方厘米以及50个I/O，得到1200W/cm2的散热能力。
更特定地，在本发明某一实施方案中，用于制作热电器件的方法包括以下步骤：在衬底上形成台阶结构图形，台阶结构由绝缘材料形成；在衬底表面和台阶结构上形成TE(热电)材料共形层；由台阶结构侧壁上的TE材料形成TE元件；以及在TE元件之间形成互连。
在本发明某一示例性实施方案中，台阶结构图形利用自对准(无掩模)镶嵌(damascene)工艺形成。例如，形成台阶结构图形的工艺包括：在衬底上形成一层第一绝缘材料；在第一绝缘材料层中形成凹坑图形；用第二绝缘材料填充凹坑；除去第一绝缘材料以在衬底上形成台阶结构图形，其中台阶结构由第二绝缘材料形成。
在本发明另一示例性实施方案中，集成热电冷却器件包含包括n型/p型元件对(或“TEC(热电对)元件”)的TE(热电)元件阵列，其中TE元件利用无掩模掺杂技术形成。更特定地，在本发明某一实施方案中，台阶结构被处理成在台阶结构的边上形成锥形侧壁，TE材料层与锥形侧壁共形地沉积在衬底和台阶结构上。进行第一倾角注入工艺来用n型材料掺杂每个台阶结构的第一侧壁上的TE材料，并进行第二倾角注入工艺来用p型材料掺杂每个台阶结构的第二侧壁上的TE材料。结果，每个台阶结构包含形成在其上的TE对。
在本发明其它示例性实施方案中，形成在相邻TE元件之间的互连由金属硅化物通过自对准硅化工艺来形成。例如，在TE元件由硅锗(SiGe)形成的某一示例性实施方案中，自对准硅化工艺包括：在TE元件上形成垫层；在垫层和TE材料层的暴露区域上沉积一层金属(例如钛Ti)；进行退火工艺将TE材料层与金属层接触的区域转化成金属硅化物；出去金属层未反应区域。
在本发明其它示例性实施方案中，集成TE器件形成于其上的衬底为SOI(绝缘体上硅)衬底，包含形成在掩埋氧化物层上的一薄层硅(SOI衬底前表面)。在这样的实施方案中，TE元件阵列利用SOI衬底前表面上的薄硅层形成并且台阶结构的底表面直接与SOI衬底的掩埋氧化物层接触。此外，TE元件和互连之上有第三绝缘材料以密封热电器件，从而TE元件和互连被SOI衬底的掩埋氧化物层和密封绝缘层完全绝缘。
本发明的示例性实施方案进一步包含用于建立使用高密度、高效率和小尺寸TE冷却器件的芯片封装结构的器件和方法。例如，本发明某一实施方案包括半导体芯片，在该半导体芯片的无源(背)表面上集成形成有集成TE冷却器件。
特定地，在本发明某一示例性实施方案中，半导体芯片可包含单独的硅IC芯片，在其背硅表面上集成形成有TE冷却器件。在另一示例性实施方案中，半导体芯片由SOI衬底形成，其中IC器件层形成在SOI衬底的体硅(背)层中而TE冷却器件利用SOI衬底前表面上的薄硅层形成。另外，示例性芯片封装结构包括与集成TE冷却器件热键合的热沉或冷却模块，以耗散来自集成TE冷却器件的热量。
在另一示例性实施方案中，单独制作独立TE冷却器件然后将其与IC芯片的无源(背)表面热键合。此外，在利用SOI衬底形成TE冷却器件的本发明某一示例性实施方案中，可使用SOI衬底的背表面上的体硅层来形成热沉或微沟道冷却模块。
在本发明其它示例性实施方案中，TE元件内嵌在IC芯片的集成电路中，靠近集成电路的器件、元件、部件等，以对IC芯片的所需区域/部分进行精确的和局域的温度控制(例如，对芯片的“热点”区域更强的散热)。例如，内嵌TE元件可以形成在IC芯片中以通过局部加热和冷却操作实现快速和精确的温度控制。
从下面结合附图对示例性实施方案的详细描述可以更清楚地看出本发明的这些和其它示例性实施方案、方面、特征和优点。
附图说明
图1示意性示出包含用于冷却电子器件的低密度热电模块的传统装置。
图2A～2K示出用于根据本发明示例性实施方案制作高密度半导体集成热电冷却器件的方法。
图3示意性示出根据本发明示例性实施方案包含集成形成在芯片无源表面中的高密度半导体集成热电冷却器件的芯片封装结构。
图4示意性示出根据本发明示例性实施方案包含与半导体芯片热键合的高密度半导体集成热电冷却器件的芯片封装结构。
图5示意性示出根据本发明示例性实施方案用于将热电元件内嵌在集成电路的区域附近以提供局域的和精确的冷却的器件和方法。
具体实施方式
图2A～2K示出根据本发明示例性实施方案用于制作高密度半导体集成热电冷却器件的方法。更特定地，图2A～2K示出利用半导体薄膜和VLSI(超大规模集成)工艺用于制作高密度热点冷却模块的方法。参见图2A，初始步骤包括在半导体衬底(200)上形成第一绝缘膜层(201)(例如电介质膜)。半导体衬底(200)包含一层形成在掩埋氧化物层(200b)上的硅(200a)。取决于应用，衬底(200)可包含SOI(硅上绝缘体)衬底。在衬底(200)微SOI衬底的示例性实施方案中，衬底(200)的背(底)可包含厚的体硅层(未示出)，掩埋氧化物层(200b)插于体硅层和薄硅层(200a)之间。在其它实施方案中，氧化物层(200b)和硅层(200a)可形成在半导体衬底(例如芯片的无源表面)上。
在本发明某一示例性实施方案中，第一绝缘膜层(201)通过利用化学气相沉积(CVD)工艺沉积TEOS(四乙基原硅酸盐)基二氧化硅(SiO2)来形成。正如下面所解释的，第一绝缘膜层(201)的厚度将决定其上形成热电元件的台阶结构的高度。在本发明某一示例性实施方案中，第一绝缘膜层(201)的厚度在大约0.1微米至大约1微米的范围内。
参见图2B，在第一绝缘膜层(201)上形成掩模层(202)，用作腐蚀第一绝缘膜(201)和硅层(200a)的掩模。在某一示例性实施方案中，掩模层(202)通过利用熟练的技术人员所熟知的光刻构图技术沉积和构图一层光刻胶材料来形成。进行各向异性腐蚀工艺来腐蚀第一绝缘膜层(201)和硅层(200a)由掩模层(202)所暴露的部分，其中腐蚀一直向下进行到氧化物层(200b)表面。
特定地，图2C是图2B的结构在将第一绝缘膜层(201)和硅层(200a)的暴露部分全部腐蚀掉直到衬底并除去掩模(202)之后的剖面图。在本发明某一示例性实施方案中，利用CF4等离子体进行干法刻蚀工艺以各向异性地腐蚀绝缘层(201)和硅层(200a)，掩模层(202)通过使用氧基等离子体(例如灰化)来去除。如图2C所绘，形成了具有宽度T1的腐蚀沟槽(201a)和宽度T2的台阶结构(201b)的所得结构。要注意的是在本发明某一示例性实施方案中，沟槽(201a)和绝缘结构(201b)沿衬底(200)上与图纸平面正交的纵向延伸。此外，正如下面所显而易见的，将根据热电器件所需的TE元件密度来选择尺寸T1和T2。在本发明某一示例性实施方案中，T1和T2的值在大约5微米至大约10微米的范围内。同样地，台阶结构的间距(T1+T2)在大约10微米至大约20微米的范围内。
下面，在图2C的衬底上沉积第二绝缘材料(例如电介质材料)以填充沟槽(201a)。例如，图2D微图2C的结构的剖面图，示出填充台阶结构(201b)之间的沟槽的第二绝缘材料(203)。在某一示例性实施方案中，通过沉积第二绝缘材料的第二绝缘层然后腐蚀第二绝缘层直到第一绝缘层(201)的表面来填充沟槽。更特定地，在本发明的某一示例性实施方案中，第二绝缘材料(203)包含氮化物材料或金刚石材料，例如，通过CVD沉积并利用CMP(化学机械抛光)平坦化。
接下来，第一绝缘膜层(201)剩下的部分(201b)被选择去除并暴露其下的硅层(200a)部分。特定地，图2E为图2D的结构在选择去除第一绝缘材料(201b)以形成宽度T2且具有宽度T1的间隔(204)的台阶结构(203)(即台阶结构(203)的间距为T1+T2)图形之后的剖面图。正如下面将要解释的，第二绝缘材料所形成的台阶结构(203)为随后其上要形成TE元件的结构。
应当理解绝缘台阶结构(203)的图形利用自对准镶嵌工艺来形成，其中首先通过光刻在第一绝缘膜层(201)中确定台阶结构(203)的图形，其中沉积第二绝缘材料以填充沟槽然后通过化学机械抛光方法将多余的第二绝缘材料层平坦化至第一绝缘材料(201)的表面。
接下来，在本发明某一示例性实施方案中，图2E所绘的所得结构进行腐蚀过程以使绝缘台阶结构(203)的侧壁成锥形。例如，图2F示出在相对侧都具有锥形侧壁(203a)的台阶结构(203)。锥形侧壁(203a)可使用，例如，受控湿法腐蚀工艺来形成。在某一示例性实施方案中，锥形侧壁(203a)可具有在大约75°至大约90°之间范围内的角度θ。如下面所解释的，锥形侧壁(203a)有助于在每个台阶结构(203)的相对锥形侧壁(203a)上形成n型和p型TE元件的倾角注入。角度会根据绝缘台阶结构(203)的所需间距而改变。例如，随着绝缘台阶结构(203)进一步分开(间距更大)，足够的掺杂注入所需的侧壁变细总量变得更少。
接下来，从图2F所绘的示例性结构进行一系列工艺步骤以形成TE元件和互连。最开始在图2F的结构上沉积热电材料的薄膜层。特定地，在图2G所绘的某一示例性实施方案中，在台阶结构(203)和台阶结构(203)之间的硅层(200a)部分上形成热电材料(205)的共形层。在某一示例性实施方案中，热电材料层(205)具有从大约50nm至大约500nm范围内的厚度。
在某一示例性实施方案中，热电材料层(205)优选地由非本征合金半导体材料——例如硅锗(SiGe)——或其它化合物——例如亚锑酸锌、亚锑酸铟、碲化铅、碲化铋和Li-Ni-O化合物——形成。非本征合金半导体材料提供形成TE元件所需的电学特性。例如，这样的材料提供合适的导电能力同时保持高的热阻(C/W)。此外，非本征合金半导体材料表现出相对较大的Seebeck系数和窄的带隙，限制了从热结到冷结的Fourier热传到的回流。
在本发明某一优选示例性实施方案中，热电材料层(205)由硅锗(SiGe)形成。SiGe热电材料层(205)可利用硅层(200a)暴露的表面部分作为外延生长的种子来外延生长。在这样的实施方案中，硅层(200a)优选地为单晶结构(与非晶或多晶硅相对)，可用来使非晶SiGe层(205)重新结晶成单晶SiGe层(205)以提供更大的电子迁移率和其它所需的电学特性，这是熟练的技术人员所理解的。可利用CVD工艺在低温环境(＜300℃)中沉积SiGe热电层(205)。
示例性工艺中的下一步骤包括利用离子注入工艺掺杂部分热电材料层(205)以在台阶结构(203)的相对侧壁上形成p型和n型TE元件。特定地，如图2G的示例性实施方案所绘，使用已知的技术进行倾角注入工艺(不需要掩模)以在热点材料(205)在台阶结构(203)的锥形侧壁(203a)上的部分(205a)和(205b)中注入杂质。例如，热电材料层(205)的(205a)部分首先掺杂n型杂质，然后热电材料层(205)的(205b)部分再掺杂p型杂质。
在注入之后，在所需条件下进行退火工艺以激活注入的杂质并将掺杂部分(205a)和(205b)分别转变成n型TE元件(205a)和p型TE元件(205b)，如图2H所绘。例如，可通过快速热处理或激光退火工艺来激活注入的杂质。例如，在图2G的示例性实施方案中，每个形成在给定台阶结构(203)上的n/p型元件对包含一个TE对元件(或TEC元件)。
如图2H所绘，在n型和p型TE元件(205a、205b)上形成氮化物垫层(206)。在本发明某一示例性实施方案中，氮化物垫层(206)可通过沉积氮化物共形层并各向异性腐蚀共形氮化物层来形成，所采用的腐蚀速率可确保热电材料层(205)的水平部分(205c)和(205d)中的氮化物层被完全腐蚀掉而留下TE元件(205a)和(205b)上的氮化物材料以形成氮化物垫层(206)。共形氮化物层可利用，例如，LPCVD工艺或熟练的技术人员所知的其它方法来形成。共形氮化物层可利用，例如，RIE(反应离子刻蚀)来进行各向异性腐蚀。
接下来，在相邻TE元件(205a)和(205b)之间形成电互连。例如，图2I为图2H的结构在形成顶和底互连(207)和(208)之后的剖面图。在热电材料层(205)由SiGe形成的本发明某一示例性实施方案中，互连(207)和(208)可利用自对准硅化工艺来形成，其中热电材料层(205)的暴露区域(205c)和(205d)(见图2H)被转变成金属硅化物(或“自对准硅化物(salicide)”)以形成金属硅化物互连(207)和(208)。自对准硅化物是用来指利用自对准硅化工艺形成的硅化物的术语。
更特定地，举例来说，自对准硅化工艺包含在图2H所绘的结构之上无差别沉积一薄层金属，例如钛(Ti)(或其它合适的金属，例如Ta)，并进行RTA(快速热退火)工艺以在没有垫层且金属层与SiGe层接触的区域(205e和205d)中形成金属硅化物TiSi2、互连(207)和(208)。然后利用，例如，湿法化学剥离工艺去除Ti金属层未反应部分(例如，形成在垫层(206)上的金属)。
在互连(207)和(208)形成之后，在绝缘结构上形成一厚层绝缘材料以密封TE元件(205a)和(205b)、垫层(206)以及互连(207)和(208)。例如图2J为图2I的结构在形成第三绝缘层(209)之后的剖面图。在本发明示例性实施方案中，绝缘层(209)通过利用CVD工艺沉积TEOS基二氧化硅(SiO2)来形成。在图2J的示例性实施方案中，TE元件和互连完全绝缘并被氧化物层(200b)和绝缘层(209)密封。在某一示例性实施方案中，绝缘结构的总厚度(t1)在大约0.5微米至大约5微米的范围内。图2J所绘的结构包含根据本发明示例性实施方案的高密度集成TE器件(210)。
集成TE器件(210)可进行进一步的工艺以形成特定的TE元件阵列或图形，这对于特定的应用来说是需要的。例如，图2K为根据本发明示例性实施方案的图2J的热电器件(210)在绝缘层(209)中腐蚀出沟道(C)直到掩埋氧化物层(200b)以形成多个TE元件行(R1)和(R2)之后的俯视图。特定地，在某一示例性实施方案中，进行光刻构图工艺以形成光刻胶掩模用作腐蚀绝缘层(209)、互连(207)和(208)、TE元件(205a、205b)和侧壁垫层(206)在TE元件相邻行R1和R2之间的确定区域(C)中的那些部分的腐蚀掩模。腐蚀一直进行到掩埋氧化物层(200b)的表面。图2K的所得示例性结构为根据本发明另一示例性实施方案包含高密度TE元件阵列的集成TE器件(211)。
应当理解根据本发明的半导体集成TE器件可用在用于冷却半导体IC芯片的封装结构(例如SCM、MCM)中。例如，正如下面所解释的，TE器件可以是分别形成的的独立器件，热耦合/键合到半导体芯片上。此外，TE器件可以集成形成在半导体芯片中。在这样的实施方案中，考虑特定应用要求的温度控制，TE器件的TE元件阵列可设计成可形成各种图形。例如，要与半导体芯片一起使用的集成TE器件的TE元件阵列可以根据IC芯片的功率图来设计/构图。与传统低密度TE模块的10W/cm2相比，具有2000万单元每平方厘米和50个I/O的超高密度热电冷却模块能够达到1200W/cm2的散热能力。
图3示意性示出根据本发明示例性实施方案包含集成形成在芯片无源(背)表面上的高密度半导体集成热电冷却器件的芯片封装结构。特定地，图3示意性示出包含倒装焊在承载衬底(302)上的IC芯片(301)的封装结构(300)，其中芯片(301)的有源(前)表面通过接触焊球(例如C4)安装在承载衬底(302)上。
气冷热沉器件(304)(其部分绘于图3中)与芯片(301)的无源(背)表面热耦合以从芯片(301)散热。也可使用其它散热机制——例如微沟道液冷结构——来代替热沉(304)。热沉(304)通过TIM(热界面材料)层与芯片(301)的背表面热耦合。TIM层(305)可以由像硅树脂基油脂、人造橡胶垫、导热胶带或导热粘胶这样的材料形成。此外，可使用柔性TIM材料(例如热膏)来为封装结构(300)提供机械柔性以及芯片(301)和热沉(304)之间的导热通道。
芯片(301)包含包含一个或多个形成在芯片(301)有源表面中的集成电路的器件层(306)。芯片(301)还包含集成形成在芯片(301)无源表面上的薄膜TE器件层(307)。TE器件层(307)包含形成在氧化物(绝缘)层(301b)上的TE元件阵列层(301a)，TE器件层形成在硅层(301c)上。在本发明某一示例性实施方案中，IC芯片(301)为SOI衬底，其中器件层(306)形成在SOI衬底的体硅层(301c)(背表面)中，其中TE元件阵列(301a)形成在SOI衬底的薄硅层(前表面)上，SOI衬底的掩埋氧化物层(301b)夹于二者之间。在所有这样的实施方案中，TE器件层(307)可以利用上面参考图2A～2K所讨论的方法来形成。如上面所提到的，TE器件层中的TE元件可在低温——例如低于250℃——下形成。因此，应当在芯片(301)前侧上的器件的集成和金属化都完成且被保护了之后再制作TE元件。
此外，封装结构(300)包含焊线(308)，可用做TE器件层(307)中的TE元件和衬底(302)上的I/O焊盘之间的连接以为TE器件层(307)的TE元件阵列提供，例如，电源和接地。在图3的示例性实施方案中，集成TE器件层(307)可将IC器件层(206)产生的热量传递到热沉(304)以冷却IC芯片(301)。
在本发明其它示例性实施方案中，集成TE器件可另外制作并与半导体芯片键合。例如，图4示意性示出包含通过焊接点(403)倒装焊在封装衬底(402)上的芯片(401)的封装结构(400)。封装(400)包含通过TIM层(405)与芯片(401)无源(背)表面热耦合的集成TE器件(404)。
集成TE器件(404)包含TE元件阵列(404a)以及绝缘层(404b)和(404c)，可利用上面所讨论的方法形成在SOI衬底上。SOI衬底包含氧化物层(404b)，SOI衬底的背表面上具有或集成形成有散热器件(406)或(407)。在某一示例性实施方案中，散热器件(406)包含由多个键合在氧化物层(404b)上的散热片(406a)形成的热沉(406)以提供气冷。在另一实施方案中，散热片(406a)可通过如下方法形成：在SOI衬底的背侧(体硅层)(用于形成TE器件(404))中腐蚀深沟槽直到氧化物层(404b)，用导热材料——例如金属、CVD金刚石或CVD氧化铝——填充沟槽，然后除去散热片(406a)之间的硅材料。
在另一示例性实施方案中，冷却器件(407)包含具有许多微散热片(407a)和盖板(407b)——它们形成冷却液可以在其中流通的许多沟道(C)——的微沟道冷却器，正如技术中所已知的。微沟道冷却器件(407)可通过构建微沟道板来另外形成，微沟道板利用熟练的技术人员所知的方法通过刚性键合或通过TIM层与TE器件(404)键合。
在另一示例性实施方案中，微散热片(407a)和微沟道冷却器(407)的其它空腔结构可以被腐蚀出来或集成形成在SOI衬底用于形成TE器件(404)的背侧(体硅层)上，另外的盖层(407b)安装在集成形成的散热片(407a)的顶上。换句话说，在这样的实施方案中，散热片(407a)由硅形成，通过腐蚀SOI衬底的体(背)硅层来形成。此外，在某一示例性实施方案中，盖层(407b)包含利用任何熟练的技术人员已知的合适的防水成型密封键合到散热片顶部的硅板。
在本发明其它示例性实施方案中，TE元件可内嵌在IC芯片的集成电路中，靠近集成电路的器件、元件、部件等，以使得能够对IC芯片的所需区域/部分进行精确的和局域的温度控制。例如，TE元件可以集成形成在靠近芯片“热点”区域(即高于平均功率密度的区域)中的电路器件附近。特定地，图5示意性示出包含衬底(501)、形成在衬底(501)上的氧化物(绝缘)层(505)、形成在芯片表面的区域(502)中的集成电路以及形成在芯片(500)有源表面的区域(503)和(504)中的TE元件阵列的芯片(500)的剖面图。TE元件区域(503)和(504)靠近包含多层互连结构(506)的集成电路区域，为集成电路区域(502)提供更好的散热和冷却能力。
应当理解根据本发明的TE器件能够在两个方向上导热。这样，通过使用TE元件阵列来冷却或加热，集成TE器件可设计成具有热传感器用于精确控制芯片上温度。例如，题为“具有集成可编程热电冷却组件的电子模块即制作方法(Electronic Module With IntegratedProgrammable Thermoelectric Cooling Assembly and Method ofFabrication)”的U.S.Patent No.6,548,894中描述的方法可与根据本发明的集成TE器件一起使用来进行精确热控制，该专利共同转让，并在此引入作为参考。简要地，上面引入的专利公开了用于将带有可编程功率控制电路的热电组件集成在电子模块的散热组件中的方法，它可被用于调整热电元件的电压电平和热电组件的冷却能力。通过芯片背侧上的支撑衬底中的导电电源板向热电组件提供能量。
应当理解根据本发明示例性实施方案的集成TE器件提供高密度集成TE元件阵列，其中TE元件的数目和I/O的数目可显著增大。实际上，使用先进的薄膜材料和技术使得TE元件尺寸的缩小导致了集成TE器件与传统模块相比泵热能力的显著提高。例如，如上所述，与传统低密度TE器件的大约10W/cm2相比，根据本发明实施方案包括2000万单元每平方厘米和50个I/O的超高密度TE器件能够得到1200W/cm2的散热能力。
此外，根据本发明的集成TE器件体积小、重量轻、无需维护、适应环境、噪声小(无活动部分)以及电学上安静。此外，根据本发明的集成TE器件能够提供具有精确温度控制(0.1℃以内)的有源加热和冷却，并工作在从亚环境温度冷却到低温(-80℃)冷却的宽温度范围内。
尽管这里参考附图描述了本发明的示意性实施方案，但是应当理解本发明并不局限于那些精确的实施方案，只要不超出本发明的领域或精神，熟练的技术人员可以做到各种其它改变和调整。所有这样的改变和调整都要被包括在所附权利要求所限定的领域中。

Claims (51)

1.用于制作热电器件的方法，包含：
在衬底上形成台阶结构图形，台阶结构由绝缘材料形成；
在衬底表面和台阶结构之上形成TE(热电)材料共形层；
由台阶结构的侧壁上的TE材料形成TE元件；以及
在TE元件之间形成互连。
2.根据权利要求1的方法，其中利用自对准镶嵌工艺形成台阶结构图形。
3.根据权利要求1的方法，其中形成台阶结构图形包含：
在衬底上形成一层第一绝缘材料；
在第一绝缘材料层中形成凹坑图形；
用第二绝缘材料填充凹坑；
除去第一绝缘材料以在衬底上形成台阶结构图形，台阶结构由第二绝缘材料形成。
4.根据权利要求3的方法，其中第一绝缘材料厚度为大约.1微米至大约1微米。
5.根据权利要求1的方法，其中TE材料层由非本征合金半导体材料形成。
6.根据权利要求1的方法，其中TE材料层由SiGe形成。
7.根据权利要求1的方法，其中TE材料共形层厚度在大约0.5微米至大约5微米范围。
8.根据权利要求1的方法，其中形成TE元件包含用n型和p型材料掺杂每个台阶结构的侧壁上的TE材料从而每个台阶结构包含形成于其上的一个TE元件对。
9.根据权利要求1的方法，进一步包含在形成一层TE材料之前在台阶结构上形成锥形侧壁。
10.根据权利要求9的方法，其中形成TE元件包含：
进行第一倾角注入工艺以用n型材料掺杂每个台阶结构的第一侧壁上的TE材料；以及
进行第二倾角注入工艺以用p型材料掺杂每个台阶结构的第二侧壁上的TE材料，
其中每个台阶结构包含形成于其上的一个TE元件对。
11.根据权利要求1的方法，其中在相邻TE元件之间形成互连包含形成金属硅化物互连。
12.根据权利要求11的方法，其中金属硅化物互连利用自对准硅化工艺来形成。
13.根据权利要求12的方法，其中自对准硅化工艺包含：
在TE元件上形成垫层；
在垫层和TE材料层的暴露区域上沉积一层金属；
进行退火工艺将TE材料层与金属层接触的区域转变成金属硅化物；以及
除去金属层的未反应区域。
14.根据权利要求13的方法，其中在TE元件上形成垫层包含：
在TE材料层上沉积一层氮化物；以及
各向异性腐蚀氮化物层以除去TE材料的要形成互连的区域上的氮化物材料。
15.根据权利要求1的方法，其中衬底为SOI(绝缘体上硅)衬底，包含氧化物层和形成在氧化物层上的硅层。
16.根据权利要求15的方法，其中台阶结构的底表面与衬底的氧化物层直接接触。
17.根据权利要求1的方法，进一步包含在TE元件和互连上形成一层第三绝缘材料以密封热电器件。
18.根据权利要求17的方法，进一步包含构图TE元件和互连以形成TE元件的分开的各阵列。
19.根据权利要求17的方法，其中热电器件的总厚度在大约0.5微米至大约5微米的范围。
20.根据权利要求1的方法，进一步包含将热电器件与半导体集成芯片的无源表面键合。
21.根据权利要求1的方法，其中衬底为半导体IC(集成电路)芯片的无源表面，并且其中该方法包含在形成台阶结构之前在IC芯片的无源表面上形成氧化物层。
22.制作热电器件的方法，包含：
提供衬底，包含氧化物层和形成在氧化物层上的硅层；
在衬底上形成台阶结构图形，台阶结构由绝缘材料形成；
使台阶结构的侧壁成锥形；
在衬底和台阶结构上形成TE(热电)材料共形层，TE材料层包含SiGe(硅锗)；
进行倾角注入工艺将杂质注入到TE材料层形成在台阶结构的侧壁上的区域中，以在每个台阶结构的相对侧壁上形成n型和p型热电元件；以及
利用TE材料层的未掺杂区域在热电元件之间形成互连。
23.根据权利要求22的方法，其中利用自对准镶嵌工艺形成台阶结构图形。
24.根据权利要求22的方法，其中形成台阶结构图形包含：
在衬底的硅层上形成一层第一绝缘材料；
腐蚀第一绝缘材料层和硅层直到衬底的氧化物层以形成凹坑图形；
用第二绝缘材料填充凹坑；以及
除去第一绝缘材料以在衬底上形成台阶结构图形，台阶结构由第二绝缘材料形成。
25.根据权利要求24的方法，其中第一绝缘材料层厚度在大约0.1微米至大约1微米范围。
26.根据权利要求22的方法，其中TE材料层厚度在大约50nm至大约500nm范围。
27.根据权利要求22的方法，其中硅层包含单晶硅层，并且其中形成TE材料共形层包含利用单晶硅层作为种子层外延生长SiGe层。
28.根据权利要求22的方法，其中形成互连包含形成金属硅化物互连。
29.根据权利要求28的方法，其中金属硅化物互连利用自对准硅化工艺来形成。
30.根据权利要求29的方法，其中自对准硅化工艺包含：
在TE元件上形成垫层；
在垫层和TE材料层的暴露区域上沉积一层金属；
进行退火工艺将TE材料层与金属层接触的区域转变成金属硅化物；以及
除去金属层的未反应区域。
31.根据权利要求30的方法，其中在TE元件上形成垫层包含：
在TE材料层上沉积一层氮化物；以及
各向异性腐蚀氮化物层以除去TE材料的要形成互连的区域上的氮化物材料。
32.根据权利要求22的方法，其中衬底为SOI(绝缘体上硅)衬底。
33.根据权利要求22的方法，进一步包含在TE元件和互连上形成一层第三绝缘材料以密封热电器件。
34根据权利要求33的方法，进一步包含构图TE元件和互连以形成TE元件的分开的各阵列。
35.根据权利要求22的方法，进一步包含将热电器件与半导体集成芯片的无源表面键合。
36.根据权利要求22的方法，其中衬底为半导体IC(集成电路)芯片的无源表面，并且其中该方法包含在形成台阶结构之前在IC芯片的无源表面上形成氧化物层。
37.热电器件，包含：
衬底，包含形成在衬底上的台阶结构图形，台阶结构由绝缘材料形成；
多个热电(TE)元件，形成在台阶结构的侧壁上，从而每个台阶结构包含形成在第一侧壁上的n型TE元件和形成在与第一侧壁相对的第二侧壁上的p型TE元件；以及
金属互连，形成在相邻台阶结构之间，位于每个台阶结构顶上，用于连接相邻TE元件。
38.根据权利要求37的器件，其中台阶结构具有大约0.1微米至大约1微米的高度。
39.根据权利要求37的器件，其中TE元件由非本征半导体材料形成。
40.根据权利要求37的器件，其中TE元件由SiGe形成。
41.根据权利要求37的器件，其中台阶结构的侧壁为锥形的。
42.根据权利要求37的器件，其中金属互连为金属硅化物互连。
43.根据权利要求37的器件，进一步包含绝缘材料的密封层，密封TE元件和互连。
44.根据权利要求37的器件，其中衬底为SOI(绝缘体上硅)衬底，包含氧化物层和形成在氧化物层上的硅层。
45.半导体封装，包含半导体芯片和根据权利要求37的热电器件，其中热电器件与半导体芯片的无源表面热键合。
46.根据权利要求45的半导体封装，进一步包含与热电器件热键合的冷却器件。
47.根据权利要求46的半导体封装，其中冷却器件包含热沉或微沟道冷却模块。
48.半导体封装，包含具有根据权利要求37的热电器件的半导体芯片，其中热电器件集成形成在半导体芯片的无源表面上。
49.根据权利要求48的半导体封装，进一步包含与半导体芯片的无源表面热键合的冷却器件。
50.根据权利要求49的半导体封装，其中冷却器件包含热沉或微沟道冷却模块。
51.根据权利要求37的热电器件，其中热电器件形成在半导体芯片中，靠近芯片的集成电路元件或部件。
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