JP2003037261A - 薄膜トランジスタの製造方法、フォトセンサ及び読取装置 - Google Patents

Abstract

(57)【要約】 【課題】 エッチング時にチャネル保護膜と半導体膜と
の界面及びその近傍の半導体膜に不必要なプラズマダメ
ージを与えることのないダブルゲート型薄膜トランジス
タの製造方法を提供する。 【解決手段】 絶縁性基板２０上に、パターニングされ
たボトムゲート電極ＢＧと、ボトムゲート絶縁膜２２
と、半導体膜２３と、パターニングされたチャネル保護
膜２４ａと、不純物半導体膜２５ａとが順次成膜された
状態で、チャネル保護膜２４ａ上に成膜された不純物半
導体膜２５ａをソース電極及びドレイン電極のそれぞれ
の下部に配置されるように分割する不純物半導体膜分割
工程と、半導体膜２３及び不純物半導体膜２５ａをトラ
ンジスタ領域２８内に残すようにパターニングするトラ
ンジスタ領域形成工程とが別々に行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォトセンサ等に
用いられる薄膜トランジスタ、特に二つのゲート電極
（トップゲート電極及びボトムゲート電極）を有するダ
ブルゲート型薄膜トランジスタの製造方法に関する。ま
た、本発明は、この製造方法により製造されたダブルゲ
ート型薄膜トランジスタの用いるフォトセンサ及び該フ
ォトセンサを備える読取装置に関する。

【０００２】

【従来の技術】印刷物や写真、あるいは、指先の微細な
凹凸により指紋の形状を読み取る二次元画像の読取装置
として、フォトセンサ（光電変換素子）をマトリクス状
に配列して構成されるフォトセンサアレイを有する構造
のものがある。このフォトセンサには、二つのゲート電
極を有する、いわゆる、ダブルゲート構造を有するダブ
ルゲート型薄膜トランジスタ（以下、ＤＧ−ＴＦＴと称
する）が用いられる。

【０００３】具体的には、図１５に示すように、このＤ
Ｇ−ＴＦＴ５０は、光が入射されると電子−正孔対が生
成される半導体膜５４と、半導体膜５４の両端にそれぞ
れ設けられた不純物半導体膜５６ａ，５６ｂ（以下、不
純物膜という）と、不純物膜５６ａ，５６ｂ上に形成さ
れ、半導体膜５４を励起する光に対し遮光性を示すソー
ス電極５７及びドレイン電極５８と、半導体膜５４の上
方に設けられたチャネル保護膜５５と、ソース電極５７
及びドレイン電極５８を覆うトップゲート絶縁膜５９
と、トップゲート絶縁膜５９上に形成されたトップゲー
ト電極６０と、半導体膜５４の下方に設けられたボトム
ゲート絶縁膜５３と、ボトムゲート絶縁膜５３の下部に
形成され、半導体膜５４を励起する光に対し遮光性を示
すボトムゲート電極５２と、を有して構成され、これら
が絶縁性基板５１上に形成されている。すなわち、図１
５に示すＤＧ−ＴＦＴ５０は、半導体膜５４，チャネル
保護膜５５，ソース電極５７，ドレイン電極５８，トッ
プゲート絶縁膜５９，トップゲート電極６０により形成
される光キャリア蓄積部と、半導体膜５４，ソース電極
５７，ドレイン電極５８，ボトムゲート絶縁膜５３，ボ
トムゲート電極５２により形成されるＭＯＳトランジス
タとを備えており、半導体膜５４は、光キャリア蓄積部
の光生成領域及びＭＯＳトランジスタのチャネル領域と
して機能している。

【０００４】ここで、このＤＧ−ＴＦＴ５０の一部の製
造工程に着目すると、まず、図１６（ａ），（ｂ）に示
すように、絶縁性基板５１上に、パターニングされたボ
トムゲート電極５２，ボトムゲート絶縁膜５３，半導体
膜５４，パターニングされたチャネル保護膜５５，不純
物膜５６ａ，５６ｂが順次成膜された状態において、フ
ォトリソグラフィー法による工程が行われるために、不
純物膜５６のうち、ソース電極及びドレイン電極の下部
に配置される二つの部分の不純物膜５６が、レジストＲ
０で覆われる。

【０００５】その後、図１６（ａ），（ｂ）に示す状態
において、レジストＲ０で覆われていない部分の不純物
膜５６及び半導体膜５４が、ドライエッチング法によ
り、除去される。すなわち、図１６（ａ），（ｂ）に示
す不純物膜５６は、図１６（ｃ），（ｄ）に示すよう
に、ソース電極及びドレイン電極の下部に配置されるよ
うに分割されて不純物膜５６ａ，５６ｂとされ、この不
純物膜５６ａ，５６ｂが各トランジスタの領域内に残さ
れる状態となる。そして、不純物膜５６ａ，５６ｂを覆
っていたレジストＲ０が除去されて、図１６（ｅ），
（ｆ）に示すように、不純物膜５６ａ，５６ｂが所定の
位置に成膜された状態とされる。

【０００６】

【発明が解決しようとする課題】ところで、上述したド
ライエッチング法による工程は、イオン衝撃を低減する
ため、プラズマエッチングにより行われる。プラズマエ
ッチング時においては紫外線を照射し（図１６（ｃ）参
照）、レジストＲ０で覆われていない不純物膜５６及び
半導体膜５４の両膜を、充分な時間をかけて除去する
が、チャネル保護膜５５上に配置されるとともにソース
電極側とドレイン電極側に分割されるために除去される
部分の不純物膜５６の除去部５６ｃ（図１６（ａ），
（ｂ）参照）においては、この不純物膜５６の除去部５
６ｃ一膜だけが除去されれば足りるので、除去部５６ｃ
の下部に配置されるチャネル保護膜５５と半導体膜５４
に、不純物膜５６及び半導体膜５４の両膜を除去するた
めのエッチング時間に対応した余計な時間分の紫外線が
照射されてしまう。これにより、図１６（ｅ），（ｆ）
に示すように、チャネル保護膜５５と半導体膜５４との
界面及びその近傍の半導体膜５４に、不必要なプラズマ
ダメージ（同図中×印参照）を与えてしまう可能性があ
った。

【０００７】そこで、本発明は、エッチング時にチャネ
ル保護膜と半導体膜との界面及びその近傍の半導体膜に
不必要なプラズマダメージを与えることのない薄膜トラ
ンジスタの製造方法を提供する。また、本発明は、この
製造方法により製造されたトランジスタを用いるフォト
センサ及び該フォトセンサを備える読取装置を提供す
る。

【０００８】

【課題を解決するための手段】請求項１記載の発明は、
チャネル部を形成する半導体膜の両端に積層されるソー
ス電極及びドレイン電極と、前記チャネル部を形成する
半導体膜を挟んで互いに対向して配置されるボトムゲー
ト電極及びトップゲート電極とを備える薄膜トランジス
タの製造方法であって、例えば図５に示すように、絶縁
性基板（２０）上に、パターニングされたボトムゲート
電極（ＢＧ）と、ゲート絶縁膜（２２）と、半導体膜
（２３）と、パターニングされたチャネル保護膜（２４
ａ）と、不純物半導体膜（２５ａ）とが順次成膜された
状態で、前記チャネル保護膜上に成膜された前記不純物
半導体膜を前記ソース電極及びドレイン電極のそれぞれ
の下部に配置されるように分割する不純物半導体膜分割
工程と、前記半導体膜及び前記不純物半導体膜を各トラ
ンジスタの領域（トランジスタ領域２８）内に残すよう
にパターニングするトランジスタ領域形成工程とを備
え、前記不純物半導体膜分割工程と前記トランジスタ領
域形成工程とが別々に行われることを特徴とする。

【０００９】請求項１記載の発明によれば、不純物半導
体膜分割工程では不純物半導体膜一膜だけが除去され、
トランジスタ領域形成工程では不純物半導体膜及び半導
体膜の両膜が除去される。従って、不純物半導体膜分割
工程とトランジスタ領域形成工程とを別々に行うことと
とすれば、両工程に要求されるエッチング時間に合わせ
て、成膜された不純物半導体膜又は半導体膜の除去を行
うことができる。これにより、不純物半導体膜分割工程
における不純物半導体膜一膜だけの除去に要するエッチ
ング時間を、トランジスタ領域形成工程における不純物
半導体膜及び半導体膜の二膜を除去するのに要するエッ
チング時間に合わせる必要がないので、エッチングの際
に紫外線を用いる場合に、チャネル保護膜と半導体膜と
の界面及びその近傍の半導体膜（以下、紫外線照射部と
いう）に照射される紫外線の時間や露光量を抑えること
ができるのでこれらでの紫外線劣化を抑制することがで
きる。

【００１０】請求項２記載の発明は、請求項１記載の薄
膜トランジスタの製造方法において、例えば図５に示す
ように、前記不純物半導体膜分割工程では、チャネル保
護膜上の不純物半導体膜を前記ソース電極側と前記ドレ
イン電極側に分割するために除去される不純物半導体膜
の除去部（２７）を除く不純物半導体膜を第一のレジス
ト（Ｒ１）で覆い、前記除去部を除去するとともに、前
記第一のレジストを除去し、前記トランジスタ領域形成
工程では、各トランジスタの領域（２８）内に残される
半導体膜上の不純物半導体膜及びチャネル保護膜を第二
のレジスト（Ｒ２）で覆い、該第二のレジストに覆われ
ていない不純物半導体膜及び半導体膜を除去するととも
に、前記第二のレジストを除去し、前記不純物半導体膜
分割工程の後に、前記トランジスタ領域形成工程が行わ
れることを特徴とする。

【００１１】請求項２記載の発明によれば、不純物半導
体膜分割工程では不純物半導体膜の除去部の除去、すな
わち不純物半導体膜分割工程でのエッチングを必要最小
限の時間で行うことができ、紫外線照射部への紫外線照
射時間を最小のものとすることができる。また、トラン
ジスタ領域形成工程では、不純物半導体膜の除去部の下
部に配置されたチャネル保護膜が第二のレジストで覆わ
れるので、この工程においては、紫外線照射部は、第二
のレジストにより、紫外線照射から保護されるようにな
っている。以上のことより、紫外線照射部に与えるダメ
ージを大幅に低減することができる。

【００１２】請求項３記載の発明は、請求項１記載の薄
膜トランジスタの製造方法において、例えば図１２に示
すように、前記不純物半導体膜分割工程では、チャネル
保護膜上の不純物半導体膜を前記ソース電極側と前記ド
レイン電極側に分割するために除去される不純物半導体
膜の除去部を除く不純物半導体膜を第一のレジストで覆
い、前記除去部を除去するとともに、前記第一のレジス
トを除去し、前記トランジスタ領域形成工程では、各ト
ランジスタの領域内に残される半導体膜上の不純物半導
体膜及びチャネル保護膜を第二のレジストで覆い、該第
二のレジストに覆われていない不純物半導体膜及び半導
体膜を除去するとともに、前記第二のレジストを除去
し、前記トランジスタ領域形成工程の後に、前記不純物
半導体膜分割工程が行われることを特徴とする。

【００１３】請求項３記載の発明によれば、請求項２の
発明と同様の効果を奏する。ここで、請求項２記載の発
明では、不純物半導体膜分割工程が先に行われ、その後
にトランジスタ領域形成工程が行われるが、不純物半導
体膜分割工程においてエッチング時間が短時間であった
場合に、エッチング時の反応生成物が充分に除去されな
い状態で、この反応生成物が、第一のレジストで覆われ
ていない不純物半導体膜の除去部の端部に付着して残る
可能性がある。この場合に、完成されたトランジスタを
駆動させると、チャネル部間が完全に分離されないこと
により、チャネル部間でリーク電流が流れ、トランジス
タの加工不良を招く可能性がある。しかしながら、請求
項３記載の発明によれば、トランジスタ領域形成工程が
先に行われ、その後に、不純物半導体膜分割工程が行わ
れるので、トランジスタ領域形成工程において充分な時
間のエッチングを行うことができ、エッチング時の反応
生成物を完全に除去することができる。これにより、加
工不良の要因となるチャネル部間のリーク電流を防止で
き、加工精度の高いトランジスタを製造することができ
る。

【００１４】請求項４記載の発明は、請求項３記載の薄
膜トランジスタの製造方法において、例えば図１３に示
すように、前記不純物半導体膜分割工程に用いられる第
一のレジストは、前記各トランジスタの領域内のうち、
ソース電極及びドレイン電極の下部に配置される電極形
成領域（３６）の不純物半導体膜のみを覆うことを特徴
とする。

【００１５】請求項４記載の発明によれば、電極形成領
域の不純物半導体膜が第一のレジストにより覆われるの
で、不純物半導体膜分割工程においては、トランジスタ
の領域のうち電極形成領域以外の不純物半導体膜が除去
される。この場合、請求項３の不純物半導体膜の除去部
だけの除去とは異なり、トランジスタ領域の端部の不純
物半導体膜、すなわち、チャネル部を形成するのに無関
係な不純物半導体膜を除去することができる。従って、
トランジスタを駆動させた際のリーク電流を確実に防止
でき、より確実に加工不良の少ないトランジスタを提供
することができる。

【００１６】請求項５記載の発明は、例えば図１４に示
すように、チャネル部を形成する半導体膜の両端に積層
されるソース電極及びドレイン電極と、前記チャネル部
を形成する半導体膜を挟んで互いに対向して配置される
ボトムゲート電極及びトップゲート電極とを備える薄膜
トランジスタの製造方法であって、絶縁性基板上に、パ
ターニングされたボトムゲート電極と、ゲート絶縁膜
と、半導体膜と、パターニングされたチャネル保護膜
と、不純物半導体膜とが順次成膜された状態で、前記不
純物半導体膜が前記ソース電極及びドレイン電極の下部
に配置されるように、前記半導体膜を残した状態で前記
不純物半導体膜をパターニングする不純物膜パターニン
グ工程が行われ、該不純物膜パターニング工程の後に、
該不純物膜パターニング工程で残された半導体膜及びパ
ターニングされた不純物半導体膜を各トランジスタの領
域内に残すように、前記残された半導体膜をパターニン
グする半導体膜パターニング工程が行われることを特徴
とする。

【００１７】請求項５記載の発明によれば、不純物膜パ
ターニング工程では不純物半導体膜一膜だけが除去さ
れ、半導体膜パターニング工程では半導体膜一膜だけが
除去される。従って、不純物膜パターニング工程におい
ては、不純物半導体膜をパターニングする際に不純物半
導体膜一膜だけのエッチング時間で足りるので、紫外線
照射部への余計な時間分の紫外線が照射されることはな
く、紫外線照射部に与えるダメージを低減することがで
きる。また、不純物膜パターニング工程及び半導体膜パ
ターニング工程の両工程においてエッチングが行われる
際に、半導体膜の下部に成膜されたゲート絶縁膜が露出
された状態でエッチングが行われることはないので、こ
のゲート絶縁膜に対するエッチングダメージを低減する
ことができる。

【００１８】請求項６記載の発明のように、前記不純物
半導体膜分割工程及び前記トランジスタ領域形成工程は
プラズマエッチングを含むようにすれば、紫外線のダメ
ージ及びプラズマの電荷によるダメージがかかる時間を
それぞれ短期間にすることができ、薄膜トランジスタ特
性を向上することができる。請求項７記載の発明のよう
に、フォトセンサとして、請求項１〜６のいずれか一つ
に記載の薄膜トランジスタの製造方法により製造された
薄膜トランジスタを用いることによりフォトセンサ特性
に優れたデバイスを提供することができる。

【００１９】請求項８記載の発明のように、請求項７記
載のフォトセンサを備える読取装置であってもよい。こ
の読取装置は、前記フォトセンサをマトリクス状に配置
して被検体を読み取るセンサ部と、該センサ部を駆動さ
せるために駆動信号を送るドライバ回路部とを備えるこ
とを特徴とする。

【００２０】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。なお、本発明の読取装置
は被検体を読み取る装置に関するものであるが、本実施
の形態においては、この読取装置として、被験者の指紋
を読み取る指紋読取装置に適用するものとして説明す
る。そして、この指紋読取装置（読取装置）は、装置内
部に実際に指紋（被検体）を読み取るフォトセンサを備
え、このフォトセンサには、以下の実施の形態に示す製
造方法により製造されるダブルゲート型薄膜トランジス
タが用いられる。

【００２１】［第一の実施の形態］図１に示すように、
指紋読取装置Ａは、指紋を定義づける指先での隆起した
凸部と凸部間に配置する線状の凹部とを光学的に読み取
る装置であって、指先を所定の位置に保持する指先保持
部Ｂと、指先の指紋を読み取るフォトセンサデバイスＣ
とを備えている。図２は、図１のＸ−Ｘ線断面図であ
る。

【００２２】指先保持部Ｂは、内周が指先にフィットす
るような形状に形成され、後述するフォトセンサデバイ
スＣのセンサやドライバ１１〜１３の半導体層を励起す
る励起光に対し不透明な部材であって、フォトセンサデ
バイスＣの表面に載置されるような状態で取り付けられ
ている。指先保持部Ｂにおいて、指先の腹が接触する部
分には、指先Ｆの腹程度の大きさに開口された楕円形状
の開口部１が形成されている。そして、開口部１の開口
した部分に、フォトセンサデバイスＣの後述するフォト
センサ部が配置されるように、指先保持部Ｂがフォトセ
ンサデバイスＣ上に配置されて取り付けられている。ま
た、指先保持部Ｂは、導電性材料から構成されるととも
に、指先保持部Ｂから連続した配線２を介して、接地さ
れている。従って、被験者が指先を指先保持部Ｂに接触
しても、指先に帯電した静電気によるフォトセンサデバ
イスＣの誤作動・損傷を防ぐことができる。

【００２３】フォトセンサデバイスＣは、図１、２に示
すように、透明絶縁性基板２０上に設けられた、光学的
に指紋を読み取るフォトセンサ部１０（センサ部）と、
指先保持部Ｂの下方に設けられた、該フォトセンサ部１
０を駆動させる駆動信号を供給する各種ドライバ回路部
（トップゲートドライバ１１，ボトムゲートドライバ１
２，ドレインドライバ１３）と、バックライト３７及び
導光板３２とを有する。

【００２４】フォトセンサ部１０は、図１に示すよう
に、前述した指先保持部Ｂの開口部１の開口した部分に
露出した状態で、配置されている。また、フォトセンサ
部１０は、図１に示すように、マトリクス状に配置され
た複数のダブルゲート型薄膜トランジスタ１０ａ（以
下、ＤＧ−ＴＦＴ１０ａという）により構成されてい
る。トップゲートドライバ１１，ボトムゲートドライバ
１２，ドレインドライバ１３の上方には不透明な指先保
持部Ｂが配置されているために、上方から照射される紫
外線や各ドライバのトランジスタを励起する波長帯の光
を含む外光が直接各ドライバ１１〜１３に入射されるこ
とを抑えるので、励起光による各ドライバ１１〜１３の
トランジスタへの誤動作や、紫外線による劣化を防止す
ることができる。なお、このＤＧ−ＴＦＴ１０ａは、光
学的に二次元画像（本実施形態に係る指紋読取装置にお
いては被験者の指紋）を読み取るフォトセンサとしての
機能を有するものである。

【００２５】図４に示すように、各ＤＧ−ＴＦＴ１０ａ
は、ボトムゲート電極ＢＧと、ボトムゲート絶縁膜２２
と、半導体膜２３と、チャネル保護膜２４ａ，２４ｂ
と、不純物半導体膜（以下、不純物膜という）２５ａ，
２５ｂ，２６と、ソース電極Ｓ１，Ｓ２と、ドレイン電
極Ｄと、トップゲート絶縁膜２９と、トップゲート電極
ＴＧと、保護絶縁膜３１とを備える。

【００２６】ボトムゲート電極ＢＧは、絶縁性基板２０
上に形成されている。絶縁性基板２０は、可視光に対し
て透過性を有するとともに絶縁性を有し、ガラス等から
構成される。ボトムゲート電極ＢＧ及び絶縁性基板２０
を被覆するようにして、ボトムゲート絶縁膜２２が、ボ
トムゲート電極ＢＧ及び絶縁性基板２０上に設けられて
いる。ボトムゲート電極ＢＧに対向するようにして、半
導体膜２３がボトムゲート絶縁膜２２上に設けられてい
る。この半導体膜２３はアモルファスシリコン又はポリ
シリコン等からなり、この半導体膜２３に対して可視光
が入射されると、半導体膜２３には電子−正孔対が発生
するようになっている。

【００２７】半導体膜２３には、チャネル保護膜２４
ａ，２４ｂが、互いに離れて並列に配設されている。不
純物膜２５ａは半導体膜２３のチャネル長方向の一端部
に設けられており、他端部に不純物膜２５ｂが設けられ
ている。チャネル保護膜２４ａとチャネル保護膜２４ｂ
との間において、不純物膜２６が半導体膜２３の中央上
に設けられており、この不純物膜２６は不純物膜２５
ａ、２５ｂから離れている。そして、不純物膜２５ａ，
２５ｂ，２６及びチャネル保護膜２４ａ，２４ｂによっ
て、半導体膜２３は覆われるようになっている。平面視
して、不純物膜２５ａの一部はチャネル保護膜２４ａ上
の一部に重なっており、不純物膜２５ｂはチャネル保護
膜２４ｂ上の一部に重なっている。また、不純物膜２５
ａ，２５ｂ，２６は、ｎ型の不純物イオンがドープされ
たアモルファスシリコンからなる。

【００２８】不純物膜２５ａ上にソース電極Ｓ１が設け
られており、不純物膜２５ｂ上にソース電極Ｓ２が設け
られており、不純物膜２６上にドレイン電極Ｄが設けら
れている。平面視して、ソース電極Ｓ１はチャネル保護
膜２４ａ上の一部に重なっており、ソース電極Ｓ２はチ
ャネル保護膜２４ｂ上の一部に重なっており、ドレイン
電極Ｄはチャネル保護膜２４ａ，２４ｂ上の一部に重な
っている。また、ソース電極Ｓ１，Ｓ２、ドレイン電極
Ｄは互いに離れている。トップゲート絶縁膜２９は、ボ
トムゲート絶縁膜２２、チャネル保護膜２４ａ，２４
ｂ、ソース電極Ｓ１，Ｓ２及びドレイン電極Ｄを覆うよ
うに形成されている。トップゲート絶縁膜２９上には、
半導体膜２３に対向配置されたトップゲート電極ＴＧが
設けられている。トップゲート絶縁膜２９及びトップゲ
ート電極ＴＧ上に、保護絶縁膜３１が設けられている。

【００２９】以上のＤＧ−ＴＦＴ１０ａは、次のような
第一及び第二のダブルゲート型フォトセンサが絶縁性基
板２０上に並列に配置されてなる構成となっている。す
なわち、第一のダブルゲート型フォトセンサは、半導体
膜２３、チャネル保護膜２４ａ、ソース電極Ｓ１、ドレ
イン電極Ｄ、トップゲート絶縁膜２９及びトップゲート
電極ＴＧで構成される光キャリア蓄積部と、半導体膜２
３、ソース電極Ｓ１、ドレイン電極Ｄ、ボトムゲート絶
縁膜２２及びボトムゲート電極ＢＧで構成されるＭＯＳ
トランジスタとを備えており、半導体膜２３は、光キャ
リア蓄積部の光生成領域及びＭＯＳトランジスタのチャ
ネル領域として機能している。一方、第二のダブルゲー
ト型フォトセンサは、半導体膜２３、チャネル保護膜２
４ｂ、ソース電極Ｓ２、ドレイン電極Ｄ、トップゲート
絶縁膜２９及びトップゲート電極ＴＧで構成される光キ
ャリア蓄積部と、半導体膜２３、ソース電極Ｓ２、ドレ
イン電極Ｄ、ボトムゲート絶縁膜２２、ボトムゲート電
極ＢＧで構成されるＭＯＳトランジスタとを備えてお
り、半導体膜２３は、光キャリア蓄積部の光生成領域及
びＭＯＳトランジスタのチャネル領域として機能してい
る。

【００３０】上述したＤＧ−ＴＦＴ１０ａにおいては、
図１及び図３に示すように、トップゲート電極ＴＧはト
ップゲートライン（以下、ＴＧＬという）に、ボトムゲ
ート電極ＢＧはボトムゲートライン（以下、ＢＧＬとい
う）に、ドレイン電極Ｄはドレインライン（以下、ＤＬ
という）に、ソース電極Ｓ１，Ｓ２は接地されたグラウ
ンドライン（以下、ＧＬという）にそれぞれ接続されて
いる。

【００３１】なお、図１〜４において、チャネル保護膜
２４ａ，２４ｂ、トップゲート絶縁膜２９、トップゲー
ト電極ＴＧ上に設けられた保護絶縁膜３１は、窒化シリ
コン等の透光性の絶縁膜からなり、また、トップゲート
電極ＴＧ及びＴＧＬはＩＴＯ（Indium-Tin-Oxide）等の
透光性の導電性材料からなり、ともに可視光に対し高い
透過率を示す。一方、ソース電極Ｓ１，Ｓ２、ドレイン
電極Ｄ、ボトムゲート電極ＢＧ及びＢＧＬは、クロム、
クロム合金、アルミ、アルミ合金等から選択された可視
光の透過を遮断する材質により構成されている。なお、
保護絶縁膜３１は、図１に示す指先支持部Ｂの開口部１
から露出し、指先の凸部が接触する箇所となる。

【００３２】また、図１及び４に示すように、絶縁性基
板２０の下方には、平面形状の導光板３２及び該導光板
３２の周囲に配置された蛍光管３７が設けられている。
導光板３２は蛍光管３７が配置された側面及び上面を除
き反射部材で覆われ、蛍光管３７は、コントローラ１４
に従いＤＧ−ＴＦＴ１０ａが励起する波長域の光を導光
板３２に照射する。

【００３３】そして、フォトセンサ部１０は、指先保持
部Ｂの開口部１及びその周辺にマトリクス状にＤＧ−Ｔ
ＦＴ１０ａが配置される状態になっている。また、指紋
照合時に帯電した指先が指先保持部Ｂに接触し保持され
ると、指先を介して放電されるとともに、指の容量によ
る電圧変化又は電流変化をコントローラ１４が検知し、
フォトセンス、すなわち指紋読取処理するためにバック
ライト３７を発光するとともに制御信号Ｔｃｎｔをトッ
プゲートドライバ１１に、制御信号Ｂｃｎｔをボトムゲ
ートドライバ１２に、制御信号Ｄｃｎｔをドレインドラ
イバ１３に、送信する。コントローラ１４は、指特有の
キャパシタによる電気的変位を読み取り制御信号Ｔｃｎ
ｔ、制御信号Ｂｃｎｔ、制御信号Ｄｃｎｔを出力するこ
とが可能であるのみならず指以外の指とは異なるキャパ
シタの被検体が接触した場合の電気的変位を読み取り、
被検体が指でないことを認証して制御信号Ｔｃｎｔ、制
御信号Ｂｃｎｔ、制御信号Ｄｃｎｔを出力しないように
することが可能である。

【００３４】ここで、上述したＤＧ−ＴＦＴ１０ａの製
造方法について、図５を参照するとともに、本発明の特
徴的な製造過程を、特に中心にして詳細に説明する。な
お、図４に示す各ＤＧ−ＴＦＴ１０ａは、ドレイン電極
Ｄを共通の電極として、ドレイン電極Ｄの両側にソース
電極Ｓ１，Ｓ２を配置した構造となっているが、本発明
のＤＧ−ＴＦＴ１０ａの製造方法は、従来のＤＧ−ＴＦ
Ｔの製造方法にも適用できるので、以下の説明を簡単に
するために、従来のＤＧ−ＴＦＴにおける製造方法を想
定して説明する。また、以下の実施の形態（第二乃至第
四の実施の形態）においても、従来のＤＧ−ＴＦＴにお
ける製造方法を想定した説明とする。

【００３５】まず、ガラス等の絶縁性基板２０上に、ボ
トムゲート電極ＢＧとなる１００ｎｍ厚のクロム膜を成
膜し、通常のフォトリソグラフィー法によりボトムゲー
ト電極ＢＧを所定の形状に加工成形する。次に、ボトム
ゲート電極ＢＧを含む絶縁性基板２０を覆うように、窒
化シリコン等の透光性の２５０ｎｍ厚の絶縁膜を成膜
し、ボトムゲート絶縁膜２２を形成する。

【００３６】続いて、５０ｎｍ厚の真性アモルファスシ
リコン半導体から構成され、光が入射されると電子−正
孔対が生成される半導体膜２３、及び、チャネル部を形
成する半導体膜２３を保護する１００ｎｍ厚のチャネル
保護膜２４ａを順次成膜する。そして、フォトリソグラ
フィー法によりチャネル保護膜２４ａを所定の形状に加
工成形する。

【００３７】次に、所定形状に成膜されたチャネル保護
膜２４ａ及び半導体膜２３上に、例えば燐イオン等の不
純物をドープしたアモルファスシリコン半導体からなる
２５ｎｍ厚の不純物膜２５ａを成膜する。なお、この状
態においては、図５（ａ）に示すように、絶縁性基板２
０上に、パターニングされたボトムゲート電極ＢＧと、
ボトムゲート絶縁膜２２と、半導体膜２３と、パターニ
ングされたチャネル保護膜２４ａと、不純物膜２５ａと
が順次成膜された状態となっている。

【００３８】そして、この状態で、半導体膜２３及び不
純物膜２５ａを各ＤＧ−ＴＦＴ１０ａの領域内に残すよ
うにパターニングするトランジスタ領域形成工程と、チ
ャネル保護膜２４ａ上に成膜された不純物膜２５ａを、
ソース電極及びドレイン電極のそれぞれの下部に配置さ
れるように分割する不純物半導体膜分割工程とが別々に
行われる。

【００３９】すなわち、不純物半導体膜分割工程では、
まず、図５（ａ），（ｂ）に示すように、不純物膜２５
ａをソース電極側とドレイン電極側に分割するために、
チャネル保護膜２４ａ上に成膜された不純物膜２５ａ
に、スリット状の除去部２７を露出するように除去部２
７を除く不純物膜２５ａをレジストＲ１で覆う。次い
で、プラズマエッチングにより、不純物膜２５ａの除去
部２７を除去してチャネル保護膜２４ａ上の不純物膜２
５ａの端面２５ｅを露出させる。このときの紫外線照射
時間／露光量は、不純物膜２５ａを除去するのに必要な
時間／露光量のみでよい。この後レジストＲ１を残した
状態で酸素プラズマアッシングを行い、露出された不純
物膜２５ａの端面２５ｅを酸化膜とする。これによって
アモルファスシリコンのような不純物膜２５ａは、その
後のプロセスで形成されるソース電極とドレイン電極と
なるメタルとの接触により変成して除去しにくいシリサ
イドになってしまうが、端面２５ｅでシリサイドが発生
し成長すると電流リーク等の特性のばらつきの恐れがあ
るので、酸素プラズマアッシングにより不純物膜２５ａ
の端面２５ｅを酸化することでシリサイドとなることを
防止することができる。その後、ウェットエッチングに
よりレジストＲ１を除去し、図５（ｃ），（ｄ）に示す
状態とする。この状態においては、図５（ｄ）に示すよ
うに、チャネル保護膜２４ａの上部に配置されていた除
去部が除去されて、チャネル保護膜２４ａがスリット状
に表面に露出した状態となっている。

【００４０】そして、上述の不純物半導体膜分割工程の
後に、トランジスタ領域形成工程が行われる。トランジ
スタ領域形成工程では、まず、図５（ｅ）（ｆ）に示す
ように、半導体膜２３上に配置された不純物膜２５ａ及
びチャネル保護膜２４ａのうち、略長方形状とされたト
ランジスタ領域２８（図５（ｆ）参照）内に残される部
分を、レジストＲ２で覆う。その後、プラズマエッチン
グにより、トランジスタ領域２８以外の部分（レジスト
Ｒ２で覆われていない部分）の不純物膜２５ａ（不純物
膜２６）及び半導体膜２３を除去する。この工程では、
不純物膜２５ａ（不純物膜２６）及び半導体膜２３を除
去するのに必要な時間／露光量だけ紫外線が照射される
が、パターニング後に残される不純物膜２５ａ（不純物
膜２６）、チャネル保護膜２４ａ及びチャネル保護膜２
４ａ下方の半導体膜２３は、レジストＲ２により覆われ
ているので紫外線やプラズマで生じる電荷から保護され
ている。この後レジストＲ２を残した状態で酸素プラズ
マアッシングにより、露出された不純物膜２５ａ、２６
の端面２５ｆ、２６ｆ及び半導体膜２３の端面２３ａを
酸化膜とする。そして、第二のレジストＲ２を除去し、
図５（ｇ），（ｈ）に示す状態とする。この状態におい
ては、不純物膜２５ａがソース電極及びドレイン電極の
下部に配置されるように分割された不純物膜２５ａ，２
６とされ、この不純物膜２５ａ，２６間にスリット状に
チャネル保護膜２４ａが露出した状態となっている。

【００４１】なお、不純物半導体膜分割工程とトランジ
スタ領域形成工程との両過程で行われたプラズマエッチ
ングに用いたガスは、ＳＦ₆／Ｃ₁₂／Ｈ₂から構成される
混合ガスであり、以下の実施の形態に示すプラズマエッ
チングに用いたガスもこれと同様である。

【００４２】続いて、スパッタ法等により、可視光の透
過を遮断するクロム、タングステン、アルミニウム等の
導電膜を成膜する。そして、フォトリソグラフィー法，
エッチング法により、この導電成膜を所定の形状に加工
形成し、ソース電極Ｓ１及びドレイン電極Ｄを形成す
る。ソース電極Ｓ１及びドレイン電極Ｄは、不純物膜２
５ａ及び不純物膜２６をそれぞれ覆っている。その後、
窒化シリコン等の透光性の絶縁膜からなるトップゲート
絶縁膜２９を成膜し、さらに、このトップゲート絶縁膜
２９上にＩＴＯ（Indium-Tin-Oxide）等の透明電極を成
膜し、この透明電極を所定形状に加工形成し、トップゲ
ート電極ＴＧを形成する。そして、トップゲート電極Ｔ
Ｇを含むトップゲート絶縁膜２９上に保護絶縁膜３１を
成膜する。

【００４３】以上の工程により、指紋読取装置Ａのフォ
トセンサ部１０における各ＤＧ−ＴＦＴ１０ａが製造さ
れる。本実施の形態に係るＤＧ−ＴＦＴ１０ａの製造方
法によれば、不純物半導体膜分割工程では不純物膜２５
ａ一膜だけが除去され、トランジスタ領域形成工程では
不純物膜２５ａ及び半導体膜２３の両膜が除去される。
従って、不純物半導体膜分割工程とトランジスタ領域形
成工程とを別々に行うことにより、両工程のそれぞれに
要求されるエッチング時間／露光量に合わせて、成膜さ
れた不純物膜２５ａ又は半導体膜２３の除去を行うこと
ができる。

【００４４】すなわち、不純物半導体膜分割工程では、
不純物膜２５ａの除去部２７一膜だけのエッチング時間
／露光量で除去部２７を除去できるので、エッチングを
必要最小限の時間／露光量で行うことができ、チャネル
保護膜２４ａと半導体膜２３との界面及びその近傍の半
導体膜２３（以下、紫外線照射部という、図５（ｃ）
（ｇ）中の符号３５参照）への紫外線照射時間／露光量
を最小のものとすることができる。なぜなら、トランジ
スタ領域形成工程でのエッチングのように、不純物膜２
５ａ及び半導体膜２３の二膜のエッチングにかかる時間
／露光量を、不純物半導体膜分割工程のエッチング時間
／露光量とする必要がない、言い換えれば、一膜分のエ
ッチング時間／露光量に二膜分の余計なエッチング時間
／露光量を費やす必要がないからである。一方、トラン
ジスタ領域形成工程では、トランジスタ領域２８をレジ
ストＲ２で覆った状態で、不純物膜２５ａ及び半導体膜
２３の二膜について、不純物半導体膜分割工程に費やし
たエッチング時間／露光量よりも充分な時間／露光量を
かけてエッチングすることができる。この場合、紫外線
照射部３５を含むトランジスタ領域２８は第二のレジス
トＲ２で覆われているので、紫外線照射部３５は紫外線
照射から保護された状態となっている。以上のことよ
り、紫外線照射部３５に与えるプラズマダメージを大幅
に低減できる。

【００４５】なお、上述の工程を経て製造されたＤＧ−
ＴＦＴ１０ａは、指先の微細な凹凸により指紋を読み取
る機能を有するフォトセンサに限定されて用いられるも
のではなく、印刷物や写真等の二次元画像を読み取る機
能を有するフォトセンサにも広く適用できる。

【００４６】次に、上述したＤＧ−ＴＦＴ１０ａに駆動
信号を供給するドライバ回路部（トップゲートドライバ
１１，ボトムゲートドライバ１２，ドレインドライバ１
３）及び該ドライバ回路部を制御するコントローラ１４
について説明する。

【００４７】図１に示すように、トップゲートドライバ
１１は、フォトセンサ部１０のＴＧＬに接続され、駆動
信号を各ＴＧＬに順次選択的に出力するシフトレジスタ
であって、コントローラ１４から出力される制御信号群
Ｔｃｎｔに応じて、複数のＴＧＬに適宜リセット電圧
（＋２５〔Ｖ〕）又はキャリア蓄積電圧（−１５
〔Ｖ〕）を印加するものである。なお、リセット電圧又
はキャリア蓄積電圧は、各ＴＧＬを介して、フォトセン
サ部１０の各ＤＧ−ＴＦＴ１０ａのトップゲート電極Ｔ
Ｇに印加されるようになっている。

【００４８】ボトムゲートドライバ１２は、フォトセン
サ部１０のＢＧＬに接続され、駆動信号を各ＢＧＬに順
次選択的に出力するシフトレジスタであって、コントロ
ーラ１４から出力される制御信号群Ｂｃｎｔに応じて複
数のＢＧＬに適宜チャネル形成用電圧（＋１０〔Ｖ〕）
又はチャネル非形成用電圧（±０〔Ｖ〕）を印加するも
のである。なお、チャネル形成用電圧又はチャネル非形
成用電圧は、各ＢＧＬを介して、フォトセンサ部１０の
各ＤＧ−ＴＦＴ１０ａのボトムゲート電極ＢＧに印加さ
れるようになっている。

【００４９】ドレインドライバ１３は、フォトセンサ部
１０のＤＬに接続され、コントローラ１４から出力され
る制御信号群Ｄｃｎｔに応じて全てのＤＬに基準電圧
（＋１０〔Ｖ〕）を印加することで、電荷をプリチャー
ジさせる。なお、基準電圧は、ＤＬを介して、フォトセ
ンサ部１０の各ＤＧ−ＴＦＴ１０ａのドレイン電極Ｄに
印加されるようになっている。そして、ドレインドライ
バ１３は、プリチャージ後の所定期間において、各ＤＧ
−ＴＦＴ１０ａでの入射された光量に応じて変位するＤ
Ｌ電圧又は各ＤＧ−ＴＦＴ１０ａのソース電極Ｓ１，Ｓ
２−ドレイン電極Ｄ間を流れるドレイン電流を検知し、
データ信号ＤＡＴＡとしてコントローラ１４に出力する
ものである。

【００５０】コントローラ１４は、制御信号群Ｔｃｎ
ｔ，Ｂｃｎｔによってそれぞれトップゲートドライバ１
１，ボトムゲートドライバ１２を制御して、両ドライバ
から行毎に所定のタイミングで所定レベルの信号を出力
させる。これにより、フォトセンサ部１０の各行のＤＧ
−ＴＦＴ１０ａを、後述するように、順次リセット状
態，フォトセンス状態，読み出し状態とさせる。コント
ローラ１４は、また、制御信号群Ｄｃｎｔにより、ドレ
インドライバ１３にＤＬの電位変化を読み出させ、デー
タ信号ＤＡＴＡとして順次取り込んでいくものである。

【００５１】次に、上述した各ドライバから駆動信号が
入力された場合のフォトセンサ部１０を構成する各ＤＧ
−ＴＦＴ１０ａの駆動原理について、図６（ａ）〜
（ｆ）の模式図を参照して説明する。

【００５２】ＤＧ−ＴＦＴ１０ａの半導体膜２３のチャ
ネル形成領域は、不純物層２５ａ、２６間及び不純物層
２５ｂ、２６間のブロック絶縁膜２４ａ，２４ｂの下に
発生するため、チャネル長はブロック絶縁膜２４ａ，２
４ｂのチャネル長方向の長さに等しい。したがって、図
６（ａ）に示すように、ボトムゲート電極ＢＧに印加さ
れている電圧が±０〔Ｖ〕であるときは、トップゲート
電極ＴＧに印加されている電圧が＋２５〔Ｖ〕（リセッ
ト電圧）であっても、ソース電極Ｓ（図３及び図４に示
すＳ１，Ｓ２），ドレイン電極Ｄの直下の半導体膜２３
では、トップゲート電極ＴＧに印加されている電圧でな
く、ソース、ドレイン電極Ｓ、Ｄの印加電圧に、より強
く影響されるので半導体膜２３にはチャネル長方向に連
続したｎチャネルが形成されず、ドレイン電極Ｄに＋１
０〔Ｖ〕の電圧が印加されても、ドレイン電極Ｄとソー
ス電極Ｓとの間に電流は流れない。また、この状態で
は、後述するように半導体膜２３及び半導体膜２３のチ
ャネル領域直上のブロック絶縁膜２４ａ，２４ｂに蓄積
された正孔が同じ極性のトップゲート電極ＴＧの電圧に
より反発し、吐出される。以下、この状態をリセット状
態という。

【００５３】図６（ｂ）に示すように、トップゲート電
極ＴＧに印加されている電圧が−１５〔Ｖ〕であり、ボ
トムゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕
であるときは、半導体膜２３にはｎチャネルが形成され
ず、ドレイン電極Ｄに＋１０〔Ｖ〕の電圧が印加されて
も、ドレイン電極Ｄとソース電極Ｓとの間に電流は流れ
ない。

【００５４】このように、半導体膜２３のチャネル領域
の両端とトップゲート電極ＴＧとの間にそれぞれドレイ
ン電極Ｄとソース電極Ｓ１，Ｓ２が配置されているた
め、チャネル領域の両端は、ドレイン電極Ｄとソース電
極Ｓとの電界に影響されるため、トップゲート電極ＴＧ
のみの電界では連続したチャネルを形成することができ
ない。従って、ボトムゲート電極ＢＧに印加されている
電圧が±０〔Ｖ〕（チャネル非形成用電圧）である場合
には、トップゲート電極ＴＧに印加されている電圧の如
何に関わらず、半導体膜２３にチャネルが形成されるこ
とはない。

【００５５】図６（ｃ）に示すように、トップゲート電
極ＴＧに印加されている電圧が＋２５〔Ｖ〕であり、ボ
トムゲート電極ＢＧに印加されている電圧が＋１０
〔Ｖ〕（チャネル形成用電圧）であるときは、半導体膜
２３のボトムゲート電極ＢＧ側にｎチャネルが形成され
る。これにより、半導体膜２３が低抵抗化し、ドレイン
電極Ｄに＋１０〔Ｖ〕の電圧が印加されると、ドレイン
電極Ｄとソース電極Ｓとの間に電流が流れる。

【００５６】図６（ｄ）に示すように、後述するように
半導体膜２３内に十分な量の正孔が蓄積されず、トップ
ゲート電極ＴＧに印加されている電圧が−１５〔Ｖ〕で
あると、ボトムゲート電極ＢＧに印加されている電圧が
＋１０〔Ｖ〕であっても、半導体膜２３の内部に空乏層
が広がり、ｎチャネルがピンチオフされて、半導体膜２
３が高抵抗化する。このため、ドレイン電極Ｄに＋１０
〔Ｖ〕の電圧が印加されても、ドレイン電極Ｄとソース
電極Ｓとの間に電流が流れない。以下、この状態を第１
の読み出し状態という。

【００５７】半導体膜２３には入射された励起光の光量
に応じて電子−正孔対が生じる。このとき図６（ｅ）に
示すように、トップゲート電極ＴＧに印加されている電
圧が−１５〔Ｖ〕（キャリア蓄積電圧）であり、ボトム
ゲート電極ＢＧに印加されている電圧が±０〔Ｖ〕であ
ると、電子−正孔対のうち正極性の正孔が半導体膜２３
及び半導体膜２３のチャネル領域直上のブロック絶縁膜
２４ａ，２４ｂに蓄積される。以下、上述したリセット
状態となり、後述する読み出し状態となるまでにおける
この状態をフォトセンス状態という。なお、こうしてト
ップゲート電極ＴＧの電界に応じて半導体膜２３内に蓄
積された正孔は、リセット状態となるまで半導体膜２３
から吐出されることはない。

【００５８】図６（ｆ）に示すように、トップゲート電
極ＴＧに印加されている電圧が−１５〔Ｖ〕であり、ボ
トムゲート電極ＢＧに印加されている電圧が＋１０
〔Ｖ〕であっても、半導体膜２３内に正孔が蓄積されて
いる場合には、蓄積されている正孔が負電圧の印加され
ているトップゲート電極ＴＧに引き寄せられて保持さ
れ、トップゲート電極ＴＧに印加されている負電圧が半
導体膜２３に及ぼす影響を緩和する方向に働く。このた
め、半導体膜２３のボトムゲート電極ＢＧ側にｎチャネ
ルが形成され、半導体膜２３が低抵抗化して、ドレイン
電極Ｄに＋１０〔Ｖ〕の電圧が供給されると、ドレイン
電極Ｄとソース電極Ｓとの間に電流が流れる。以下、こ
の状態を第２の読み出し状態という。

【００５９】そして、各ドライバから駆動信号が入力さ
れた場合のフォトセンスについて詳細に説明すると、フ
ォトセンサ部１０を構成するＤＧ−ＴＦＴ１０ａは、ト
ップゲート電極ＴＧに印加されている電圧が＋２５
〔Ｖ〕で、ボトムゲート電極ＢＧに印加されている電圧
が±０〔Ｖ〕であると、トップゲート電極ＴＧと半導体
膜２３との間に配置される窒化シリコンからなるトップ
ゲート絶縁膜２９と半導体膜２３とに蓄積されている正
孔が吐出され、リセット状態（図６（ａ）参照）とされ
る。ＤＧ−ＴＦＴ１０ａは、ソース電極Ｓ１，Ｓ２とド
レイン電極Ｄ間が±０〔Ｖ〕、トップゲート電極ＴＧに
印加されている電圧が−１５〔Ｖ〕、ボトムゲート電極
ＢＧに印加されている電圧が±０〔Ｖ〕の場合、半導体
膜２３への光の入射によって発生した電子−正孔対のう
ちの正孔が、半導体膜２３及びトップゲート絶縁膜２９
に蓄積されるフォトセンス状態（図６（ｅ）参照）とな
る。この所定期間に蓄積される正孔の量は光量に依存し
ている。

【００６０】図７に示すように、フォトセンス状態にお
いて、導光板３２を介してバックライトがＤＧ−ＴＦＴ
１０ａに向け光を照射するが、このままではＤＧ−ＴＦ
Ｔ１０ａの半導体膜２３の下方に位置するボトムゲート
電極ＢＧが遮光するので、半導体膜２３には充分なキャ
リアが生成されない。このとき、ＤＧ−ＴＦＴ１０ａ上
方の保護絶縁膜３１上に指先Ｆを載置すると、指紋の紋
様に沿った指先Ｆの凹部の直下にあたる半導体膜２３に
は、保護絶縁膜３１等で反射された光があまり入射され
ない（図７矢印Ｑ２参照）。

【００６１】このように光の入射量が少なくて充分な量
の正孔が半導体膜２３に蓄積されずに、トップゲート電
極ＴＧに印加されている電圧が−１５〔Ｖ〕で、ボトム
ゲート電極ＢＧに印加されている電圧が＋１０〔Ｖ〕と
なると、トップゲート電極ＴＧの電界により半導体膜２
３内に空乏層が広がり、ｎチャネルがピンチオフされ、
半導体膜２３が高抵抗となる（図６（ｄ）参照）。

【００６２】一方、フォトセンス状態において、指先Ｆ
の凸部の直下にあたるＤＧ−ＴＦＴ１０ａの半導体膜２
３には、保護絶縁膜３１等で反射された光が入射される
（図７矢印Ｑ１参照）とともに、充分な量の正孔が半導
体膜２３内に蓄積された状態で、このような電圧が印加
された場合は、蓄積されている正孔がトップゲートＴＧ
に引き寄せられて保持されることにより、この正孔の電
荷がトップゲート電極ＴＧの電界を緩和するので、半導
体膜２３のボトムゲート電極ＢＧ側にｎチャネルが形成
され、半導体膜２３が低抵抗となる（図６（ｆ）参
照）。これらの読み出し状態（すなわち、図６（ｄ），
（ｆ）に示す第一及び第二の読み出し状態）における半
導体膜２３の抵抗値の違いが、ＤＬの電位の変化となっ
て現れる。そして、ドレインドライバ１３が、ＤＬの電
位の変化を、データ信号ＤＡＴＡとしてコントローラ１
４に出力し、フォトセンサ部１０における指先Ｆの指紋
が読み取られるようになっている。

【００６３】次に、上述したトップゲートドライバ１１
及びボトムゲートドライバ１２（図１参照）について、
詳細に説明する。なお、トップゲートドライバ１１及び
ボトムゲートドライバ１２は、図８に示すシフトレジス
タが適用されたものである。フォトセンサ部１０に配設
されたＤＧ−ＴＦＴ１０ａの行数（ＴＧＬ、ＢＧＬの
数）をｎとすると、トップゲートドライバ１１及びボト
ムゲートドライバ１２は、図８に示すように、ゲート信
号を出力するｎ個の段ＲＳ（１）〜ＲＳ（ｎ）と、段Ｒ
Ｓ（ｎ）等を制御するためのダミー段ＲＳ（ｎ＋１）及
びダミー段ＲＳ（ｎ＋２）とから構成される。なお、図
８に示すシフトレジスタは、ｎが２以上の偶数である場
合の構成を示すものである。また、段ＲＳ（１）は一段
目、段ＲＳ（２）は二段目、…、段ＲＳ（ｎ）はｎ段
目、段ＲＳ（ｎ＋１）はｎ＋１段目、段ＲＳ（ｎ＋２）
はｎ＋２段目をそれぞれ示すものである。

【００６４】一番目の段ＲＳ（１）には、コントローラ
１４からのスタート信号Ｄｓｔが入力される。図８に示
すシフトレジスタがトップゲートドライバ１１である場
合、スタート信号Ｄｓｔのハイレベルは＋２５〔Ｖ〕で
あり、スタート信号Ｄｓｔのローレベルは−１５〔Ｖ〕
である。一方、図８に示すシフトレジスタがボトムゲー
トドライバ１２である場合、スタート信号Ｄｓｔのハイ
レベルは＋１０〔Ｖ〕であり、スタート信号Ｄｓｔのロ
ーレベルは−１５〔Ｖ〕である。

【００６５】また、二番目以降の段ＲＳ（２）〜段ＲＳ
（ｎ）には、それぞれの前段ＲＳ（１）〜段ＲＳ（ｎ−
１）からの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ−１）が
入力信号として入力される。図８に示すシフトレジスタ
がトップゲートドライバ１１である場合、各段の出力信
号ＯＵＴ（１）〜出力信号ＯＵＴ（ｎ）が、対応する１
〜ｎ行目のＴＧＬに出力される。一方、図８に示すシフ
トレジスタがボトムゲートドライバ１２である場合、各
段の出力信号ＯＵＴ（１）〜出力信号ＯＵＴ（ｎ）が、
対応する１〜ｎ行目のＢＧＬに出力される。

【００６６】さらに、段ＲＳ（ｎ＋２）以外の段ＲＳ
（１）〜段ＲＳ（ｎ＋１）には、それぞれの後段ＲＳ
（２）〜段ＲＳ（ｎ＋２）からの出力信号ＯＵＴ（２）
〜ＯＵＴ（ｎ＋２）がリセット信号として入力される。
段ＲＳ（ｎ＋２）には、コントローラ１４からのリセッ
ト信号Ｄｅｎｔが入力される。図８に示すシフトレジス
タがトップゲートドライバ１１である場合、リセット信
号Ｄｅｎｔのハイレベルは＋２５〔Ｖ〕であり、リセッ
ト信号Ｄｅｎｔのローレベルは−１５〔Ｖ〕である。一
方、図８に示すシフトレジスタがボトムゲートドライバ
１２である場合、リセット信号Ｄｅｎｔのハイレベルは
＋１０〔Ｖ〕であり、リセット信号Ｄｅｎｔのローレベ
ルは−１５〔Ｖ〕である。

【００６７】各段ＲＳ（ｋ）（ｋは１〜ｎ＋２の任意の
整数）には、コントローラ１４から基準電圧Ｖｓｓが印
加される。図８に示すシフトレジスタがトップゲートド
ライバ１１である場合、基準電圧Ｖｓｓのレベルは−１
５〔Ｖ〕である。一方、図８に示すシフトレジスタがボ
トムゲートドライバ１２である場合、基準電圧Ｖｓｓの
レベルは±０〔Ｖ〕である。また各段ＲＳ（ｋ）には、
コントローラ１４から定電圧Ｖｄｄが印加される。図８
に示すシフトレジスタがトップゲートドライバ１１であ
る場合、定電圧Ｖｄｄのレベルは＋２５〔Ｖ〕である。
一方、図８に示すシフトレジスタがボトムゲートドライ
バ１２である場合、定電圧Ｖｄｄのレベルは＋１０
〔Ｖ〕である。

【００６８】奇数番目の段ＲＳ（ｋ）には、コントロー
ラ１４からのクロック信号ＣＫ１が入力される。また、
偶数番目の段ＲＳ（ｋ）には、クロック信号ＣＫ２が入
力される。クロック信号ＣＫ１，ＣＫ２はそれぞれ、シ
フトレジスタの出力信号をシフトしていくタイムスロッ
トのうちの所定期間、タイムスロット毎に交互にハイレ
ベルとなる。すなわち、一のタイムスロットのうちの所
定の間クロック信号ＣＫ１がハイレベルとなった場合、
そのタイムスロットの間ではクロック信号ＣＫ２がロー
レベルとなり、次のタイムスロットの間ではクロック信
号ＣＫ１がローレベルであるとともに所定期間の間クロ
ック信号ＣＫ２がハイレベルとなる。

【００６９】図８に示すシフトレジスタがトップゲート
ドライバ１１である場合、クロック信号ＣＫ１，ＣＫ２
は、ハイレベルが＋２５〔Ｖ〕、ローレベルが−１５
〔Ｖ〕である。一方、図８に示すシフトレジスタがボト
ムゲートドライバ１２である場合、ハイレベルが＋１０
〔Ｖ〕、ローレベルが±０〔Ｖ〕である。

【００７０】そして、図８に示すように、トップゲート
ドライバ１１及びボトムゲートドライバ１２を構成する
上述したシフトレジスタの各段ＲＳ（ｋ）は、基本構成
として、六つのＴＦＴ４１〜４６を備えている。なお、
ＴＦＴ４１〜４６は、いずれもｎチャネルＭＯＳ型の電
界効果トランジスタであり、ゲート絶縁膜に窒化シリコ
ンが用いられ、半導体層にアモルファスシリコンが用い
られている。

【００７１】図８及び図９に示すように、一番目の段Ｒ
Ｓ（１）のゲート電極及びドレイン電極には、スタート
信号Ｄｓｔが入力されている。一番目の段ＲＳ（１）以
外の各段ＲＳ（ｋ）のＴＦＴ４１のゲート電極及びドレ
イン電極は、前段ＲＳ（ｋ−１）のＴＦＴ４５のソース
電極に接続され、ＴＦＴ４１のソース電極は、ＴＦＴ４
４のゲート電極、ＴＦＴ４２のドレイン電極及びＴＦＴ
４３のゲート電極に接続されている。各段ＲＳ（ｋ）の
ＴＦＴ４１のソース電極、ＴＦＴ４４のゲート電極、Ｔ
ＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極に接
続される配線には、この配線自体に関係するＴＦＴ４１
〜４４の寄生容量やこの配線自体によって、電荷を蓄積
するための容量Ｃａ（ｋ）が形成される。

【００７２】ＴＦＴ４３のドレイン電極は、ＴＦＴ４６
のソース電極及びＴＦＴ４５のゲート電極に接続され、
ＴＦＴ４２のソース電極及びＴＦＴ４３のソース電極に
は基準電圧Ｖｓｓが印加されている。そして、ＴＦＴ４
６のゲート電極及びドレイン電極には、定電圧Ｖｄｄが
印加されている。

【００７３】また、奇数段のＴＦＴ４４のドレイン電極
にはクロック信号ＣＫ１が入力され、偶数段のＴＦＴ４
４のドレイン電極にはクロック信号ＣＫ２が入力されて
いる。各段のＴＦＴ４４のソース電極は、ＴＦＴ４５の
ドレイン電極に接続され、ＴＦＴ４５のソース電極に
は、基準電圧Ｖｓｓが印加されている。ＴＦＴ４２のゲ
ート電極には、次段からの出力信号ＯＵＴ（ｋ＋１）が
入力されている。

【００７４】次に、各段ＲＳ（ｋ）に備えられているＴ
ＦＴ４１〜４６の機能を説明する。

【００７５】ＴＦＴ４１のゲート電極及びドレイン電極
には、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴ（ｋ−
１）が入力されているか（この場合、ｋは２〜ｎ＋
２）、或いは、コントローラ１４からスタート信号Ｄｓ
ｔが入力されている（この場合、ｋは１）。出力信号Ｏ
ＵＴ（ｋ−１）又はスタート信号Ｄｓｔがハイレベルに
なった場合に、ＴＦＴ４１はオン状態となり、ドレイン
電極からソース電極に電流が流れ、ＴＦＴ４１はハイレ
ベルの出力信号ＯＵＴ（ｋ−１）またはスタート信号Ｄ
ｓｔをソース電極に出力するようになっている。ここ
で、ＴＦＴ４２がオフ状態である場合には、ＴＦＴ４１
のソース電極から出力されたハイレベルの出力信号ＯＵ
Ｔ（ｋ−１）またはスタート信号Ｄｓｔにより、容量Ｃ
ａ（ｋ）が蓄積されるようになっている。一方、出力信
号ＯＵＴ（ｋ−１）又はスタート信号Ｄｓｔがローレベ
ルになった場合に、ＴＦＴ４１はオフ状態となり、ＴＦ
Ｔ４１のドレイン電極〜ソース電極に電流が流れないよ
うになっている。

【００７６】ＴＦＴ４６のゲート電極及びドレイン電極
には、定電圧Ｖｄｄが印加されている。これにより、Ｔ
ＦＴ４６は常にオン状態となっており、ＴＦＴ４６のド
レイン電極〜ソース電極に電流が流れ、ＴＦＴ４６は略
定電圧Ｖｄｄレベルの信号をソース電極に出力するよう
になっている。ＴＦＴ４６は、定電圧Ｖｄｄを分圧する
負荷としての機能を有する。

【００７７】ＴＦＴ４３は、容量Ｃａ（ｋ）に電荷が蓄
積されていないときにオフ状態となり、ＴＦＴ４６から
出力された定電圧Ｖｄｄレベルの信号によって容量Ｃｂ
（ｋ）が蓄積するようになっている。一方、ＴＦＴ４３
は、容量Ｃａ（ｋ）に電荷が蓄積されているときにオン
状態となり、ＴＦＴ４３のドレイン電極〜ソース電極に
電流が流れることにより、ＴＦＴ４３は容量Ｃｂ（ｋ）
に蓄積された電荷を排出するようになっている。

【００７８】ＴＦＴ４５は、容量Ｃｂ（ｋ）に電荷が蓄
積されていないときにオフ状態となり、容量Ｃｂ（ｋ）
に電荷が蓄積されているときにオン状態となる。ＴＦＴ
４４は、容量Ｃａ（ｋ）に電荷が蓄積されているときに
オン状態となり、容量Ｃａ（ｋ）に電荷が蓄積されてい
ないときにオフ状態となる。従って、ＴＦＴ４５がオフ
状態のときにはＴＦＴ４４はオン状態となり、ＴＦＴ４
５がオン状態のときにはＴＦＴ４４はオフ状態となるよ
うになっている。

【００７９】ＴＦＴ４５のソース電極には、基準電圧Ｖ
ｓｓが印加されている。オン状態となったＴＦＴ４５
は、基準電圧Ｖｓｓレベル（ローレベル）の信号を、ド
レイン電極から当該段ＲＳ（ｋ）の出力信号ＯＵＴ
（ｋ）として出力するようになっている。オフ状態とな
ったＴＦＴ４５は、ＴＦＴ４４のソース電極から出力さ
れた信号のレベルを当該段ＲＳ（ｋ）の出力信号ＯＵＴ
（ｋ）として出力するようになっている。

【００８０】ＴＦＴ４４のドレイン電極には、クロック
信号ＣＫ１又はＣＫ２が入力されている。ＴＦＴ４４が
オフ状態である場合には、ＴＦＴ４４は、ドレイン電極
に入力されたクロック信号ＣＫ１又はＣＫ２の出力を遮
断するようになっている。ＴＦＴ４４がオン状態である
場合に、ＴＦＴ４４は、ローレベルのクロック信号ＣＫ
１又はＣＫ２をソース電極に出力するようになってい
る。ここで、ＴＦＴ４４がオン状態である場合には、Ｔ
ＦＴ４５がオフ状態であるから、ローレベルのクロック
信号ＣＫ１又はＣＫ２が当該段ＲＳ（ｋ）の出力信号Ｏ
ＵＴ（ｋ）として出力される。一方、ＴＦＴ４４がオン
状態である場合に、ハイレベルのクロック信号ＣＫ１又
はＣＫ２がドレイン電極に入力されると、ゲート電極及
びソース電極並びにそれらの間のゲート絶縁膜からなる
寄生容量に電荷が蓄積される。すなわち、ブートストラ
ップ効果によって、容量Ｃａ（ｋ）の電位が上昇して、
容量Ｃａ（ｋ）の電位がゲート飽和電圧にまで達する
と、ＴＦＴ４４のソース−ドレイン電流が飽和するよう
になっている。これにより、オン状態のＴＦＴ４４は、
ハイレベルのクロック信号ＣＫ１又はＣＫ２と略同電位
となる信号を、ソース電極に出力するようになってい
る。ここで、ＴＦＴ４４がオン状態である場合には、Ｔ
ＦＴ４５がオフ状態であるから、ハイレベルのクロック
信号ＣＫ１又はＣＫ２が、当該段ＲＳ（ｋ）の出力信号
ＯＵＴ（ｋ）として出力される。

【００８１】ＴＦＴ４２のゲート電極には、次の段ＲＳ
（ｋ＋１）（この場合、ｋは１〜ｎ＋１）の出力信号Ｏ
ＵＴ（ｋ＋１）が入力される。ＴＦＴ４２は、ゲート電
極に入力される出力信号ＯＵＴ（ｋ＋１）がハイレベル
の場合にオン状態となり、容量Ｃａ（ｋ）に蓄積された
電荷を排出するようになっている。

【００８２】なお、ダミー段ＲＳ（ｎ＋２）のＴＦＴ４
２においては、リセット信号Ｄｅｎｄが、コントローラ
１４からＴＦＴ４２のゲート電極に入力されるが、次の
走査での三番目の出力信号ＯＵＴ（３）を代用してもよ
い。

【００８３】次に、上述したトップゲートドライバ１１
及びボトムゲートドライバ１２の動作について図１０を
参照して説明する。図中、１つのＴ分の期間が一選択期
間である。なお、トップゲートドライバ１１とボトムゲ
ートドライバ１２とは、実質的には信号の入力タイミン
グと基準電圧Ｖｓｓのレベルが異なり、これに合わせて
出力信号の出力タイミングとレベルとが異なるだけなの
で、ボトムゲートドライバ１２については、トップゲー
トドライバ１１と異なる部分だけを説明することとす
る。

【００８４】図１０に示すように、タイミングＴ０にお
いて、ハイレベル（＋２５〔Ｖ〕）のスタート信号Ｄｓ
ｔがコントローラ１４から一番目の段ＲＳ（１）に入力
される。スタート信号Ｄｓｔは、一水平期間が終了する
タイミングＴ１までの所定期間においてハイレベルのま
まとなっている。

【００８５】タイミングＴ０では、ＴＦＴ４１がオン状
態となり、ＴＦＴ４１のドレイン電極に入力されたハイ
レベルの入力信号（スタート信号Ｄｓｔ）がソース電極
から出力される。ＴＦＴ４２がオフ状態となっているた
め、ＴＦＴ４１のソース電極から出力されたハイレベル
の入力信号によって、容量Ｃａ（１）に電荷が蓄積され
る。容量Ｃａ（１）に電荷が蓄積されることによって、
容量Ｃａ（１）の電位が上昇し、ＴＦＴ４３，４４がそ
れぞれオン状態となる。そして、ハイレベルのスタート
信号Ｄｓｔが入力されている期間はオン状態のＴＦＴ４
４のドレイン電極にローレベル（−１５〔Ｖ〕）のクロ
ック信号ＣＫ１が入力され、このローレベルのクロック
信号ＣＫ１が当該段ＲＳ（１）の出力信号ＯＵＴ（１）
として出力される。

【００８６】タイミングＴ０後タイミングＴ１の前に、
スタート信号Ｄｓｔがローレベルとなり、ＴＦＴ４３，
４４がオフ状態となる。なお、この場合、容量Ｃａ
（１）には電荷が蓄積されている。ＴＦＴ４４がオフ状
態となることによって、ＴＦＴ４６のソース電極に定電
圧Ｖｄｄレベル（＋２５〔Ｖ〕）の信号が出力され、容
量Ｃｂ（１）に電荷が蓄積される。容量Ｃｂ（１）に電
荷が蓄積されることによって、ＴＦＴ４５がオン状態と
なり、これにより、基準電圧Ｖｓｓレベル（−１５
〔Ｖ〕）の信号が当該段ＲＳ（１）の出力信号ＯＵＴ
（１）として出力される。

【００８７】次に、タイミングＴ１でクロック信号ＣＫ
１がハイレベル（＋２５〔Ｖ〕）になる。すると、ＴＦ
Ｔ４４のゲート電極及びソース電極並びにそれらの間の
ゲート絶縁膜からなる寄生容量がチャージアップされ
る。すなわち、容量Ｃａ（１）がチャージアップされ、
ブートストラップ効果によって容量Ｃａ（１）の電位が
ゲート飽和電圧に達すると、ＴＦＴ４４のドレイン電極
とソース電極との間に流れる電流が飽和する。これによ
り、当該段ＲＳ（１）から出力される出力信号ＯＵＴ
（１）は、クロック信号ＣＫ１と略同電位の＋２５
〔Ｖ〕となり、ハイレベルである。なお、クロック信号
ＣＫ１がハイレベルである期間は、ＴＦＴ４４の寄生容
量がチャージアップされることにより、容量Ｃａ（１）
の電位も略＋４５〔Ｖ〕にまで達する。

【００８８】次に、タイミングＴ１後タイミングＴ２の
前に、クロック信号ＣＫ１がローレベル（−１５
〔Ｖ〕）になる。これにより、出力信号ＯＵＴ（１）の
レベルも略−１５〔Ｖ〕となる。また、ＴＦＴ４４の寄
生容量へチャージされた電荷が放出され、容量Ｃａ
（１）の電位が低下する。

【００８９】また、タイミングＴ１からＴ２までの所定
期間、一番目の段ＲＳ（１）から出力されているハイレ
ベルの出力信号ＯＵＴ（１）は、二番目の段ＲＳ（２）
のＴＦＴ４１のゲート電極及びドレイン電極に入力され
ている。これにより、一番目の段ＲＳ（１）にハイレベ
ルのスタート信号Ｄｓｔが入力された場合と同様に、二
番目の段ＲＳ（２）の容量Ｃａ（２）に電荷が蓄積され
る。タイミングＴ１からＴ２までの一部の間、二番目の
段ＲＳ（２）においては、ＴＦＴ４４がオン状態、ＴＦ
Ｔ４５がオフ状態となる。そして、ハイレベルの入力信
号（出力信号ＯＵＴ（１））が入力されている期間は、
オン状態のＴＦＴ４４のドレイン電極にローレベル（−
１５〔Ｖ〕）のクロック信号ＣＫ２が入力され、このロ
ーレベルのクロック信号ＣＫ２が当該段ＲＳ（２）の出
力信号ＯＵＴ（２）として出力される。

【００９０】次に、タイミングＴ２になると、クロック
信号ＣＫ２がハイレベル（＋２５〔Ｖ〕）になる。する
と、段ＲＳ（２）のＴＦＴ４４のゲート電極及びソース
電極並びにそれらの間のゲート絶縁膜からなる寄生容量
がチャージアップされる。すなわち、容量Ｃａ（２）が
チャージアップされ、ブートストラップ効果によって容
量Ｃａ（２）の電位がゲート飽和電圧に達すると、ＴＦ
Ｔ４４のドレイン電極とソース電極との間に流れる電流
が飽和する。これにより、当該段ＲＳ（２）から出力さ
れる出力信号ＯＵＴ（２）は、クロック信号ＣＫ２と略
同電位の＋２５〔Ｖ〕となり、ハイレベルである。な
お、クロック信号ＣＫ２がハイレベルである期間は、Ｔ
ＦＴ４４の寄生容量がチャージアップされることによ
り、容量Ｃａ（２）の電位も略＋４５〔Ｖ〕にまで達す
る。

【００９１】また、タイミングＴ２後タイミングＴ３前
において、ハイレベルの出力信号ＯＵＴ（２）が、一番
目の段ＲＳ（１）のＴＦＴ４２のゲート電極に入力され
る。これにより、段ＲＳ（１）の容量Ｃａ（１）の電位
は基準電圧Ｖｓｓとなる。

【００９２】次に、タイミングＴ２後タイミングＴ３の
前に、クロック信号ＣＫ２がローレベル（−１５
〔Ｖ〕）になる。これにより、出力信号ＯＵＴ（２）の
レベルも略−１５〔Ｖ〕となる。また、ＴＦＴ４４の寄
生容量へチャージされた電荷が放出され、容量Ｃａ
（２）の電位が低下する。

【００９３】以下同様に、次のタイミングＴ１までの間
で、一走査期間Ｑ以内に、各段の出力信号ＯＵＴ（１）
〜ＯＵＴ（ｎ）が順次ハイレベルとなる。すなわち、ハ
イレベルの出力信号の出力される段が順次次の段にシフ
トしていくようになっている。ハイレベルの出力信号Ｏ
ＵＴ（１）〜ＯＵＴ（ｎ）は、次段にシフトされても逓
減することがない。そして、一走査期間Ｑ後に再びスタ
ート信号Ｄｓｔがハイレベルとなり、以降の段ＲＳ
（１）〜段ＲＳ（ｎ）で上述の動作が繰り返されるよう
になっている。

【００９４】なお、ＴＧＬの最終段ＲＳ（ｎ）におい
て、ハイレベルの出力信号ＯＵＴ（ｎ）が次段のダミー
ＲＳ（ｎ＋１）に出力された後も、容量Ｃａ（ｎ）の電
位はハイレベルのままである。そして、ハイレベルの出
力信号ＯＵＴ（ｎ）が次段ＲＳ（ｎ＋１）に出力される
と、ダミー段ＲＳ（ｎ＋１）の出力信号ＯＵＴ（ｎ＋
１）により、最終段ＲＳ（ｎ）のＴＦＴ４２がオン状態
となり、容量Ｃａ（ｎ）の電位は基準電圧Ｖｓｓにな
る。同様に、ダミー段ＲＳ（ｎ＋２）の出力信号ＯＵＴ
（ｎ＋２）により、ダミー段ＲＳ（ｎ＋１）のＴＦＴ４
２がオン状態となり、容量Ｃａ（ｎ＋１）の電位は基準
電圧Ｖｓｓになる。そして、ハイレベルのリセット信号
Ｄｅｎｔがダミー段ＲＳ（ｎ＋２）のＴＦＴ４２に入力
されることにより、ダミー段ＲＳ（ｎ＋２）の電位は、
ハイレベルから基準電圧Ｖｓｓになる。

【００９５】また、ボトムゲートドライバ１２の動作
は、トップゲートドライバ１１の動作とほぼ同じである
が、コントローラ１４から入力されるクロック信号ＣＫ
１，ＣＫ２のハイレベルが＋１０〔Ｖ〕であるため、各
段ＲＳ（ｋ）（この場合、ｋは１〜ｎ）の出力信号ｏｕ
ｔ（ｋ）のハイレベルはほぼ＋１０〔Ｖ〕であり、この
際の容量Ｃａ（ｋ）のレベルは＋１８〔Ｖ〕程度であ
る。ボトムゲートドライバ１２のクロック信号ＣＫ１，
ＣＫ２がハイレベルとなっている期間は、トップゲート
ドライバ１１のクロック信号ＣＫ１，ＣＫ２がハイレベ
ルとなっている期間より短い。

【００９６】なお、上記のシフトレジスタを適用したト
ップゲートドライバ１１及びボトムゲートドライバ１２
は、コントローラ１４からの制御信号群Ｔｃｎｔ，Ｂｃ
ｎｔに従って、ＴＧＬ，ＢＧＬを順次選択して所定の電
圧を印加するものである。この制御信号群Ｔｃｎｔ，Ｂ
ｃｎｔに、上記したクロック信号ＣＫ１，ＣＫ２、スタ
ート信号Ｄｓｔ、リセット信号Ｄｅｎｄ、定電圧Ｖｄｄ
及び基準電圧Ｖｓｓが含まれる。

【００９７】次に、指紋読取装置Ａにおいて、被験者の
指紋を読み取る際の動作を説明する。

【００９８】被験者は、まず、図１に示すように、指先
が指先保持部Ｂにフィットするように、指先を指先保持
部Ｂに接触させる。このとき、指先が電荷を帯びた状態
でも、フォトセンサ部１０に接触する前に、指先保持部
Ｂはアースに接続されているので、静電気によりフォト
センサデバイスＣが損傷したり、誤作動したりすること
はない。また指先が、指先保持部Ｂに接触すると、指の
キャパシタが加わることにより指先保持部Ｂで変位する
電圧又は電流をコントローラ１４が検知する。そして、
コントローラ１４は、フォトセンスを開始するように制
御信号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔをそれぞれトッ
プゲートドライバ１１、ボトムゲートドライバ１２，ド
レインドライバ１３に供給するとともに、バックライト
３７に発光信号を供給する。これに応じてバックライト
３７が発光し、トップゲートドライバ１１、ボトムゲー
トドライバ１２，ドレインドライバ１３は、フォトセン
サ部１０の各ＤＧ−ＴＦＴ１０ａに適宜信号を出力し、
行毎にフォトセンスする。

【００９９】ここで、図７を参照して、フォトセンスに
ついて説明すると、バックライト３７から照射される照
射光は、ボトムゲート電極２１により、直接、半導体膜
２３には入射されず、保護絶縁膜３１に向かって進行す
る。指先Ｆの凸部は、保護絶縁膜３１に接触しており、
指先Ｆに当たった照射光は乱反射し、凸部の直下に配置
されたＤＧ−ＴＦＴ１０ａの半導体膜２３に入射され、
半導体膜２３で光量に応じて電子−正孔対が生成される
（図７矢印Ｑ１参照）。一方、指先Ｆの凹部は、保護絶
縁膜３１に接触していないので乱反射が起こらず、その
直下のＤＧ−ＴＦＴ１０ａの半導体膜２３に、充分なキ
ャリアが生成される程の光が入射されることはない（図
７矢印Ｑ２参照）。

【０１００】ＤＧ−ＴＦＴ１０ａは、生成された電子−
正孔対のうちの正孔を、トップゲート電極ＴＧに印加さ
れたキャリア蓄積電圧（−１５〔Ｖ〕）により、半導体
膜２３及びトップゲート絶縁膜２９に蓄積させ、この正
孔による電荷がキャリア蓄積電圧の影響を緩和させる。
一定時間経過後、ボトムゲート電極ＢＧの電位は、チャ
ネル非形成電圧（０〔Ｖ〕）からチャネル形成電圧（＋
１０〔Ｖ〕）に変わると、蓄積された正孔の量が多い
程、言い換えると、入射された光の量が多い程、ＤＧ−
ＴＦＴ１０ａでドレイン電流値が大きくなり、ＤＬの電
位の変位も大きくなる。そして、ドレインドライバ１３
は、ＤＬの電位を行毎に読み取り、データ信号ＤＡＴＡ
に変換してコントローラ１４に出力し、その結果、被験
者の指紋パターンが読み取られるようになっている。

【０１０１】上述した指紋パターンを読み取る動作にお
いて、フォトセンサ部１０に備えられているＤＧ−ＴＦ
Ｔ１０ａの具体的な動作について、図１１（ａ）〜
（ｉ）に示す模式図を参照して説明する。なお、以下の
説明において、１Ｔの期間は、図１０に示す１Ｔ分の一
選択期間と同じ長さを有するものとし、各タイミングは
図１０に示すタイミングと同様である。また、説明を簡
単にするため、フォトセンサ部１０に配置されているＤ
Ｇ−ＴＦＴ１０ａのうち、最初の三行のみを考えること
とする。

【０１０２】まず、タイミングＴ１からＴ２までの１Ｔ
の期間において、図１１（ａ）に示すように、トップゲ
ートドライバ１１は、一行目のＴＧＬに＋２５〔Ｖ〕を
印加し、二、三行目（他の全行）のＴＧＬに−１５
〔Ｖ〕を印加する。すなわち、トップゲートドライバ１
１の段ＲＳ（１）からハイレベルの出力信号が出力さ
れ、段ＲＳ（２），ＲＳ（３）からローレベルの出力信
号が出力される。一方、ボトムゲートドライバ１２は、
すべてのＢＧＬに０〔Ｖ〕を印加する。すなわち、ボト
ムゲートドライバ１２の段ＲＳ（１）〜ＲＳ（３）から
ローレベルの出力信号が出力される。この期間におい
て、一行目のＤＧ−ＴＦＴ１０ａがリセット状態（図６
（ａ）参照）となり、二、三行目のＤＧ−ＴＦＴ１０ａ
が前の垂直期間での読み出し状態を終了した状態（フォ
トセンスに影響しない状態）となる。

【０１０３】次に、タイミングＴ２からＴ３までの１Ｔ
の期間において、図１１（ｂ）に示すように、ハイレベ
ルの出力信号がトップゲートドライバ１１の段ＲＳ
（２）にシフトして、トップゲートドライバ１１は、二
行目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−
１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１
２は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間
において、一行目のＤＧ−ＴＦＴ１０ａがフォトセンス
状態（図６（ｅ）参照）となり、二行目のＤＧ−ＴＦＴ
１０ａがリセット状態（図６（ａ）参照）となり、三行
目のＤＧ−ＴＦＴ１０ａが前の垂直期間での読み出し状
態を終了した状態（フォトセンスに影響しない状態）と
なる。

【０１０４】次に、タイミングＴ３からＴ４までの１Ｔ
の期間において、図１１（ｃ）に示すように、ハイレベ
ルの出力信号がトップゲートドライバ１１の段ＲＳ
（３）にシフトして、トップゲートドライバ４は、三行
目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−１
５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２
は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間に
おいて、一、二行目のＤＧ−ＴＦＴ１０ａがフォトセン
ス状態（図６（ｅ）参照）となり、三行目のＤＧ−ＴＦ
Ｔ１０ａがリセット状態（図６（ａ）参照）となる。

【０１０５】次に、タイミングＴ４からＴ４．５までの
０．５Ｔの期間において、図１１（ｄ）に示すように、
トップゲートドライバ１１は、すべてのＴＧＬに−１５
〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２
は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレ
インドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印
加する。この期間において、すべての行のＤＧ−ＴＦＴ
１０ａがフォトセンス状態（図６（ｅ）参照）となる。

【０１０６】次に、タイミングＴ４．５からＴ５までの
０．５Ｔの期間において、図１１（ｅ）に示すように、
トップゲートドライバ１１は、すべてのＴＧＬに−１５
〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、
一行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに
０〔Ｖ〕を印加する。すなわち、ボトムゲートドライバ
１２の段ＲＳ（１）からハイレベルの出力信号が出力さ
れ、段ＲＳ（２），ＲＳ（３）からローレベルの出力信
号が出力される。この期間において、一行目のＤＧ−Ｔ
ＦＴ１０ａが第一または第二の読み出し状態（図６
（ｄ）又は（ｆ）参照）となり、二、三行目のＤＧ−Ｔ
ＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）のま
まとなる。

【０１０７】ここで、一行目のＤＧ−ＴＦＴ１０ａで
は、フォトセンス状態となっていたタイミングＴ２から
Ｔ４．５までの期間で十分な光が半導体膜２３に照射さ
れていると、第二の読み出し状態（図６（ｆ）参照）と
なって半導体膜２３内にｎチャネルが形成されるため、
対応するＤＬ上の電荷がディスチャージされる。一方、
タイミングＴ２からＴ４．５までの期間で十分な光が半
導体膜２３に照射されていないと、第一の読み出し状態
（図６（ｄ）参照）となって半導体膜２３内のｎチャネ
ルがピンチオフされるため、対応するＤＬ上の電荷はデ
ィスチャージされない。ドレインドライバ１３は、タイ
ミングＴ４．５からＴ５までの期間で各ＤＬ上の電位を
読み出して、データ信号ＤＡＴＡに変換し、一行目のＤ
Ｇ−ＴＦＴ１０ａが検出したデータとしてコントローラ
１４に供給する。

【０１０８】次に、タイミングＴ５からＴ５．５までの
０．５Ｔの期間において、図１１（ｆ）に示すように、
トップゲートドライバ１１は、すべてのＴＧＬに−１５
〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２
は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレ
インドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印
加する。この期間において、一行目のＤＧ−ＴＦＴ１０
ａが読み出しを終了した状態となり、二、三行目のＤＧ
−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）
となる。なお、タイミングＴ５からＴ５．５の間では、
ボトムゲートドライバ１２の段ＲＳ（１）のハイレベル
の出力信号が段ＲＳ（２）に入力されるが、段ＲＳ
（２）に入力されるクロック信号ＣＫ２がハイレベルに
なっていないため、二行目のＢＧＬが０〔Ｖ〕に印加さ
れている。

【０１０９】次に、タイミングＴ５．５からＴ６までの
０．５Ｔの期間において、図１１（ｇ）に示すように、
トップゲートドライバ１１は、すべてのＴＧＬに−１５
〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボト
ムゲートドライバ１２の段ＲＳ（２）にシフトして、ボ
トムゲートドライバ１２は、二行目のＢＧＬに＋１０
〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。こ
の期間において、一行目のＤＧ−ＴＦＴ１０ａが読み出
しを終了した状態となり、二行目のＤＧ−ＴＦＴ１０ａ
が第一または第二の読み出し状態（図６（ｄ）または
（ｆ）参照）となり、三行目のＤＧ−ＴＦＴ１０ａがフ
ォトセンス状態（図６（ｅ）参照）となる。

【０１１０】ここで、二行目のＤＧ−ＴＦＴ１０ａで
は、フォトセンス状態となっていたタイミングＴ３から
Ｔ５．５までの期間で十分な光が半導体膜２３に照射さ
れていると、第二の読み出し状態（図６（ｆ）参照）と
なって半導体膜２３内にｎチャネルが形成されるため、
対応するＤＬ上の電荷がディスチャージされる。一方、
タイミングＴ３からＴ５．５までの期間で十分な光が半
導体膜２３に照射されていないと、第一の読み出し状態
（図６（ｄ）参照）となって半導体膜２３内のｎチャネ
ルがピンチオフされるため、対応するＤＬ上の電荷はデ
ィスチャージされない。ドレインドライバ１３は、タイ
ミングＴ５．５からＴ６までの期間で各ＤＬ上の電位を
読み出して、データ信号ＤＡＴＡに変換し、二行目のＤ
Ｇ−ＴＦＴ１０ａが検出したデータとしてコントローラ
１４に供給する。

【０１１１】次に、タイミングＴ６からＴ６．５までの
０．５Ｔの期間において、図１１（ｈ）に示すように、
トップゲートドライバ１１は、すべてのＴＧＬに−１５
〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２
は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレ
インドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印
加する。この期間において、一、二行目のＤＧ−ＴＦＴ
１０ａが読み出しを終了した状態となり、三行目のＤＧ
−ＴＦＴ１０ａがフォトセンス状態（図６（ｅ）参照）
となる。

【０１１２】次に、タイミングＴ６．５からＴ７までの
０．５Ｔの期間において、図１１（ｉ）に示すように、
トップゲートドライバ１１は、すべてのＴＧＬに−１５
〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボト
ムゲートドライバ１２の段ＲＳ（３）にシフトして、ボ
トムゲートドライバ１２は、三行目のＢＧＬに＋１０
〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。こ
の期間において、一、二行目のＤＧ−ＴＦＴ１０ａが読
み出しを終了した状態となり、三行目のＤＧ−ＴＦＴ１
０ａが第一または第二の読み出し状態（図６（ｄ）また
は（ｆ）参照）となる。

【０１１３】ここで、三行目のＤＧ−ＴＦＴ１０ａで
は、フォトセンス状態となっていたタイミングＴ４から
Ｔ６．５までの期間で十分な光が半導体膜２３に照射さ
れていると、第二の読み出し状態（図６（ｆ）参照）と
なって半導体膜２３内にｎチャネルが形成されるため、
対応するＤＬ上の電荷がディスチャージされる。一方、
タイミングＴ４からＴ６．５までの期間で十分な光が半
導体膜２３に照射されていないと、第一の読み出し状態
（図６（ｄ）参照）となって半導体膜２３内のｎチャネ
ルがピンチオフされるため、対応するＤＬ上の電荷はデ
ィスチャージされない。ドレインドライバ１３は、タイ
ミングＴ６．５からＴ７までの期間で各ＤＬ上の電位を
読み出して、データ信号ＤＡＴＡに変換し、三行目のＤ
Ｇ−ＴＦＴ１０ａが検出したデータとしてコントローラ
１４に供給する。

【０１１４】こうしてドレインドライバ１３から行毎に
供給されたデータ信号ＤＡＴＡに対して、コントローラ
１４が所定の処理を行うことで、被験者の指先Ｆの指紋
パターンが読み取られるようになっている。

【０１１５】［第二の実施の形態］次に、本発明のＤＧ
−ＴＦＴの製造方法の第二の実施の形態について、図１
２を参照して説明する。なお、本実施の形態に係るＤＧ
−ＴＦＴの構造は、第一の実施の形態で説明した構造と
略同様であるので、同一の構成要素に同一の符号を付し
て詳細な説明を省略する。また、本実施の形態における
ＤＧ−ＴＦＴの製造方法に関して、第一の実施の形態で
説明したＤＧ−ＴＦＴの製造方法と略同様であるので、
特徴的な工程だけを中心に説明する。なお、後述する第
三及び第四の実施の形態についても、同様に特徴的な工
程だけを説明する。

【０１１６】本実施の形態では、第一の実施の形態で説
明した不純物半導体膜分割工程とトランジスタ領域形成
工程において、トランジスタ領域形成工程が先に行わ
れ、その後に、不純物半導体膜分割工程が行われること
を特徴としている。

【０１１７】具体的に説明すると、トランジスタ領域形
成工程では、図１２（ａ），（ｂ）に示すように、絶縁
性基板２０上に、パターニングされて所定の形状に加工
形成されたボトムゲート電極ＢＧ，ボトムゲート絶縁膜
２２，半導体膜２３，パターニングされて所定の形状に
加工形成されたチャネル保護膜２４ａ，及び不純物膜２
５ａが順次成膜された状態において、トランジスタ領域
２８がレジストＲ２で覆われる。そして、プラズマエッ
チングにより、トランジスタ領域２８以外の（レジスト
Ｒ２で覆われていない）不純物膜２５ａ及び半導体膜２
３が除去され、不純物膜２５ａの外側の端面２５ｆ及び
半導体膜２３の外側の端面２３ａを露出させる。この工
程では、不純物膜２５ａ及び半導体膜２３を除去するの
に必要な時間／露光量だけ紫外線が照射されるが、パタ
ーニング後に残される不純物膜２５ａ、チャネル保護膜
２４ａ及びチャネル保護膜２４ａ下方の半導体膜２３
は、レジストＲ２により覆われているので紫外線から保
護されている。そしてレジストＲ２を残した状態で酸素
プラズマアッシングを行い、露出された不純物膜２５ａ
の端面２５ｆ及び半導体膜２３の端面２３ａを酸化膜と
し、その後レジストＲ２が除去され、図１２（ｃ），
（ｄ）に示す状態とされる。この状態においては、トラ
ンジスタ領域２８内に半導体膜２３，チャネル保護膜２
４ａ及び不純物膜２５ａが、ボトムゲート絶縁膜２２上
に除去されずに島状に残された状態とされている。

【０１１８】上述のトランジスタ領域形成工程の後に、
不純物半導体膜分割工程が行われる。不純物半導体膜分
割工程では、図１２（ｅ），（ｆ）に示すように、半導
体膜２３及びチャネル保護膜２４ａ上に成膜された不純
物膜２５ａを、ソース電極側とドレイン電極側に分割す
るために、スリット状の除去部２７を設け、この除去部
２７を除く部分がレジストＲ１で覆われる。そして、プ
ラズマエッチングにより不純物膜２５ａの除去部２７が
除去されるが、プラズマエッチングでの紫外線照射時間
／露光量は不純物膜２５ａを除去するのに必要な時間／
露光量のみでよい。次いでレジストＲ１を残した状態で
酸素プラズマアッシングにより、露出された不純物膜２
５ａ、２６の端面２５ｅ、２６ｅを酸化膜とする。その
後ウェットエッチングにより、レジストＲ１が除去さ
れ、図１２（ｇ），（ｈ）に示す状態とされる。この状
態においては、不純物膜２５ａがソース電極及びドレイ
ン電極の下部に配置されるように分割された不純物膜２
５ａ，２６とされ、この不純物膜２５ａ，２６間にスリ
ット状にチャネル保護膜２４ａが露出した状態となって
いる。

【０１１９】以上、第二の実施の形態に係るＤＧ−ＴＦ
Ｔの製造方法によれば、第一の実施の形態で説明した製
造方法と同様に、不純物半導体膜分割工程とトランジス
タ領域形成工程とが別々に行われるので紫外線照射部３
５（図１２（ｅ），（ｇ）参照）に与えるプラズマダメ
ージを大幅に低減することができる。ここで、第一の実
施の形態で説明した製造方法では、不純物半導体膜分割
工程が先に行われ、その後にトランジスタ領域形成工程
が行われるが、不純物半導体膜分割工程においてエッチ
ング時間／露光量が短時間であった場合に、エッチング
時の反応生成物が充分に除去されない状態で、この反応
生成物が、レジストＲ１で覆われていない不純物膜２５
ａの除去部２７の端部に付着して残る可能性がある。こ
の場合に、完成されたＤＧ−ＴＦＴ１０ａを駆動させる
と、チャネル部間が完全に分離されないことにより、チ
ャネル部間でリーク電流が流れ、ＤＧ−ＴＦＴ１０ａの
加工不良を招く可能性がある。しかしながら、本実施の
形態に係る製造方法によれば、トランジスタ領域形成工
程が先に行われ、その後に、不純物半導体膜分割工程が
行われるので、トランジスタ領域形成工程において充分
な時間／露光量のエッチングを行うことができ、エッチ
ング時の反応生成物を充分に除去することができる。こ
れにより、加工不良の要因となるチャネル部間のリーク
電流を防止でき、加工精度の高いＤＧ−ＴＦＴ１０ａを
製造することができる。

【０１２０】［第三の実施の形態］以下、本発明のＤＧ
−ＴＦＴの製造方法の第三の実施の形態について、図１
３を参照して説明する。本実施の形態においては、第二
の実施の形態と同様に、トランジスタ領域形成工程の後
に、不純物半導体膜分割工程が行われる。トランジスタ
領域形成工程（図１３（ａ）〜図１３（ｄ）参照）は、
第二の実施の形態で説明した工程（図１２（ａ）〜図１
２（ｄ）参照）と同様である。ただしこの工程中で、露
出された不純物膜２５ａの外側の端面２５ｆ及び半導体
膜２３の外側の端面２３ａを酸化させる酸素プラズマア
ッシングを行わなくてもよい。

【０１２１】そして、不純物半導体膜分割工程では、図
１３（ｅ），（ｆ）に示すように、トランジスタ領域形
成工程においてボトムゲート絶縁膜２２上に島状に残さ
れたトランジスタ領域２８（図１３（ａ）〜（ｄ）参
照）の不純物膜２５ａのうち、ソース電極及びドレイン
電極に覆われる電極形成領域３６のみが、レジストＲ１
ａ，Ｒ１ｂにより二箇所について覆われる。言い換える
と、図１３（ａ）〜（ｄ）に示すトランジスタ領域２８
の不純物膜２５ａは、平面視して略エ字状（図１３
（ｆ）参照）に露出した部分が残されて、レジストＲ１
ａ，Ｒ１ｂで覆われる。なお、電極形成領域３６は、長
方形状の領域が二箇所について略平行に配列されている
ものであって、この電極形成領域３６上にソース電極及
びドレイン電極が設けられるようになっている。その
後、プラズマエッチングにより、略エ字状に露出した不
純物膜２５ａが除去されるが、プラズマエッチングでの
紫外線照射時間／露光量は不純物膜２５ａを除去するの
に必要な時間／露光量のみでよい。そしてレジストＲ１
ａ，Ｒ１ｂを残した状態で酸素プラズマアッシングを行
い、露出された不純物膜２５ａ、２６の端面２５ｅ、２
５ｆ、２６ｅ、２６ｆ及び半導体膜２３の端面２３ａを
酸化膜とする。次いでウェットエッチングにより、レジ
ストＲ１ａ，Ｒ１ｂが除去され、図１３（ｇ），（ｈ）
に示す状態とされる。この状態においては、不純物膜２
５ａがソース電極及びドレイン電極の下部に配置される
ように分割された不純物膜２５ａ，２６とされるととも
に、チャネル保護膜２４ａが、この不純物膜２５ａ，２
６の一端部側に重なり、平面視して略Ｉ字状（図１３
（ｈ）参照）に露出した状態となっている。

【０１２２】以上、第三の実施の形態に係るＤＧ−ＴＦ
Ｔの製造方法によれば、電極形成領域３６の不純物膜２
５ａがレジストＲ１ａ，Ｒ１ｂにより覆われるので、不
純物半導体膜分割工程においては、トランジスタ領域２
８のうち電極形成領域３６以外の不純物膜２５ａが除去
される。この場合、第一乃至第二の実施の形態で説明し
た不純物膜２５ａの除去部２７だけの除去とは異なり、
トランジスタ領域２８の端部の不純物膜２５ａ、すなわ
ち、チャネル部を形成するのに無関係な不純物膜２５ａ
（図１３（ｆ）中、符号２５ｃ参照）を除去することが
できる。従って、ＤＧ−ＴＦＴ１０ａを駆動させた際の
リーク電流を確実に防止でき、より確実に加工不良の少
ないＤＧ−ＴＦＴ１０ａを提供することができる。

【０１２３】［第四の実施の形態］以下、本発明のＤＧ
−ＴＦＴの製造方法の第四の実施の形態について、図１
４を参照して説明する。本実施の形態では、まず、絶縁
性基板２０上に、パターニングされたボトムゲート電極
ＢＧと、ボトムゲート絶縁膜２２と、半導体膜２３と、
パターニングされたチャネル保護膜２４ａと、不純物膜
２５ａとが順次成膜された状態で、不純物膜２５ａがソ
ース電極及びドレイン電極の下部に配置されるように、
半導体膜２３を残した状態で不純物膜２５ａをパターニ
ングする不純物膜パターニング工程が行われる。

【０１２４】具体的に説明すると、不純物膜パターニン
グ工程では、図１４（ａ），（ｂ）に示すように、成膜
された不純物膜２５ａのうち、ソース電極とドレイン電
極の下部に配置される電極形成領域３６の不純物膜２５
ａが、レジストＲ３により覆われる。そして、プラズマ
エッチングにより、電極形成領域３６以外の（レジスト
Ｒ３で覆われていない）不純物膜２５ａだけを除去す
る。プラズマエッチングでの紫外線照射時間／露光量は
不純物膜２５ａを除去するのに必要な時間／露光量のみ
でよい。そしてレジストＲ３を残した状態で酸素プラズ
マアッシングを行い、露出された不純物膜２５ａ、２６
の端面２５ｅ、２５ｆ、２６ｅ、２６ｆを酸化膜とす
る。次いでウェットエッチングにより、レジストＲ３を
除去し、図１４（ｃ），（ｄ）に示す状態とする。この
状態においては、不純物膜２５ａがソース電極及びドレ
イン電極の下部に配置されるようにパターニングされ
て、電極形成領域３６に所定形状に加工形成された不純
物膜２５ａ，２６とされるとともに、チャネル保護膜２
４ａが、この不純物膜２５ａ，２６の一端部側に重な
り、平面視して略Ｉ字状に露出した状態となっている。
それ以外の領域については、半導体膜２３が露出した状
態となっている。

【０１２５】そして、不純物膜パターニング工程の後
に、該不純物膜パターニング工程で残された半導体膜２
３及びパターニングされた不純物膜２５ａ，２６をトラ
ンジスタ領域２８内に残すように、前記残された半導体
膜２３をパターニングする半導体膜パターニング工程が
行われる。この半導体膜パターニング工程では、図１４
（ｅ），（ｆ）に示すように、電極形成領域３６を含む
トランジスタ領域２８の不純物膜２５ａ，２６及びチャ
ネル保護膜２４ａをレジストＲ４で覆う。その後、プラ
ズマエッチングにより、トランジスタ領域２８以外の
（レジストＲ４で覆われていない）半導体膜２３を除去
する。この工程では、半導体膜２３を除去するのに必要
な時間／露光量だけ紫外線が照射されるが、パターニン
グ後に残される不純物膜２５ａ、２６、チャネル保護膜
２４ａ及びチャネル保護膜２４ａ下方の半導体膜２３
は、レジストＲ４により覆われているので紫外線から保
護されている。そしてレジストＲ４を残した状態で酸素
プラズマアッシングにより露出された不純物膜２５ａ、
２６の端面２５ｆ、２６ｆ及び半導体膜２３の端面２３
ａを酸化膜とし、ウェットエッチングによりレジストＲ
４を除去し、図１４（ｇ），（ｈ）に示す状態とする。
この状態においては、不純物膜２５ａ，２６は、不純物
膜パターニング工程によりパターニングされた状態を保
持しており、チャネル保護膜２４ａは、不純物膜２５
ａ，２６の一端部側に重なり、平面視して略Ｉ字状に露
出した状態となっている。

【０１２６】以上、第四の実施の形態に係るＤＧ−ＴＦ
Ｔの製造方法によれば、不純物膜パターニング工程では
不純物膜２５ａ一膜だけが除去され、半導体膜パターニ
ング工程では半導体膜２３一膜だけが除去される。従っ
て、不純物膜パターニング工程においては、不純物膜２
５ａをパターニングする際に不純物膜２５ａ一膜だけの
エッチング時間／露光量で足りるので、紫外線照射部３
５への余計な時間／露光量分の紫外線が照射されること
はなく、紫外線照射部３５に与えるプラズマダメージを
低減することができる。また、不純物膜パターニング工
程及び半導体膜パターニング工程の両工程においてエッ
チングが行われる際に、半導体膜２３の下部に成膜され
たボトムゲート絶縁膜２２が露出された状態でエッチン
グが行われることはないので、このボトムゲート絶縁膜
２２に対するエッチングダメージを低減することができ
る。

【０１２７】なお、上記各実施の形態では光学的なセン
サに関する読取装置について説明したが、これに限らず
指先の凹凸の差による容量の差により指紋を検知するセ
ンサにおいても同様の効果をもたらすことができる。こ
の場合、トップゲートドライバ１１、ボトムゲートドラ
イバ１２，ドレインドライバ１３の代わりに、マトリク
ス状に設けられた複数の容量検出型センサからの電位を
読み取る駆動回路が設けられればよい。

【０１２８】本実施の形態では、指先保持部Ｂは接地さ
れていたが、基準電位を接地電位とし、定期的に上及び
／又は下に振れる微弱な波形信号が印加されるようにし
て、コントローラ１４が、指先の接触による波形信号の
乱れを検知して、フォトセンスを開始するように制御信
号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔを出力するととも
に、バックライト３７に発光信号を出力するようにして
もよい。

【０１２９】本実施の形態に係る読取装置は、携帯電話
等の情報端末、パーソナルコンピュータに付属して未登
録者のアクセス制限するため、またドアや出入り口に配
置することで予め登録されていない者の侵入防止を行う
ため、の個人認証デバイスに適用することができる。

【０１３０】

【発明の効果】本発明によれば、不純物半導体膜分割工
程とトランジスタ領域形成工程が別々に行われるので、
チャネル保護膜と半導体膜との界面及びその近傍の半導
体膜に与える不必要なプラズマダメージを防ぐことがで
きる。また、不純物膜パターニング工程と半導体膜パタ
ーニング工程とを別々に行うことにより、半導体膜の下
に成膜されたボトムゲート絶縁膜へのエッチングダメー
ジを低減することができる。

【図面の簡単な説明】

【図１】本実施の形態に係る指紋読取装置のフォトセン
サデバイスの回路構成を示す図である。

【図２】図１におけるＸ−Ｘ断面を示す断面図である。

【図３】前記指紋読取装置に設けられたフォトセンサ部
のダブルゲート型薄膜トランジスタの具体的な態様を示
す平面図である。

【図４】前記ダブルゲート型薄膜トランジスタの具体的
な態様を示す図であり、図３におけるＹ−Ｙ断面を示す
断面図である。

【図５】第一の実施の形態に係るダブルゲート型薄膜ト
ランジスタの製造方法を説明するための（ａ），
（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），
（ｆ），（ｈ）平面図である。

【図６】前記フォトセンサ部を構成するダブルゲート型
薄膜トランジスタの駆動原理を説明するための模式図で
ある。

【図７】前記指紋読取装置において、指先の凹凸をフォ
トセンスする場合を説明するための図である。

【図８】本実施の形態に係るドライバ回路部を構成する
トップゲートドライバ又はボトムゲートドライバの全体
構成を示す図である。

【図９】前記トップゲートドライバ又はボトムゲートド
ライバの各段の回路構成を示す図である。

【図１０】前記トップゲートドライバ又はボトムゲート
ドライバの動作を示すタイミングチャートである。

【図１１】前記指紋読取装置において、被験者の指紋読
取動作を説明するための模式図である。

【図１２】第二の実施の形態に係るダブルゲート型薄膜
トランジスタの製造方法を説明するための（ａ），
（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），
（ｆ），（ｈ）平面図である。

【図１３】第三の実施の形態に係るダブルゲート型薄膜
トランジスタの製造方法を説明するための（ａ），
（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），
（ｆ），（ｈ）平面図である。

【図１４】第四の実施の形態に係るダブルゲート型薄膜
トランジスタの製造方法を説明するための（ａ），
（ｃ），（ｅ），（ｇ）断面図、（ｂ），（ｄ），
（ｆ），（ｈ）平面図である。

【図１５】従来のダブルゲート型薄膜トランジスタの積
層構造を示す断面図である。

【図１６】従来のダブルゲート型薄膜トランジスタの製
造方法を説明するための（ａ），（ｃ），（ｅ）断面
図、（ｂ），（ｄ），（ｆ）平面図である。

【符号の説明】

ＤＧ−ＴＦＴ ダブルゲート型薄膜トランジスタ Ａ 指紋読取装置（読取装置） Ｂ 指先保持部 Ｃ フォトセンサデバイス Ｓ ソース電極 Ｄ ドレイン電極 ＴＧ トップゲート電極 ＢＧ ボトムゲート電極 Ｒ１ レジスト（第一のレジスト） Ｒ２ レジスト（第二のレジスト） １０ フォトセンサ部（センサ部） ２０ 絶縁性基板 ２２ ボトムゲート絶縁膜（ゲート絶縁膜） ２３ 半導体膜 ２４ａ（２４ｂ） チャネル保護膜 ２５ａ（２５ｂ） 不純物半導体膜 ２７ 除去部 ２８ トランジスタ領域（各トランジスタの領域） ３６ 電極形成領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 誠 東京都八王子市石川町2951番地５ カシオ 計算機株式会社八王子研究所内 Ｆターム(参考） 4M118 AA10 AB01 BA05 CA11 CA19 CB06 CB07 FB03 FB09 FB13 GA02 GA03 5F049 MA15 MB03 MB05 NA20 NB03 PA14 RA04 SE04 SE05 SS01 UA20 5F110 AA30 BB10 CC07 EE03 EE04 EE06 EE07 EE30 FF03 GG02 GG13 GG15 GG25 GG35 HK03 HK04 HK06 HK09 HK16 HK21 HK33 HM04 NN01 NN12 NN24 QQ04

Claims (8)

【特許請求の範囲】
1. 【請求項１】チャネル部を形成する半導体膜の両端に積
   層されるソース電極及びドレイン電極と、前記チャネル
   部を形成する半導体膜を挟んで互いに対向して配置され
   るボトムゲート電極及びトップゲート電極とを備える薄
   膜トランジスタの製造方法であって、 絶縁性基板上に、パターニングされたボトムゲート電極
   と、ゲート絶縁膜と、半導体膜と、パターニングされた
   チャネル保護膜と、不純物半導体膜とが順次成膜された
   状態で、前記チャネル保護膜上に成膜された前記不純物
   半導体膜を前記ソース電極及びドレイン電極のそれぞれ
   の下部に配置されるように分割する不純物半導体膜分割
   工程と、前記半導体膜及び前記不純物半導体膜を各トラ
   ンジスタの領域内に残すようにパターニングするトラン
   ジスタ領域形成工程とを備え、 前記トランジスタ領域形成工程と前記不純物半導体膜分
   割工程とが別々に行われることを特徴とする薄膜トラン
   ジスタの製造方法。
2. 【請求項２】請求項１記載の薄膜トランジスタの製造方
   法において、 前記不純物半導体膜分割工程では、チャネル保護膜上の
   不純物半導体膜を前記ソース電極側と前記ドレイン電極
   側に分割するために除去される不純物半導体膜の除去部
   を除く不純物半導体膜を第一のレジストで覆い、前記除
   去部を除去するとともに、前記第一のレジストを除去
   し、 前記トランジスタ領域形成工程では、各トランジスタの
   領域内に残される半導体膜上の不純物半導体膜及びチャ
   ネル保護膜を第二のレジストで覆い、該第二のレジスト
   に覆われていない不純物半導体膜及び半導体膜を除去す
   るとともに、前記第二のレジストを除去し、 前記不純物半導体膜分割工程の後に、前記トランジスタ
   領域形成工程が行われることを特徴とする薄膜トランジ
   スタの製造方法。
3. 【請求項３】請求項１記載の薄膜トランジスタの製造方
   法において、 前記不純物半導体膜分割工程では、チャネル保護膜上の
   不純物半導体膜を前記ソース電極側と前記ドレイン電極
   側に分割するために除去される不純物半導体膜の除去部
   を除く不純物半導体膜を第一のレジストで覆い、前記除
   去部を除去するとともに、前記第一のレジストを除去
   し、 前記トランジスタ領域形成工程では、各トランジスタの
   領域内に残される半導体膜上の不純物半導体膜及びチャ
   ネル保護膜を第二のレジストで覆い、該第二のレジスト
   に覆われていない不純物半導体膜及び半導体膜を除去す
   るとともに、前記第二のレジストを除去し、 前記トランジスタ領域形成工程の後に、前記不純物半導
   体膜分割工程が行われることを特徴とする薄膜トランジ
   スタの製造方法。
4. 【請求項４】請求項３記載の薄膜トランジスタの製造方
   法において、 前記不純物半導体膜分割工程に用いられる第一のレジス
   トは、前記各トランジスタの領域内のうち、ソース電極
   及びドレイン電極の下部に配置される電極形成領域の不
   純物半導体膜のみを覆うことを特徴とする薄膜トランジ
   スタの製造方法。
5. 【請求項５】チャネル部を形成する半導体膜の両端に積
   層されるソース電極及びドレイン電極と、前記チャネル
   部を形成する半導体膜を挟んで互いに対向して配置され
   るボトムゲート電極及びトップゲート電極とを備える薄
   膜トランジスタの製造方法であって、 絶縁性基板上に、パターニングされたボトムゲート電極
   と、ゲート絶縁膜と、半導体膜と、パターニングされた
   チャネル保護膜と、不純物半導体膜とが順次成膜された
   状態で、 前記不純物半導体膜が前記ソース電極及びドレイン電極
   の下部に配置されるように、前記半導体膜を残した状態
   で前記不純物半導体膜をパターニングする不純物膜パタ
   ーニング工程が行われ、 該不純物膜パターニング工程の後に、該不純物膜パター
   ニング工程で残された半導体膜及びパターニングされた
   不純物半導体膜を各トランジスタの領域内に残すよう
   に、前記残された半導体膜をパターニングする半導体膜
   パターニング工程が行われることを特徴とする薄膜トラ
   ンジスタの製造方法。
6. 【請求項６】請求項１〜５のいずれか一つに記載の薄膜
   トランジスタの製造方法において、前記不純物半導体膜
   分割工程及び前記トランジスタ領域形成工程はプラズマ
   エッチングを含むことを特徴とする薄膜トランジスタの
   製造方法。
7. 【請求項７】請求項１〜６のいずれか一つに記載の薄膜
   トランジスタの製造方法により製造された薄膜トランジ
   スタを用いることを特徴とするフォトセンサ。
8. 【請求項８】請求項７記載のフォトセンサを備える読取
   装置において、 前記フォトセンサをマトリクス状に配置して被検体を読
   み取るセンサ部と、 該センサ部を駆動させるために駆動信号を送るドライバ
   回路部とを備えることを特徴とする読取装置。