JP2953352B2 - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜半導体装置に関
し、特にマスク工程（以下ＰＲという）数を従来よりも
削減した製造方法により、リーク電流の少ない薄膜トラ
ンジスタ、あるいはこれに加えて光感度バラツキの小さ
いフォトセンサ素子を有する薄膜半導体装置、及びその
製造方法に関する。
し、特にマスク工程（以下ＰＲという）数を従来よりも
削減した製造方法により、リーク電流の少ない薄膜トラ
ンジスタ、あるいはこれに加えて光感度バラツキの小さ
いフォトセンサ素子を有する薄膜半導体装置、及びその
製造方法に関する。
【０００２】
【従来の技術】近年では画像入出力デバイスの小型化が
急速に進み、画像入力デバイスではＣＣＤや密着イメー
ジセンサが、また画像表示デバイスでは液晶ディスプレ
イが小型化の主役になってきている。なかでも、密着イ
メージセンサや液晶ディスプレイは、光学系等により画
像のサイズを縮小して読み取り、あるいは表示させるの
ではなく、等倍サイズで入出力することができるとい
う、いわゆる薄型、大画面であることが大きな特徴であ
る。また、これらのデバイスに共通する技術的課題とし
て、薄膜トランジスタ（以下ＴＦＴ素子という）、フォ
トセンサ素子、容量素子などの複数の機能素子を同一基
板上に同一製造工程で形成する薄膜半導体製造技術、と
りわけＴＦＴ素子の製造工程の低コスト化が薄膜半導体
装置の低コスト化を図る上で重要である。
急速に進み、画像入力デバイスではＣＣＤや密着イメー
ジセンサが、また画像表示デバイスでは液晶ディスプレ
イが小型化の主役になってきている。なかでも、密着イ
メージセンサや液晶ディスプレイは、光学系等により画
像のサイズを縮小して読み取り、あるいは表示させるの
ではなく、等倍サイズで入出力することができるとい
う、いわゆる薄型、大画面であることが大きな特徴であ
る。また、これらのデバイスに共通する技術的課題とし
て、薄膜トランジスタ（以下ＴＦＴ素子という）、フォ
トセンサ素子、容量素子などの複数の機能素子を同一基
板上に同一製造工程で形成する薄膜半導体製造技術、と
りわけＴＦＴ素子の製造工程の低コスト化が薄膜半導体
装置の低コスト化を図る上で重要である。
【０００３】図１３は、前述した薄膜半導体装置のう
ち、密着イメージセンサを例にとったデバイス基板の平
面図である。このデバイス基板上には、前述したよう
に、センサ素子、蓄積容量、転送用ＴＦＴ素子、及び配
線が同一の薄膜半導体製造工程により形成されている。
次にその動作について説明する。各採光窓１０２を通し
てデバイス基板の裏側から入射した光がデバイス基板の
表側に置かれた原稿で反射してセンサ素子１０３に入射
すると、その光強度に比例した光電流が発生し、その電
荷が各々の蓄積容量１０４に蓄積される。
ち、密着イメージセンサを例にとったデバイス基板の平
面図である。このデバイス基板上には、前述したよう
に、センサ素子、蓄積容量、転送用ＴＦＴ素子、及び配
線が同一の薄膜半導体製造工程により形成されている。
次にその動作について説明する。各採光窓１０２を通し
てデバイス基板の裏側から入射した光がデバイス基板の
表側に置かれた原稿で反射してセンサ素子１０３に入射
すると、その光強度に比例した光電流が発生し、その電
荷が各々の蓄積容量１０４に蓄積される。
【０００４】次に外部に設けた駆動回路から各駆動配線
１０６を通じて各転送用ＴＦＴ素子１０５を順次時分割
で駆動してオン状態にすることにより、蓄積された電荷
を対応する読み出し配線１０１に並列に時系列データと
して取り出し、それを外部に設けた図示しない信号処理
回路で必要な処理を行うことにより、読み取り動作が行
われる。
１０６を通じて各転送用ＴＦＴ素子１０５を順次時分割
で駆動してオン状態にすることにより、蓄積された電荷
を対応する読み出し配線１０１に並列に時系列データと
して取り出し、それを外部に設けた図示しない信号処理
回路で必要な処理を行うことにより、読み取り動作が行
われる。
【０００５】前記薄膜半導体装置を構成するＴＦＴ素子
の構造にはチャネルエッチ型とチャネル保護型の２種類
がある。図１４は、チャネルエッチ型ＴＦＴ素子の構造
を示す断面図で、例えば特開昭６１−１３４７８６に開
示されているものである。
の構造にはチャネルエッチ型とチャネル保護型の２種類
がある。図１４は、チャネルエッチ型ＴＦＴ素子の構造
を示す断面図で、例えば特開昭６１−１３４７８６に開
示されているものである。
【０００６】図１６〜図１７は、チャネルエッチ型ＴＦ
Ｔを用いた場合の前記薄膜半導体装置の製造工程を、図
１３のＡ−Ａ´断面で示したものである。先ず、ガラス
基板１３１上に、Ｃｒ、Ａｌ等の不透明金属からなる第
１電極層１３２をスパッタ等の方法により堆積した後
に、フォトリソグラフィ等の方法を用いてパターン化す
ることによりゲート電極を形成する（図１６（ａ））。
Ｔを用いた場合の前記薄膜半導体装置の製造工程を、図
１３のＡ−Ａ´断面で示したものである。先ず、ガラス
基板１３１上に、Ｃｒ、Ａｌ等の不透明金属からなる第
１電極層１３２をスパッタ等の方法により堆積した後
に、フォトリソグラフィ等の方法を用いてパターン化す
ることによりゲート電極を形成する（図１６（ａ））。
【０００７】プラズマＣＶＤ等の方法により、窒化シリ
コン等からなるゲート絶縁層１３３、非晶質シリコンか
らなる半導体層１３４、及びリン等の不純物を混合した
非晶質シリコンからなる不純物半導体層１３５を順次堆
積し、次にエッチングにより前記不純物半導体層１３
５、及び半導体層１３４を同時にパターン化することに
より、素子分離を行う（図１６（ｂ））。続いて、ゲー
ト絶縁層１３３をエッチングしてコンタクトホールを開
孔する（図１７（ｃ））。
コン等からなるゲート絶縁層１３３、非晶質シリコンか
らなる半導体層１３４、及びリン等の不純物を混合した
非晶質シリコンからなる不純物半導体層１３５を順次堆
積し、次にエッチングにより前記不純物半導体層１３
５、及び半導体層１３４を同時にパターン化することに
より、素子分離を行う（図１６（ｂ））。続いて、ゲー
ト絶縁層１３３をエッチングしてコンタクトホールを開
孔する（図１７（ｃ））。
【０００８】Ｃｒ、Ａｌ等の不透明金属からなる第２電
極層１３６をスパッタ等の方法により堆積した後にパタ
ーン化することにより、ソース、ドレイン電極、蓄積容
量電極、及び配線を形成し、その後、第２電極層１３６
をマスクにして不純物半導体層１３５をエッチング除去
し、最後に、基板全面に保護絶縁層１３７を堆積する
（図１７（ｄ））。
極層１３６をスパッタ等の方法により堆積した後にパタ
ーン化することにより、ソース、ドレイン電極、蓄積容
量電極、及び配線を形成し、その後、第２電極層１３６
をマスクにして不純物半導体層１３５をエッチング除去
し、最後に、基板全面に保護絶縁層１３７を堆積する
（図１７（ｄ））。
【０００９】上述したチャネルエッチ型ＴＦＴを用いた
薄膜半導体装置の場合は、第２電極層１３６を形成後に
ＴＦＴ素子のバックチャネル側の不純物半導体層１３５
をエッチング除去しなければならない。前記エッチング
は、一般的にドライエッチングにて行われるが、その
際、半導体層１３４の表面はプラズマによるダメージを
受けて欠陥が発生し易く、そこに第２電極層１３６の金
属イオン等が結合する。その結果、ＴＦＴ素子のオフリ
ーク電流が増加するという欠点がある。
薄膜半導体装置の場合は、第２電極層１３６を形成後に
ＴＦＴ素子のバックチャネル側の不純物半導体層１３５
をエッチング除去しなければならない。前記エッチング
は、一般的にドライエッチングにて行われるが、その
際、半導体層１３４の表面はプラズマによるダメージを
受けて欠陥が発生し易く、そこに第２電極層１３６の金
属イオン等が結合する。その結果、ＴＦＴ素子のオフリ
ーク電流が増加するという欠点がある。
【００１０】また、前述の例のように密着イメージセン
サとして用いた場合には、センサ素子において半導体層
１３４の光電変換機能を利用するが、センサ素子の光感
度は半導体層１３４の膜厚に依存し、膜が厚くなるほど
光感度が向上する特性を示す。しかしながら、上記不純
物半導体層１３５のエッチングにおいては、不純物半導
体層１３５と半導体層１３４のエッチング選択比を大き
く確保することができないために、エッチング装置のエ
ンドポイント検出が利かず、半導体層１３４がある程度
掘込まれてしまう。従って、半導体層１３４の膜減りに
よりセンサ素子の光感度低下を生じるばかりでなく、エ
ッチング量バラツキがあると半導体層１３４の残膜厚バ
ラツキによりセンサ素子の光感度バラツキを生じるとい
う欠点がある。
サとして用いた場合には、センサ素子において半導体層
１３４の光電変換機能を利用するが、センサ素子の光感
度は半導体層１３４の膜厚に依存し、膜が厚くなるほど
光感度が向上する特性を示す。しかしながら、上記不純
物半導体層１３５のエッチングにおいては、不純物半導
体層１３５と半導体層１３４のエッチング選択比を大き
く確保することができないために、エッチング装置のエ
ンドポイント検出が利かず、半導体層１３４がある程度
掘込まれてしまう。従って、半導体層１３４の膜減りに
よりセンサ素子の光感度低下を生じるばかりでなく、エ
ッチング量バラツキがあると半導体層１３４の残膜厚バ
ラツキによりセンサ素子の光感度バラツキを生じるとい
う欠点がある。
【００１１】一方、チャネル保護型ＴＦＴ素子の構造断
面としては、一般的に図１５に示すものが知られてい
る。図１８〜図１９は、チャネル保護型ＴＦＴを用いで
前出の薄膜半導体装置を製造する場合に考えられる製造
工程を示す断面図である。先ず、ガラス基板１４１上
に、Ｃｒ、Ａｌ等の不透明金属からなる第１電極層１４
２をスパッタ等の方法により堆積した後に、フォトリソ
グラフィ等の方法を用いてパターン化することによりゲ
ート電極を形成する（図１８（ａ））。
面としては、一般的に図１５に示すものが知られてい
る。図１８〜図１９は、チャネル保護型ＴＦＴを用いで
前出の薄膜半導体装置を製造する場合に考えられる製造
工程を示す断面図である。先ず、ガラス基板１４１上
に、Ｃｒ、Ａｌ等の不透明金属からなる第１電極層１４
２をスパッタ等の方法により堆積した後に、フォトリソ
グラフィ等の方法を用いてパターン化することによりゲ
ート電極を形成する（図１８（ａ））。
【００１２】プラズマＣＶＤ等の方法により、窒化シリ
コン等からなるゲート絶縁層１４３、非晶質シリコンか
らなる半導体層１４４、及び窒化シリコン等からなるチ
ャンネル保護層１４８を順次堆積し、次にエッチングに
より前記チャンネル保護層１４８をパターン化する（図
１８（ｂ））。プラズマＣＶＤ等の方法により、リン等
の不純物を混合した非晶質シリコンからなる不純物半導
体層１４５を堆積し、次にエッチングにより前記不純物
半導体層１４５、及び半導体層１４４を同時にパターン
化することにより、素子分離を行う（図１８（ｃ））。
コン等からなるゲート絶縁層１４３、非晶質シリコンか
らなる半導体層１４４、及び窒化シリコン等からなるチ
ャンネル保護層１４８を順次堆積し、次にエッチングに
より前記チャンネル保護層１４８をパターン化する（図
１８（ｂ））。プラズマＣＶＤ等の方法により、リン等
の不純物を混合した非晶質シリコンからなる不純物半導
体層１４５を堆積し、次にエッチングにより前記不純物
半導体層１４５、及び半導体層１４４を同時にパターン
化することにより、素子分離を行う（図１８（ｃ））。
【００１３】次に、ゲート絶縁層１４３をエッチングし
てコンタクトホールを開孔する（図１９（ｄ））。さら
にＣｒ、Ａｌ等の不透明金属からなる第２電極層１４６
をスパッタ等の方法により堆積した後にパターン化する
ことにより、ソース、ドレイン電極、蓄積容量電極、及
び配線を形成し、その後、第２電極層１４６をマスクに
して不純物半導体層１４５をエッチング除去する。最後
に、基板全面に保護絶縁層１４７を堆積する（図１９
（ｅ））。
てコンタクトホールを開孔する（図１９（ｄ））。さら
にＣｒ、Ａｌ等の不透明金属からなる第２電極層１４６
をスパッタ等の方法により堆積した後にパターン化する
ことにより、ソース、ドレイン電極、蓄積容量電極、及
び配線を形成し、その後、第２電極層１４６をマスクに
して不純物半導体層１４５をエッチング除去する。最後
に、基板全面に保護絶縁層１４７を堆積する（図１９
（ｅ））。
【００１４】チャネル保護型ＴＦＴを用いた薄膜半導体
装置の場合は、薄の堆積時から半導体層１４４のバック
チャネル側がチャンネル保護層１４８によって保護され
ているため、前記チャネルエッチ型のようにオフリーク
電流が大きい、センサ素子の光感度低下、及び光感度バ
ラツキが生じるという問題がなくなる。しかし、製造工
程において必要なマスクＰＲ数は５ＰＲとなり、チャネ
ルエッチ型の４ＰＲよりも多くなる。
装置の場合は、薄の堆積時から半導体層１４４のバック
チャネル側がチャンネル保護層１４８によって保護され
ているため、前記チャネルエッチ型のようにオフリーク
電流が大きい、センサ素子の光感度低下、及び光感度バ
ラツキが生じるという問題がなくなる。しかし、製造工
程において必要なマスクＰＲ数は５ＰＲとなり、チャネ
ルエッチ型の４ＰＲよりも多くなる。
【００１５】
【発明が解決しようとする課題】上述したように、チャ
ネル保護型ＴＦＴを用いた薄膜半導体装置では、特性上
は優れているにもかかわらず製造工程が長いため、製造
コストが高いという欠点がある。本発明の目的とすると
ころは上記問題点に鑑み、マスクＰＲ数を従来よりも削
減した製造方法により、リーク電流の少ないＴＦＴ素
子、あるいはこれに加えて光感度バラツキの小さいフォ
トセンサ素子を有する薄膜半導体装置を提供することに
ある。
ネル保護型ＴＦＴを用いた薄膜半導体装置では、特性上
は優れているにもかかわらず製造工程が長いため、製造
コストが高いという欠点がある。本発明の目的とすると
ころは上記問題点に鑑み、マスクＰＲ数を従来よりも削
減した製造方法により、リーク電流の少ないＴＦＴ素
子、あるいはこれに加えて光感度バラツキの小さいフォ
トセンサ素子を有する薄膜半導体装置を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明は、絶縁性基板
と、前記絶縁性基板上に順次第１電極層からなるゲート
電極、ゲート絶縁層、半導体層、不純物半導体層、第２
電極層からなるソース・ドレイン電極、及び前記半導体
層のうち少なくとも前記ソース・ドレイン電極の間隙領
域表面を覆う絶縁物からなるチャネル保護層により形成
された薄膜トランジスタと、前記薄膜トランジスタを形
成する前記第１電極層、ゲート絶縁層、半導体層、不純
物半導体層、及び第２電極層とを含んで形成された回路
素子とからなる薄膜半導体装置において、少なくとも前
記ゲート絶縁層、半導体層、および不純物半導体層を同
一パターン形状に開孔して形成した前記第１電極層と第
２電極層との接続部分を有し、さらに前記薄膜トランジ
スタ、及び前記回路素子は何れも、前記ゲート絶縁層、
及び前記半導体層を有することを特徴とする薄膜半導体
装置である。
と、前記絶縁性基板上に順次第１電極層からなるゲート
電極、ゲート絶縁層、半導体層、不純物半導体層、第２
電極層からなるソース・ドレイン電極、及び前記半導体
層のうち少なくとも前記ソース・ドレイン電極の間隙領
域表面を覆う絶縁物からなるチャネル保護層により形成
された薄膜トランジスタと、前記薄膜トランジスタを形
成する前記第１電極層、ゲート絶縁層、半導体層、不純
物半導体層、及び第２電極層とを含んで形成された回路
素子とからなる薄膜半導体装置において、少なくとも前
記ゲート絶縁層、半導体層、および不純物半導体層を同
一パターン形状に開孔して形成した前記第１電極層と第
２電極層との接続部分を有し、さらに前記薄膜トランジ
スタ、及び前記回路素子は何れも、前記ゲート絶縁層、
及び前記半導体層を有することを特徴とする薄膜半導体
装置である。
【００１７】また本発明は、チャネル保護層が介在する
部分、及び前記接続部分を除いた領域において、前記半
導体層、不純物半導体層、及び第２電極層とが同一パタ
ーン形状であることを特徴とする上記の薄膜半導体装置
である。
部分、及び前記接続部分を除いた領域において、前記半
導体層、不純物半導体層、及び第２電極層とが同一パタ
ーン形状であることを特徴とする上記の薄膜半導体装置
である。
【００１８】また本発明は、絶縁性基板と、前記絶縁性
基板上に順次第１電極層からなるゲート電極、ゲート絶
縁層、半導体層、不純物半導体層、第２電極層からなる
ソース・ドレイン電極、及び前記半導体層のうち少なく
とも前記ソース・ドレイン電極の間隙領域表面を覆う絶
縁物からなるチャネル保護層により形成された薄膜トラ
ンジスタと、前記薄膜トランジスタを形成する少なくと
も第１電極層、ゲート絶縁層、半導体層、不純物半導体
層、及び第２電極層により形成された回路素子とからな
る薄膜半導体装置において、少なくとも前記ゲート絶縁
層、及び不純物半導体層を同一パターン形状に開孔する
ことにより形成した、前記第１電極層、及び第２電極層
からなる配線層の接続部分を有し、さらに少なくとも前
記薄膜トランジスタにおいて、前記チャネル保護層、及
び前記半導体層が同一パターン形状であることを特徴と
する薄膜半導体装置である。
基板上に順次第１電極層からなるゲート電極、ゲート絶
縁層、半導体層、不純物半導体層、第２電極層からなる
ソース・ドレイン電極、及び前記半導体層のうち少なく
とも前記ソース・ドレイン電極の間隙領域表面を覆う絶
縁物からなるチャネル保護層により形成された薄膜トラ
ンジスタと、前記薄膜トランジスタを形成する少なくと
も第１電極層、ゲート絶縁層、半導体層、不純物半導体
層、及び第２電極層により形成された回路素子とからな
る薄膜半導体装置において、少なくとも前記ゲート絶縁
層、及び不純物半導体層を同一パターン形状に開孔する
ことにより形成した、前記第１電極層、及び第２電極層
からなる配線層の接続部分を有し、さらに少なくとも前
記薄膜トランジスタにおいて、前記チャネル保護層、及
び前記半導体層が同一パターン形状であることを特徴と
する薄膜半導体装置である。
【００１９】また本発明は、絶縁性基板の一主面上にゲ
ート電極を形成する第１の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層をパターン化
する第２の工程と、前記保護絶縁層、及び半導体層上に
不純物半導体層を堆積し、前記不純物半導体層、半導体
層、及びゲート絶縁層を同一マスクを用いてパターン化
することにより第１電極層の一部、及び前記絶縁性基板
の一主面を露出させる第３の工程と、前記不純物半導体
層を含む前記主面上の全面にソース電極、及びドレイン
電極を形成し、前記ソース電極、及びドレイン電極をマ
スクにして不純物半導体層、及び半導体層をパターン化
する第４の工程とを有することを特徴とする薄膜半導体
装置の製造方法である。
ート電極を形成する第１の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層をパターン化
する第２の工程と、前記保護絶縁層、及び半導体層上に
不純物半導体層を堆積し、前記不純物半導体層、半導体
層、及びゲート絶縁層を同一マスクを用いてパターン化
することにより第１電極層の一部、及び前記絶縁性基板
の一主面を露出させる第３の工程と、前記不純物半導体
層を含む前記主面上の全面にソース電極、及びドレイン
電極を形成し、前記ソース電極、及びドレイン電極をマ
スクにして不純物半導体層、及び半導体層をパターン化
する第４の工程とを有することを特徴とする薄膜半導体
装置の製造方法である。
【００２０】また本発明は、絶縁性基板の一主面上にゲ
ート電極を形成する第１の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層をパターン化
する第２の工程と、前記保護絶縁層、及び半導体層上に
不純物半導体層を堆積し、前記不純物半導体層、半導体
層、及びゲート絶縁層を同一マスクを用いてパターン化
することにより第１電極層の一部を露出させる第３の工
程と、前記不純物半導体層を含む前記主面上の全面にソ
ース電極、及びドレイン電極を形成し、前記ソース電
極、及びドレイン電極をマスクにして不純物半導体層、
及び半導体層をパターン化する第４の工程とを有するこ
とを特徴とする薄膜半導体装置の製造方法である。
ート電極を形成する第１の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層をパターン化
する第２の工程と、前記保護絶縁層、及び半導体層上に
不純物半導体層を堆積し、前記不純物半導体層、半導体
層、及びゲート絶縁層を同一マスクを用いてパターン化
することにより第１電極層の一部を露出させる第３の工
程と、前記不純物半導体層を含む前記主面上の全面にソ
ース電極、及びドレイン電極を形成し、前記ソース電
極、及びドレイン電極をマスクにして不純物半導体層、
及び半導体層をパターン化する第４の工程とを有するこ
とを特徴とする薄膜半導体装置の製造方法である。
【００２１】また本発明は、絶縁性基板の一主面上にゲ
ート電極を形成する第１の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層、及び半導体
層を同一マスクを用いてパターン化する第２の工程と、
前記保護絶縁層、及びゲート絶縁層上に不純物半導体層
を堆積し、前記不純物半導体層、及びゲート絶縁層を同
一マスクを用いてパターン化することにより第１電極層
の一部を露出させる第３の工程と、前記不純物半導体層
を含む前記主面上の全面にソース電極、及びドレイン電
極を形成し、前記ソース電極、及びドレイン電極をマス
クにして不純物半導体層をパターン化する第４の工程と
を有することを特徴とする薄膜半導体装置の製造方法で
ある。
ート電極を形成する第１の工程と、前記ゲート電極が形
成された前記主面上の全面にゲート絶縁層、半導体層、
及び保護絶縁層を順次堆積し、前記ゲート電極上のチャ
ネル部を完全に覆うように前記保護絶縁層、及び半導体
層を同一マスクを用いてパターン化する第２の工程と、
前記保護絶縁層、及びゲート絶縁層上に不純物半導体層
を堆積し、前記不純物半導体層、及びゲート絶縁層を同
一マスクを用いてパターン化することにより第１電極層
の一部を露出させる第３の工程と、前記不純物半導体層
を含む前記主面上の全面にソース電極、及びドレイン電
極を形成し、前記ソース電極、及びドレイン電極をマス
クにして不純物半導体層をパターン化する第４の工程と
を有することを特徴とする薄膜半導体装置の製造方法で
ある。
【００２２】
【作用】本発明においては、絶縁性基板と、前記絶縁性
基板上に順次第１電極層からなるゲート電極、ゲート絶
縁層、半導体層、不純物半導体層、第２電極層からなる
ソース・ドレイン電極、及び前記半導体層のうち少なく
とも前記ソース・ドレイン電極の間隙領域表面を覆う絶
縁物からなるチャネル保護層により形成された薄膜トラ
ンジスタと、前記薄膜トランジスタを形成する前記第１
電極層、ゲート絶縁層、半導体層、不純物半導体層、及
び第２電極層とを含んで形成された回路素子とからなる
薄膜半導体装置において、ＴＦＴ素子の素子分離工程を
他のＰＲ工程と同時に行うことにより製造工程を少なく
した薄膜半導体装置、及びその製造方法により、マスク
ＰＲ数を従来よりも削減でき、リーク電流の少ないＴＦ
Ｔ素子、あるいはこれに加えて光感度バラツキの小さい
フォトセンサ素子を有する薄膜半導体装置を得ることが
できるものである。
基板上に順次第１電極層からなるゲート電極、ゲート絶
縁層、半導体層、不純物半導体層、第２電極層からなる
ソース・ドレイン電極、及び前記半導体層のうち少なく
とも前記ソース・ドレイン電極の間隙領域表面を覆う絶
縁物からなるチャネル保護層により形成された薄膜トラ
ンジスタと、前記薄膜トランジスタを形成する前記第１
電極層、ゲート絶縁層、半導体層、不純物半導体層、及
び第２電極層とを含んで形成された回路素子とからなる
薄膜半導体装置において、ＴＦＴ素子の素子分離工程を
他のＰＲ工程と同時に行うことにより製造工程を少なく
した薄膜半導体装置、及びその製造方法により、マスク
ＰＲ数を従来よりも削減でき、リーク電流の少ないＴＦ
Ｔ素子、あるいはこれに加えて光感度バラツキの小さい
フォトセンサ素子を有する薄膜半導体装置を得ることが
できるものである。
【００２３】例えば、少なくとも逆スタガ型のチャネル
保護型ＴＦＴ素子と、またはこれに加えてセンサ素子、
容量素子等の回路素子とを具備し、さらにこれらＴＦＴ
素子を始めとする回路素子間を相互に接続する二つの配
線とを具備した薄膜半導体装置において、半導体層を島
状化する工程を他のＰＲ工程の中で同時に行うことによ
り製造工程を少なくすることができるものである。
保護型ＴＦＴ素子と、またはこれに加えてセンサ素子、
容量素子等の回路素子とを具備し、さらにこれらＴＦＴ
素子を始めとする回路素子間を相互に接続する二つの配
線とを具備した薄膜半導体装置において、半導体層を島
状化する工程を他のＰＲ工程の中で同時に行うことによ
り製造工程を少なくすることができるものである。
【００２４】
【実施例】以下、本発明を図面を参照して説明する。 ［実施例１］図１は、本発明の第１の実施例による薄膜
半導体装置のデバイス基板の１回路分の構成を示す平面
図であり、前出（前述した図１３に示すもの）の密着イ
メージセンサに関するものである。また、図２は、図１
のＡ−Ａ´断面における構造を示す断面図である。本実
施例のデバイス基板上には、センサ素子、蓄積容量、転
送用ＴＦＴ素子、及び配線が同一の薄膜半導体製造工程
により形成されている。
半導体装置のデバイス基板の１回路分の構成を示す平面
図であり、前出（前述した図１３に示すもの）の密着イ
メージセンサに関するものである。また、図２は、図１
のＡ−Ａ´断面における構造を示す断面図である。本実
施例のデバイス基板上には、センサ素子、蓄積容量、転
送用ＴＦＴ素子、及び配線が同一の薄膜半導体製造工程
により形成されている。
【００２５】その動作について図１、図２で説明する。
各採光窓１２を通してデバイス基板の裏側から入射した
光がデバイス基板の表側に置かれた原稿で反射してセン
サ素子１３に入射すると、その光強度に比例した光電流
が発生し、その電荷が各々の蓄積容量１４に蓄積され
る。次に、外部に設けた駆動回路から各駆動配線１６を
通じて各転送用ＴＦＴ素子１５を順次時分割で駆動して
オン状態にすることにより、蓄積された電荷を対応する
読み出し配線１１に並列に時系列データとして取り出
し、それを外部に設けた図示しない信号処理回路で必要
な処理を行うことにより、読み取り動作が行われる。
各採光窓１２を通してデバイス基板の裏側から入射した
光がデバイス基板の表側に置かれた原稿で反射してセン
サ素子１３に入射すると、その光強度に比例した光電流
が発生し、その電荷が各々の蓄積容量１４に蓄積され
る。次に、外部に設けた駆動回路から各駆動配線１６を
通じて各転送用ＴＦＴ素子１５を順次時分割で駆動して
オン状態にすることにより、蓄積された電荷を対応する
読み出し配線１１に並列に時系列データとして取り出
し、それを外部に設けた図示しない信号処理回路で必要
な処理を行うことにより、読み取り動作が行われる。
【００２６】図３（ａ）（ｂ）及び図４（ｃ）（ｄ）
は、第１の実施例による薄膜半導体装置の製造工程を示
す断面図である。先ず、ガラス基板３１上に、Ｃｒ、Ａ
ｌ、Ｔａ、Ｍｏ等をはじめとする不透明金属からなる第
１電極層３２をスパッタ等の方法により堆積した後に、
フォトリソグラフィ等の方法を用いてエッチングを行う
ことによりパターン化し、ゲート電極と配線の一部を形
成する（図３（ａ））。
は、第１の実施例による薄膜半導体装置の製造工程を示
す断面図である。先ず、ガラス基板３１上に、Ｃｒ、Ａ
ｌ、Ｔａ、Ｍｏ等をはじめとする不透明金属からなる第
１電極層３２をスパッタ等の方法により堆積した後に、
フォトリソグラフィ等の方法を用いてエッチングを行う
ことによりパターン化し、ゲート電極と配線の一部を形
成する（図３（ａ））。
【００２７】プラズマＣＶＤ等の方法により、窒化シリ
コン等からなるゲート絶縁層３３、非晶質シリコンから
なる半導体層３４、及び窒化シリコン等からなるチャネ
ル保護層３８を順次連続して堆積する。なお、上記プラ
ズマＣＶＤに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、センサ素子、及びＴＦＴ素子のチャネル部
を完全に覆うように、前記チャネル保護層３８をエッチ
ングによりパターン化する（図３（ｂ））。
コン等からなるゲート絶縁層３３、非晶質シリコンから
なる半導体層３４、及び窒化シリコン等からなるチャネ
ル保護層３８を順次連続して堆積する。なお、上記プラ
ズマＣＶＤに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、センサ素子、及びＴＦＴ素子のチャネル部
を完全に覆うように、前記チャネル保護層３８をエッチ
ングによりパターン化する（図３（ｂ））。
【００２８】プラズマＣＶＤ等の方法により、リン等の
不純物を混合した非晶質シリコンからなる不純物半導体
層３５を堆積し、次に前記不純物半導体層３５、半導体
層３４、及びゲート絶縁層３３を同一のマスクを用いて
ドライエッチング等によりパターン化する。これによ
り、コンタクトホールとなるべき第１電極層３２の一
部、及びガラス基板３１を露出させる（図４（ｃ））。
不純物を混合した非晶質シリコンからなる不純物半導体
層３５を堆積し、次に前記不純物半導体層３５、半導体
層３４、及びゲート絶縁層３３を同一のマスクを用いて
ドライエッチング等によりパターン化する。これによ
り、コンタクトホールとなるべき第１電極層３２の一
部、及びガラス基板３１を露出させる（図４（ｃ））。
【００２９】上記ゲート電極と同様に不透明金属からな
る第２電極層３６をスパッタ等の方法により堆積した後
にパターン化することにより、ソース、ドレイン電極、
蓄積容量電極、及び配線を形成し、その後、第２電極層
３６をマスクにして不純物半導体層３５、及び半導体層
３４をドライエッチング等により除去する。最後に、基
板全面に保護絶縁層３７を堆積する（図４（ｄ））。こ
の実施例の工程（図４の（ｃ））によれば、素子分離と
コンタクトホール開孔を同時に行うことにより、従来例
に比べてマスクＰＲ工程を１ＰＲ分削減することができ
る。
る第２電極層３６をスパッタ等の方法により堆積した後
にパターン化することにより、ソース、ドレイン電極、
蓄積容量電極、及び配線を形成し、その後、第２電極層
３６をマスクにして不純物半導体層３５、及び半導体層
３４をドライエッチング等により除去する。最後に、基
板全面に保護絶縁層３７を堆積する（図４（ｄ））。こ
の実施例の工程（図４の（ｃ））によれば、素子分離と
コンタクトホール開孔を同時に行うことにより、従来例
に比べてマスクＰＲ工程を１ＰＲ分削減することができ
る。
【００３０】［実施例２］図５は、本発明の第２の実施
例による薄膜半導体装置のデバイス基板の１回路分の構
成を示す平面図であり、前出の密着イメージセンサに関
するものである。また、図６は、図５のＡ−Ａ´断面に
おける構造を示す断面図である。本実施例の構成では第
２電極層をマスクにして不純物半導体層、及び半導体層
をパターン化している。本実施例の動作は、上述した第
１の実施例と同様であるので省略する。
例による薄膜半導体装置のデバイス基板の１回路分の構
成を示す平面図であり、前出の密着イメージセンサに関
するものである。また、図６は、図５のＡ−Ａ´断面に
おける構造を示す断面図である。本実施例の構成では第
２電極層をマスクにして不純物半導体層、及び半導体層
をパターン化している。本実施例の動作は、上述した第
１の実施例と同様であるので省略する。
【００３１】図７（ａ）（ｂ）及び図８（ｃ）（ｄ）
は、この実施例による薄膜半導体装置の製造工程を示す
断面図である。先ず、ガラス基板６１上に、Ｃｒ、Ａ
ｌ、Ｔａ、Ｍｏ等をはじめとする不透明金属からなる第
１電極層６２をスパッタ等の方法により堆積した後に、
フォトリソグラフィ等の方法を用いてパターン化するこ
とによりゲート電極と配線の一部を形成する（図７
（ａ））。
は、この実施例による薄膜半導体装置の製造工程を示す
断面図である。先ず、ガラス基板６１上に、Ｃｒ、Ａ
ｌ、Ｔａ、Ｍｏ等をはじめとする不透明金属からなる第
１電極層６２をスパッタ等の方法により堆積した後に、
フォトリソグラフィ等の方法を用いてパターン化するこ
とによりゲート電極と配線の一部を形成する（図７
（ａ））。
【００３２】プラズマＣＶＤ等の方法により、窒化シリ
コン等からなるゲート絶縁層６３、非晶質シリコンから
なる半導体層６４、及び窒化シリコン等からなるチャネ
ル保護層６８を順次連続して堆積する。なお、上記プラ
ズマＣＶＤに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、センサ素子、及びＴＦＴ素子のチャネル部
を完全に覆うように前記チャネル保護層６８をパターン
化する（図７（ｂ））。
コン等からなるゲート絶縁層６３、非晶質シリコンから
なる半導体層６４、及び窒化シリコン等からなるチャネ
ル保護層６８を順次連続して堆積する。なお、上記プラ
ズマＣＶＤに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、センサ素子、及びＴＦＴ素子のチャネル部
を完全に覆うように前記チャネル保護層６８をパターン
化する（図７（ｂ））。
【００３３】プラズマＣＶＤ等の方法により、リン等の
不純物を混合した非晶質シリコンからなる不純物半導体
層６５を堆積し、前記不純物半導体層６５、半導体層６
４、及びゲート絶縁層６３を同一のマスクを用いてドラ
イエッチング等によりパターン化する。これにより、コ
ンタクトホールとなるべき第１電極層６２の一部を露出
させる（図８（ｃ））。上記ゲート電極と同様に不透明
金属からなる第２電極層６６をスパッタ等の方法により
堆積した後にパターン化することにより、ソース、ドレ
イン電極、蓄積容量電極、及び配線を形成し、その後、
第２電極層６６をマスクにして不純物半導体層６５、及
び半導体層６４をドライエッチング等により除去する。
最後に、基板全面に保護絶縁層６７を堆積する（図８
（ｄ））。
不純物を混合した非晶質シリコンからなる不純物半導体
層６５を堆積し、前記不純物半導体層６５、半導体層６
４、及びゲート絶縁層６３を同一のマスクを用いてドラ
イエッチング等によりパターン化する。これにより、コ
ンタクトホールとなるべき第１電極層６２の一部を露出
させる（図８（ｃ））。上記ゲート電極と同様に不透明
金属からなる第２電極層６６をスパッタ等の方法により
堆積した後にパターン化することにより、ソース、ドレ
イン電極、蓄積容量電極、及び配線を形成し、その後、
第２電極層６６をマスクにして不純物半導体層６５、及
び半導体層６４をドライエッチング等により除去する。
最後に、基板全面に保護絶縁層６７を堆積する（図８
（ｄ））。
【００３４】この実施例の工程（図８（ｄ））によれ
ば、第２電極層６６の形成後、その電極層をマスクにし
て素子分離を行うことにより、従来例に比べてマスクＰ
Ｒ工程を１ＰＲ分削減することができる。さらに、本実
施例では、第２電極層６６配線下に不純物半導体層６
５、及び半導体層６４が存在するので、配線段差が少な
くなり、配線の段切れによる半導体装置の動作不良を防
止することもできる。
ば、第２電極層６６の形成後、その電極層をマスクにし
て素子分離を行うことにより、従来例に比べてマスクＰ
Ｒ工程を１ＰＲ分削減することができる。さらに、本実
施例では、第２電極層６６配線下に不純物半導体層６
５、及び半導体層６４が存在するので、配線段差が少な
くなり、配線の段切れによる半導体装置の動作不良を防
止することもできる。
【００３５】［実施例３］図９は、本発明の第３の実施
例による薄膜半導体装置のデバイス基板の１回路分の構
成を示す平面図であり、前出の密着イメージセンサに関
するものである。また、図１０は、図９のＡ−Ａ´断面
における構造を示す断面図である。本実施例の構成では
チャネル保護層と半導体層が同一マスクＰＲ工程でパタ
ーン化されている。本実施例の動作もまた第１の実施例
と同様であるのでここでは省略する。
例による薄膜半導体装置のデバイス基板の１回路分の構
成を示す平面図であり、前出の密着イメージセンサに関
するものである。また、図１０は、図９のＡ−Ａ´断面
における構造を示す断面図である。本実施例の構成では
チャネル保護層と半導体層が同一マスクＰＲ工程でパタ
ーン化されている。本実施例の動作もまた第１の実施例
と同様であるのでここでは省略する。
【００３６】図１１（ａ）（ｂ）及び図１２（ｃ）
（ｄ）は、第３の実施例による薄膜半導体装置の製造工
程を示す断面図である。先ず、ガラス基板９１上に、Ｃ
ｒ、Ａｌ、Ｔａ、Ｍｏ等をはじめとする不透明金属から
なる第１電極層９２をスパッタ等の方法により堆積した
後に、フォトリソグラフィ等の方法を用いてパターン化
することによりゲート電極を形成する（図１１
（ａ））。
（ｄ）は、第３の実施例による薄膜半導体装置の製造工
程を示す断面図である。先ず、ガラス基板９１上に、Ｃ
ｒ、Ａｌ、Ｔａ、Ｍｏ等をはじめとする不透明金属から
なる第１電極層９２をスパッタ等の方法により堆積した
後に、フォトリソグラフィ等の方法を用いてパターン化
することによりゲート電極を形成する（図１１
（ａ））。
【００３７】プラズマＣＶＤ等の方法により、窒化シリ
コン等からなるゲート絶縁層９３、非晶質シリコンから
なる半導体層９４、及び窒化シリコン等からなるチャネ
ル保護層９８を順次連続して堆積する。なお、上記プラ
ズマＣＶＤに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、前記チャネル保護層９８、及び半導体層９
４を同時にパターン化する（図１１（ｂ））。
コン等からなるゲート絶縁層９３、非晶質シリコンから
なる半導体層９４、及び窒化シリコン等からなるチャネ
ル保護層９８を順次連続して堆積する。なお、上記プラ
ズマＣＶＤに先立って、陽極酸化によりゲート電極上に
絶縁層を選択形成、あるいはスパッタにより絶縁層を堆
積しておくことにより、多層のゲート絶縁層としても良
い。そして、前記チャネル保護層９８、及び半導体層９
４を同時にパターン化する（図１１（ｂ））。
【００３８】プラズマＣＶＤ等の方法により、リン等の
不純物を混合した非晶質シリコンからなる不純物半導体
層９５を堆積する。そして、前記不純物半導体層９５、
及びゲート絶縁層９３を同一マスクを用いてドライエッ
チング等によりパターン化することより、コンタクトホ
ール開孔を行う（図１２（ｃ））。
不純物を混合した非晶質シリコンからなる不純物半導体
層９５を堆積する。そして、前記不純物半導体層９５、
及びゲート絶縁層９３を同一マスクを用いてドライエッ
チング等によりパターン化することより、コンタクトホ
ール開孔を行う（図１２（ｃ））。
【００３９】上記ゲート電極と同様に不透明金属からな
る第２電極層９６をスパッタ等の方法により堆積した後
にパターン化することにより、ソース、ドレイン電極、
蓄積容量電極、及び配線を形成し、その後、第２電極層
９６をマスクにして不純物半導体層９５をエッチング除
去する。最後に、基板全面に保護絶縁層９７を堆積する
（図１２（ｄ））。
る第２電極層９６をスパッタ等の方法により堆積した後
にパターン化することにより、ソース、ドレイン電極、
蓄積容量電極、及び配線を形成し、その後、第２電極層
９６をマスクにして不純物半導体層９５をエッチング除
去する。最後に、基板全面に保護絶縁層９７を堆積する
（図１２（ｄ））。
【００４０】この実施例の工程（図１１（ｂ））によれ
ば、チャネル保護層形成と素子分離を同時に行うことに
より、従来例に比べてマスクＰＲ工程を１ＰＲ分削減す
ることができる。さらに、本実施例では、ガラス基板９
１の裏面から半導体層９４への入射光が、第１電極層９
２により完全に遮光されるので、センサ素子７３、及び
転送用ＴＦＴ素子７５の光リーク電流を少さくすること
ができ、高品質な画像読み取りが可能となる。上記実施
例においては、密着型イメージセンサ構成する場合につ
いて記述したが、本発明は液晶デスプレイなどにも適用
することができる。
ば、チャネル保護層形成と素子分離を同時に行うことに
より、従来例に比べてマスクＰＲ工程を１ＰＲ分削減す
ることができる。さらに、本実施例では、ガラス基板９
１の裏面から半導体層９４への入射光が、第１電極層９
２により完全に遮光されるので、センサ素子７３、及び
転送用ＴＦＴ素子７５の光リーク電流を少さくすること
ができ、高品質な画像読み取りが可能となる。上記実施
例においては、密着型イメージセンサ構成する場合につ
いて記述したが、本発明は液晶デスプレイなどにも適用
することができる。
【００４１】
【発明の効果】以上述べたように、本発明の薄膜半導体
装置、及びその製造方法によれば、チャネル保護型ＴＦ
Ｔ素子の素子分離工程を他のＰＲ工程と同時に行うこと
により、マスクＰＲ工程数をチャネルエッチ型ＴＦＴ並
みに削減することができる。従って、チャネル保護型Ｔ
ＦＴ素子を用いたことによる、リーク電流の少ないＴＦ
Ｔ素子、あるいはこれに加えて光感度のバラツキの小さ
いフォトセンサ素子を有する高品質な薄膜半導体装置
を、従来よりも低コストで実現することができるという
効果を有する。
装置、及びその製造方法によれば、チャネル保護型ＴＦ
Ｔ素子の素子分離工程を他のＰＲ工程と同時に行うこと
により、マスクＰＲ工程数をチャネルエッチ型ＴＦＴ並
みに削減することができる。従って、チャネル保護型Ｔ
ＦＴ素子を用いたことによる、リーク電流の少ないＴＦ
Ｔ素子、あるいはこれに加えて光感度のバラツキの小さ
いフォトセンサ素子を有する高品質な薄膜半導体装置
を、従来よりも低コストで実現することができるという
効果を有する。
【図１】本発明の第１実施例による薄膜半導体装置のデ
バイス基板の一部を示す平面図
バイス基板の一部を示す平面図
【図２】図１のＡ−Ａ´断面の構造を示す断面図
【図３】本発明の第１実施例による薄膜半導体装置の製
造工程を示す断面図
造工程を示す断面図
【図４】本発明の第１実施例による薄膜半導体装置の製
造工程を示すもので図３に続く断面図
造工程を示すもので図３に続く断面図
【図５】本発明の第２実施例による薄膜半導体装置のデ
バイス基板の一部を示す平面図
バイス基板の一部を示す平面図
【図６】図５のＡ−Ａ´断面の構造を示す断面図
【図７】本発明の第２実施例による薄膜半導体装置の製
造工程を示す断面図
造工程を示す断面図
【図８】本発明の第２実施例による薄膜半導体装置の製
造工程を示すもので図７に続く断面図
造工程を示すもので図７に続く断面図
【図９】本発明の第３実施例による薄膜半導体装置のデ
バイス基板の一部を示す平面図
バイス基板の一部を示す平面図
【図１０】図９のＡ−Ａ´断面の構造を示す断面図
【図１１】本発明の第３実施例による薄膜半導体装置の
製造工程を示す断面図
製造工程を示す断面図
【図１２】本発明の第３実施例による薄膜半導体装置の
製造工程を示すもので図１１に続く断面図
製造工程を示すもので図１１に続く断面図
【図１３】従来技術による薄膜半導体装置のデバイス基
板の一部を示す平面図
板の一部を示す平面図
【図１４】チャネルエッチ型ＴＦＴ素子の構造を示す断
面図
面図
【図１５】チャネル保護型ＴＦＴ素子の構造を示す断面
図
図
【図１６】チャネルエッチ型ＴＦＴ素子を用いた従来技
術による薄膜半導体装置の製造工程を示す断面図
術による薄膜半導体装置の製造工程を示す断面図
【図１７】チャネルエッチ型ＴＦＴ素子を用いた従来技
術による図１６に続く薄膜半導体装置の製造工程を示す
断面図
術による図１６に続く薄膜半導体装置の製造工程を示す
断面図
【図１８】チャネル保護型ＴＦＴ素子を用いた従来技術
による薄膜半導体装置の製造工程を示す断面図
による薄膜半導体装置の製造工程を示す断面図
【図１９】チャネル保護型ＴＦＴ素子を用いた従来技術
による図１８に続く薄膜半導体装置の製造工程を示す断
面図
による図１８に続く薄膜半導体装置の製造工程を示す断
面図
１１，４１，７１，１０１；読み出し配線 １２，４２，７２，１０２；採光窓 １３，４３，７３，１０３；センサ素子 １４，４４，７４，１０４；蓄積容量 １５，４５，７５，１０５；転送用ＴＦＴ素子 １６，４６，７６，１０６；駆動配線 １７，４７，７７，１０７；電源配線 ３１，６１，９１，１３１，１４１；ガラス基板 ３２，６２，９２，１３２，１４２；第１電極層 ３３，６３，９３，１１２，１２２，１３３，１４３；
ゲート絶縁層 ３４，６４，９４，１１３，１２３，１３４，１４４；
半導体層 ３５，６５，９５，１１４，１２４，１３５，１４５；
不純物半導体層 ３６，６６，９６，１３６，１４６；第２電極層 ３７，６７，９７，１３７，１４７；保護絶縁層 １１１，１２１；ゲート電極 １１５，１２５；ソース電極 １１６，１２６；ドレイン電極 １２７；チャネル保護層
ゲート絶縁層 ３４，６４，９４，１１３，１２３，１３４，１４４；
半導体層 ３５，６５，９５，１１４，１２４，１３５，１４５；
不純物半導体層 ３６，６６，９６，１３６，１４６；第２電極層 ３７，６７，９７，１３７，１４７；保護絶縁層 １１１，１２１；ゲート電極 １１５，１２５；ソース電極 １１６，１２６；ドレイン電極 １２７；チャネル保護層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/146 H01L 29/786 G02F 1/136
Claims (2)
- 【請求項１】 絶縁性基板の一主面上にゲート電極、及
び配線を同時に形成する第１の工程と、前記ゲート電
極、及び配線が形成された前記主面上の全面にゲート絶
縁層、半導体層、及び保護絶縁層を順次堆積し、前記ゲ
ート電極上のチャネル部を完全に覆うように前記保護絶
縁層をパターン化する第２の工程と、前記保護絶縁層、
及び半導体層上に不純物半導体層を堆積し、前記不純物
半導体層、半導体層、及びゲート絶縁層を同一マスクを
用いてパターン化することにより前記配線の一部、及び
前記絶縁性基板の一主面を露出させる第３の工程と、前
記不純物半導体層を含む前記主面上にソース電極、及び
ドレイン電極を形成し、前記ソース電極、及びドレイン
電極をマスクにして前記不純物半導体層、及び半導体層
をパターン化する第４の工程とを有することを特徴とす
る薄膜半導体装置の製造方法。 - 【請求項２】 請求項１記載の製造方法により得られる
薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18075695A JP2953352B2 (ja) | 1995-06-23 | 1995-06-23 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18075695A JP2953352B2 (ja) | 1995-06-23 | 1995-06-23 | 薄膜半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098270A JPH098270A (ja) | 1997-01-10 |
| JP2953352B2 true JP2953352B2 (ja) | 1999-09-27 |
Family
ID=16088775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18075695A Expired - Lifetime JP2953352B2 (ja) | 1995-06-23 | 1995-06-23 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953352B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100961072B1 (ko) * | 2005-06-09 | 2010-06-01 | 엘지디스플레이 주식회사 | 이미지 센싱 기능을 가지는 액정표시장치 및 그 제조방법과이를 이용한 이미지 센싱 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132365A (ja) * | 1985-12-05 | 1987-06-15 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPS62140467A (ja) * | 1985-12-13 | 1987-06-24 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH01227127A (ja) * | 1988-03-07 | 1989-09-11 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ |
| JPH0563901A (ja) * | 1991-09-04 | 1993-03-12 | Fuji Xerox Co Ltd | 密着型イメージセンサ |
-
1995
- 1995-06-23 JP JP18075695A patent/JP2953352B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH098270A (ja) | 1997-01-10 |
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