JPH0563901A - 密着型イメージセンサ - Google Patents
密着型イメージセンサInfo
- Publication number
- JPH0563901A JPH0563901A JP3250240A JP25024091A JPH0563901A JP H0563901 A JPH0563901 A JP H0563901A JP 3250240 A JP3250240 A JP 3250240A JP 25024091 A JP25024091 A JP 25024091A JP H0563901 A JPH0563901 A JP H0563901A
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- JP
- Japan
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- capacitance
- image sensor
- photodiode
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Abstract
(57)【要約】
【目的】 追加のプロセスを必要とせずに製造でき、正
確に電荷を転送できる付加容量を備えた高密度の密着型
イメージセンサを提供する。 【構成】 同一基板１０上に光電変換素子２と薄膜トラ
ンジスタ１を駆動素子として形成する蓄積読み取り型の
密着型イメージセンサにおいて、光電変換素子２の下方
に光電変換素子２と並列に接続された付加容量３を設け
ることによって、付加容量のための特別な占有面積をな
くした。
確に電荷を転送できる付加容量を備えた高密度の密着型
イメージセンサを提供する。 【構成】 同一基板１０上に光電変換素子２と薄膜トラ
ンジスタ１を駆動素子として形成する蓄積読み取り型の
密着型イメージセンサにおいて、光電変換素子２の下方
に光電変換素子２と並列に接続された付加容量３を設け
ることによって、付加容量のための特別な占有面積をな
くした。
Description
【０００１】
【産業上の利用分野】本発明はファクシミリ等の画像入
力部に用いる蓄積読み取り型の密着型イメージセンサに
関する。
力部に用いる蓄積読み取り型の密着型イメージセンサに
関する。
【０００２】
【従来の技術】ファクシミリなど画像入力部に用いる従
来の電荷蓄積型密着型センサの各画素の構造を図３に示
す。センサの各画素はガラスなどの基板１０の上に薄膜
トランジスタ（ＴＦＴ）１と光電変換素子として働くフ
ォトダイオード２とが形成されて構成される。このよう
な画素にあって、ＴＦＴ１は、基板１０に接してクロム
からなるゲート電極１１、ＳiＮxからなる絶縁層１３、
a-Ｓi層１４が順次成形され、ゲート１１の上方にＳiＮ
xからなる絶縁層１５が、さらにその上に一部がかぶさ
るようにドレインおよびソースとなる不純物を添加した
n(+)a-Ｓiからなる導電層１６、クロム層１７とが順次
形成されて構成される。一方、フォトダイオード２は、
基板１０に接してＳiＮxからなる絶縁層１３、a-Ｓi層
１４、不純物を添加したn(+)a-Ｓiからなる導電層１６
が積層された上に、クロム層１７、a-Ｓiからなる光電
変換層１８、透明電極となるＩＴＯ層１９が順次成形さ
れて構成される。これらの素子の上にポリイミド層２０
を設け、各素子の電極をＡlからなる導電層２１で接続
して画素全体が形成されている。
来の電荷蓄積型密着型センサの各画素の構造を図３に示
す。センサの各画素はガラスなどの基板１０の上に薄膜
トランジスタ（ＴＦＴ）１と光電変換素子として働くフ
ォトダイオード２とが形成されて構成される。このよう
な画素にあって、ＴＦＴ１は、基板１０に接してクロム
からなるゲート電極１１、ＳiＮxからなる絶縁層１３、
a-Ｓi層１４が順次成形され、ゲート１１の上方にＳiＮ
xからなる絶縁層１５が、さらにその上に一部がかぶさ
るようにドレインおよびソースとなる不純物を添加した
n(+)a-Ｓiからなる導電層１６、クロム層１７とが順次
形成されて構成される。一方、フォトダイオード２は、
基板１０に接してＳiＮxからなる絶縁層１３、a-Ｓi層
１４、不純物を添加したn(+)a-Ｓiからなる導電層１６
が積層された上に、クロム層１７、a-Ｓiからなる光電
変換層１８、透明電極となるＩＴＯ層１９が順次成形さ
れて構成される。これらの素子の上にポリイミド層２０
を設け、各素子の電極をＡlからなる導電層２１で接続
して画素全体が形成されている。
【０００３】図２に実線で等価回路が示されるように、
このような画素は、フォトダイオード電流がまず容量Ｃ
pに蓄積され、ある周期をもってＴＦＴ１を通って信号
保持キャパシタ４に移され、以後適宜に読み出される。
ここで、容量Ｃpはフォトダイオード２自体の容量によ
り形成されるが、近頃イメージセンサの画素を高密度化
し解像度を向上させるとの要請に従いフォトダイオード
の面積が小さくなり、ダイオード自体の容量Ｃpも小さ
くなる傾向にある。
このような画素は、フォトダイオード電流がまず容量Ｃ
pに蓄積され、ある周期をもってＴＦＴ１を通って信号
保持キャパシタ４に移され、以後適宜に読み出される。
ここで、容量Ｃpはフォトダイオード２自体の容量によ
り形成されるが、近頃イメージセンサの画素を高密度化
し解像度を向上させるとの要請に従いフォトダイオード
の面積が小さくなり、ダイオード自体の容量Ｃpも小さ
くなる傾向にある。
【０００４】しかし、ダイオード自体の容量Ｃｐが小さ
くなるとＴＦＴ１のゲート−ドレイン間に生じる浮遊容
量Ｃgdとのカップリングが大きくなるので、フォトダイ
オード電流による電荷はフォトダイオード自体の容量Ｃ
pと浮遊容量Ｃgdの双方に分割されて蓄積され、フォト
ダイオード電流に比例する電荷を忠実に読み出せなくな
る問題があった。すなわち、ＴＦＴのドレインに加えら
れる電圧Ｖpはゲート電圧Ｖgの変化分ΔＶgに対応して ΔＶp＝（Ｃgd／Ｃp＋Ｃgd）ΔＶg （１） 分変化するので転送電荷に基づいて入力に比例した電圧
ＶLが得られず、信号のリニアリティの低下をまねくお
それがあった。この問題を解決する方法として、光電変
換素子２自体の容量Ｃpのほかに付加容量を設けて上記
式のＣpを大きくして浮遊容量とのカップリングの影響
を除去することが提案されている。しかしながら、画素
の中にこのような付加容量を独立して設けることは、１
画素の面積を大きくする要因となり、高密度化の要請と
は相入れないところがあった。
くなるとＴＦＴ１のゲート−ドレイン間に生じる浮遊容
量Ｃgdとのカップリングが大きくなるので、フォトダイ
オード電流による電荷はフォトダイオード自体の容量Ｃ
pと浮遊容量Ｃgdの双方に分割されて蓄積され、フォト
ダイオード電流に比例する電荷を忠実に読み出せなくな
る問題があった。すなわち、ＴＦＴのドレインに加えら
れる電圧Ｖpはゲート電圧Ｖgの変化分ΔＶgに対応して ΔＶp＝（Ｃgd／Ｃp＋Ｃgd）ΔＶg （１） 分変化するので転送電荷に基づいて入力に比例した電圧
ＶLが得られず、信号のリニアリティの低下をまねくお
それがあった。この問題を解決する方法として、光電変
換素子２自体の容量Ｃpのほかに付加容量を設けて上記
式のＣpを大きくして浮遊容量とのカップリングの影響
を除去することが提案されている。しかしながら、画素
の中にこのような付加容量を独立して設けることは、１
画素の面積を大きくする要因となり、高密度化の要請と
は相入れないところがあった。
【０００５】
【発明が解決しようとする課題】本発明は、光電変換素
子に並列に設けた付加容量を有する電荷蓄積型密着型イ
メージセンサにおいて、付加容量を設けるための特別な
占有面積を必要としないので高密度化の要請に対応で
き、付加容量を設けない従来の密着型イメージセンサの
製造プロセスと実質的に異ならないプロセスで製造でき
るので付加容量を形成するための新たな追加プロセスを
必要としない構造を提供することを目的とする。
子に並列に設けた付加容量を有する電荷蓄積型密着型イ
メージセンサにおいて、付加容量を設けるための特別な
占有面積を必要としないので高密度化の要請に対応で
き、付加容量を設けない従来の密着型イメージセンサの
製造プロセスと実質的に異ならないプロセスで製造でき
るので付加容量を形成するための新たな追加プロセスを
必要としない構造を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、付加容量を光
電変換素子の下部に形成するとともに、付加容量の電極
をＴＦＴのゲート電極と同一面上に同一のプロセスで形
成することにより、付加容量を形成する追加のプロセス
を必要とせず、しかも付加容量のための特別な占有面積
を必要としないという目的を達成した。
電変換素子の下部に形成するとともに、付加容量の電極
をＴＦＴのゲート電極と同一面上に同一のプロセスで形
成することにより、付加容量を形成する追加のプロセス
を必要とせず、しかも付加容量のための特別な占有面積
を必要としないという目的を達成した。
【０００７】
【実施例】本発明による密着型イメージセンサの１ビッ
トの等価回路が図２に示されている。本発明の特徴的な
構成は、点線で示されるキャパシタ３がフォトダイオー
ド２とフォトダイオード自体の容量Ｃpに並列に設けら
れている点である。図２において、ＴＦＴ１のドレイン
には逆接続されたフォトダイオード２を介して電源７が
接続されるとともに、フォトダイオード２にはフォトダ
イオード２自体の容量Ｃpと付加容量３が並列に接続さ
れており、ソースには信号保持用のキャパシタ４とリセ
ットスイッチ５が並列接続された回路が接続されてい
る。さらに、ＴＦＴ１のソースと信号保持用キャパシタ
４の接続点は演算増幅器６からなる読み出し回路に接続
されている。ＴＦＴ１のゲートには容量Ｃpと付加容量
３に蓄積された電荷を所定周期で信号保持キャパシタ４
に転送するための転送信号８が入力される。
トの等価回路が図２に示されている。本発明の特徴的な
構成は、点線で示されるキャパシタ３がフォトダイオー
ド２とフォトダイオード自体の容量Ｃpに並列に設けら
れている点である。図２において、ＴＦＴ１のドレイン
には逆接続されたフォトダイオード２を介して電源７が
接続されるとともに、フォトダイオード２にはフォトダ
イオード２自体の容量Ｃpと付加容量３が並列に接続さ
れており、ソースには信号保持用のキャパシタ４とリセ
ットスイッチ５が並列接続された回路が接続されてい
る。さらに、ＴＦＴ１のソースと信号保持用キャパシタ
４の接続点は演算増幅器６からなる読み出し回路に接続
されている。ＴＦＴ１のゲートには容量Ｃpと付加容量
３に蓄積された電荷を所定周期で信号保持キャパシタ４
に転送するための転送信号８が入力される。
【０００８】本発明の密着型イメージセンサの構造を図
１によって説明する。ガラスなどの基板１０の上にクロ
ムを着膜後パターニングすることによってＴＦＴ１のゲ
ート電極１１と付加容量３の下部電極１２とが形成され
る。この上にＳiＮxからなる下部絶縁層１３、アモルフ
ァスシリコン（a-Ｓi）層１４、ＳiＮxからなる上部絶
縁層１５を積層し、ＴＦＴ１のゲート電極１１の上方に
のみ絶縁層１５が形成されるようにパターニングする。
次いで、多量の不純物をドープしたアモルファスシリコ
ン（n(+)a-Ｓi）からなる導電層１６、クロム層１７を
順次形成し、パターニングを行ってＴＦＴ１および付加
容量３を形成する。さらに、アモルファスシリコン層１
８およびＩＴＯからなる透明電極層１９を積層し、これ
をパターニングすることによりフォトダイオード２を形
成するその後ポリイミド層２０を形成し電極接続孔をパ
ターニングした後Ａl層２１を着膜しパターニングして
図２の回路となるように各素子を接続して密着型イメー
ジセンサを構成する。
１によって説明する。ガラスなどの基板１０の上にクロ
ムを着膜後パターニングすることによってＴＦＴ１のゲ
ート電極１１と付加容量３の下部電極１２とが形成され
る。この上にＳiＮxからなる下部絶縁層１３、アモルフ
ァスシリコン（a-Ｓi）層１４、ＳiＮxからなる上部絶
縁層１５を積層し、ＴＦＴ１のゲート電極１１の上方に
のみ絶縁層１５が形成されるようにパターニングする。
次いで、多量の不純物をドープしたアモルファスシリコ
ン（n(+)a-Ｓi）からなる導電層１６、クロム層１７を
順次形成し、パターニングを行ってＴＦＴ１および付加
容量３を形成する。さらに、アモルファスシリコン層１
８およびＩＴＯからなる透明電極層１９を積層し、これ
をパターニングすることによりフォトダイオード２を形
成するその後ポリイミド層２０を形成し電極接続孔をパ
ターニングした後Ａl層２１を着膜しパターニングして
図２の回路となるように各素子を接続して密着型イメー
ジセンサを構成する。
【０００９】密着型イメージセンサをこのような構造と
すれば、ＴＦＴ１のゲート電極１１を形成する際にフォ
トダイオード２部の下部に付加容量３の下部電極１２も
同時に形成でき、その後、従来のプロセスによりＴＦＴ
１およびフォトダイオード２ならびに付加容量３を形成
するが、ポリイミド層２０下部絶縁層１３をパターン化
する際にビア部と同様にフォトダイオード２及びＴＦＴ
１間にもビアを形成してＡlを形成すれば、フォトダイ
オード上部電極１９とフォトダイオードの下に設けた付
加容量３の下部電極１２とが接続される。すなわちクロ
ム層１７−アモルファスシリコン層１８−透明電極１９
とからなるフォトダイオード２の容量Ｃｐと並列に下部
電極１２−下部絶縁層１３−アモルファスシリコン層１
４−導電層１６−クロム層１７からなる付加容量３がフ
ォトダイオード２の下に形成される。
すれば、ＴＦＴ１のゲート電極１１を形成する際にフォ
トダイオード２部の下部に付加容量３の下部電極１２も
同時に形成でき、その後、従来のプロセスによりＴＦＴ
１およびフォトダイオード２ならびに付加容量３を形成
するが、ポリイミド層２０下部絶縁層１３をパターン化
する際にビア部と同様にフォトダイオード２及びＴＦＴ
１間にもビアを形成してＡlを形成すれば、フォトダイ
オード上部電極１９とフォトダイオードの下に設けた付
加容量３の下部電極１２とが接続される。すなわちクロ
ム層１７−アモルファスシリコン層１８−透明電極１９
とからなるフォトダイオード２の容量Ｃｐと並列に下部
電極１２−下部絶縁層１３−アモルファスシリコン層１
４−導電層１６−クロム層１７からなる付加容量３がフ
ォトダイオード２の下に形成される。
【００１０】
【発明の効果】図１の構成例で、付加容量３の面積をフ
ォトダイオード２の面積と同一と仮定し、フォトダイオ
ード２の容量Ｃｐ及び付加容量３の容量Ｃｐ’を計算す
る。フォトダイオード面積を４００ＤＰＩに相当する６
３．５μｍ2、アモルファスシリコンの誘電率を１１．
９、ＳiＮxの誘電率を６．５、ＳiＮxの絶縁層１３の膜
厚０．３μｍ、アモルファスシリコン層１４の膜厚０．
０５μｍ、ＳiＮxの絶縁層１５の膜厚０．１５μｍ、ア
モルファスシリコン層１８の膜厚１．３μｍとすると、
フォトダイオード２の容量Ｃpは０．３２６pＦに、付加
容量３の容量Ｃp’は０．４８７pＦとなり、二つの容量
を総合した容量Ｃp＋Ｃp'は０．８１３pＦとなって、３
００ＤＰＩ相当の場合のフォトダイオード自体の容量Ｃ
pの０．７３４pＦを上まわる。
ォトダイオード２の面積と同一と仮定し、フォトダイオ
ード２の容量Ｃｐ及び付加容量３の容量Ｃｐ’を計算す
る。フォトダイオード面積を４００ＤＰＩに相当する６
３．５μｍ2、アモルファスシリコンの誘電率を１１．
９、ＳiＮxの誘電率を６．５、ＳiＮxの絶縁層１３の膜
厚０．３μｍ、アモルファスシリコン層１４の膜厚０．
０５μｍ、ＳiＮxの絶縁層１５の膜厚０．１５μｍ、ア
モルファスシリコン層１８の膜厚１．３μｍとすると、
フォトダイオード２の容量Ｃpは０．３２６pＦに、付加
容量３の容量Ｃp’は０．４８７pＦとなり、二つの容量
を総合した容量Ｃp＋Ｃp'は０．８１３pＦとなって、３
００ＤＰＩ相当の場合のフォトダイオード自体の容量Ｃ
pの０．７３４pＦを上まわる。
【００１１】また、ＴＦＴ１のゲート−ドレイン間の浮
遊容量Ｃgdはおよそ０．１〜０．２pＦであるので，
（１）式によれば、Ｖpの変動率は、付加容量がない場
合にはおよそ２３〜３８％であるのに対し、付加容量３
を設けた場合には１１〜２０％となって、より正確な信
号を伝えることができる。また、付加容量３の容量Ｃp'
は下部電極１２の面積を変えることによって変更するこ
とができ所望の容量を容易に得ることができる。従っ
て、本発明によれば付加容量を形成するための新たな面
積を必要とせず、高密度化の要請にかなった密着型イメ
ージセンサを得ることができるとともに、プロセス数を
増やさずに付加容量を設けることができ製造工程を複雑
にすることなくフォトダイオード部と並列の付加容量を
提供できる。
遊容量Ｃgdはおよそ０．１〜０．２pＦであるので，
（１）式によれば、Ｖpの変動率は、付加容量がない場
合にはおよそ２３〜３８％であるのに対し、付加容量３
を設けた場合には１１〜２０％となって、より正確な信
号を伝えることができる。また、付加容量３の容量Ｃp'
は下部電極１２の面積を変えることによって変更するこ
とができ所望の容量を容易に得ることができる。従っ
て、本発明によれば付加容量を形成するための新たな面
積を必要とせず、高密度化の要請にかなった密着型イメ
ージセンサを得ることができるとともに、プロセス数を
増やさずに付加容量を設けることができ製造工程を複雑
にすることなくフォトダイオード部と並列の付加容量を
提供できる。
【図１】本発明によるＴＦＴ、フォトダイオード、付加
容量部の構造を示す断面図。
容量部の構造を示す断面図。
【図２】密着型イメージセンサの１ビットの等価回路
図。
図。
【図３】従来のＴＦＴ、フォトダイオード部の構造を示
す断面図。
す断面図。
１ ＴＦＴ、２ フォトダイオード、３ 付加容量、４
信号保持用キャパシタ、５ リセットスイッチ、６
演算増幅器、７ 電源、８ 転送信号、１０基板、１１
ゲート電極、１２ 下部電極、１３ 絶縁層、１４
a-Ｓi層、１５ 絶縁層、１６ （n(+)a-Ｓi）層、１７
クロム膜、１８ a-Ｓi層、１９透明電極、２０ ポ
リイミド層、２１ 導体
信号保持用キャパシタ、５ リセットスイッチ、６
演算増幅器、７ 電源、８ 転送信号、１０基板、１１
ゲート電極、１２ 下部電極、１３ 絶縁層、１４
a-Ｓi層、１５ 絶縁層、１６ （n(+)a-Ｓi）層、１７
クロム膜、１８ a-Ｓi層、１９透明電極、２０ ポ
リイミド層、２１ 導体
Claims (2)
- 【請求項１】 同一基板上に、駆動素子として働く薄膜
トランジスタと光電変換素子とを形成する蓄積読み取り
型の密着型イメージセンサにおいて、 光電変換素子の下方に光電変換素子と並列に接続された
付加容量を設けたことを特徴とする密着型イメージセン
サ。 - 【請求項２】 付加容量の下部電極は薄膜トランジスタ
のゲート電極と同時に形成されたものである請求項１記
載の密着型イメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250240A JPH0563901A (ja) | 1991-09-04 | 1991-09-04 | 密着型イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250240A JPH0563901A (ja) | 1991-09-04 | 1991-09-04 | 密着型イメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563901A true JPH0563901A (ja) | 1993-03-12 |
Family
ID=17204925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250240A Pending JPH0563901A (ja) | 1991-09-04 | 1991-09-04 | 密着型イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563901A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098270A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 薄膜半導体装置及びその製造方法 |
-
1991
- 1991-09-04 JP JP3250240A patent/JPH0563901A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098270A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 薄膜半導体装置及びその製造方法 |
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