JP3279094B2 - イメージセンサ - Google Patents
イメージセンサInfo
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- JP3279094B2 JP3279094B2 JP23446494A JP23446494A JP3279094B2 JP 3279094 B2 JP3279094 B2 JP 3279094B2 JP 23446494 A JP23446494 A JP 23446494A JP 23446494 A JP23446494 A JP 23446494A JP 3279094 B2 JP3279094 B2 JP 3279094B2
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- image sensor
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、イメージスキャナやフ
ァクシミリ等に用いられる画像読み取りを行うイメージ
センサに係り、特に、その配置構造に起因する電気的特
性の改良を図ったものに関する。
ァクシミリ等に用いられる画像読み取りを行うイメージ
センサに係り、特に、その配置構造に起因する電気的特
性の改良を図ったものに関する。
【0002】
【従来の技術】従来、この種のイメージセンサとして、
例えば、特開平1−94655号公報に示されたよう
に、主走査方向に複数の受光素子としてのフォトダイオ
ードを配列すると共に、このフォトダイオードで発生し
た電荷を負荷容量に転送するスイッチング素子としての
薄膜トランジスタを設け、負荷容量の電圧を電荷検出用
ICで検知するようにしてなるものが公知となってい
る。
例えば、特開平1−94655号公報に示されたよう
に、主走査方向に複数の受光素子としてのフォトダイオ
ードを配列すると共に、このフォトダイオードで発生し
た電荷を負荷容量に転送するスイッチング素子としての
薄膜トランジスタを設け、負荷容量の電圧を電荷検出用
ICで検知するようにしてなるものが公知となってい
る。
【0003】このイメージセンサにおいては、主走査方
向に画素情報をブロック単位で読み取る際に、原稿又は
イメージセンサを副走査方向に相対的に移動させて読み
取るようになっている。このため、各ブロックで画素信
号を蓄積している間に、各ブロックに対応する原稿の位
置がずれてしまうこととなるので、最終的に得られる画
像がブロック毎に副走査方向でずれのあるものとなると
いう欠点がある。
向に画素情報をブロック単位で読み取る際に、原稿又は
イメージセンサを副走査方向に相対的に移動させて読み
取るようになっている。このため、各ブロックで画素信
号を蓄積している間に、各ブロックに対応する原稿の位
置がずれてしまうこととなるので、最終的に得られる画
像がブロック毎に副走査方向でずれのあるものとなると
いう欠点がある。
【0004】かかる欠点を解消するものとして、出願人
は、受光素子及び第1の容量により受光素子に発生した
画素信号を蓄積する受光部容量を形成し、この受光部容
量に蓄積された画素電荷を全画素分同時に転送するスイ
ッチング素子と、転送された電荷を保持する第2の容量
と、受光部容量の未転送電荷をリセットするためのスイ
ッチング素子と、第2の容量に蓄積された電荷を順次転
送するためのマルチプレクス用スイッチング素子とを設
けてイメージセンサを構成したものを提案した(特願平
5−53210)。
は、受光素子及び第1の容量により受光素子に発生した
画素信号を蓄積する受光部容量を形成し、この受光部容
量に蓄積された画素電荷を全画素分同時に転送するスイ
ッチング素子と、転送された電荷を保持する第2の容量
と、受光部容量の未転送電荷をリセットするためのスイ
ッチング素子と、第2の容量に蓄積された電荷を順次転
送するためのマルチプレクス用スイッチング素子とを設
けてイメージセンサを構成したものを提案した(特願平
5−53210)。
【0005】すなわち、この一括転送型イメージセンサ
においては、受光部容量に蓄積された各画素毎の電荷を
同時に一括して第2の容量に転送することによって、副
走査方向における画像の位置ずれをなくすようにしたも
のである。
においては、受光部容量に蓄積された各画素毎の電荷を
同時に一括して第2の容量に転送することによって、副
走査方向における画像の位置ずれをなくすようにしたも
のである。
【0006】
【発明が解決しようとする課題】ところで、これらいず
れのイメージセンサも、次述するように基本的な製造行
程は略同一である。すなわち、図7に示されたように、
この種のイメージセンサは、ガラス等の絶縁部材からな
る大型の基板10上において、イメージセンサの副走査
方向で複数同時に形成され、一本づつ切り出されるよう
になっている。
れのイメージセンサも、次述するように基本的な製造行
程は略同一である。すなわち、図7に示されたように、
この種のイメージセンサは、ガラス等の絶縁部材からな
る大型の基板10上において、イメージセンサの副走査
方向で複数同時に形成され、一本づつ切り出されるよう
になっている。
【0007】このようにして製造された一括転送型イメ
ージセンサは、例えば、図8に一例が示されたように、
副走査方向にフォトダイオードPD、付加容量CADD、
電荷リセット用薄膜トランジスタTR、電荷一括転送用
薄膜トランジスタTT、負荷容量CT、順次転送用薄膜
トランジスタTM等が配設されてなる一方、これらフォ
トダイオードPD等は、それぞれ主走査方向において複
数配設されている。
ージセンサは、例えば、図8に一例が示されたように、
副走査方向にフォトダイオードPD、付加容量CADD、
電荷リセット用薄膜トランジスタTR、電荷一括転送用
薄膜トランジスタTT、負荷容量CT、順次転送用薄膜
トランジスタTM等が配設されてなる一方、これらフォ
トダイオードPD等は、それぞれ主走査方向において複
数配設されている。
【0008】かかる配置において、各薄膜トランジスタ
TR,TT,TMは、主走査方向にソース、ゲート及び
ドレインの各電極が略同一の直線上に沿って配置され、
各電極はトランジスタのサイズを確保しやすいという理
由から、副走査方向に細長い形状に構成されている(各
薄膜トランジスタのチャンネル幅Wの方向が副走査方向
と平行に形成されている。)。一方、イメージセンサの
製造工程中における熱や着膜に起因して生じる基板10
の収縮や反りによって、ソース電極、ゲート電極及びド
レイン電極の作製時にいわゆるアライメントずれが発生
する。特に、この薄膜トランジスタのアライメントずれ
によるオーバラップ容量(ゲート電極とソース若しくは
ドレイン電極とが重なり合うことによって生じる容量)
のばらつきは、各電極が副走査方向に細長い形状に構成
されているので、アライメントの主走査方向のずれによ
り大きくなる。ゲート電極とソース電極間、ゲート電極
とドレイン電極間におけるオーバラップ容量のばらつき
が生じると、イメージセンサ出力のオフセットレベルが
ばらついて、安定した出力特性が得られないという問題
があった。
TR,TT,TMは、主走査方向にソース、ゲート及び
ドレインの各電極が略同一の直線上に沿って配置され、
各電極はトランジスタのサイズを確保しやすいという理
由から、副走査方向に細長い形状に構成されている(各
薄膜トランジスタのチャンネル幅Wの方向が副走査方向
と平行に形成されている。)。一方、イメージセンサの
製造工程中における熱や着膜に起因して生じる基板10
の収縮や反りによって、ソース電極、ゲート電極及びド
レイン電極の作製時にいわゆるアライメントずれが発生
する。特に、この薄膜トランジスタのアライメントずれ
によるオーバラップ容量(ゲート電極とソース若しくは
ドレイン電極とが重なり合うことによって生じる容量)
のばらつきは、各電極が副走査方向に細長い形状に構成
されているので、アライメントの主走査方向のずれによ
り大きくなる。ゲート電極とソース電極間、ゲート電極
とドレイン電極間におけるオーバラップ容量のばらつき
が生じると、イメージセンサ出力のオフセットレベルが
ばらついて、安定した出力特性が得られないという問題
があった。
【0009】本発明は上記実情に鑑みてなされたもの
で、イメージセンサにおいて、基板の収縮や反りにより
電界効果トランジスタのオーバラップ容量に変化を及ぼ
すようなアライメントずれが生ずることがない構造とす
ることにより、オフセットレベルのばらつきが小さく、
出力特性の安定したイメージセンサを提供することを目
的とする。
で、イメージセンサにおいて、基板の収縮や反りにより
電界効果トランジスタのオーバラップ容量に変化を及ぼ
すようなアライメントずれが生ずることがない構造とす
ることにより、オフセットレベルのばらつきが小さく、
出力特性の安定したイメージセンサを提供することを目
的とする。
【0010】
【課題を解決するための手段】請求項1記載の発明に係
るイメージセンサは、光電変換を行なう受光素子と、前
記受光素子に発生した光電荷を転送する第1のスイッチ
ング用電界効果トランジスタと、前記光電荷の転送後に
残留する光電荷をリセットする第2のスイッチング用電
界効果トランジスタと、を有し、これら受光素子、第1
及び第2のスイッチング用電界効果トランジスタが主走
査方向に複数組配設されてなるイメージセンサにおい
て、次の構成を含むことを特徴としている。前記第1及
び第2のスイッチング用電界効果トランジスタは、チャ
ネル幅方向が主走査方向と平行となるように配置されて
いる。前記第1及び第2のスイッチング用電界効果トラ
ンジスタは、副走査方向においてそれぞれ2列づつ配設
されて、副走査方向で隣接する薄膜トランジスタ同士が
並列接続されている。
るイメージセンサは、光電変換を行なう受光素子と、前
記受光素子に発生した光電荷を転送する第1のスイッチ
ング用電界効果トランジスタと、前記光電荷の転送後に
残留する光電荷をリセットする第2のスイッチング用電
界効果トランジスタと、を有し、これら受光素子、第1
及び第2のスイッチング用電界効果トランジスタが主走
査方向に複数組配設されてなるイメージセンサにおい
て、次の構成を含むことを特徴としている。前記第1及
び第2のスイッチング用電界効果トランジスタは、チャ
ネル幅方向が主走査方向と平行となるように配置されて
いる。前記第1及び第2のスイッチング用電界効果トラ
ンジスタは、副走査方向においてそれぞれ2列づつ配設
されて、副走査方向で隣接する薄膜トランジスタ同士が
並列接続されている。
【0011】請求項2記載の発明に係るイメージセンサ
は、請求項2において、第1のスイッチング用電界効果
トランジスタは、1列目の電界効果トランジスタと2列
目の電界効果トランジスタとが、1列目と2列目の間の
主走査方向に仮定した直線を対称軸として、各々の電極
の配置が線対称となるように配設されてなることを特徴
としている。
は、請求項2において、第1のスイッチング用電界効果
トランジスタは、1列目の電界効果トランジスタと2列
目の電界効果トランジスタとが、1列目と2列目の間の
主走査方向に仮定した直線を対称軸として、各々の電極
の配置が線対称となるように配設されてなることを特徴
としている。
【0012】請求項3記載の発明に係るイメージセンサ
は、請求項1又は請求項2において、第2のスイッチン
グ用電界効果トランジスタは、1列目の電界効果トラン
ジスタと2列目の電界効果トランジスタとが、1列目と
2列目の間の主走査方向に仮定した直線を対称軸とし
て、各々の電極の配置が線対称となるように配設され、
1列目と2列目の電界効果トランジスタ間に第2のスイ
ッチング用電界効果トランジスタが接続され一定電圧が
供給される基準電位線を配設したことを特徴としてい
る。
は、請求項1又は請求項2において、第2のスイッチン
グ用電界効果トランジスタは、1列目の電界効果トラン
ジスタと2列目の電界効果トランジスタとが、1列目と
2列目の間の主走査方向に仮定した直線を対称軸とし
て、各々の電極の配置が線対称となるように配設され、
1列目と2列目の電界効果トランジスタ間に第2のスイ
ッチング用電界効果トランジスタが接続され一定電圧が
供給される基準電位線を配設したことを特徴としてい
る。
【0013】
【0014】
【0015】
【0016】
【作用】 請求項1のイメージセンサによれば、 受光素子
に発生した光電荷を転送する第1のスイッチング用電界
効果トランジスタ、前記光電荷の転送後に残留する光電
荷をリセットする第2のスイッチング用電界効果トラン
ジスタにおいて、チャンネル幅方向が主走査方向と平行
となるように配置されているので、主走査方向でアライ
メントずれが生じても各電界効果トランジスタのゲート
電極とソース電極間のオーバラップ容量及びゲート電極
とドレイン電極間のオーバラップ容量が変化することが
なく、このため最終出力信号のオフセットレベルがばら
つくことがなくなり、出力特性の安定化が図れることと
なる。
に発生した光電荷を転送する第1のスイッチング用電界
効果トランジスタ、前記光電荷の転送後に残留する光電
荷をリセットする第2のスイッチング用電界効果トラン
ジスタにおいて、チャンネル幅方向が主走査方向と平行
となるように配置されているので、主走査方向でアライ
メントずれが生じても各電界効果トランジスタのゲート
電極とソース電極間のオーバラップ容量及びゲート電極
とドレイン電極間のオーバラップ容量が変化することが
なく、このため最終出力信号のオフセットレベルがばら
つくことがなくなり、出力特性の安定化が図れることと
なる。
【0017】請求項1のイメージセンサによれば、第1
及び第2のスイッチング用電界効果トランジスタをそれ
ぞれ2列づつ配設し、一つの受光素子に対して各トラン
ジスタが2個並列に接続されるように構成したので、各
トランジスタのサイズを実質的に大きくすることがで
き、単体のトランジスタのサイズが小さくなることによ
るオン電流値の現象を防止することができる。
及び第2のスイッチング用電界効果トランジスタをそれ
ぞれ2列づつ配設し、一つの受光素子に対して各トラン
ジスタが2個並列に接続されるように構成したので、各
トランジスタのサイズを実質的に大きくすることがで
き、単体のトランジスタのサイズが小さくなることによ
るオン電流値の現象を防止することができる。
【0018】請求項2のイメージセンサによれば、第1
のスイッチング用電界効果トランジスタを構成する1列
目の電界効果トランジスタと2列目の電界効果トランジ
スタにおいて、各々の電極の配置が線対称となるように
配設することにより、副走査方向のアライメントずれに
対しても容量の増加分と減少分とが相殺されることによ
り対処することができる。
のスイッチング用電界効果トランジスタを構成する1列
目の電界効果トランジスタと2列目の電界効果トランジ
スタにおいて、各々の電極の配置が線対称となるように
配設することにより、副走査方向のアライメントずれに
対しても容量の増加分と減少分とが相殺されることによ
り対処することができる。
【0019】請求項3のイメージセンサによれば、第2
のスイッチング用電界効果トランジスタを構成する1列
目の電界効果トランジスタと2列目の電界効果トランジ
スタにおいて、各々の電極の配置が線対称となるように
配設することにより、前記したように副走査方向のアラ
イメントずれに対して対処可能となるとともに、基準電
位線を共通とすることができ、薄膜トランジスタを作製
する部分の面積を増加させて各トランジスタのサイズを
大きくすることができる。
のスイッチング用電界効果トランジスタを構成する1列
目の電界効果トランジスタと2列目の電界効果トランジ
スタにおいて、各々の電極の配置が線対称となるように
配設することにより、前記したように副走査方向のアラ
イメントずれに対して対処可能となるとともに、基準電
位線を共通とすることができ、薄膜トランジスタを作製
する部分の面積を増加させて各トランジスタのサイズを
大きくすることができる。
【0020】
【実施例】以下、本発明に係るイメージセンサの実施例
について、図1乃至図6を参照しながら説明する。ここ
で、図1は本発明に係るイメージセンサの一画素当たり
の等価回路図、図2は本発明に係るイメージセンサの第
1の実施例における主要部の配置を模式的に示した平面
説明図、図3は本発明に係るイメージセンサに用いられ
る薄膜トランジスタのゲート電極とドレイン電極及びソ
ース電極とのオーバーラップを模式的に示した平面説明
図、図4は第2の実施例における主要部の配置を模式的
に示した平面説明図、図5は第3の実施例における主要
部の配置を模式的に示した平面説明図、図6は第3の実
施例における副走査方向のアライメントずれを説明する
ための薄膜トランジスタの平面説明図である。
について、図1乃至図6を参照しながら説明する。ここ
で、図1は本発明に係るイメージセンサの一画素当たり
の等価回路図、図2は本発明に係るイメージセンサの第
1の実施例における主要部の配置を模式的に示した平面
説明図、図3は本発明に係るイメージセンサに用いられ
る薄膜トランジスタのゲート電極とドレイン電極及びソ
ース電極とのオーバーラップを模式的に示した平面説明
図、図4は第2の実施例における主要部の配置を模式的
に示した平面説明図、図5は第3の実施例における主要
部の配置を模式的に示した平面説明図、図6は第3の実
施例における副走査方向のアライメントずれを説明する
ための薄膜トランジスタの平面説明図である。
【0021】先ず、本実施例におけるイメージセンサ
は、一画素当たり図1に示されたような等価回路を有す
るものである。すなわち、受光素子としてのフォトダイ
オードPDは、このフォトダイオードPDに対して並列
接続状態として表せられる寄生容量Cpを有している。
このフォトダイオードPDのアノードには、電荷一括転
送用薄膜トランジスタTTと順次転送用薄膜トランジス
タTMとが直列接続されており、薄膜トランジスタTM
のソース側には駆動用IC1の電荷検出用アンプ2が接
続されている。ここで、電荷一括転送用薄膜トランジス
タTTは、第1のスイッチング用電界効果トランジスタ
をなすものである。
は、一画素当たり図1に示されたような等価回路を有す
るものである。すなわち、受光素子としてのフォトダイ
オードPDは、このフォトダイオードPDに対して並列
接続状態として表せられる寄生容量Cpを有している。
このフォトダイオードPDのアノードには、電荷一括転
送用薄膜トランジスタTTと順次転送用薄膜トランジス
タTMとが直列接続されており、薄膜トランジスタTM
のソース側には駆動用IC1の電荷検出用アンプ2が接
続されている。ここで、電荷一括転送用薄膜トランジス
タTTは、第1のスイッチング用電界効果トランジスタ
をなすものである。
【0022】また、フォトダイオードPDのアノードと
アースとの間には、フォトダイオードPDの容量不足を
補うための付加容量CADD及び電荷リセット用薄膜トラ
ンジスタTRが接続されている。ここで、電荷リセット
用薄膜トランジスタは第2のスイッチング用電界効果ト
ランジスタをなすものである。さらに、電荷一括転送用
薄膜トランジスタTTと順次転送用薄膜トランジスタT
Mとの接続点とアース間には一括転送用容量CTが、順
次転送用薄膜トランジスタTMのソースとアース間には
配線容量CLが、それぞれ設けられている。
アースとの間には、フォトダイオードPDの容量不足を
補うための付加容量CADD及び電荷リセット用薄膜トラ
ンジスタTRが接続されている。ここで、電荷リセット
用薄膜トランジスタは第2のスイッチング用電界効果ト
ランジスタをなすものである。さらに、電荷一括転送用
薄膜トランジスタTTと順次転送用薄膜トランジスタT
Mとの接続点とアース間には一括転送用容量CTが、順
次転送用薄膜トランジスタTMのソースとアース間には
配線容量CLが、それぞれ設けられている。
【0023】またさらに、駆動用IC1の内部におい
て、電荷検出用アンプ2の入力側とアース間には、配線
容量CLの電荷をリセットするためのリセット用MOS
トランジスタ3が設けられている。尚、図1において、
CGSは薄膜トランジスタのゲート・ソース間のオーバラ
ップ容量を、CGDはゲート・ドレイン間のオーバラップ
容量を、それぞれ表しており、さらに同図においては、
これら記号の横に括弧書きで上述した薄膜トランジスタ
TT,TR,TMのいずれかを添字として記して、いず
れの薄膜トランジスタのオーバラップ容量であるかを区
別できるようにしている。
て、電荷検出用アンプ2の入力側とアース間には、配線
容量CLの電荷をリセットするためのリセット用MOS
トランジスタ3が設けられている。尚、図1において、
CGSは薄膜トランジスタのゲート・ソース間のオーバラ
ップ容量を、CGDはゲート・ドレイン間のオーバラップ
容量を、それぞれ表しており、さらに同図においては、
これら記号の横に括弧書きで上述した薄膜トランジスタ
TT,TR,TMのいずれかを添字として記して、いず
れの薄膜トランジスタのオーバラップ容量であるかを区
別できるようにしている。
【0024】次に、一画素当たり上述のような等価回路
を有するイメージセンサの各構成要素の配置例について
図2を参照しつつ説明する。尚、図2は、イメージセン
サの主要な構成要素の配置を模式的に平面説明図に表し
たもので、イメージセンサの基板の積層方向における各
要素の位置関係を正確に表すものではない。フォトダイ
オードPDは、主走査方向に複数配設されており、図2
において略正方形状の部分は個別電極(アノード側)
を、また主走査方向に長辺が沿う長方形状の部分(二点
鎖線で表示)は電源電圧VBが印加される共通電極(カ
ソード側)を、それぞれ表している。
を有するイメージセンサの各構成要素の配置例について
図2を参照しつつ説明する。尚、図2は、イメージセン
サの主要な構成要素の配置を模式的に平面説明図に表し
たもので、イメージセンサの基板の積層方向における各
要素の位置関係を正確に表すものではない。フォトダイ
オードPDは、主走査方向に複数配設されており、図2
において略正方形状の部分は個別電極(アノード側)
を、また主走査方向に長辺が沿う長方形状の部分(二点
鎖線で表示)は電源電圧VBが印加される共通電極(カ
ソード側)を、それぞれ表している。
【0025】そして、副走査方向において、このフォト
ダイオードPDに隣接する位置には付加容量CADDが配
設されている。この付加容量CADDも主走査方向にフォ
トダイオードPDに一対一に対応して複数配置されてい
る。図2において、実線で表された長方形状の部分は、
この付加容量CADDの一方の個別電極を、二点鎖線で表
された長方形状の部分は、アースされる側の共通電極
を、それぞれ表している。
ダイオードPDに隣接する位置には付加容量CADDが配
設されている。この付加容量CADDも主走査方向にフォ
トダイオードPDに一対一に対応して複数配置されてい
る。図2において、実線で表された長方形状の部分は、
この付加容量CADDの一方の個別電極を、二点鎖線で表
された長方形状の部分は、アースされる側の共通電極
を、それぞれ表している。
【0026】この付加容量CADDに副走査方向で隣接す
る位置には、電荷リセット用薄膜トランジスタTRが配
設されている。すなわち、電荷リセット用薄膜トランジ
スタTRは、フォトダイオードPDに一対一に対応して
主走査方向に配設されており、しかも、各薄膜トランジ
スタTRは、副走査方向においてドレイン、ゲート、ソ
ースの各電極が一列に並ぶ配置となっている。特に、本
実施例においては、付加容量CADD側にドレイン電極が
位置するようになっている。尚、図2において「D」は
ドレイン電極を、「G」はゲート電極を、「S」はソー
ス電極を、それぞれ表している(以下、図3乃至図6に
おいても同様)。
る位置には、電荷リセット用薄膜トランジスタTRが配
設されている。すなわち、電荷リセット用薄膜トランジ
スタTRは、フォトダイオードPDに一対一に対応して
主走査方向に配設されており、しかも、各薄膜トランジ
スタTRは、副走査方向においてドレイン、ゲート、ソ
ースの各電極が一列に並ぶ配置となっている。特に、本
実施例においては、付加容量CADD側にドレイン電極が
位置するようになっている。尚、図2において「D」は
ドレイン電極を、「G」はゲート電極を、「S」はソー
ス電極を、それぞれ表している(以下、図3乃至図6に
おいても同様)。
【0027】また、この電荷リセット用薄膜トランジス
タTRに副走査方向で隣接する位置には、電荷一括転送
用薄膜トランジスタTTが配設されている。この電荷一
括転送用薄膜トランジスタTTも上述の薄膜トランジス
タTRと同様に、主走査方向に複数配設されており、し
かも、各薄膜トランジスタTTの配置も電荷リセット用
薄膜トランジスタTR同様、副走査方向においてドレイ
ン、ゲート、ソースの各電極が一列に並ぶ配置となって
おり、本実施例においては、電荷リセット用薄膜トラン
ジスタTR側にドレイン電極が位置するようになってい
る。
タTRに副走査方向で隣接する位置には、電荷一括転送
用薄膜トランジスタTTが配設されている。この電荷一
括転送用薄膜トランジスタTTも上述の薄膜トランジス
タTRと同様に、主走査方向に複数配設されており、し
かも、各薄膜トランジスタTTの配置も電荷リセット用
薄膜トランジスタTR同様、副走査方向においてドレイ
ン、ゲート、ソースの各電極が一列に並ぶ配置となって
おり、本実施例においては、電荷リセット用薄膜トラン
ジスタTR側にドレイン電極が位置するようになってい
る。
【0028】そして、電荷一括転送用薄膜トランジスタ
TTに副走査方向で隣接する位置には、一括転送用容量
CTが配設されており、付加容量CADDと同様に、主走査
方向において複数設けられている。尚、図2において、
実線で表された長方形状の部分は、一括転送用容量CT
を構成する一方の個別電極であり、二点鎖線で表された
長方形状の部分はアースされる側の共通電極を表してい
る。
TTに副走査方向で隣接する位置には、一括転送用容量
CTが配設されており、付加容量CADDと同様に、主走査
方向において複数設けられている。尚、図2において、
実線で表された長方形状の部分は、一括転送用容量CT
を構成する一方の個別電極であり、二点鎖線で表された
長方形状の部分はアースされる側の共通電極を表してい
る。
【0029】さらに、この一括転送用容量CTに副走査
方向で隣接する位置には、順次転送用薄膜トランジスタ
TMが、先の薄膜トランジスタTR,TTと同様な配置
構成で設けられている。本実施例の特徴的な構成は、各
薄膜トランジスタTR,TT,TMのドレイン、ゲー
ト、ソースの各電極が副走査方向に並ぶように配置され
ることにより、各薄膜トランジスタTR,TT,TMの
ドレイン、ゲート、ソースの各電極の長手方向が主走査
方向に沿って配置され、チャネル幅Wの方向が主走査方
向に平行になっている点である。したがって、製造過程
においてイメージセンサが形成される基板に収縮や反り
が生じ、主走査方向におけるいわゆるアライメントずれ
が発生しても、各薄膜トランジスタTR,TT,TMの
オーバラップ容量に影響を与えることがない。
方向で隣接する位置には、順次転送用薄膜トランジスタ
TMが、先の薄膜トランジスタTR,TTと同様な配置
構成で設けられている。本実施例の特徴的な構成は、各
薄膜トランジスタTR,TT,TMのドレイン、ゲー
ト、ソースの各電極が副走査方向に並ぶように配置され
ることにより、各薄膜トランジスタTR,TT,TMの
ドレイン、ゲート、ソースの各電極の長手方向が主走査
方向に沿って配置され、チャネル幅Wの方向が主走査方
向に平行になっている点である。したがって、製造過程
においてイメージセンサが形成される基板に収縮や反り
が生じ、主走査方向におけるいわゆるアライメントずれ
が発生しても、各薄膜トランジスタTR,TT,TMの
オーバラップ容量に影響を与えることがない。
【0030】すなわち、図3に示されたように、主走査
方向におけるアライメントずれが発生し、ドレイン電極
及びソース電極が点線のような形状に形成されても、イ
メージセンサの製造過程において設定されたゲート電極
とドレイン電極とのオーバラップ量L1と、ゲート電極
とソース電極とのオーバラップ量L2は、それぞれ初め
に設定された値と同じにすることができる。したがっ
て、ゲート・ドレイン間のオーバラップ容量及びゲート
・ソース間のオーバラップ容量が各薄膜トランジスタ毎
に変化するようなことがなく、このため、従来と異なり
出力信号のオフセットレベルが設計値に比して大きくば
らつくようなことがなくなり、略設計値の出力信号が得
られることとなる。
方向におけるアライメントずれが発生し、ドレイン電極
及びソース電極が点線のような形状に形成されても、イ
メージセンサの製造過程において設定されたゲート電極
とドレイン電極とのオーバラップ量L1と、ゲート電極
とソース電極とのオーバラップ量L2は、それぞれ初め
に設定された値と同じにすることができる。したがっ
て、ゲート・ドレイン間のオーバラップ容量及びゲート
・ソース間のオーバラップ容量が各薄膜トランジスタ毎
に変化するようなことがなく、このため、従来と異なり
出力信号のオフセットレベルが設計値に比して大きくば
らつくようなことがなくなり、略設計値の出力信号が得
られることとなる。
【0031】図4には第2の実施例が示されており、以
下、同図を参照しつつこの実施例について説明する。
尚、図1乃至図3で示された第1の実施例と同一の構成
要素については、同一の符号を付してその説明を省略
し、以下、異なる点を中心に説明する。この第2の実施
例は、電荷リセット用薄膜トランジスタTR、電荷一括
転送用薄膜トランジスタTT及び順次転送用薄膜トラン
ジスタTMの各配列を2列とした点が第1の実施例と異
なるものである。
下、同図を参照しつつこの実施例について説明する。
尚、図1乃至図3で示された第1の実施例と同一の構成
要素については、同一の符号を付してその説明を省略
し、以下、異なる点を中心に説明する。この第2の実施
例は、電荷リセット用薄膜トランジスタTR、電荷一括
転送用薄膜トランジスタTT及び順次転送用薄膜トラン
ジスタTMの各配列を2列とした点が第1の実施例と異
なるものである。
【0032】上記実施例においては、各薄膜トランジス
タTR,TT,TMのドレイン、ゲート、ソースの各電
極の長手方向が主走査方向に沿って配置され、チャネル
幅Wの方向が主走査方向と平行に形成されるため、チャ
ネル幅Wは一画素幅より小さくする必要があり、トラン
ジスタのサイズに限度がある。例えば、受光素子が高密
度化すると、一画素分の幅も小さくなるので、場合によ
っては電荷転送に十分なオン電流を有するトランジスタ
のサイズを形成できない場合が考えられる。
タTR,TT,TMのドレイン、ゲート、ソースの各電
極の長手方向が主走査方向に沿って配置され、チャネル
幅Wの方向が主走査方向と平行に形成されるため、チャ
ネル幅Wは一画素幅より小さくする必要があり、トラン
ジスタのサイズに限度がある。例えば、受光素子が高密
度化すると、一画素分の幅も小さくなるので、場合によ
っては電荷転送に十分なオン電流を有するトランジスタ
のサイズを形成できない場合が考えられる。
【0033】第2の実施例は、このような場合を考慮し
たもので、電荷リセット用薄膜トランジスタTR、電荷
一括転送用薄膜トランジスタTT及び順次転送用薄膜ト
ランジスタTMについて、副走査方向に2列づつ配設
し、それぞれ、副走査方向で隣接するもの同士が並列接
続された構成となっている。したがって、各ビットにつ
いて前記各薄膜トランジスタTR,TT,TMはそれぞ
れ2個で構成されることになり、トランジスタの実質的
なサイズを大きくして電流が流れる面積を大きくするこ
とができ、各薄膜トランジスタTR,TT,TMの導通
時のオン電流の値を大きくして電荷の確実な転送を可能
としている。
たもので、電荷リセット用薄膜トランジスタTR、電荷
一括転送用薄膜トランジスタTT及び順次転送用薄膜ト
ランジスタTMについて、副走査方向に2列づつ配設
し、それぞれ、副走査方向で隣接するもの同士が並列接
続された構成となっている。したがって、各ビットにつ
いて前記各薄膜トランジスタTR,TT,TMはそれぞ
れ2個で構成されることになり、トランジスタの実質的
なサイズを大きくして電流が流れる面積を大きくするこ
とができ、各薄膜トランジスタTR,TT,TMの導通
時のオン電流の値を大きくして電荷の確実な転送を可能
としている。
【0034】本実施例においては、2列づつ配設された
各薄膜トランジスタTR,TT,TMの電極の配置は、
副走査方向において、フォトダイオードPD側から順に
ドレイン電極、ゲート電極及びソース電極となるように
設定されている。
各薄膜トランジスタTR,TT,TMの電極の配置は、
副走査方向において、フォトダイオードPD側から順に
ドレイン電極、ゲート電極及びソース電極となるように
設定されている。
【0035】次に、図5を参照しつつ第3の実施例につ
いて説明する。尚、上述した第1及び第2の実施例と同
一の構成要素には同一の符号を付してその説明を省略
し、以下、異なる点を中心に説明することとする。この
第3の実施例は、各薄膜トランジスタTR,TT,TM
が並列接続されて設けられた点は、第2の実施例と同様
であるが、その配置の仕方が異なるものである。
いて説明する。尚、上述した第1及び第2の実施例と同
一の構成要素には同一の符号を付してその説明を省略
し、以下、異なる点を中心に説明することとする。この
第3の実施例は、各薄膜トランジスタTR,TT,TM
が並列接続されて設けられた点は、第2の実施例と同様
であるが、その配置の仕方が異なるものである。
【0036】すなわち、電荷リセット用薄膜トランジス
タTRは、副走査方向に2列に配設されているが、付加
容量CADD側の第1列目の薄膜トランジスタTRと、電
荷一括転送用薄膜トランジスタTT側の第2列目の薄膜
トランジスタTRとは、その間に位置する基準電位線4
を対称軸として互いに線対称に配置されているものであ
る。この基準電位線4には一定電圧が供給され、例えば
アース用電極(グランド配線GND)で形成されてい
る。本実施例においては、第1列目の薄膜トランジスタ
TRは、付加容量CADD側にドレインが位置するように
配設される一方、第2列目の薄膜トランジスタTRは、
電荷一括転送用薄膜トランジスタTT側にドレインが位
置するように配設されている。
タTRは、副走査方向に2列に配設されているが、付加
容量CADD側の第1列目の薄膜トランジスタTRと、電
荷一括転送用薄膜トランジスタTT側の第2列目の薄膜
トランジスタTRとは、その間に位置する基準電位線4
を対称軸として互いに線対称に配置されているものであ
る。この基準電位線4には一定電圧が供給され、例えば
アース用電極(グランド配線GND)で形成されてい
る。本実施例においては、第1列目の薄膜トランジスタ
TRは、付加容量CADD側にドレインが位置するように
配設される一方、第2列目の薄膜トランジスタTRは、
電荷一括転送用薄膜トランジスタTT側にドレインが位
置するように配設されている。
【0037】電荷一括転送用薄膜トランジスタTTも、
電荷リセット用薄膜トランジスタTR同様に副走査方向
で、2列に配設されており、しかも、電荷リセット用薄
膜トランジスタTR側の列の薄膜トランジスタTTは、
ドレイン電極が電荷リセット用薄膜トランジスタTR側
に位置するように、また、一括転送用容量CT側の薄膜
トランジスタTTは、ドレイン電極が一括転送用容量C
T側に位置するように、それぞれ配設されている。
電荷リセット用薄膜トランジスタTR同様に副走査方向
で、2列に配設されており、しかも、電荷リセット用薄
膜トランジスタTR側の列の薄膜トランジスタTTは、
ドレイン電極が電荷リセット用薄膜トランジスタTR側
に位置するように、また、一括転送用容量CT側の薄膜
トランジスタTTは、ドレイン電極が一括転送用容量C
T側に位置するように、それぞれ配設されている。
【0038】そして、1列目の薄膜トランジスタTT
と、2列目の薄膜トランジスタTTとは、互いのソース
電極が接続電極5で相互に接続されており、この接続電
極5の主走査方向に沿った並びを対称軸として線対称に
配設された構成となっている。
と、2列目の薄膜トランジスタTTとは、互いのソース
電極が接続電極5で相互に接続されており、この接続電
極5の主走査方向に沿った並びを対称軸として線対称に
配設された構成となっている。
【0039】さらに、順次転送用薄膜トランジスタTM
の配置構成は、電荷一括転送用薄膜トランジスタTTの
配置構成と基本的に同一である。すなわち、副走査方向
に2列に配設された薄膜トランジスタTMは、互いのソ
ース電極が副走査方向で向かい合って接続電極6で接続
された配置となっており、この接続電極6の主走査方向
に沿った並びを対称軸として線対称に配設された構成と
なっている。
の配置構成は、電荷一括転送用薄膜トランジスタTTの
配置構成と基本的に同一である。すなわち、副走査方向
に2列に配設された薄膜トランジスタTMは、互いのソ
ース電極が副走査方向で向かい合って接続電極6で接続
された配置となっており、この接続電極6の主走査方向
に沿った並びを対称軸として線対称に配設された構成と
なっている。
【0040】このような配置構成とすることにより、1
列目と2列目の電荷一括リセット用薄膜トランジスタT
Tの基準電位線4(グランド配線GND)を供用するこ
とにより、面積を有効に使用して薄膜トランジスタのサ
イズを大きくすることができ、導通時のオン電流の値を
大きくして電荷の確実な転送や放電を行なうことができ
る。
列目と2列目の電荷一括リセット用薄膜トランジスタT
Tの基準電位線4(グランド配線GND)を供用するこ
とにより、面積を有効に使用して薄膜トランジスタのサ
イズを大きくすることができ、導通時のオン電流の値を
大きくして電荷の確実な転送や放電を行なうことができ
る。
【0041】また、図6の電荷一括転送用薄膜トランジ
スタTTに示されたように、副走査方向におけるいわゆ
るアライメントずれが発生し、1列目と2列目の薄膜ト
ランジスタにおいてドレイン電極及びソース電極が点線
のような形状に形成されても、1列目のゲート電極とド
レイン電極とのオーバラップ量の増加分L3は、2列目
のゲート電極とドレイン電極とのオーバラップ量の減少
分L3′と同じであるため、これらが相殺されることに
より薄膜トランジスタTTのソレイン側のオーバーラッ
プ量については変化しない。同様に、1列目のゲート電
極とソース電極とのオーバラップ量の減少分L4は、2
列目のゲート電極とソース電極とのオーバラップ量の減
少分L4′と同じであるため、これらが相殺されること
により薄膜トランジスタTTのソース側のオーバーラッ
プ量については変化しない。したがって、副走査方向に
おけるアライメントずれに起因する各薄膜トランジスタ
の電気的特性のばらつきがなくなるという効果がある。
順次転送用薄膜トランジスタTM及び電荷リセット用薄
膜トランジスタTRについても同様の効果を有してい
る。
スタTTに示されたように、副走査方向におけるいわゆ
るアライメントずれが発生し、1列目と2列目の薄膜ト
ランジスタにおいてドレイン電極及びソース電極が点線
のような形状に形成されても、1列目のゲート電極とド
レイン電極とのオーバラップ量の増加分L3は、2列目
のゲート電極とドレイン電極とのオーバラップ量の減少
分L3′と同じであるため、これらが相殺されることに
より薄膜トランジスタTTのソレイン側のオーバーラッ
プ量については変化しない。同様に、1列目のゲート電
極とソース電極とのオーバラップ量の減少分L4は、2
列目のゲート電極とソース電極とのオーバラップ量の減
少分L4′と同じであるため、これらが相殺されること
により薄膜トランジスタTTのソース側のオーバーラッ
プ量については変化しない。したがって、副走査方向に
おけるアライメントずれに起因する各薄膜トランジスタ
の電気的特性のばらつきがなくなるという効果がある。
順次転送用薄膜トランジスタTM及び電荷リセット用薄
膜トランジスタTRについても同様の効果を有してい
る。
【0042】上記した各実施例では、一画素の受光素子
について、電荷一括転送用薄膜トランジスタTT、電荷
リセット用薄膜トランジスタTR、順次転送用薄膜トラ
ンジスタTMの3つの薄膜トランジスタを有するイメー
ジセンサについて説明したが、リセット用薄膜トランジ
スタと、順次(ブロック)転送用薄膜トランジスタTM
の2つの薄膜トランジスタで構成されるイメージセンサ
の各トランジスタに適用できることは勿論である。
について、電荷一括転送用薄膜トランジスタTT、電荷
リセット用薄膜トランジスタTR、順次転送用薄膜トラ
ンジスタTMの3つの薄膜トランジスタを有するイメー
ジセンサについて説明したが、リセット用薄膜トランジ
スタと、順次(ブロック)転送用薄膜トランジスタTM
の2つの薄膜トランジスタで構成されるイメージセンサ
の各トランジスタに適用できることは勿論である。
【0043】
【発明の効果】本発明によれば、電界効果トランジスタ
のチャンネル幅方向を主走査方向と平行することによ
り、主走査方向でアライメントずれは電界効果トランジ
スタのゲート電極とソース電極間のオーバラップ容量及
びゲート電極とドレイン電極間のオーバラップ容量に何
等影響を及ぼすことなく、オーバラップ容量のばらつき
が生じることがない。また、オーバラップ容量のばらつ
きがないので、出力信号のオフセットレベルがばらつく
ことがなく、出力特性の安定したイメージセンサを提供
することができる。
のチャンネル幅方向を主走査方向と平行することによ
り、主走査方向でアライメントずれは電界効果トランジ
スタのゲート電極とソース電極間のオーバラップ容量及
びゲート電極とドレイン電極間のオーバラップ容量に何
等影響を及ぼすことなく、オーバラップ容量のばらつき
が生じることがない。また、オーバラップ容量のばらつ
きがないので、出力信号のオフセットレベルがばらつく
ことがなく、出力特性の安定したイメージセンサを提供
することができる。
【0044】また、薄膜トランジスタを並列に接続する
ことにより、電流が流れる面積を大きくすることがで
き、導通時のオン電流の値を大きくして電荷の確実な転
送を行なうことができる。
ことにより、電流が流れる面積を大きくすることがで
き、導通時のオン電流の値を大きくして電荷の確実な転
送を行なうことができる。
【0045】さらに、電界効果トランジスタが副走査方
向に2列に配設されることにより、ゲート電極、ドレイ
ン電極及びソース電極の位置が線対称となるように配置
されているので、副走査方向におけるアライメントずれ
による各電界効果トランジスタの電気的特性のばらつき
を小さくすることができ、特性の均一化を図ることがで
きる。
向に2列に配設されることにより、ゲート電極、ドレイ
ン電極及びソース電極の位置が線対称となるように配置
されているので、副走査方向におけるアライメントずれ
による各電界効果トランジスタの電気的特性のばらつき
を小さくすることができ、特性の均一化を図ることがで
きる。
【0046】また、1列目と2列目のリセット用の第2
の薄膜トランジスタの基準電位線を供用することによ
り、薄膜トランジスタのサイズを大きくすることがで
き、導通時のオン電流の値を大きな値とすることがで
き、電荷の確実な転送や放電を行なうことができる。
の薄膜トランジスタの基準電位線を供用することによ
り、薄膜トランジスタのサイズを大きくすることがで
き、導通時のオン電流の値を大きな値とすることがで
き、電荷の確実な転送や放電を行なうことができる。
【図1】 本発明に係るイメージセンサの一画素当たり
の等価回路図である。
の等価回路図である。
【図2】 本発明に係るイメージセンサの第1の実施例
における主要部の配置を模式的に示した平面説明図であ
る。
における主要部の配置を模式的に示した平面説明図であ
る。
【図3】 本発明に係るイメージセンサに用いられる薄
膜トランジスタのゲート電極とドレイン電極及びソース
電極とのオーバーラップを模式的に示した平面説明図で
ある。
膜トランジスタのゲート電極とドレイン電極及びソース
電極とのオーバーラップを模式的に示した平面説明図で
ある。
【図4】 第2の実施例における主要部の配置を模式的
に示した平面説明図である。
に示した平面説明図である。
【図5】 第3の実施例における主要部の配置を模式的
に示した平面説明図である。
に示した平面説明図である。
【図6】 第3の実施例における副走査方向のアライメ
ントずれを説明するための電荷一括転送用薄膜トランジ
スタTTの平面説明図である。
ントずれを説明するための電荷一括転送用薄膜トランジ
スタTTの平面説明図である。
【図7】 イメージセンサの製造に用いられる基板上の
配置を示す平面説明図である。
配置を示す平面説明図である。
【図8】 従来のイメージセンサの主要部の配置例を模
式的に示す平面説明図である。
式的に示す平面説明図である。
4…基準電位線(グランド配線GND)、 5,6…接
続電極、 PD…フォトダイオード、 TR…電荷リセ
ット用薄膜トランジスタ、 TT…電荷一括転送用薄膜
トランジスタ、 TM…順次転送用薄膜トランジスタ、
G…ゲート電極、 D…ドレイン電極、 S…ソース
電極
続電極、 PD…フォトダイオード、 TR…電荷リセ
ット用薄膜トランジスタ、 TT…電荷一括転送用薄膜
トランジスタ、 TM…順次転送用薄膜トランジスタ、
G…ゲート電極、 D…ドレイン電極、 S…ソース
電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/146 H04N 1/028 H04N 1/19 H04N 5/335
Claims (3)
- 【請求項1】光電変換を行なう受光素子と、前記受光素
子に発生した光電荷を転送する第1のスイッチング用電
界効果トランジスタと、前記光電荷の転送後に残留する
光電荷をリセットする第2のスイッチング用電界効果ト
ランジスタと、を有し、これら受光素子、第1及び第2
のスイッチング用電界効果トランジスタが主走査方向に
複数組配設されてなるイメージセンサにおいて、 前記第1及び第2のスイッチング用電界効果トランジス
タは、チャネル幅方向が主走査方向と平行となるように
配置されるとともに、 副走査方向においてそれぞれ2列づつ配設されて、副走
査方向で隣接する薄膜トランジスタ同士が並列接続され
てなる ことを特徴とするイメージセンサ。 - 【請求項2】第1のスイッチング用電界効果トランジス
タは、1列目の電界効果トランジスタと2列目の電界効
果トランジスタとが、1列目と2列目の間の主走査方向
に仮定した直線を対称軸として、各々の電極の配置が線
対称となるように配設されてなることを特徴とする請求
項1記載のイメージセンサ。 - 【請求項3】第2のスイッチング用電界効果トランジス
タは、1列目の電界効果トランジスタと2列目の電界効
果トランジスタとが、1列目と2列目の間の主走査方向
に仮定した直線を対称軸として、各々の電極の配置が線
対称となるように配設され、1列目と2列目の電界効果
トランジスタ間に第2のスイッチング用電界効果トラン
ジスタが接続され一定電圧が供給される基準電位線を配
設したことを特徴とする請求項1又は請求項2記載のイ
メージセンサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23446494A JP3279094B2 (ja) | 1994-09-05 | 1994-09-05 | イメージセンサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23446494A JP3279094B2 (ja) | 1994-09-05 | 1994-09-05 | イメージセンサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0878652A JPH0878652A (ja) | 1996-03-22 |
JP3279094B2 true JP3279094B2 (ja) | 2002-04-30 |
Family
ID=16971419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23446494A Expired - Fee Related JP3279094B2 (ja) | 1994-09-05 | 1994-09-05 | イメージセンサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3279094B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4831456B2 (ja) * | 2004-09-16 | 2011-12-07 | カシオ計算機株式会社 | 画像読取装置 |
-
1994
- 1994-09-05 JP JP23446494A patent/JP3279094B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0878652A (ja) | 1996-03-22 |
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Legal Events
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |