JP2939505B2 - 画像読取装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はファクシミリやイメ
ージスキャナ等の読み取り部として用いられる画像読取
装置に係り、特に、原稿画像の微小区域毎の明暗情報に
対応して光電変換素子で発生する電荷を一時的に貯蔵す
るため薄膜トランジスタに接続する容量部に関し、更に
詳しくは、フォトリソ法で薄膜トランジスタを作製する
ときの露光に際するアライメントずれに対処できる容量
部の構成（薄膜トランジスタのオーバーラップ容量部分
の面積を増加させて容量部とした構成）に関するもので
ある。

【０００２】

【従来の技術】原稿に密着して原稿画像を読み取る画像
読取装置は、複数の光電変換素子をライン状に配置した
光電変換素子アレイと、これを駆動する駆動回路から構
成される。光電変換素子アレイの各光電変換素子に発生
した電荷は、各光電変換素子を順次選択するスイッチに
よリ一本の出力線に時系列的に抽出されるようになって
いる。そして、前記光電変換素子アレイを構成する多数
の光電変換素子を個々に駆動するためには、多数の駆動
用ＩＣチップを必要としていた。そこで、近年ａ−Ｓｉ
薄膜トランジスタ（ＴＦＴ）によるスイッチングを数ビ
ット分同時に行なう並列処理により、駆動用ＩＣチップ
の数を軽減して低価格化を可能とするＴＦＴ駆動型の画
像読取装置が提案されている。

【０００３】このＴＦＴ駆動型の画像読取装置は、例え
ば第１１図に示すように、原稿幅と略同じ長さのライン
状の光電変換素子アレイ５１と、各光電変換素子５１′
に１：１に対応する複数個の薄膜トランジスタＴk,n か
ら成る電荷転送部５２と、多層配線部５３とから構成さ
れている。前記光電変換素子アレイ５１は、ｋ個のブロ
ックの光電変換素子群に分割され、一つの光電変換素子
群を形成するＮ個の光電変換素子５１′は、フォトダイ
オードＰＤk,n と寄生容量ＣD k,n とにより等価的に表
すことができる。各光電変換素子５１′は各薄膜トラン
ジスタＴk,nのドレイン電極にそれぞれ接続されてい
る。そして、薄膜トランジスタＴk,n のソース電極は、
マトリックス状に接続された多層配線５３を介して光電
変換素子群毎に共通信号線５４（Ｎ本）及び負荷容量Ｃ
Lnにそれぞれ接続されている。各薄膜トランジスタＴk,
n のゲート電極には、ブロック毎に導通するようにゲー
トパルス発生回路（図示せず）に接続されている。各光
電変換素子５１′で発生する光電荷は一定時間蓄積され
た後、薄膜トランジスタＴk,n を電荷転送用のスイッチ
として用いてブロック毎に順次負荷容量ＣLnに転送貯蔵
される。

【０００４】すなわち、ゲートパルス発生回路（図示せ
ず）からのゲートパルスφG1により、第１のブロックの
薄膜トランジスタＴ1,1 〜Ｔ1,n がオンとなり、第１の
ブロックの各光電変換素子５１′で発生して蓄積された
電荷が各負荷容量ＣLnに転送貯蔵される。そして、各負
荷容量ＣLnに貯蔵された電荷により各共通信号線５４の
電位が変化し、この電圧値を駆動用ＩＣ５５内のアナロ
グスイッチＳＷｎを順次オンして時系列的に出力線５６
に抽出する。そして、ゲートパルスφG2〜φGnにより第
２〜Ｋのブロックの薄膜トランジスタＴ2,1 〜Ｔ2,n ,
Ｔk,1 〜Ｔk,nがそれぞれオンすることによりブロック
毎に光電変換素子側の電荷が転送され、順次読み出すこ
とにより原稿の主走査方向の１ラインの画像信号を得、
ローラ等の原稿送り手段（図示せず）により原稿を移動
させて前記動作を繰り返し、原稿全体の画像信号を得る
ものである。

【０００５】その具体的な動作について一個の光電変換
素子５１′から成る１ビット分の等価回路（第１２図）
を参照して詳説する。初期状態としてリセットスイッチ
ＲＳを閉じると、光電変換素子５１′を構成するフォト
ダイオードＰＤには逆バイアス電圧（ＶB ）が印加さ
れ、共通信号線５４電位（ＶL ）はＯＶにリセットされ
る。光電変換素子アレイ上に配置された原稿（図示せ
ず）に光源（図示せず）からの光が放射されると、その
反射光がフォトダイオードＰＤに照射し、原稿の濃淡に
応じた光の明暗信号に基づいて生じた光電流Ｉｐによる
光電荷が発生し、この電荷が光電変換素子５１′の寄生
容量ＣD 及び薄膜トランジスタＴのゲート電極とドレイ
ン電極間のオーバーラップ容量Ｃgdに貯蔵される。ゲー
トパルス発生回路からの信号φG に基づき薄膜トランジ
スタＴがオン状態となると、フォトダイオードＰＤと共
通信号線５４側を接続して前記電荷を転送して負荷容量
ＣL に貯蔵する。マルチプレクサの信号入力は電位検出
方式によリハイインピーダンスとしているため、電荷は
全て回路中の容量に保存される。従って、前記電荷転送
とは、フォトダイオード側の容量（ＣD,Ｃgd）と共通信
号線側容量（ＣL ,Ｃgs）との間での電荷の再配分を意
味している。続いて、転送完了後のＶL を検知した後、
次のブロックのビット信号を転送するために、共通信号
線５４はＲＳによりリセットされる。

【０００６】上記した画像読取装置の光電変換素子部分
の具体的な構造は、第１３図及び第１４図に示すよう
に、絶縁性基板６１上にクロム（Ｃｒ）等の金属から成
る帯状の共通電極６２を形成し、この共通電極６２上に
ビット毎に分離するようにアモルファス半導体（ａ−Ｓ
ｉ等）から成る光電変換層６３を形成し、この光電変換
層６３上にそれぞれ透明導電膜（ＩＴＯ等）から成る個
別電極６４を形成して構成されている。上記のように構
成した光電変換素子上には層間絶縁膜６５を着膜し、こ
の層間絶縁膜６５上には各光電変換素子毎に配線６６を
形成している。各光電変換素子の個別電極６４と配線６
６とは、個別電極６４の端部上の層間絶縁膜６５に設け
たコンタクト孔６７を介して接続されている。

【０００７】

【発明が解決しようとする課題】上述した画像読取装置
の構造によると、光電変換素子５１′に生じた電荷は光
電変換素子５１′の寄生容量ＣD と薄膜トランジスタＴ
のドレイン電極とゲート電極との間のオーバーラップ容
量Ｃgdに一時的に貯蔵される。ここにおいて、光電変換
素子５１′の寄生容量ＣD は、光電変換層６３を共通電
極６２と個別電極６４とて挟んだ部分のうち光が照射し
ない寄生容量部６８（第１３図の斜線領域）の面積で決
まるが、隣接するビットの影響を少なくして解像度を高
くするため、この部分の面積を小さくする必要がある。
そのため、光電変換素子に生じた電荷を貯蔵するために
充分な容量を寄生容量ＣD とオーバーラップ容量Ｃgdと
で確保することが困難となるという問題点が生じてい
た。

【０００８】また、前記寄生容量ＣD は半導体（ａ−Ｓ
ｉ）が誘電体となる構造なので、電圧の印加や露光量に
より誘電率が変化し容量値が安定しないという問題点が
あった。

【０００９】薄膜トランジスタは、ゲート電極とソース
またはドレイン電極との間にオーバーラップ容量Ｃgs、
Ｃgdをもつため、ゲートのオン・オフ時にソースまたは
ドレイン電極の電位はフィードスルーと呼ばれる電位変
化ΔＶｄ，ΔＶｓを受ける。第１６図及び第１７図に示
すように、ドレイン，ソースのフィードスルー電位変化
ΔＶｄ，ΔＶｓは、ゲート電極に印加される電圧値をＶ
G とすると、各容量により次のように決まる。 ΔＶｄ＝Ｃgd・ＶG ／（Ｃgd＋ＣD ) ΔＶｓ＝Ｃgs・ＶG ／（Ｃgs＋ＣL ) 式（１） ΔＶｓは負荷容量ＣL が大きい（≧１００ｐＦ）ため、
電位変化ΔＶｓは小さくなり、これによる影響は小さ
い。しかし、ΔＶｄは寄生容量ＣD がもともと小さい
（＝１ｐＦ）ため、電位変化ΔＶｄによる影響は大き
い。さらに寄生容量ＣD が小さいとΔＶｄはより大きく
なり、第１８図のようにドレイン電極の電位がバイアス
電位（＋５Ｖ）より大きくなるという現象が生じる。第
１８図では、点線で示された波形が本来の転送波形であ
るが、ΔＶｄがバイアス電位（＋５Ｖ）より大きくなる
と、フォトダイオードＰＤのバイアスが本来の逆バイア
スから順バイアスとなり、電流が逆に流れて実線のよう
な波形となり、正しく電荷転送が行われない。

【００１０】本発明は上記実情に鑑みてなされたもの
で、光電変換素子の解像度を損なうことなく光電変換素
子側に容量部を形成し、前記容量部が薄膜トランジスタ
の作製工程でのアライメントずれに対処可能な構成とし
た画像読取装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記従来例の問題点を解
消するため本発明は、原稿画像の微小区域の明暗情報に
対応した電荷を発生させるため主走査方向に多数並設し
た光電変換素子と、これら光電変換素子にそれぞれ直列
に接続されてゲート電極への所定電圧の印加に基づきオ
ン・オフ制御される薄膜トランジスタとを具備し、前記
電荷を前記光電変換素子の寄生容量及び薄膜トランジス
タのオーバーラップ容量に貯蔵し、前記薄膜トランジス
タの反光電変換素子側に接続される負荷容量に転送し、
各負荷容量に転送貯蔵された電荷を順次抽出して前記原
稿画像に対応した画像情報を得る画像読取装置におい
て、次の構成を含むことを特徴としている。前記各薄膜
トランジスタは主走査方向にソース，ドレイン電極を有
するように形成する。前記各薄膜トランジスタは、光電
変換素子に接続されるドレイン（ソース）電極に対して
一対のソース（ドレイン）電極を有し、この一対のソー
ス（ドレイン）電極は前記ドレイン（ソース）電極に対
して主走査方向において線対称となるように構成し、前
記一対のソース（ドレイン）電極は互に電気的に接続す
る。

【００１２】上記構成によれば、薄膜トランジスタの光
電変換素子に接続されるドレイン（ソース）電極に対し
て一対のソース（ドレイン）電極を形成し、この一対の
ソース（ドレイン）電極は前記ドレイン（ソース）電極
に対して主走査方向において線対称となるように構成し
たので、薄膜トランジスタのフォトリソ工程においての
主走査方向のアライメントの位置ずれで薄膜トランジス
タのオーバーラップ容量が変化しても、その変化分を一
対のソース（ドレイン）電極同士で相殺することができ
る。

【００１３】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。第１図は本発明の等価回路図
であり、本発明の画像読取装置は、光電変換素子アレイ
１０１と、各光電変換素子１０１′に接続された薄膜ト
ランジスタＴを前記光電変換素子１０１′の数だけ並設
した電荷転送部１０３と、光電変換素子アレイ１０１と
電荷転送部１０３間に設けた容量部アレイ１０２と、前
記電荷転送部１０３に接続される多層配線部１０４とか
ら構成されている。

【００１４】容量部アレイ１０２は、光電変換素子１０
１′の数に対応した複数の容量部Ｃｃから成り、各容量
部Ｃｃは、光電変換素子１０１′の出力側及び薄膜トラ
ンジスタＴの入力側（ドレイン電極側）とアースとの間
に接続されるよう形成されている。また、薄膜トランジ
スタＴの出力側（ソース電極側）はマトリックス状に接
続された多層配線１０４を介して駆動用ＩＣ５５に接続
されている。他の構成は第１１図と同一であり、同一符
号を付して説明を省略する。

【００１５】前記光電変換素子アレイ１０１は原稿幅と
略同一の長さを有し、例えば日木工業規格Ｂ列４番（原
稿幅２５６ｍｍ）の原稿画像を２００ＳＰＩの解像度で
読み取り可能とするためには、光電変換素子１０１′が
２０４８個（２０４８ビット）配列されている。従っ
て、１個のＩＣチップで読みだし可能なビット数ｎが６
４の駆動用ＩＣ５５を用いた場合、ブロック数Ｋは３２
となる。

【００１６】以上述べた画橡続取装置によれば、原稿か
らの反射光が光電変換素子１０１′に照射すると、原稿
の濃淡に対応して電荷が発生し、その電荷が寄生容量Ｃ
D 1,1 〜ＣD k,n 及び容量部Ｃｃ1,1 〜Ｃｃk,n 及び薄
膜トランジスタＴk,nのゲート電極ドレイン電極間のオ
ーバーラップ容量で配分されて蓄積され、ブロック毎の
薄膜トランジスタＴk,n がオン状態になることにより、
前記蓄積された電荷が各ブロック毎に負荷容量ＣL1〜Ｃ
Lnに転送貯蔵されることとなる。

【００１７】すなわち、第１５図の等価回路に示すよう
に、容量部Ｃｃを接続すると、フィードスルー電圧ΔＶ
ｄは、ΔＶｄ＝Ｃgd・ＶG ／（Ｃgd＋ＣD ＋Ｃｃ）とな
り、前記した式（１）によるΔＶｄより小さくすること
ができ、より正確な電荷転送を行うことができる。

【００１８】薄膜トランジスタＴと光電変換素子１０
１′との間に接続される容量部Ｃｃは、例えば第２図乃
至第８図に示すような構成が考えられる。まず、第２図
及び第３図について説明すると、光電変換素子１０１′
部分の構造は従来例で記載したものと同一であり、絶縁
性基板１上に共通電極２、光電変換層３、個別電極４を
順次積層して構成されている。薄膜トランジスタＴは、
第２図に示すように、ゲート電極１１が最下層に形成さ
れた逆スタガード型構造をなしており、ドレイン電極１
２が光電変換素子１０１の個別電極４に接続された配線
５に、ソース電極１３が多層配線部１０４側に接続され
る配線８にそれぞれ接続されている。また、各薄膜トラ
ンジスタＴ上には、光が直接入射することにより導通状
態にならないように、遮光層６が形成されている。

【００１９】前記配線５の下層には層間絶縁膜２４が形
成され、この層間絶縁膜２４の下層に主走査方向に沿っ
て帯状となる下部電極７が形成されている。従って、こ
の下部電極７と前記配線５とが交差する部分、すなわ
ち、下部電極７と前記配線５とて前記層間絶縁膜２４を
挟んだ部分が容量部Ｃｃを形成している。下部電極７と
交差する配線５は幅広形状となるようなパターンに形成
され、容量部Ｃｃの容量を大きくしている。また、前記
下部電極７は一定の電位に保持されている。例えば、薄
膜トランジスタＴの遮光層６（この遮光層６は接地され
ている）とコンタクトホール（図示せず）を介して接続
し、グランドレベルに保つようにする。

【００２０】以上の光電変換素子１０１′，薄膜トラン
ジスタＴ及び容量部Ｃｃは同一のプロセス工程で製造さ
れるものであり、その製造方法について説明する。ガラ
ス等から成る絶縁性基板１上に第１のメタル層（例えば
Ｃｒ）を着膜し、フォトリソ法によリパターニングして
薄膜トランジスタＴのゲート電極１１を形成する。

【００２１】次に、第１の層間絶縁膜２１（例えばＳｉ
Ｎｘ）を全面に着膜し、この第１の層間絶縁膜２１上に
薄膜トランジスタＴのチャンネル形成のための第１のア
モルファス半導体層（例えばａ−Ｓｉ）を着膜し、更に
薄膜トランジスタＴのチャンネル保護のための絶縁膜
（例えばＳｉＮｘ）を着膜する。絶縁性基板１の裏面よ
り露光を行なうセルフアラインで、前記チャンネル保護
のための絶縁膜をフォトリソ法によリエッチングし、前
記ゲート電極１１と同一形状のチャンネル保護部２２を
形成する。

【００２２】次いで、第２のメタル層（例えばＣｒ）を
全面に着膜し、この第２のメタル層をフォトリソ法によ
リエッチングし、光電変換素子１０１′の共通電極２，
容量部Ｃｃの下部電極７及び薄膜トランジスタＴのドレ
イン電極１２，ソース電極１３をそれぞれ形成する。更
に、第１のアモルファス半導体層をフォトリソ法によリ
エッチングし、薄膜トランジスタＴのチャンネル部２３
を形成する。

【００２３】次に、前記光電変換素子１０１′の共通電
極２を覆うように第２のアモルファス半導体層（例えば
ａ−Ｓｉ）及び透明導電膜（例えばＩＴＯ）を連続して
着膜し、それぞれフォトリソ法によリパターニングし、
ビット毎に分離した光電変換層３及び個別電極４を形成
して光電変換素子１０１′を完成する。

【００２４】更に、絶縁性基板１の全面に透明の絶縁部
材から成る第２の層間絶縁膜２４（例えばポリイミド）
を着膜し、前記個別電極４の端部，薄膜トランジスタＴ
のドレイン電極１２及びソース電極１３上の第２の層間
絶縁膜２４にコンタクト孔２５を開口形成する。第２の
層間絶縁膜２４に第３のメタル層（例えばＡ１）を着膜
し、これをフォトリソ法によリパターニングして個別電
極４と薄膜トランジスタＴのドレイン電極１２とを接続
する配線５，多層配線側に接続する配線８，薄膜トラン
ジスタＴの遮光層６をそれぞれ形成し、光電変換素子１
０１′と薄膜トランジスタＴとの間に容量部Ｃｃを形成
する。なお、共通電極２及び下部電極７の下層に存在す
る第１のアモルファス半導体層２３′は、上述のような
プロセスで光電変換素子１０１′や容量部Ｃｃを構成す
る場合に必然的に残ってしまうもので、光電変換素子１
０１′や容量部Ｃｃの構成に必要なものではない。

【００２５】また、第４図に示すように、容量部Ｃｃの
下部電極７′を薄膜トランジスタＴのゲート電極１１と
同一の部材で形成することも考えられる。この場合、下
部電極７′は、第１のメタル層をフォトリソ法によリエ
ッチングする際に同時に形成する。他の構成は図２及び
図３と同様であり、同一構成をとる部分には同一符号を
付している。

【００２６】上記構成によれば、下部電極７′と配線５
とで第１の層間絶縁膜２１及び第２の層間絶縁膜２４を
挟んだ部分が容量部Ｃｃとなるので、図２及び図３の構
成に比較して耐圧が高い容量部Ｃｃを得ることができ
る。

【００２７】また、第５図及び第６図に示すように、第
２図の容量部Ｃｃにおいて、図の表裏方向に帯状となる
下部電極７を層間絶縁膜２４の上方に上部電極として形
成することも考えられる。すなわち、容量部Ｃｃの上部
電極７″は、図の表裏方向に帯状となる第３のメタル層
（Ａ１）で形成され、下方の電極は、各薄膜トランジス
タＴのドレイン電極１２に延長形成された配線５″部分
で構成されている。従って、上部電極７″と前記配線
５″とで前記層間絶縁膜２４を挟んだ部分が容量部Ｃｃ
を形成している。また、前記配線５″は、コンタクト孔
２５を介して配線５に接続されることにより、光電変換
素子１０１′と薄膜トランジスタＴとを接続している。
前記上部電極７″は、薄膜トランジスタＴの遮光層６と
接続され、グランドレベル（一定電位）を保つようにな
っている。他の構成は図２及び図３と同様であり、同一
構成をとる部分には同一符号を付している。

【００２８】また、第１のメタル層をフォトリソ法によ
リパターニングすることにより、ゲート電極１１と同一
の部材で下部電極を形成し（第４図）、該下部電極と前
記配線５″で層間絶縁膜２１を挟んで容量部Ｃｃを形成
してもよい。

【００２９】以上説明した各構成ではゲート電極１１が
最下層に形成された逆スタガード型構造の薄膜トランジ
スタＴを使用したが、ゲート電極が上部に形成される薄
膜トランジスタＴを用いることもできる。この場合、前
記上部電極（第６図の上部電極７″）を薄膜トランジス
タＴのゲート電極と同時に形成する。

【００３０】また、第７図及び第８図に示すように、光
電変換素子１０１′の反薄膜トランジスタＴ側に容量部
Ｃｃを形成することも考えられる。すなわち、光電変換
素子１０１′の反薄膜トランジスタＴ側の第２の層間絶
縁膜２４の下層に下部電極７ａを、第２のメタル層をフ
ォトリソ法によリパターニングすることにより主走査方
向に沿って帯状に形成し、第２の層間絶縁膜２４上に各
光電変換素子１０１′に対応する引き出し配線５ａを配
線５と同時にフォトリソ法によリパターニングで形成し
たものである。引き出し配線５ａの光電変換素子１０
１′側の端部は第２の層間絶縁膜２４に開口形成された
コンタクト孔２６を介して個別電極４に接続されてい
る。従って、下部電極７ａと引き出し配線５ａとで層間
絶縁膜２４を挟んだ部分が容量部Ｃｃを形成している。
図２及び図３と同様の構成をとる部分については同一符
号を付してその詳細な説明を省略する。また、図４に示
すように、下部電極７ａを第１のメタル層をフォトリソ
法によリパターニングすることにより形成してもよい。

【００３１】しかしながら、上述した図２乃至図８に示
した各構成では、薄膜トランジスタＴをフォトリソ法で
作製するとき、露光に際しアライメントがずれることに
よりドレイン電極１２の主走査方向にパターンがずれ、
オーバーラップ容量Ｃgdが変化する場合がある。オーバ
ーラップ容量Ｃgdが変化するとフィードスルーによる電
位変化も異なるものとなるので、均一な出力電圧が得ら
れる構成の画像読取装置を得ることができないという問
題がある。

【００３２】本発明はこの点をも考慮し、薄膜トランジ
スタの作製工程でのアライメントずれに対処できるよう
に、前記容量部Ｃｃに対応する容量部を形成することを
特徴とするものであり、第９図及び第１０図に本発明の
実施の形態の一例を示す。この画像読取装置は、ドレイ
ン電極に対してソース電極が二個設けられた薄膜トラン
ジスタを光電変換素子１０１′に接続し、光電変換素子
１０１′側の薄膜トランジスタＴのオーバーラップ容量
部分の面積を増加させて容量部を形成している。すわな
ち、光電変換素子１０１′に接続された配線５がコンタ
クト孔２８を介してドレイン電極１２に接続され、この
ドレイン電極１２に対して前記配線５を中心に対称的に
二個のソース電極１１が形成されている。従って、ドレ
イン電極１２とソース電極間の下層には、それぞれゲー
ト電極１１の引き出し部が形成されているので、そのオ
ーバーラップ容量は２倍の容量をもつことになる。ま
た、 薄膜トランジスタＴのソース電極１３，ドレイン電
極１２，ソース電極１３は主走査方向に一列に並設され
ている。第９図及び第１０図において、図２及び図３と
同一構成部分については同一符号を付している。

【００３３】上記構造によれば、薄膜トランジスタＴの
フォトリソ法による露光に際し、アライメントがずれる
ことによリドレイン電極１２の主走査方向にパターンが
ずれ、ゲート電極１１とドレイン電極１２との間のオー
バーラップ容量が増減すると、他方の薄膜トランジスタ
Ｔのパターンも同じようにずれが生じ、前記オーバーラ
ップ容量の増減を相殺するようにゲート電極１１とドレ
イン電極１２との間のオーバーラップ容量が変化する。
従って、薄膜トランジスタＴのゲート電極１１とドレイ
ン電極１２間の全体のオーバーラップ容量を一定値に保
つことができ、光電変換素子１０１′から抽出される出
力電圧の均一性を図ることができる。

【００３４】一方、薄膜トランジスタの作製工程でのア
ライメントずれの対処にのみ着目すると、ソース、ドレ
イン及びゲート電極をそれぞれ共有する偶数個の薄膜ト
ランジスタをチャンネル方向に並列設置する構成をと
り、電極パターニング中時のマスクアライメントがチャ
ンネル方向にずれても、ゲート電極とソース及びドレイ
ン電極間のオーバーラップする面積は変わることなく、
それぞれ各電極間に発生する寄生容量を一定にできるこ
とが特開昭６４−１２５７７号に開示されている（特開
昭６４−１２５７７号公報の第１図及び第２図参照）。
しかしながら、上記薄膜トランジスタの構造によると、
光電変換素子側に接続されたソース電極を２つに分岐さ
せ、その間に信号電荷取出用のドレイン電極を配置する
構成とすることで配線長さを増加させているため、光電
変換素子側の容量に対して外部ノイズを受け易いという
問題がある。

【００３５】即ち、こうしたラインセンサにおいては、
薄膜トランジスタに対して光電変換素子側の容量に貯蔵
された信号電荷は、薄膜トランジスタを動作させたとき
に反 光電変換素子側の容量に再分配されることによって
転送が行われる。このとき光電変換素子側の容量の残留
電荷がなるべく少なくなるように、光電変換素子側の容
量に比較して反光電変換素子側の容量は大きくなるよう
に設定されている。すなわち、光電変換素子の寄生容
量，薄膜トランジスタＴのドレイン電極側のオーバーラ
ップ容量に貯蔵された電荷は、薄膜トランジスタＴがオ
ン状態になることによって、薄膜トランジスタＴのソー
ス電極側のオーバーラップ容量及び多層配線部１０４に
接続された負荷容量ＣL で配分される。そして、ソース
電極側のオーバーラップ容量の変化により抽出される出
力電圧が影響を受けないように、負荷容量ＣL はソース
電極側のオーバーラップ容量に比較して充分大きい値
（負荷容量：ソース電極側のオーバーラップ容量が９
９：１程度）に設定されている。このため、光電変換素
子側の配線長さを長くすると、それ自体で外部ノイズの
影響を受け易くなるばかりでなく、光電気変換素子側の
容量自体が小さく設定されているために、外部ノイズに
よって信号電荷へ与える影響が相対的に大きくなってし
まうという問題があった。

【００３６】上記した実施の形態の構造によれば、薄膜
トランジスタＴのゲート電極１１とソース電極１３間の
全体のオーバーラップ容量も一定値に保つことができ、
負荷容量ＣL の設計の自由度が大きくなる（薄膜トラン
ジスタのゲート電極とソース電極間のオーバーラップ容
量に対して、負荷容量を大きくする必要がない。ただし
転送速度を速くするため、光電変換素子側の容量に対し
てある程度大きくする必要がある。）。

【００３７】更に、一つのドレイン電極１２に対してソ
ース電極１３を二個設けることにより、チャンネル幅を
２倍にすることができ、チャンネル抵抗を低下させ、転
送時間の短縮を図ることができるという効果を有してい
る。

【００３８】

【発明の効果】本発明によれば、薄膜トランジスタのオ
ーバーラップ容量部分の面積を増加さ せて容量部とした
際に、前記容量部の具体的な配置構成を工夫することに
より、薄膜トランジスタのフォトリソ工程においての主
走査方向のアライメントの位置ずれで薄膜トランジスタ
のオーバーラップ容量が変化しても、その変化分を前記
薄膜トランジスタ及び容量部で補うことができ、光電変
換素子から抽出される出力電圧の均一性を図ることがで
きる。

【００３９】更に、光電変換素子に接続されるドレイン
（ソース）電極に対して一対のソース（ドレイン）電極
を有するよう構成したので、信号電荷を貯蔵する薄膜ト
ランジスタの光電変換素子側の容量に対する外部ノイズ
の影響を低減することが可能となるため、良好な画像読
み取りを行うことができる。

【図面の簡単な説明】

【図１】 本発明の画像読取装置の等価回路図である。

【図２】 画像読取装置において容量部Ｃｃを構成する
場合の例を示す一部平面説明図である。

【図３】 図２のＡ−Ａ′断面説明図である。

【図４】 画像読取装置において容量部Ｃｃを構成する
場合の例を示す断面説明図である。

【図５】 画像読取装置において容量部Ｃｃを構成する
場合の例を示す一部平面説明図である。

【図６】 図５のＢ−Ｂ′断面説明図である。

【図７】 画像読取装置において容量部Ｃｃを構成する
場合の例を示す一部平面説明図である。

【図８】 図７のＣ−Ｃ′断面説明図である。

【図９】本発明の実施の形態に係る画像読取装置の一部
平面説明図である。

【図１０】図９のＧ−Ｇ′断面説明図である。

【図１１】画像読取装置全体の等価回路図である。

【図１２】画像読取装置の１ビット分の等価回路図であ
る。

【図１３】画像読取装置の構造を示す一部平面説明図で
ある。

【図１４】図１３のＨ−Ｈ′断面説明図である。

【図１５】図１の画像読取装置の１ビット分の簡易等価
回路図である。

【図１６】従来の画像読取装置の１ビット分の簡易等価
回路図である。

【図１７】フィードスルーを説明するための波形図であ
る。

【図１８】フォトダイオードのバイアスが順バイアスと
なった場合のフィードスルーを説明するための波形図で
ある。

【符号の説明】

１…絶縁性基板、 ２…共通電極、 ３…光電変換層、
４…個別電極、 ５…配線、 ７…下部電極、 ７′
…下部電極、 ７″…上部電極、 １１…ゲート電極、
１２…ドレイン電極、 １３…ソース電極、 ２１…
第１の層間絶縁膜、 ２４…第２の層間絶縁膜、 １０
１…光電変換素子アレイ、 １０１′…光電変換素子、
１０２…容量部アレイ、 １０３…電荷転送部、 １
０４…多層配線部、 ＰＤ…フォトダイオード 、 ＣD
…寄生容量、 Ｃｃ…容量部、Ｔ…薄膜トランジス
タ、 Ｃgd…オーバーラップ容量、 ＣL …負荷容量

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】原稿画像の微小区域の明暗情報に対応した
   電荷を発生させるため主走査方向に多数並設した光電変
   換素子と、これら光電変換素子にそれぞれ直列に接続さ
   れてゲート電極への所定電圧の印加に基づきオン・オフ
   制御される薄膜トランジスタとを具備し、前記電荷を前
   記光電変換素子の寄生容量及び薄膜トランジスタのオー
   バーラップ容量に貯蔵し、前記薄膜トランジスタの反光
   電変換素子側に接続される負荷容量に転送し、各負荷容
   量に転送貯蔵された電荷を順次抽出して前記原稿画像に
   対応した画像情報を得る画像読取装置において、 前記各薄膜トランジスタは、光電変換素子に接続される
   ドレイン電極に対して一対のソース電極を有し、この一
   対のソース電極は前記ドレイン電極に対して主走査方向
   において線対称となるように構成し、前記一対のソース
   電極は互に電気的に接続して成ることを特徴とする画像
   読取装置。
2. 【請求項２】原稿画像の微小区域の明暗情報に対応した
   電荷を発生させるため主走査方向に多数並設した光電変
   換素子と、これら光電変換素子にそれぞれ直列に接続さ
   れてゲート電極への所定電圧の印加に基づきオン・オフ
   制御される薄膜トランジスタとを具備し、前記電荷を前
   記光電変換素子の寄生容量及び薄膜トランジスタのオー
   バーラップ容量に貯蔵し、前記薄膜トランジスタの反光
   電変換素子側に接続される負荷容量に転送し、各負荷容
   量に転送貯蔵された電荷を順次抽出して前記原稿画像に
   対応した画像情報を得る画像読取装置において、 前記各薄膜トランジスタは、光電変換素子に接続される
   ソース電極に対して一対のドレイン電極を有し、この一
   対のドレイン電極は前記ソース電極に対して主走査方向
   において線対称となるように構成し、前記一対のドレイ
   ン電極は互に電気的に接続して成ることを特徴とする画
   像読取装置。