JP3144091B2 - ２次元イメージセンサ - Google Patents
２次元イメージセンサInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ、スキャ
ナー、光学式文字読取装置等の画像入力装置に用いられ
る２次元イメージセンサに係り、特にスイッチング素子
として用いられる薄膜トランジスタの特性を向上させ、
小形化を図った２次元イメージセンサに関する。
ナー、光学式文字読取装置等の画像入力装置に用いられ
る２次元イメージセンサに係り、特にスイッチング素子
として用いられる薄膜トランジスタの特性を向上させ、
小形化を図った２次元イメージセンサに関する。
【０００２】
【従来の技術】従来の光学系を用いないイメージセンサ
としては、光電変換素子を有するセンサ部を２次元のマ
トリックス状に配列させて２次元センサ部エリアを形成
し、原稿と密着して用いられる２次元イメージセンサが
ある。この２次元イメージセンサに関する先行技術とし
ては、特開昭５７−１１５８８０号公報、特開昭６４−
６２９８０号公報及び「"Radiation Imaging with 2D a
-Si Sensor Arrays,"I.Fujieda,et al.,Presentedat th
e IEEE Nuclear Science Symposium, 1991 」の文献等
がある。
としては、光電変換素子を有するセンサ部を２次元のマ
トリックス状に配列させて２次元センサ部エリアを形成
し、原稿と密着して用いられる２次元イメージセンサが
ある。この２次元イメージセンサに関する先行技術とし
ては、特開昭５７−１１５８８０号公報、特開昭６４−
６２９８０号公報及び「"Radiation Imaging with 2D a
-Si Sensor Arrays,"I.Fujieda,et al.,Presentedat th
e IEEE Nuclear Science Symposium, 1991 」の文献等
がある。
【０００３】ここで、光学系を用いない２次元イメージ
センサの構成及び動作原理について、２次元イメージセ
ンサの全体の等価回路図である図７及び１画素分の等価
回路図である図８、イメージセンサの１画素の平面説明
図である図９、図９のＡ−Ａ′部分の断面説明図である
図１０を使って、具体的に説明する。
センサの構成及び動作原理について、２次元イメージセ
ンサの全体の等価回路図である図７及び１画素分の等価
回路図である図８、イメージセンサの１画素の平面説明
図である図９、図９のＡ−Ａ′部分の断面説明図である
図１０を使って、具体的に説明する。
【０００４】図７に示すように、２次元イメージセンサ
は、複数の光電変換素子１１と、それぞれの光電変換素
子１１に接続する薄膜トランジスタ１２がマトリックス
状に２次元に配列され、水平方向に設けられたライン選
択用のゲ−ト線１３と、垂直方向に設けられた画像信号
出力用のデータ線１４及び光電変換素子にバイアス電圧
ＶB を印加するバイアス線１７とから構成されている。
は、複数の光電変換素子１１と、それぞれの光電変換素
子１１に接続する薄膜トランジスタ１２がマトリックス
状に２次元に配列され、水平方向に設けられたライン選
択用のゲ−ト線１３と、垂直方向に設けられた画像信号
出力用のデータ線１４及び光電変換素子にバイアス電圧
ＶB を印加するバイアス線１７とから構成されている。
【０００５】具体的に説明すると、上記２次元イメージ
センサは、行方向にｎ個、列方向にｋ個の光電変換素子
１１がｎ×ｋのマトリックス状に配置され、光電変換素
子を構成するフォトダイオードＰＤi,j (i=1〜k, j=1〜
n)とその寄生容量ＣＤi,j (i=1〜k, j=1〜n)とにより等
価的に表すことができる。そして、各光電変換素子１１
が各薄膜トランジスタＴＦＴi,j (i=1〜k, j=1〜n)のド
レイン電極にそれぞれ接続され、薄膜トランジスタＴＦ
Ｔi,j のソース電極は各列の光電変換素子を共通とする
ようにｎ本のデータ線１４にそれぞれ接続され、各デー
タ線１４には負荷容量ＣＬi (i=1〜n)が設けられ、更に
データ線１４は駆動用ＩＣ１５に接続されている。ま
た、各フォトダイオードＰＤi,j にはバイアス電圧ＶB
が列方向のバイアス線１７により印加され、各薄膜トラ
ンジスタＴＦＴi,j のゲ−ト電極は、行毎に導通するよ
うにゲ−ト線１３を介してゲ−トパルス発生回路１６に
接続されている。
センサは、行方向にｎ個、列方向にｋ個の光電変換素子
１１がｎ×ｋのマトリックス状に配置され、光電変換素
子を構成するフォトダイオードＰＤi,j (i=1〜k, j=1〜
n)とその寄生容量ＣＤi,j (i=1〜k, j=1〜n)とにより等
価的に表すことができる。そして、各光電変換素子１１
が各薄膜トランジスタＴＦＴi,j (i=1〜k, j=1〜n)のド
レイン電極にそれぞれ接続され、薄膜トランジスタＴＦ
Ｔi,j のソース電極は各列の光電変換素子を共通とする
ようにｎ本のデータ線１４にそれぞれ接続され、各デー
タ線１４には負荷容量ＣＬi (i=1〜n)が設けられ、更に
データ線１４は駆動用ＩＣ１５に接続されている。ま
た、各フォトダイオードＰＤi,j にはバイアス電圧ＶB
が列方向のバイアス線１７により印加され、各薄膜トラ
ンジスタＴＦＴi,j のゲ−ト電極は、行毎に導通するよ
うにゲ−ト線１３を介してゲ−トパルス発生回路１６に
接続されている。
【０００６】そして、従来の２次元イメージセンサの動
作について説明すると、各光電変換素子で発生する光電
荷は寄生容量ＣＤi,j 等に一定時間蓄積された後、薄膜
トランジスタＴＦＴi,j を電荷転送用スイッチとして用
いて一行毎に順次負荷容量ＣＬi に転送貯蔵される。す
なわち、ゲ−トパルス発生回路１６からゲ−ト線１３を
介して送出されたゲ−トパルスφＧ1 により、第１行の
薄膜トランジスタＴＦＴ1,1 〜ＴＦＴ1,n がオンとな
り、第１行の各光電変換素子ＰＤ1,1 〜ＰＤ1,nで発生
蓄積された電荷が各負荷容量ＣＬi に転送貯蔵される。
そして、各負荷容量ＣＬi に貯蔵された電荷により各デ
ータ線１４の電位が変化し、この電圧値を駆動用ＩＣ１
５内のアナログスイッチを順次オンして時系列的に出力
線Ｔout に抽出する。そして、ゲ−トパルスφＧ2 から
φＧk により第２行から第ｋ行の薄膜トランジスタＴＦ
Ｔ2,1 〜ＴＦＴ2,n からＴＦＴk,1 〜ＴＦＴk,n がそれ
ぞれオンすることにより各行毎に光電変換素子側の電荷
が転送され、駆動用ＩＣ１５で順次読み出すことにより
原稿全体の画像信号を得るものである。
作について説明すると、各光電変換素子で発生する光電
荷は寄生容量ＣＤi,j 等に一定時間蓄積された後、薄膜
トランジスタＴＦＴi,j を電荷転送用スイッチとして用
いて一行毎に順次負荷容量ＣＬi に転送貯蔵される。す
なわち、ゲ−トパルス発生回路１６からゲ−ト線１３を
介して送出されたゲ−トパルスφＧ1 により、第１行の
薄膜トランジスタＴＦＴ1,1 〜ＴＦＴ1,n がオンとな
り、第１行の各光電変換素子ＰＤ1,1 〜ＰＤ1,nで発生
蓄積された電荷が各負荷容量ＣＬi に転送貯蔵される。
そして、各負荷容量ＣＬi に貯蔵された電荷により各デ
ータ線１４の電位が変化し、この電圧値を駆動用ＩＣ１
５内のアナログスイッチを順次オンして時系列的に出力
線Ｔout に抽出する。そして、ゲ−トパルスφＧ2 から
φＧk により第２行から第ｋ行の薄膜トランジスタＴＦ
Ｔ2,1 〜ＴＦＴ2,n からＴＦＴk,1 〜ＴＦＴk,n がそれ
ぞれオンすることにより各行毎に光電変換素子側の電荷
が転送され、駆動用ＩＣ１５で順次読み出すことにより
原稿全体の画像信号を得るものである。
【０００７】次に、その具体的動作について図８の１画
素分の等価回路図を使って説明する。光電変換素子を構
成するフォトダイオードＰＤには逆バイアス電圧（Ｖ
B）が印加された状態となっており、初期状態としてリ
セットスイッチＲＳを閉じると、データ線の電位ＶＬは
０Ｖにリセットされる。そして、光電変換素子上に配置
された原稿に光源からの光が照射されると、その反射光
がフォトダイオードＰＤに照射し、原稿の濃淡に応じた
光の明暗信号に基づいて生じた光電流ＩPによる光電荷
が発生し、この電荷が光電変換素子の寄生容量ＣＤ及び
薄膜トランジスタＴＦＴのゲート電極とドレイン電極間
のオーバーラップ容量Ｃgdに貯蔵される。
素分の等価回路図を使って説明する。光電変換素子を構
成するフォトダイオードＰＤには逆バイアス電圧（Ｖ
B）が印加された状態となっており、初期状態としてリ
セットスイッチＲＳを閉じると、データ線の電位ＶＬは
０Ｖにリセットされる。そして、光電変換素子上に配置
された原稿に光源からの光が照射されると、その反射光
がフォトダイオードＰＤに照射し、原稿の濃淡に応じた
光の明暗信号に基づいて生じた光電流ＩPによる光電荷
が発生し、この電荷が光電変換素子の寄生容量ＣＤ及び
薄膜トランジスタＴＦＴのゲート電極とドレイン電極間
のオーバーラップ容量Ｃgdに貯蔵される。
【０００８】次に、ゲ−トパルス発生回路からのゲート
パルスφＧにより薄膜トランジスタＴＦＴがオン状態に
なると、フォトダイオードＰＤとデータ線側を導通させ
て前記電荷を転送して負荷容量ＣＬに貯蔵する。駆動用
ＩＣ内のマルチプレクサの信号入力は電位検出方式によ
りハイインピーダンスとしているため、電荷は全て回路
中の容量に保存される。従って、電荷転送とはフォトダ
イオード側の容量（ＣＤ、Ｃgd）とデータ線側容量（Ｃ
Ｌ、Ｃgs）との間での電荷の再配分を意味している。続
いて、転送完了後のデータ線の電位ＶＬを検出した後、
次の行のビット信号を転送するために、共通信号線はＲ
Ｓによりリセットされる。
パルスφＧにより薄膜トランジスタＴＦＴがオン状態に
なると、フォトダイオードＰＤとデータ線側を導通させ
て前記電荷を転送して負荷容量ＣＬに貯蔵する。駆動用
ＩＣ内のマルチプレクサの信号入力は電位検出方式によ
りハイインピーダンスとしているため、電荷は全て回路
中の容量に保存される。従って、電荷転送とはフォトダ
イオード側の容量（ＣＤ、Ｃgd）とデータ線側容量（Ｃ
Ｌ、Ｃgs）との間での電荷の再配分を意味している。続
いて、転送完了後のデータ線の電位ＶＬを検出した後、
次の行のビット信号を転送するために、共通信号線はＲ
Ｓによりリセットされる。
【０００９】そして、１画素のセンサ部は、図９の平面
説明図に示すように、透光性基板３１上に形成された光
電変換を行う光電変換素子（フォトダイオード）３２
と、スイッチング素子である薄膜トランジスタ（ＴＦ
Ｔ）３３及び原稿照射用窓３４とから構成されている。
また、水平方向（行方向）に設けられたライン選択用の
ゲ−ト線３５と、垂直方向（列方向）に設けられたデー
タ線３６及び光電変換素子のバイアス線３７とから構成
されている。
説明図に示すように、透光性基板３１上に形成された光
電変換を行う光電変換素子（フォトダイオード）３２
と、スイッチング素子である薄膜トランジスタ（ＴＦ
Ｔ）３３及び原稿照射用窓３４とから構成されている。
また、水平方向（行方向）に設けられたライン選択用の
ゲ−ト線３５と、垂直方向（列方向）に設けられたデー
タ線３６及び光電変換素子のバイアス線３７とから構成
されている。
【００１０】そして、図１０の断面説明図に示すよう
に、上記構成のセンサ部において、透光性基板３１の裏
側から原稿照射用窓３４を通って入射した照射光は原稿
４５の面で反射され、その反射光が光電変換素子３２の
受光部に達し、ここで原稿の明暗に応じた反射光によっ
て光電流が発生し、薄膜トランジスタ３３のオン／オフ
により電気信号として読み出されるようになっている。
に、上記構成のセンサ部において、透光性基板３１の裏
側から原稿照射用窓３４を通って入射した照射光は原稿
４５の面で反射され、その反射光が光電変換素子３２の
受光部に達し、ここで原稿の明暗に応じた反射光によっ
て光電流が発生し、薄膜トランジスタ３３のオン／オフ
により電気信号として読み出されるようになっている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の２次元イメージセンサでは、光電変換素子で発生し
た電荷は光電変換素子の寄生容量ＣＤ及び薄膜トランジ
スタＴＦＴのゲ−ト電極とドレイン電極間のオーバーラ
ップ容量Ｃgdに貯蔵されるものであり、ここにおいて薄
膜トランジスタのスイッチング特性の向上を図るために
はオーバーラップ容量Ｃgdを小さくする必要があり、ま
た、光電変換素子の寄生容量ＣＤも解像度を高くするた
めには面積を小さくする必要があるが、寄生容量ＣＤと
オーバーラップ容量Ｃgdの容量を小さくすると、光電変
換素子で発生した電荷を貯蔵するための十分な容量を確
保することが困難となるという問題点があった。
来の２次元イメージセンサでは、光電変換素子で発生し
た電荷は光電変換素子の寄生容量ＣＤ及び薄膜トランジ
スタＴＦＴのゲ−ト電極とドレイン電極間のオーバーラ
ップ容量Ｃgdに貯蔵されるものであり、ここにおいて薄
膜トランジスタのスイッチング特性の向上を図るために
はオーバーラップ容量Ｃgdを小さくする必要があり、ま
た、光電変換素子の寄生容量ＣＤも解像度を高くするた
めには面積を小さくする必要があるが、寄生容量ＣＤと
オーバーラップ容量Ｃgdの容量を小さくすると、光電変
換素子で発生した電荷を貯蔵するための十分な容量を確
保することが困難となるという問題点があった。
【００１２】更に、寄生容量ＣＤは半導体が誘電体とな
る構造となっているので、電圧の印加や露光量により誘
電率が変化し容量値が安定しないという問題点もあっ
た。
る構造となっているので、電圧の印加や露光量により誘
電率が変化し容量値が安定しないという問題点もあっ
た。
【００１３】また、データ線側に形成される負荷容量Ｃ
Ｌは２次元イメージセンサのセンサエリアの外側に付加
するように形成していたため、２次元イメージセンサが
大形化するという問題点があった。
Ｌは２次元イメージセンサのセンサエリアの外側に付加
するように形成していたため、２次元イメージセンサが
大形化するという問題点があった。
【００１４】また、上記従来の２次元イメージセンサで
は、垂直方向に設けられた光電変換素子のバイアス線と
水平方向に設けられたゲ−ト線が交差する構造になって
いるため、この交差部で層間絶縁膜を介して容量が形成
されることになる。この容量が形成される交差部は１画
素に対して必ず１か所以上存在し、２次元イメージセン
サの場合は、各薄膜トランジスタＴＦＴi,j のゲ−ト電
極が一行毎に導通するようにゲ−ト線を介してゲ−トパ
ルス発生回路に接続されているため、交差部はゲ−ト線
当たりｎ箇所以上存在することになる。すると、１本の
ゲ−ト線の配線容量が大きくなり、ゲ−トパルス発生回
路からのゲ−トパルスφＧの伝播遅延を引き起こすこと
があった。
は、垂直方向に設けられた光電変換素子のバイアス線と
水平方向に設けられたゲ−ト線が交差する構造になって
いるため、この交差部で層間絶縁膜を介して容量が形成
されることになる。この容量が形成される交差部は１画
素に対して必ず１か所以上存在し、２次元イメージセン
サの場合は、各薄膜トランジスタＴＦＴi,j のゲ−ト電
極が一行毎に導通するようにゲ−ト線を介してゲ−トパ
ルス発生回路に接続されているため、交差部はゲ−ト線
当たりｎ箇所以上存在することになる。すると、１本の
ゲ−ト線の配線容量が大きくなり、ゲ−トパルス発生回
路からのゲ−トパルスφＧの伝播遅延を引き起こすこと
があった。
【００１５】すなわち、同じゲ−ト線に接続された薄膜
トランジスタでもゲ−トパルス発生回路に近い薄膜トラ
ンジスタとゲ−トパルス発生回路から遠い薄膜トランジ
スタとでは、ゲートパルスの伝播遅延により薄膜トラン
ジスタがオン／オフとなるタイミングが徐々に遅れるこ
とになり、光電変換素子で発生蓄積された電荷の負荷容
量ＣＬへの転送不良や転送終了後のデータ線の電位のば
らつき等を引き起こすという問題点があった。
トランジスタでもゲ−トパルス発生回路に近い薄膜トラ
ンジスタとゲ−トパルス発生回路から遠い薄膜トランジ
スタとでは、ゲートパルスの伝播遅延により薄膜トラン
ジスタがオン／オフとなるタイミングが徐々に遅れるこ
とになり、光電変換素子で発生蓄積された電荷の負荷容
量ＣＬへの転送不良や転送終了後のデータ線の電位のば
らつき等を引き起こすという問題点があった。
【００１６】本発明は上記実情に鑑みて為されたもの
で、薄膜トランジスタのスイッチング特性や光電変換素
子の解像度を損なうことなく、またゲート線におけるゲ
ートパルスφＧの伝播遅延を防止して、装置の小形化を
図り、高性能の２次元イメージセンサを提供することを
目的とする。
で、薄膜トランジスタのスイッチング特性や光電変換素
子の解像度を損なうことなく、またゲート線におけるゲ
ートパルスφＧの伝播遅延を防止して、装置の小形化を
図り、高性能の２次元イメージセンサを提供することを
目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、透光性基板上に、受光量に応
じて電荷を発生させる複数の光電変換素子と、前記光電
変換素子にそれぞれ接続するスイッチング素子とがマト
リックス状に２次元に配列され、水平方向に設けられ、
前記スイッチング素子を水平方向のライン毎に選択する
ライン選択用のゲート線と、垂直方向に設けられ、前記
光電変換素子に発生した電荷が転送されるデータ線と、
前記垂直方向に設けられ、前記光電変換素子にバイアス
電圧を印加するバイアス線とを有する２次元イメージセ
ンサにおいて、前記光電変換素子と交差する下層に一定
電位の配線を前記水平方向に形成し、絶縁層を介して前
記一定電位の配線を前記データ線に交差させて前記デー
タ線側の容量とすることを特徴としている。
請求項１に記載の発明は、透光性基板上に、受光量に応
じて電荷を発生させる複数の光電変換素子と、前記光電
変換素子にそれぞれ接続するスイッチング素子とがマト
リックス状に２次元に配列され、水平方向に設けられ、
前記スイッチング素子を水平方向のライン毎に選択する
ライン選択用のゲート線と、垂直方向に設けられ、前記
光電変換素子に発生した電荷が転送されるデータ線と、
前記垂直方向に設けられ、前記光電変換素子にバイアス
電圧を印加するバイアス線とを有する２次元イメージセ
ンサにおいて、前記光電変換素子と交差する下層に一定
電位の配線を前記水平方向に形成し、絶縁層を介して前
記一定電位の配線を前記データ線に交差させて前記デー
タ線側の容量とすることを特徴としている。
【００１８】請求項２に記載の発明は、透光性基板上
に、受光量に応じて電荷を発生させる複数の光電変換素
子と、前記光電変換素子にそれぞれ接続するスイッチン
グ素子とがマトリックス状に２次元に配列され、水平方
向に設けられ、前記スイッチング素子を水平方向のライ
ン毎に選択するライン選択用のゲート線と、垂直方向に
設けられ、前記光電変換素子に発生した電荷が転送され
るデータ線と、前記垂直方向に設けられ、前記光電変換
素子にバイアス電圧を印加するバイアス線とを有する２
次元イメージセンサにおいて、前記光電変換素子と交差
する下層に一定電位の配線を前記水平方向に形成し、絶
縁層を介して前記一定電位の配線を前記光電変換素子と
前記スイッチング素子とを接続する接続配線に交差させ
て前記光電変換素子側の容量とすることを特徴としてい
る。
に、受光量に応じて電荷を発生させる複数の光電変換素
子と、前記光電変換素子にそれぞれ接続するスイッチン
グ素子とがマトリックス状に２次元に配列され、水平方
向に設けられ、前記スイッチング素子を水平方向のライ
ン毎に選択するライン選択用のゲート線と、垂直方向に
設けられ、前記光電変換素子に発生した電荷が転送され
るデータ線と、前記垂直方向に設けられ、前記光電変換
素子にバイアス電圧を印加するバイアス線とを有する２
次元イメージセンサにおいて、前記光電変換素子と交差
する下層に一定電位の配線を前記水平方向に形成し、絶
縁層を介して前記一定電位の配線を前記光電変換素子と
前記スイッチング素子とを接続する接続配線に交差させ
て前記光電変換素子側の容量とすることを特徴としてい
る。
【００１９】請求項３に記載の発明は、透光性基板上
に、受光量に応じて電荷を発生させる複数の光電変換素
子と、前記光電変換素子にそれぞれ接続するスイッチン
グ素子とがマトリックス状に２次元に配列され、水平方
向に設けられ、前記スイッチング素子を水平方向のライ
ン毎に選択するライン選択用のゲート線と、垂直方向に
設けられ、前記光電変換素子に発生した電荷が転送され
るデータ線とを有する２次元イメージセンサにおいて、
前記水平方向に前記光電変換素子にバイアス電圧を印加
するバイアス線を配列し、絶縁層を介して前記バイアス
線を前記データ線に交差させて前記データ線側の容量と
することを特徴としている。
に、受光量に応じて電荷を発生させる複数の光電変換素
子と、前記光電変換素子にそれぞれ接続するスイッチン
グ素子とがマトリックス状に２次元に配列され、水平方
向に設けられ、前記スイッチング素子を水平方向のライ
ン毎に選択するライン選択用のゲート線と、垂直方向に
設けられ、前記光電変換素子に発生した電荷が転送され
るデータ線とを有する２次元イメージセンサにおいて、
前記水平方向に前記光電変換素子にバイアス電圧を印加
するバイアス線を配列し、絶縁層を介して前記バイアス
線を前記データ線に交差させて前記データ線側の容量と
することを特徴としている。
【００２０】
【作用】請求項１記載の発明によれば、光電変換素子と
スイッチング素子とがマトリックス状に２次元に配列さ
れ、水平方向にゲート線が配列され、垂直方向にデータ
線とバイアス線が配列された２次元イメージセンサにお
いて、前記光電変換素子と交差する下層に一定電位の配
線を前記水平方向に形成し、絶縁層を介して前記一定電
位の配線を前記データ線に交差させて前記データ線側の
容量としているので、データ線側の容量について光電変
換素子等を形成する薄膜プロセスで同時に形成すること
ができる。また、画素内にデータ線側の容量を形成する
ので、２次元に配置された光電変換素子の外側に配置し
ていたデータ線側の容量を小さくすることができる。
スイッチング素子とがマトリックス状に２次元に配列さ
れ、水平方向にゲート線が配列され、垂直方向にデータ
線とバイアス線が配列された２次元イメージセンサにお
いて、前記光電変換素子と交差する下層に一定電位の配
線を前記水平方向に形成し、絶縁層を介して前記一定電
位の配線を前記データ線に交差させて前記データ線側の
容量としているので、データ線側の容量について光電変
換素子等を形成する薄膜プロセスで同時に形成すること
ができる。また、画素内にデータ線側の容量を形成する
ので、２次元に配置された光電変換素子の外側に配置し
ていたデータ線側の容量を小さくすることができる。
【００２１】請求項２記載の発明によれば、光電変換素
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記光電変換素子と交差する下層に一定電位
の配線を前記水平方向に形成し、絶縁層を介して前記一
定電位の配線を前記光電変換素子と前記スイッチング素
子とを接続する接続配線に交差させて前記光電変換素子
側の容量としたので、光電変換素子側の寄生容量及びス
イッチング素子におけるオーバーラップ容量に更に光電
変換素子側の容量が付加されたことになるため、光電変
換素子に発生した電荷を蓄積するのに十分な容量を確保
することができる。
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記光電変換素子と交差する下層に一定電位
の配線を前記水平方向に形成し、絶縁層を介して前記一
定電位の配線を前記光電変換素子と前記スイッチング素
子とを接続する接続配線に交差させて前記光電変換素子
側の容量としたので、光電変換素子側の寄生容量及びス
イッチング素子におけるオーバーラップ容量に更に光電
変換素子側の容量が付加されたことになるため、光電変
換素子に発生した電荷を蓄積するのに十分な容量を確保
することができる。
【００２２】請求項３記載の発明によれば、光電変換素
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記水平方向にバイアス線を配列して、絶縁
層を介して前記バイアス線を前記データ線に交差させて
データ線側の容量としているので、データ線側の容量に
ついて光電変換素子等を形成する薄膜プロセスで同時に
形成することができる。また、画素内にデータ線側の容
量を形成できるために、２次元に配置された光電変換素
子の外側に配置していたデータ線側の容量を小さくする
ことができる。更にゲート線とバイアス線が水平方向に
並行に配列されているため、ゲート線とバイアス線が交
差することがなく、ゲート線の配線容量を大幅に小さく
してゲートパルスの伝播遅延を抑えることができる。
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記水平方向にバイアス線を配列して、絶縁
層を介して前記バイアス線を前記データ線に交差させて
データ線側の容量としているので、データ線側の容量に
ついて光電変換素子等を形成する薄膜プロセスで同時に
形成することができる。また、画素内にデータ線側の容
量を形成できるために、２次元に配置された光電変換素
子の外側に配置していたデータ線側の容量を小さくする
ことができる。更にゲート線とバイアス線が水平方向に
並行に配列されているため、ゲート線とバイアス線が交
差することがなく、ゲート線の配線容量を大幅に小さく
してゲートパルスの伝播遅延を抑えることができる。
【００２３】
【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係る２次元イ
メージセンサの１画素の平面説明図であり、図２は、図
１のＸ−Ｘ′部分の断面説明図であり、図３は、図１の
Ｙ−Ｙ′部分の断面説明図である。尚、図９及び図１０
と同様の構成をとる部分については同一の符号を付して
説明する。
ら説明する。図１は、本発明の一実施例に係る２次元イ
メージセンサの１画素の平面説明図であり、図２は、図
１のＸ−Ｘ′部分の断面説明図であり、図３は、図１の
Ｙ−Ｙ′部分の断面説明図である。尚、図９及び図１０
と同様の構成をとる部分については同一の符号を付して
説明する。
【００２４】本実施例（第１の実施例）の２次元イメー
ジセンサの１画素のセンサ部は、透光性基板３１上に光
電変換素子３２であるフォトダイオードと、画素選択用
のスイッチング素子である薄膜トランジスタ（ＴＦＴ）
３３と、原稿を照射する原稿照射用窓３４とから構成さ
れ、更に水平（行）方向に設けられたライン選択用のゲ
ート線３５と、垂直（列）方向に設けられた画像信号を
送出するデータ線３６及び光電変換素子３２にバイアス
電圧ＶB を印加するバイアス線３７とから構成されてい
る。
ジセンサの１画素のセンサ部は、透光性基板３１上に光
電変換素子３２であるフォトダイオードと、画素選択用
のスイッチング素子である薄膜トランジスタ（ＴＦＴ）
３３と、原稿を照射する原稿照射用窓３４とから構成さ
れ、更に水平（行）方向に設けられたライン選択用のゲ
ート線３５と、垂直（列）方向に設けられた画像信号を
送出するデータ線３６及び光電変換素子３２にバイアス
電圧ＶB を印加するバイアス線３７とから構成されてい
る。
【００２５】そして、第１の実施例の特徴部分として、
図１及び図３に示すように、基板１上にクロム（Ｃｒ1
）等で水平方向にグランド（ＧＮＤ）線３８が形成さ
れ、このＧＮＤ線３８に薄膜トランジスタ３３のチャネ
ル部分の遮光用配線３９がスルーホールを介して接続
し、またデータ線３６とＧＮＤ線３８とが交差部ａで交
差し、また光電変換素子３２の上部透明電極と薄膜トラ
ンジスタ３３のドレイン電極とを接続する接続配線４０
とＧＮＤ線３８とが交差部ｂで交差する構成となってい
る。
図１及び図３に示すように、基板１上にクロム（Ｃｒ1
）等で水平方向にグランド（ＧＮＤ）線３８が形成さ
れ、このＧＮＤ線３８に薄膜トランジスタ３３のチャネ
ル部分の遮光用配線３９がスルーホールを介して接続
し、またデータ線３６とＧＮＤ線３８とが交差部ａで交
差し、また光電変換素子３２の上部透明電極と薄膜トラ
ンジスタ３３のドレイン電極とを接続する接続配線４０
とＧＮＤ線３８とが交差部ｂで交差する構成となってい
る。
【００２６】第１の実施例の各部について具体的に説明
すると、光電変換素子のフォトダイオードは、ガラス等
の透光性基板３１上にクロム（Ｃｒ2 ）から成る共通電
極となる下部電極と、ｉ形の水素化アモルファスシリコ
ン（ｉ−ａ−Ｓｉ：Ｈ）の半導体から成る光電変換層
と、酸化インジウム・スズ（ＩＴＯ）から成る透明電極
とを順次積層したサンドイッチ構造となっている。尚、
下部電極は垂直方向に共通電極となるよう形成され、バ
イアス電圧ＶB が印加されるバイアス線３７にもなって
いる。そして、光電変換素子の受光部には原稿照射用窓
３４が設けられている。
すると、光電変換素子のフォトダイオードは、ガラス等
の透光性基板３１上にクロム（Ｃｒ2 ）から成る共通電
極となる下部電極と、ｉ形の水素化アモルファスシリコ
ン（ｉ−ａ−Ｓｉ：Ｈ）の半導体から成る光電変換層
と、酸化インジウム・スズ（ＩＴＯ）から成る透明電極
とを順次積層したサンドイッチ構造となっている。尚、
下部電極は垂直方向に共通電極となるよう形成され、バ
イアス電圧ＶB が印加されるバイアス線３７にもなって
いる。そして、光電変換素子の受光部には原稿照射用窓
３４が設けられている。
【００２７】また、薄膜トランジスタＴＦＴ３３は、基
板３１上にクロム（Ｃｒ1 ）から成るゲート電極と、窒
化シリコン（ＳｉＮx ）から成るゲート絶縁層と、水素
化アモルファスシリコン（ａ−Ｓｉ：Ｈ）から成る半導
体活性層と、ＳｉＮx から成るチャネル保護膜とが順次
積層され、チャネル保護膜を挟んで半導体活性層上に形
成されるｎ+ 水素化アモルファスシリコン（ｎ+ ａ−Ｓ
ｉ：Ｈ）から成るオーミックコンタクト層と、その上部
のＣｒ2 から成るソース・ドレイン電極と、全体を覆う
ように形成されたポリイミドの層間絶縁層と、その上部
に形成されたアルミニウム（Ａｌ）の配線層等から構成
される逆スタガ型のトランジスタとなっている。
板３１上にクロム（Ｃｒ1 ）から成るゲート電極と、窒
化シリコン（ＳｉＮx ）から成るゲート絶縁層と、水素
化アモルファスシリコン（ａ−Ｓｉ：Ｈ）から成る半導
体活性層と、ＳｉＮx から成るチャネル保護膜とが順次
積層され、チャネル保護膜を挟んで半導体活性層上に形
成されるｎ+ 水素化アモルファスシリコン（ｎ+ ａ−Ｓ
ｉ：Ｈ）から成るオーミックコンタクト層と、その上部
のＣｒ2 から成るソース・ドレイン電極と、全体を覆う
ように形成されたポリイミドの層間絶縁層と、その上部
に形成されたアルミニウム（Ａｌ）の配線層等から構成
される逆スタガ型のトランジスタとなっている。
【００２８】そして、ＧＮＤ線３８は、図１及び図３に
示すように、基板３１上に水平方向にＣｒ1 で形成さ
れ、光電変換素子３２の下部電極の下部を通過する部分
についてはＧＮＤ線３８の線幅が細くしている。これ
は、光電変換素子のバイアス線３７となる下部電極とＧ
ＮＤ線３８との間におけるショートを少なくするためで
あり。引いては歩留まり向上を図るためである。
示すように、基板３１上に水平方向にＣｒ1 で形成さ
れ、光電変換素子３２の下部電極の下部を通過する部分
についてはＧＮＤ線３８の線幅が細くしている。これ
は、光電変換素子のバイアス線３７となる下部電極とＧ
ＮＤ線３８との間におけるショートを少なくするためで
あり。引いては歩留まり向上を図るためである。
【００２９】次に、第１の実施例において、新たに付加
された容量について説明する。水平方向にＣｒ1 で形成
されたＧＮＤ線３８と層間絶縁層を介して垂直方向にＡ
ｌで形成されたデータ線３６との交差部ａには負荷容量
ＣＬ′が形成され、薄膜トランジスタ３３をオンするこ
とで光電変換素子３２のフォトダイオードに発生した電
荷が転送貯蔵される負荷容量の一部を形成している。つ
まり、データ線３６側の容量を付加したものである。
された容量について説明する。水平方向にＣｒ1 で形成
されたＧＮＤ線３８と層間絶縁層を介して垂直方向にＡ
ｌで形成されたデータ線３６との交差部ａには負荷容量
ＣＬ′が形成され、薄膜トランジスタ３３をオンするこ
とで光電変換素子３２のフォトダイオードに発生した電
荷が転送貯蔵される負荷容量の一部を形成している。つ
まり、データ線３６側の容量を付加したものである。
【００３０】従って、従来のデータ線３６側の容量ＣＬ
に更に交差部ａにおける負荷容量ＣＬ′が形成されたこ
とになるので、２次元イメージセンサのセンサ部エリア
の外側に設けていた負荷容量ＣＬを小さくすることがで
き、更に交差部ａにおける交差面積を大きくして負荷容
量ＣＬ′を大きくしてセンサ部エリアの外側に設けてい
た負荷容量ＣＬの代わりにすれば、画素内に形成された
負荷容量ＣＬ′だけで容量が足りることになり、イメー
ジセンサの小形化を図ることができる効果がある。つま
り、２次元イメージセンサにおいて、１本のデータ線３
６に対してＧＮＤ線３８の交差部ａがｋ個あるとする
と、負荷容量ＣＬ′を大きくすることで、データ線３６
毎のトータルの負荷容量がＣＬ′×ｋとなるものであ
る。また、薄膜トランジスタと負荷容量ＣＬ′を同じ薄
膜プロセスで製造することができるため、製造工程を容
易にできる効果がある。
に更に交差部ａにおける負荷容量ＣＬ′が形成されたこ
とになるので、２次元イメージセンサのセンサ部エリア
の外側に設けていた負荷容量ＣＬを小さくすることがで
き、更に交差部ａにおける交差面積を大きくして負荷容
量ＣＬ′を大きくしてセンサ部エリアの外側に設けてい
た負荷容量ＣＬの代わりにすれば、画素内に形成された
負荷容量ＣＬ′だけで容量が足りることになり、イメー
ジセンサの小形化を図ることができる効果がある。つま
り、２次元イメージセンサにおいて、１本のデータ線３
６に対してＧＮＤ線３８の交差部ａがｋ個あるとする
と、負荷容量ＣＬ′を大きくすることで、データ線３６
毎のトータルの負荷容量がＣＬ′×ｋとなるものであ
る。また、薄膜トランジスタと負荷容量ＣＬ′を同じ薄
膜プロセスで製造することができるため、製造工程を容
易にできる効果がある。
【００３１】また、水平方向にＣｒ1 で形成されたＧＮ
Ｄ線３８と層間絶縁層を介して垂直方向にＡｌで形成さ
れた光電変換素子３２と薄膜トランジスタ３３を接続す
る接続配線４０との交差部ｂには付加容量ＣＤ′が形成
され、光電変換素子３２に発生した電荷を一時的に貯蔵
する容量の一部を形成している。つまり、フォトダイオ
ード側の容量を付加したものである。
Ｄ線３８と層間絶縁層を介して垂直方向にＡｌで形成さ
れた光電変換素子３２と薄膜トランジスタ３３を接続す
る接続配線４０との交差部ｂには付加容量ＣＤ′が形成
され、光電変換素子３２に発生した電荷を一時的に貯蔵
する容量の一部を形成している。つまり、フォトダイオ
ード側の容量を付加したものである。
【００３２】従って、従来のフォトダイオード側の寄生
容量ＣＤ及びオーバーラップ容量Ｃgdに更に交差部ｂに
おける付加容量ＣＤ′が付加されたことになるので、光
電変換素子３２に発生した電荷を蓄積するのに十分の容
量を確保することができ、薄膜トランジスタ３３のスイ
ッチング特性を向上させることができる効果があり、ま
たセンサの高解像度化を図ることができる効果がある。
容量ＣＤ及びオーバーラップ容量Ｃgdに更に交差部ｂに
おける付加容量ＣＤ′が付加されたことになるので、光
電変換素子３２に発生した電荷を蓄積するのに十分の容
量を確保することができ、薄膜トランジスタ３３のスイ
ッチング特性を向上させることができる効果があり、ま
たセンサの高解像度化を図ることができる効果がある。
【００３３】尚、交差部ａ，ｂで形成された容量は、い
ずれも一定電位のＧＮＤ線３８を一方の電極とし、ポリ
イミドの層間絶縁層を挟んで形成しているので、電圧の
変化及び露光量によって誘電率が変化することがなく、
安定した容量値を持つ容量とすることができる効果があ
る。
ずれも一定電位のＧＮＤ線３８を一方の電極とし、ポリ
イミドの層間絶縁層を挟んで形成しているので、電圧の
変化及び露光量によって誘電率が変化することがなく、
安定した容量値を持つ容量とすることができる効果があ
る。
【００３４】また、第１の実施例において、水平方向に
設けられたＧＮＤ線３８は、垂直方向に設けられた光電
変換素子３２のバイアス線３７と交差する部分で細くな
るよう構成されている。これにより、ＧＮＤ線３８とバ
イアス線３７の上下電極間でのショートを少なくでき、
歩留まりを向上できる効果がある。
設けられたＧＮＤ線３８は、垂直方向に設けられた光電
変換素子３２のバイアス線３７と交差する部分で細くな
るよう構成されている。これにより、ＧＮＤ線３８とバ
イアス線３７の上下電極間でのショートを少なくでき、
歩留まりを向上できる効果がある。
【００３５】次に、別の実施例（第２の実施例）の２次
元イメージセンサについて図４〜図６を使って説明す
る。図４は、第２の実施例の２次元イメージセンサの１
画素の平面説明図であり、図５は、図４のＸ−Ｘ′部分
の断面説明図であり、図６は、図４のＹ−Ｙ′部分の断
面説明図である。尚、図１〜図３と同様の構成をとる部
分については同一の符号を付して説明する。
元イメージセンサについて図４〜図６を使って説明す
る。図４は、第２の実施例の２次元イメージセンサの１
画素の平面説明図であり、図５は、図４のＸ−Ｘ′部分
の断面説明図であり、図６は、図４のＹ−Ｙ′部分の断
面説明図である。尚、図１〜図３と同様の構成をとる部
分については同一の符号を付して説明する。
【００３６】第２の実施例の２次元イメージセンサの１
画素は、透光性基板３１上に光電変換素子３２であるフ
ォトダイオードと、画素選択用のスイッチング素子であ
る薄膜トランジスタ（ＴＦＴ）３３と、原稿照射用窓３
４とで構成され、更にライン選択用のゲ−ト線３５と光
電変換素子３２にバイアス電圧ＶB を印加するバイアス
線３７とが水平方向に設けられて、各々ゲートパルス発
生回路及びバイアス電源に接続され、また、データ線３
６は垂直方向に設けられて、駆動用ＩＣに接続される構
成となっている。
画素は、透光性基板３１上に光電変換素子３２であるフ
ォトダイオードと、画素選択用のスイッチング素子であ
る薄膜トランジスタ（ＴＦＴ）３３と、原稿照射用窓３
４とで構成され、更にライン選択用のゲ−ト線３５と光
電変換素子３２にバイアス電圧ＶB を印加するバイアス
線３７とが水平方向に設けられて、各々ゲートパルス発
生回路及びバイアス電源に接続され、また、データ線３
６は垂直方向に設けられて、駆動用ＩＣに接続される構
成となっている。
【００３７】そして、第２の実施例の特徴部分は、図６
に示すように、水平方向にクロム（Ｃｒ2 ）で形成され
た光電変換素子３２のバイアス線３７と垂直方向にアル
ミニウム（Ａｌ）で形成されたデータ線３６とがポリイ
ミド等の層間絶縁層を介して交差している点である。こ
のバイアス線３７とデータ線３６とが交差した交差部ｃ
には負荷容量ＣＬ″が形成され、薄膜トランジスタ３３
をオンすることで光電変換素子３２のフォトダイオード
に発生した電荷が転送貯蔵される負荷容量の一部を形成
している。つまり、データ線３６側の容量を付加したも
のである。
に示すように、水平方向にクロム（Ｃｒ2 ）で形成され
た光電変換素子３２のバイアス線３７と垂直方向にアル
ミニウム（Ａｌ）で形成されたデータ線３６とがポリイ
ミド等の層間絶縁層を介して交差している点である。こ
のバイアス線３７とデータ線３６とが交差した交差部ｃ
には負荷容量ＣＬ″が形成され、薄膜トランジスタ３３
をオンすることで光電変換素子３２のフォトダイオード
に発生した電荷が転送貯蔵される負荷容量の一部を形成
している。つまり、データ線３６側の容量を付加したも
のである。
【００３８】従って、従来のデータ線３６側の容量ＣＬ
に交差部ｃにおける負荷容量ＣＬ″を付加できるので、
２次元イメージセンサのセンサ部エリアの外側に設けて
いた負荷容量ＣＬを小さくでき、更に従来のデータ線３
６側の容量ＣＬの代わりに交差部ｃにおける負荷容量Ｃ
Ｌ″を交差面積を大きくする等で大きな容量に形成する
と、センサ部エリアの外側に設けていた負荷容量を画素
内に形成することができ、イメージセンサの小形化を図
ることができる効果がある。更に薄膜トランジスタと負
荷容量を同じ薄膜プロセスで製造することができるた
め、製造工程を容易にできる効果がある。
に交差部ｃにおける負荷容量ＣＬ″を付加できるので、
２次元イメージセンサのセンサ部エリアの外側に設けて
いた負荷容量ＣＬを小さくでき、更に従来のデータ線３
６側の容量ＣＬの代わりに交差部ｃにおける負荷容量Ｃ
Ｌ″を交差面積を大きくする等で大きな容量に形成する
と、センサ部エリアの外側に設けていた負荷容量を画素
内に形成することができ、イメージセンサの小形化を図
ることができる効果がある。更に薄膜トランジスタと負
荷容量を同じ薄膜プロセスで製造することができるた
め、製造工程を容易にできる効果がある。
【００３９】更に、交差部ｃで形成された負荷容量Ｃ
Ｌ″は、一定電位のバイアス線３７を一方の電極とし、
ポリイミド等の層間絶縁層を挟んで形成しているので、
電圧の変化及び露光量によって誘電率が変化することが
なく、安定した容量値を持つ容量とすることができる効
果がある。
Ｌ″は、一定電位のバイアス線３７を一方の電極とし、
ポリイミド等の層間絶縁層を挟んで形成しているので、
電圧の変化及び露光量によって誘電率が変化することが
なく、安定した容量値を持つ容量とすることができる効
果がある。
【００４０】また、第２の実施例の２次元イメージセン
サでは、バイアス線３７をゲート線３５と並行に水平方
向に配置した構成としているので、バイアス線３７とゲ
ート線３５とが交差することがなく、従ってゲート線３
５の配線容量を大幅に小さくすることができ、ゲートパ
ルス発生回路１６から送出されるゲートパルスφＧの伝
播遅延を抑えることができる効果がある。
サでは、バイアス線３７をゲート線３５と並行に水平方
向に配置した構成としているので、バイアス線３７とゲ
ート線３５とが交差することがなく、従ってゲート線３
５の配線容量を大幅に小さくすることができ、ゲートパ
ルス発生回路１６から送出されるゲートパルスφＧの伝
播遅延を抑えることができる効果がある。
【００４１】次に、第１及び第２の実施例における２次
元イメージセンサの製造方法について以下説明する。ガ
ラス等の透光性基板３１上にＣｒ1 をスパッタ法により
５００〜１０００オングストローム程度着膜し、所定の
形状にパターニングする。これで薄膜トランジスタ（Ｔ
ＦＴ）３３のゲ−ト電極、ゲ−ト線及び第１の実施例に
おけるＧＮＤ線３８が形成される。
元イメージセンサの製造方法について以下説明する。ガ
ラス等の透光性基板３１上にＣｒ1 をスパッタ法により
５００〜１０００オングストローム程度着膜し、所定の
形状にパターニングする。これで薄膜トランジスタ（Ｔ
ＦＴ）３３のゲ−ト電極、ゲ−ト線及び第１の実施例に
おけるＧＮＤ線３８が形成される。
【００４２】続いて、プラズマＣＶＤ法によりＳｉＮx
，ａ−Ｓｉ：Ｈ，ＳｉＮx を各々、数千オングストロ
ーム程度、５００〜１０００オングストローム程度、数
千オングストローム程度順次積層し、上部ＳｉＮx をフ
ォトリソエッチングにより所望のパターンにパターニン
グしてチャネル保護膜を形成した後、上記ａ−Ｓｉ：Ｈ
とオ−ミックコンタクトをとるためプラズマＣＶＤ法に
よりｎ+ ａ−Ｓｉ：Ｈを数千オングストローム程度着膜
し、更にＴＦＴのソース・ドレイン電極及びフォトダイ
オードの下部電極となるＣｒ2 をスパッタ法により、数
千オングストローム程度着膜する。
，ａ−Ｓｉ：Ｈ，ＳｉＮx を各々、数千オングストロ
ーム程度、５００〜１０００オングストローム程度、数
千オングストローム程度順次積層し、上部ＳｉＮx をフ
ォトリソエッチングにより所望のパターンにパターニン
グしてチャネル保護膜を形成した後、上記ａ−Ｓｉ：Ｈ
とオ−ミックコンタクトをとるためプラズマＣＶＤ法に
よりｎ+ ａ−Ｓｉ：Ｈを数千オングストローム程度着膜
し、更にＴＦＴのソース・ドレイン電極及びフォトダイ
オードの下部電極となるＣｒ2 をスパッタ法により、数
千オングストローム程度着膜する。
【００４３】更にフォトダイオードの光電変換層を形成
する為にプラズマＣＶＤ法により、ＳｉＨ4 ガスを用い
てｉ−ａ−Ｓｉ：Ｈ層を数百〜数千オングストローム程
度形成し、次にスパッタ法によりフォトダイオードの透
明電極としてＩＴＯを数百オングストローム程度形成し
た後、フォトリソエッチングにより、ＩＴＯ，ｉ−ａ−
Ｓｉ：Ｈを所望のパターンに形成する。次にフォトリソ
エッチングによりＣｒ2 ，ｎ+ ａ−Ｓｉ：Ｈを連続でエ
ッチングして所望のパターンを形成する。このＣｒ2 の
エッチングによりフォトダイオードの下部電極及びバイ
アス線３７が形成される。ここで、光電変換素子がＰＩ
Ｎフォトダイオードであっても構わない。尚、第１の実
施例のバイアス線３７は垂直方向に配列され、第２の実
施例のバイアス線３７は水平方向に配列されるものであ
る。
する為にプラズマＣＶＤ法により、ＳｉＨ4 ガスを用い
てｉ−ａ−Ｓｉ：Ｈ層を数百〜数千オングストローム程
度形成し、次にスパッタ法によりフォトダイオードの透
明電極としてＩＴＯを数百オングストローム程度形成し
た後、フォトリソエッチングにより、ＩＴＯ，ｉ−ａ−
Ｓｉ：Ｈを所望のパターンに形成する。次にフォトリソ
エッチングによりＣｒ2 ，ｎ+ ａ−Ｓｉ：Ｈを連続でエ
ッチングして所望のパターンを形成する。このＣｒ2 の
エッチングによりフォトダイオードの下部電極及びバイ
アス線３７が形成される。ここで、光電変換素子がＰＩ
Ｎフォトダイオードであっても構わない。尚、第１の実
施例のバイアス線３７は垂直方向に配列され、第２の実
施例のバイアス線３７は水平方向に配列されるものであ
る。
【００４４】次に、ＴＦＴのゲ−ト絶縁層となるＳｉＮ
x をフォトリソエッチングによりパターニングし、層間
絶縁層となるポリイミドを所望のパターンに形成した
後、データ線３６、接続配線４０及びＴＦＴのチャネル
部分を遮光する遮光用配線３９をＡ１でスパッタ法によ
り数μｍ着膜し、フォトリソエッチングにより所望の形
状の配線パターンに形成する。尚、第１の実施例の接続
配線４０はＧＮＤ線３８を交差するよう形成されるもの
である。
x をフォトリソエッチングによりパターニングし、層間
絶縁層となるポリイミドを所望のパターンに形成した
後、データ線３６、接続配線４０及びＴＦＴのチャネル
部分を遮光する遮光用配線３９をＡ１でスパッタ法によ
り数μｍ着膜し、フォトリソエッチングにより所望の形
状の配線パターンに形成する。尚、第１の実施例の接続
配線４０はＧＮＤ線３８を交差するよう形成されるもの
である。
【００４５】これにより、第１の実施例では、ＧＮＤ線
３８とデータ線３６及び接続配線４０との交差部ａ，ｂ
に負荷容量ＣＬ′及び付加容量ＣＤ′が形成されること
になり、また第２の実施例では、バイアス線３７とデー
タ線３６との交差部ｃに負荷容量ＣＬ″が形成されるこ
とになる。この上に透明保護膜を形成するか、或いは薄
板ガラスを貼り合わせることによって、第１及び第２の
実施例の２次元イメージセンサのセンサ部エリアが形成
される。
３８とデータ線３６及び接続配線４０との交差部ａ，ｂ
に負荷容量ＣＬ′及び付加容量ＣＤ′が形成されること
になり、また第２の実施例では、バイアス線３７とデー
タ線３６との交差部ｃに負荷容量ＣＬ″が形成されるこ
とになる。この上に透明保護膜を形成するか、或いは薄
板ガラスを貼り合わせることによって、第１及び第２の
実施例の２次元イメージセンサのセンサ部エリアが形成
される。
【００４６】次に、同一基板上、或いは別基板上にアナ
ログマルチプレクサを有する駆動用ＩＣ１５及びシフト
レジスタから成るゲートパルス発生回路１６等を実装し
て、駆動回路を作製して、第１及び第２の実施例である
２次元イメージセンサが完成する。
ログマルチプレクサを有する駆動用ＩＣ１５及びシフト
レジスタから成るゲートパルス発生回路１６等を実装し
て、駆動回路を作製して、第１及び第２の実施例である
２次元イメージセンサが完成する。
【００４７】
【発明の効果】請求項１記載の発明によれば、光電変換
素子とスイッチング素子とがマトリックス状に２次元に
配列され、水平方向にゲート線が配列され、垂直方向に
データ線とバイアス線が配列された２次元イメージセン
サにおいて、前記光電変換素子と交差する下層に一定電
位の配線を前記水平方向に形成し、絶縁層を介して前記
一定電位の配線を前記データ線に交差させて前記データ
線側の容量としているので、データ線側の容量について
光電変換素子等を形成する薄膜プロセスで同時に形成す
ることができ、また画素内にデータ線側の容量を形成で
きるために、２次元に配置された光電変換素子の外側に
配置していたデータ線側の容量を小さくして２次元イメ
ージセンサを小型化できる効果がある。
素子とスイッチング素子とがマトリックス状に２次元に
配列され、水平方向にゲート線が配列され、垂直方向に
データ線とバイアス線が配列された２次元イメージセン
サにおいて、前記光電変換素子と交差する下層に一定電
位の配線を前記水平方向に形成し、絶縁層を介して前記
一定電位の配線を前記データ線に交差させて前記データ
線側の容量としているので、データ線側の容量について
光電変換素子等を形成する薄膜プロセスで同時に形成す
ることができ、また画素内にデータ線側の容量を形成で
きるために、２次元に配置された光電変換素子の外側に
配置していたデータ線側の容量を小さくして２次元イメ
ージセンサを小型化できる効果がある。
【００４８】請求項２記載の発明によれば、光電変換素
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記光電変換素子と交差する下層に一定電位
の配線を前記水平方向に形成し、絶縁層を介して前記一
定電位の配線を前記光電変換素子と前記スイッチング素
子とを接続する接続配線に交差させて前記光電変換素子
側の容量としているので、光電変換素子側の寄生容量及
びスイッチング素子におけるオーバーラップ容量に更に
光電変換素子側の容量が付加されたことになるため、光
電変換素子に発生した電荷を蓄積するのに十分な容量を
確保することができ、スイッチング素子のスイッチング
特性を向上させることができ、またセンサの高解像度化
を図ることができる効果がある。
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記光電変換素子と交差する下層に一定電位
の配線を前記水平方向に形成し、絶縁層を介して前記一
定電位の配線を前記光電変換素子と前記スイッチング素
子とを接続する接続配線に交差させて前記光電変換素子
側の容量としているので、光電変換素子側の寄生容量及
びスイッチング素子におけるオーバーラップ容量に更に
光電変換素子側の容量が付加されたことになるため、光
電変換素子に発生した電荷を蓄積するのに十分な容量を
確保することができ、スイッチング素子のスイッチング
特性を向上させることができ、またセンサの高解像度化
を図ることができる効果がある。
【００４９】請求項３記載の発明によれば、光電変換素
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記水平方向にバイアス線を配列して、絶縁
層を介して前記バイアス線を前記データ線に交差させて
データ線側の容量としているので、データ線側の容量に
ついて光電変換素子等を形成する薄膜プロセスで同時に
形成することができ、また画素内にデータ線側の容量を
形成できるために、２次元に配置された光電変換素子の
外側に配置していたデータ線側の容量を小さくして２次
元イメージセンサを小型化できる。更にゲート線とバイ
アス線が水平方向に並行に配列されているため、ゲート
線とバイアス線が交差することがなく、ゲート線の配線
容量を大幅に小さくしてゲートパルスの伝播遅延を抑え
ることができる効果がある。
子とスイッチング素子とがマトリックス状に２次元に配
列され、水平方向にゲート線が配列され、垂直方向にデ
ータ線とバイアス線が配列された２次元イメージセンサ
において、前記水平方向にバイアス線を配列して、絶縁
層を介して前記バイアス線を前記データ線に交差させて
データ線側の容量としているので、データ線側の容量に
ついて光電変換素子等を形成する薄膜プロセスで同時に
形成することができ、また画素内にデータ線側の容量を
形成できるために、２次元に配置された光電変換素子の
外側に配置していたデータ線側の容量を小さくして２次
元イメージセンサを小型化できる。更にゲート線とバイ
アス線が水平方向に並行に配列されているため、ゲート
線とバイアス線が交差することがなく、ゲート線の配線
容量を大幅に小さくしてゲートパルスの伝播遅延を抑え
ることができる効果がある。
【図１】 本発明の一実施例（第１の実施例）に係る２
次元イメージセンサの１画素の平面説明図である。
次元イメージセンサの１画素の平面説明図である。
【図２】 図１のＸ−Ｘ′部分の断面説明図である。
【図３】 図１のＹ−Ｙ′部分の断面説明図である。
【図４】 第２の実施例の２次元イメージセンサの１画
素の平面説明図である。
素の平面説明図である。
【図５】 図４のＸ−Ｘ′部分の断面説明図である。
【図６】 図４のＹ−Ｙ′部分の断面説明図である。
【図７】 従来の２次元イメージセンサの全体の等価回
路図である。
路図である。
【図８】 従来の２次元イメージセンサの１画素分の等
価回路図である。
価回路図である。
【図９】 従来の２次元イメージセンサの１画素の平面
説明図である。
説明図である。
【図１０】 図９のＡ−Ａ′部分の断面説明図である。
１１，３２…光電変換素子、 １２，３３…薄膜トラン
ジスタ、 １３，３５…ゲ−ト線、 １４，３６…デー
タ線、 １５…駆動用ＩＣ、 １６…ケートパルス発生
回路、 １７，３７…バイアス線、 ３１…透光性基
板、 ３４…原稿照射用窓、 ３８…ＧＮＤ線、 ３９
…遮光用配線、 ４０…接続配線、 ４５…原稿、 Ｃ
Ｄ…寄生容量、 ＣＤ′…付加容量、 ＣＬ，ＣＬ′，
ＣＬ″…負荷容量、 φＧ…ゲートパルス、 Ｃgd…ゲ
−ト電極とドレイン電極間のオーバーラップ容量
ジスタ、 １３，３５…ゲ−ト線、 １４，３６…デー
タ線、 １５…駆動用ＩＣ、 １６…ケートパルス発生
回路、 １７，３７…バイアス線、 ３１…透光性基
板、 ３４…原稿照射用窓、 ３８…ＧＮＤ線、 ３９
…遮光用配線、 ４０…接続配線、 ４５…原稿、 Ｃ
Ｄ…寄生容量、 ＣＤ′…付加容量、 ＣＬ，ＣＬ′，
ＣＬ″…負荷容量、 φＧ…ゲートパルス、 Ｃgd…ゲ
−ト電極とドレイン電極間のオーバーラップ容量
フロントページの続き (56)参考文献 特開 平４−23470（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/146 H04N 1/028 H04N 5/335
Claims (3)
- 【請求項１】 透光性基板上に、受光量に応じて電荷を
発生させる複数の光電変換素子と、前記光電変換素子に
それぞれ接続するスイッチング素子とがマトリックス状
に２次元に配列され、水平方向に設けられ、前記スイッ
チング素子を水平方向のライン毎に選択するライン選択
用のゲート線と、垂直方向に設けられ、前記光電変換素
子に発生した電荷が転送されるデータ線と、前記垂直方
向に設けられ、前記光電変換素子にバイアス電圧を印加
するバイアス線とを有する２次元イメージセンサにおい
て、前記光電変換素子と交差する下層に一定電位の配線を前
記水平方向に形成し、絶縁層を介して前記一定電位の配
線を前記データ線に交差させて 前記データ線側の容量と
することを特徴とする２次元イメージセンサ。 - 【請求項２】 透光性基板上に、受光量に応じて電荷を
発生させる複数の光電変換素子と、前記光電変換素子に
それぞれ接続するスイッチング素子とがマトリックス状
に２次元に配列され、水平方向に設けられ、前記スイッ
チング素子を水平方向のライン毎に選択するライン選択
用のゲート線と、垂直方向に設けられ、前記光電変換素
子に発生した電荷が転送されるデータ線と、前記垂直方
向に設けられ、前記光電変換素子にバイアス電圧を印加
するバイアス線とを有する２次元イメージセンサにおい
て、前記光電変換素子と交差する下層に一定電位の配線を前
記水平方向に形成し、絶縁層を介して前記一定電位の配
線を前記光電変換素子と前記スイッチング素子とを接続
する接続配線に交差させて 前記光電変換素子側の容量と
することを特徴とする２次元イメージセンサ。 - 【請求項３】 透光性基板上に、受光量に応じて電荷を
発生させる複数の光電変換素子と、前記光電変換素子に
それぞれ接続するスイッチング素子とがマトリックス状
に２次元に配列され、水平方向に設けられ、前記スイッ
チング素子を水平方向のライン毎に選択するライン選択
用のゲート線と、垂直方向に設けられ、前記光電変換素
子に発生した電荷が転送されるデータ線とを有する２次
元イメージセンサにおいて、 前記水平方向に前記光電変換素子にバイアス電圧を印加
するバイアス線を配列し、絶縁層を介して前記バイアス
線を前記データ線に交差させて前記データ線側の容量と
することを特徴とする２次元イメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04283514A JP3144091B2 (ja) | 1992-09-30 | 1992-09-30 | ２次元イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04283514A JP3144091B2 (ja) | 1992-09-30 | 1992-09-30 | ２次元イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120475A JPH06120475A (ja) | 1994-04-28 |
| JP3144091B2 true JP3144091B2 (ja) | 2001-03-07 |
Family
ID=17666528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04283514A Expired - Fee Related JP3144091B2 (ja) | 1992-09-30 | 1992-09-30 | ２次元イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497562B2 (en) | 2008-04-23 | 2013-07-30 | Epson Imaging Devices Corporation | Solid-state image pickup device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5280671B2 (ja) * | 2006-12-20 | 2013-09-04 | 富士フイルム株式会社 | 画像検出器および放射線検出システム |
| JP2015188263A (ja) * | 2015-07-09 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN106935601B (zh) * | 2017-03-13 | 2019-08-23 | 京东方科技集团股份有限公司 | 半导体器件、阵列基板和半导体器件的制造方法 |
-
1992
- 1992-09-30 JP JP04283514A patent/JP3144091B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497562B2 (en) | 2008-04-23 | 2013-07-30 | Epson Imaging Devices Corporation | Solid-state image pickup device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120475A (ja) | 1994-04-28 |
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