JPH0775256B2

JPH0775256B2 - イメージセンサの製造方法

Info

Publication number: JPH0775256B2
Application number: JP2116870A
Authority: JP
Inventors: 久夫伊藤; 宏之堀田; 安元清水; 義彦酒井
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1990-05-08
Filing date: 1990-05-08
Publication date: 1995-08-09
Anticipated expiration: 2010-08-09
Also published as: JPH0414256A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサの製造方法に係り、特に配線相互間における電
気的影響を小さくした配線構造を有するイメージセンサ
の製造方法に関する。

（従来の技術）従来のイメージセンサで、特に密着型イメージセンサ
は、原稿等の画像情報を１対１に投影し、電気信号に変
換するものがある。この場合、投影した画像を多数の画
素（受光素子）に分割し、各受光素子で発生した電荷を
薄膜トランジスタスイッチ素子（TFT）を使って特定の
ブロック単位で配線間の容量に一時蓄積して、電気信号
として数百KHZから数MHZまでの速度で時系列的に順次読
み出すTFT駆動型イメージセンサがある。このTFT駆動型
イメージセンサは、TFTの動作により単一の駆動用ICで
読み取りが可能となるので、イメージセンサを駆動する
駆動用ICの個数を少なくするものである。

TFT駆動型イメージセンサは、例えば、その等価回路図
を第９図に示すように、原稿幅と略同じ長さのライン状
の受光素子アレイ51と、各受光素子51″に1:1に対応す
る複数個の薄膜トランジスタTi,j（ｉ＝ｌ〜N,j＝ｌ〜
ｎ）から成る電荷転送部52と、マトリックス状の多層配
線53とから構成されている。

前記受光素子アレイ51は、Ｎ個のブロックの受光素子群
に分割され、一つの受光素子群を形成するｎ個の受光素
子51″は、フォトダイオードPi,j（ｉ＝ｌ〜N,j＝ｌ〜
ｎ）により等価的に表すことができる。各受光素子51″
は各薄膜トランジスタTi,jのドレイン電極にそれぞれ接
続されている。そして、薄膜トランジスタTi,jのソース
電極は、マトリックス状に接続された多層配線53を介し
て受光素子群毎にｎ本の共通信号線54にそれぞれ接続さ
れ、更に共通信号線54は駆動用IC55に接続されている。

各薄膜トランジスタTi,jのゲート電極には、ブロック毎
に導通するようにゲートパルス発生回路56に接続されて
いる。各受光素子51″で発生する光電荷は一定時間受光
素子の寄生容量と薄膜トランジスタのドレイン・ゲート
間のオーバーラップ容量に蓄積された後、薄膜トランジ
スタTi,jを電荷転送用のスイッチとして用いてブロック
毎に順次多層配線53の線間容量Ci（ｉ＝ｌ〜ｎ）に転送
蓄積される。

すなわち、ゲートパルス発生回路56からゲート信号線Gi
（ｉ＝ｌ〜ｎ）を経由して伝達されたゲートパルスφG1
が、第１のブロックの薄膜トランジスタTl,l〜Tl,nをオ
ンにし、第１のブロックの各受光素子51″で発生した電
荷が各線間容量Ciに転送蓄積される。そして、各線間容
量Ciに蓄積された電荷により各共通信号線54の電位が変
化し、この電圧値を駆動用IC55内のアナログスイッチSW
i（ｉ＝ｌ〜ｎ）を順次オンして時系列的に出力線57に
抽出する。

そして、ゲートパルスφG2〜Gnにより第２〜第Ｎのブロ
ックの薄膜トランジスタT2,l〜T2,nからＴN,l〜ＴN,nま
でがそれぞれオンすることによりブロック毎に受光素子
側の電荷が転送され、順次読み出すことにより原稿の主
走査方向の１ラインの画像信号を得、ローラ等の原稿送
り手段（図示せず）により原稿を移動させて前記動作を
繰り返し、原稿全体の画像信号を得るものである（特開
昭63−9358号公報参照）。

上記マトリックス状の多層配線53の構成は、その平面説
明図を第10図と、第10図のＥ−Ｅ′部分の断面説明図で
ある第11図に示すように、多層配線53は、基板21上に下
層信号線31、絶縁層33、上層信号線32を順次形成して構
成されている。下層信号線31と上層信号線32とは、互い
に直交するように配列され、上下の信号線相互間を接続
するためにコンタクトホール34が設けられている。

（発明が解決しようとする課題）しかしながら、上記のようなイメージセンサの構成で
は、多層配線53部分がマトリックス状となっており、上
下層の信号線が第11図の多層配線53の断面説明図に示す
ように絶縁層33を介して交差するようになるため、下層
信号線31と上層信号線32の交差部分にカップリング容量
（結合容量）が存在し、その結果、信号線同士の交差部
分において、一方の信号線からの出力が他の信号線から
の出力との電位差によって影響を受けてクロストークが
発生し、正確な電荷が読み取れず、イメーシセンサにお
ける階調の再現性を悪くするという問題点があった。

そのため、複数の受光素子を１ブロックとして複数ブロ
ックを主走査方向にライン状に配列して成る受光素子ア
レイと、前記受光素子で発生した電荷をブロック毎に転
送する複数のスイッチング素子と、前記電荷を画像信号
として出力する駆動用ICとを有するイメージセンサにお
いて、前記受光素子アレイにおけるブロック内のスイッ
チング素子と隣接するブロック内のスイッチング素子と
をそれぞれ距離の近い順に配線で接続し、前記ブロック
内のスイッチング素子から両隣りのブロック内のスイッ
チング素子への配線は前記受光素子アレイの主走査方向
に対して互いに反対側に位置するように接続し、前記接
続された配線の長さの短い順に前記受光素子アレイに近
い順で配置したことを特徴とするイメージセンサが考え
られている。

このイメージセンサは、従来受光素子アレイの主走査方
向に対して受光素子アレイの片側にのみ配線構造を設け
ていたものを、受光素子アレイの両側に配線構造を設け
ることとし、そして受光素子アレイ内の複数の受光素子
を分割して１ブロックとし、受光素子アレイにおけるブ
ロック内の受光素子にそれぞれ接続するスイッチング素
子と隣接するブロック内のスイッチング素子とを接続す
る配線は前記ブロック内のスイッチング素子と隣接する
ブロック内のスイッチング素子との距離の近い順に接続
し、更にブロック内のスイッチング素子と隣接するブロ
ック内のスイッチング素子とを接続する配線の接続はブ
ロック単位に受光素子アレイの主走査方向に対して交互
に配線を配置するようにし、接続した配線は短い方の配
線を受光素子アレイ側に順に配置するようにしているの
で、信号線同士が交差することがなく、そのため配線が
相互に影響し合うことがなく、配線の線間容量に蓄積さ
れた電荷を正確に読み出すことができるものである。

但し、上記のイメージセンサを製造する場合、受光素子
部分、薄膜トランジスタスイッチング素子部分、付加容
量部分、それに配線群部分を同一基板上に形成すること
になるので、それぞれを別々に形成していては、製造プ
ロセスが複雑になり、上記イメージセンサを効率良く製
造することができないとの問題点があった。

本発明は上記実情に鑑みてなされたもので、信号線相互
間の電気的影響を小さくし、信号線からの電荷を正確に
出力できるイメージセンサを効率良く製造できるイメー
ジセンサの製造方法を提供することを目的とする。

（課題を解決するための手段）上記従来例の問題点を解消するため本発明は、金属電
極，光導電層，透明電極を順次積層して成る複数の受光
素子をアレイ状に配置した受光素子アレイと、ゲート電
極，ソース電極，ドレイン電極を有し前記各受光素子に
対応する複数の薄膜トランジスタスイッチング素子と、
導電層に対してそれぞれ絶縁層を介して上部電極層及び
下部電極層を配置し、前記各受光素子と薄膜トランジス
タスイッチング素子との間に接続された付加容量と、前
記各受光素子間に配置された信号線を有する配線群と
を、同一基板上に形成するイメージセンサの製造方法で
あって、次の各工程を含むものである。

第１の工程として、前記ゲート電極と前記下部電極層と
を同一金属層で形成する。

第２の工程として、前記金属電極と前記導電層と前記ソ
ース電極，ドレイン電極とを同一金属層で形成する。

第３の工程として、前記上部電極と前記信号線とを同一
金属層で形成する。

第４の工程として、前記透明電極と前記導電層、前記上
部電極と前記下部電極とをそれぞれ接続する。

（作用）本発明によれば、基板上に薄膜トランジスタスイッチン
グ素子のゲート電極と付加容量の下部金属層とを同一金
属層で形成し、受光素子の金属電極と付加容量の導電層
と薄膜トランジスタスイッチング素子のソース電極、ド
レイン電極とを同一金属層で形成し、付加容量の上部金
属層と配線群の配線部分とを同一金属層で形成すること
としたイメージセンサの製造方法としているので、同一
基板上に受光素子、薄膜トランジスタスイッチング素
子、付加容量及び配線群等から成るイメージセンサを効
率良く製造することができる。

（実施例）本発明の一実施例について図面を参照しながら説明す
る。

第１図は、本発明の一実施例に係るイメージセンサの等
価回路図、第２図は、本発明の一実施例に係るイメージ
センサの受光素子、付加容量、電荷転送部、それに配線
群の一部の平面説明図で、第３図は、第２図Ａ−Ａ′部
分の断面説明図である。

イメージセンサは、ガラス等の絶縁性の基板上に並設さ
れたｎ個のサンドイッチ型の受光素子（フォトダイオー
ドＰ）11″を１ブロックとし、このブロックをＮ個有し
てなる受光素子アレイ11（Pl,l〜ＰN,n）と、各受光素
子11″にそれぞれ接続された付加容量ＣCi,j（ｉ＝ｌ〜
N,j＝ｌ〜ｎ）の付加容量アレイ18と、付加容量C Ci,j
を経由して各受光素子11″にそれぞれ接続する薄膜トラ
ンジスタTl,l〜ＴN,nの電荷転送部12と、隣接するブロ
ック内の電荷転送部12の薄膜トランジスタ相互を接続す
る配線群13と、電荷転送部12から配線群13を介してブロ
ック内の受光素子群毎に対応するｎ本の共通信号線14
と、共通信号線１が接続する駆動用IC15a、15bと、駆動
用IC15、15b内でｎ本の共通信号線14の電位を出力線17
（COM1、２）に時系列的に抽出するためのアナログスイ
ッチSW1〜SWnとから構成されている。

受光素子11″は、第２図及び第２図のＢ−Ｂ′部分の断
面説明図である第４図に示すように、ガラス等の基板21
上に窒化シリコン（ａ−SiNx1）の絶縁層26、水素化ア
モルファスシリコン（ａ−Si:H）層、n⁺水素化アモルフ
ァスシリコン（n⁺a−Si:H）層が形成され、その上に受
光素子11″の下部の共通電極となるクロム（Cr2）等に
よる帯状の金属電極22と、各受光素子11″毎（ビット
毎）に分割形成された水素化アモルファスシリコン（ａ
−Si:H）から成る光導電層23と、同様に分割形成された
酸化インジウム・スズ（ITO）から成る上部の透明電極2
4とが順次積層するサンドイッチ型を構成している。

尚、ここでは下部の金属電極22は主走査方向に帯状に形
成され、金属電極22の上に光導電層23が離散的に分割し
て形成され、上部の透明電極24も同様に離散的に分割し
て個別電極となるよう形成されることにより、光導電層
23を金属電極22と透明電極24とで挟んだ部分が各受光素
子11″を構成し、その集まりが受光素子アレイ11を形成
している。そして、金属電極22には、一定の電圧VBが印
加されている。

このように、光導電層23と透明電極24を個別化したの
は、ａ−Si:Hの光導電層23が共通層であると、特定の受
光素子11″で起こる光電変換作用が隣接する受光素子1
1″に対して干渉を引き起こすことがあるので、この干
渉を少なくするためである。

また、離散的に分割形成された透明電極24の一端にはア
ルミニウム等の配線30aの一方が接続され、その配線30a
の他方が電荷転送部12の薄膜トランジスタTi,jのドレイ
ン電極41から引き出された引出し部41′に接続されてい
る。

また、受光素子11″において、水素化アモルファスシリ
コンの代わりに、CdSe（カドミウムセレン）等を光導電
層とすることも可能である。更に受光素子11″の光導電
層23にａ−Si:H.p−ｉ−ｎを用いてもよいし、ａ−Si:
C、ａ−Si:Geを用いてもよい。また、上記受光素子11″
はフォトダイオードであるが、フォトコンダクタ、フォ
トトランジスタであっても構わない。

また、受光素子11″側に設けられた付加容量ＣCi,jは、
第２図及び第２図のＣ−Ｃ′部分の断面説明図である第
５図に示すように、基板21上にクロム（Cr1）層で形成
された下部金属層44′と、下部金属層44′上にゲート電
極25の絶縁層26として用いたシリコン窒化（ａ−SiNx
1）膜、半導体活性層27として用いた水素化アモルファ
スシリコン（ａ−Si:H）層、オーミックコンタクト層28
として用いたn⁺水素化アモルファスシリコン（n⁺a−Si:
H）層と、この上に電荷転送部12の薄膜トランジスタTi,
jのドレイン電極41から引き出され、クロム（Cr2）層で
方形状に形成された引出し部41′と、その上にポリイミ
ドの絶縁層を介して薄膜トランジスタTi,jのａ−Si:H層
の遮光用金属層としてのアルミニウム層30の一部を引き
延ばして方形状に形成した上部金属層30′とから構成さ
れている。

そして、受光素子11″の透明電極24からの配線30aが薄
膜トランジスタTi,jのドレイン電極41から引き出された
引出し部41′の端部で接続し、そのまま引出し部41′か
ら薄膜トランジスタTi,jのドレイン電極41に繋がる構成
となっている。

このように、ａ−SiNx1層、ａ−Si:H層及びn⁺a−Si:H層
を方形状の引出し部41′と同様に方形状の下部金属層4
4′とで挟んだ部分が下部の付加容量部分を構成し、ポ
リイミドの絶縁層を方形状の引出し部41′と同様に方形
状の上部金属層30′とで挟んだ部分が上部の付加容量部
分を構成することになる。上記の下部の付加容量部分と
上部の付加容量部分の両方の容量部分を持って受光素子
11″側の付加容量ＣCi,jを構成しているため、付加容量
ＣCi,jの面積が小さくても大きな容量を形成することが
可能である。

更に、下部金属層44′と上部金属層30′とを同電位にす
るために、両者をコンタクトホール45で接続している。
そして、上部金属層30′は薄膜トランジスタTi,jの遮光
用金属層のアルミニウム層30を経由して、平行に配置さ
れた信号線間のクロストーク防止のためのグランド線43
に繋がり、アース接続の配線44へコンタクトするように
なっている。つまり、下部金属層44′と上部金属層30′
はアース線に接続するようになっている。また、このよ
うに、下部金属層44′と上部金属層30′とで引出し部4
1′を挟んでいるため、引出し部41′をシールドする効
果があり、隣接する引出し部41′との間のクロストーク
を防止できる。

本実施例の付加容量ＣCi,j部分においては、上部金属層
30′を薄膜トランジスタTi,jのａ−Si:H層の遮光用金属
層としてのアルミニウム層30の一部を引き延ばして形成
し、更に薄膜トランジスタTi,jのドレイン電極41部分を
も覆うような構成になっている。また、本実施例におい
ては、下部金属層44′を個別化しているが、主走査方向
に帯状に下部金属層44′を形成して、共通の金属層とす
ることも可能である。この共通金属層の下部金属層44′
をアース線に接続するようにすれば、上部金属層30′を
アルミニウム層30と切り離して個別化した形状にて形成
しても構わない。

また、電荷転送部12を構成する薄膜トランジスタTi,j
は、第２図及び第２図のＤ−Ｄ′部分の断面説明図であ
る第６図に示すように、前記基板21上にゲート電極25と
してのクロム（Cr1）層、ゲート絶縁膜としての絶縁層2
6の窒化シリコン（ａ−SiNx1）膜、半導体活性層27とし
ての水素化アモルファスシリコン（ａ−Si:H）層、ゲー
ト電極25に対向するよう設けられたトップ絶縁層29とし
ての窒化シリコン（ａ−SiNx2）膜、オーミックコンタ
クト層28としてのn⁺水素化アモルファスシリコン（n⁺a
−Si:H）層、ドレイン電極41とソース電極42としてのク
ロム（Cr2）層を順次積層し、その上にポリイミド等の
絶縁層を介してアルミニウム層30が接続される逆スタガ
構造のトランジスタである。

遮光用のアルミニウム層30は、トップ絶縁層29を透過し
てａ−Si:H層に光が入り込んで光電変換作用を引き起こ
すのを防ぐために設けられている。本実施例において
は、当該遮光用のアルミニウム層30はａ−Si:H層を完全
に遮光するような形状となっておらず、半遮光の形状の
アルミニウム層30となっている。このような構成とした
のは、薄膜トランジスタTi,jのソース電極42にアルミニ
ウム層30を接近させると、ソース電極42とアルミニウム
層30との間で結合容量が形成され、共通電極容量が増加
し、その結果、感度が低下するのを防ぐ為である。

ここで、オーミックコンタクト層28は、ドレイン電極41
に接触する部分28a層とソース電極42に接触する部分28b
層とに分離されて形成され、その上のクロム（Cr2）層
もドレイン電極41とソース電極42とに分離して形成され
ている。上記クロム層（Cr2）は、配線層のアルミニウ
ムの蒸着またはスパッタ法による着膜時のダメージを防
ぎ、オーミックコンタクト層28のn⁺a−Si:Hの特性を保
持する役割を果たしている。

そして、ドレイン電極41から引き出された引出し部41′
の端部に受光素子11″の透明電極24からのアルミニウム
の配線30aが接続され、ソース電極42に配線群13の共通
信号線14のアルミニウムの配線が接続されている構成と
なっている。また、上記半導体活性層27としてpoly−Si
等の別の材料を用いても同様の効果が得られる。

この場合、アルミニウム層30をドレイン電極41の幅より
広くして外側に引き出して覆うようにすれば、ドレイン
電極41と隣接する薄膜トランジスタのソース電極42との
間に起るクロストークを当該アルミニウム層30がシール
ドすることが可能となる。

更に、第１図から第７図を参照しながら配線群13の構成
を詳細に説明する。但し、第７図においては、説明を簡
略化するために受光素子11″、付加容量ＣCi,jと電荷転
送部12をまとめて、ブロック毎にｌ〜ｎまでのボックス
形状で表すことにする。

配線群13の構成は、例えば第１図に示すように、第１ブ
ロックの下側に位置する駆動用IC15aから共通信号線14
（信号線１′〜ｎ′）が導き出され、当該信号線１′〜
ｎ′には途中第１ブロックの薄膜トランジスタTl,l〜T
l,nのソース電極42がそれぞれ接続し、第２図の受光素
子、付加容量、薄膜トランジスタ、それに配線群の一部
の平面説明図に示すように、受光素子11″と隣接する受
光素子11″の間をポリイミド等の絶縁層を介して、その
上に形成したアルミニウム（A1）の金属配線で信号線
１′〜ｎ′を通過させ、そして受光素子アレイ11の上側
を第２ブロック方向に信号線１′〜ｎ′が延び、更に再
び受光素子11″の間をポリイミド等の絶縁層を介して、
その上に形成したA1の金属配線で信号線１′〜ｎ′を通
過させ、途中第２ブロックの薄膜トランジスタT2,n〜T
2,lのソース電極42がそれぞれ接続するようになってい
る。

具体的には、信号線１′には第１ブロックの薄膜トラン
ジスタTl,lのソース電極42が接続し、そして第２ブロッ
クの薄膜トランジスタT2,nのソース電極42が接続し、ま
た信号線２′には第１ブロックの薄膜トランジスタTl,2
のソース電極42が接続し、第２ブロックの薄膜トランジ
スタT2,n−ｌのソース電極42が接続するように、隣接す
るブロックにおいて遠い順に薄膜トランジスタＴのソー
ス電極42同士が信号線を経由して接続し、そして信号線
ｎ′には第１ブロックの薄膜トランジスタTl,nのソース
電極42が接続し、第２ブロックの薄膜トランジスタT2,l
のソース電極42が接続することになる。逆に言えば、隣
接するブロックにおいて距離の近い薄膜トランジスタＴ
のソース電極42同士が信号線で順次接続されるようにな
っている。

この場合、第７図に示すように、接続した信号線の配線
は、その距離が短い順に受光素子アレイ11に沿って（主
走査方向に）、受光素子アレイ11に近づけて受光素子ア
レイ11の上側に配置するようにする。つまり第１ブロッ
クと第２ブロックの間で具体的に説明すると、最も短い
信号線ｎ′が受光素子アレイ11に最も近くに配置され、
次に信号線ｎ′−１が受光素子アレイ11に２番目に近く
配置され、このようにして最も長い信号線１′が信号線
の内で一番外側に配置されることになる。以上のような
構成になっているので、第１ブロックと第２ブロックの
間には信号線同士が交差することがなく、クロストーク
の心配がない。

次に、第２ブロックと第３ブロックとの間の配線群13の
具体的構成を説明する。第２ブロックの薄膜トランジス
タT2,l〜T2,nのそれぞれのソース電極42と、第３ブロッ
クの薄膜トランジスタT3,n〜T3,lのそれぞれのソース電
極42とは受光素子アレイ11の下側に配置された信号線
ｎ′〜１′によってそれぞれ接続されている。具体的に
は、信号線ｎ′には第２ブロックの薄膜トランジスタT
2,lのソース電極42が接続し、第３ブロックの薄膜トラ
ンジスタT3,nのソース電極42が接続し、また信号線ｎ′
−１には第２ブロックの薄膜トランジスタT2,2のソース
電極42が接続し、第３ブロックの薄膜トランジスタT3,n
−ｌのソース電極42が接続する。

このように隣接するブロックにおいて遠い順に薄膜トラ
ンジスタＴのソース電極42同士を信号線で接続し、そし
て、第２ブロックの薄膜トランジスタT2,nのソース電極
42と第３ブロックの薄膜トランジスタT3,lのソース電極
42とは信号線１′によって接続されることになる。逆に
言えば、隣接するブロックにおいて距離の近い薄膜トラ
ンジスタＴのソース電極42同士を信号線で順次接続され
るようになっている。

上記第２ブロックと第３ブロックとの間の配線群13につ
いて、第７図に示すように、配線は、その距離が短い順
に受光素子アレイ11に沿って（主走査方向に）、受光素
子アレイ11に近づけて受光素子アレイ11の下側に配置す
るようにする。つまり、第２ブロックと第３ブロックの
間の配線は、最も短い信号線１′が受光素子アレイ11に
最も近くに配置され、次に信号線２′が受光素子アレイ
11に２番目に近く配置され、このようにして最も長い信
号線ｎ′が信号線の内で一番外側に配置されることにな
る。以上のような構成になっているので、第２ブロック
と第３ブロックの間には信号線同士が交差することがな
く、クロストークの心配がない。

全体の様子を第７図の配線群の概略図に示すと、奇数ブ
ロックから偶数ブロックへと配線群13で接続する場合
は、受光素子アレイ11の上側に配線群が配置され、偶数
ブロックから奇数ブロックへと配線群13で接続する場合
は、受光素子アレイ11の下側に配線群が配置される。そ
のため、奇数ブロックから偶数ブロックへの配線群13と
偶数ブロックから奇数ブロックへの配線群13とが交差す
ることがなく、クロストークの心配がない。

本実施例においては、第Ｎブロックを偶数ブロックであ
るとすると、第１ブロックの下側に駆動用IC15aを設け
たのと同様に、偶数ブロックの第Ｎブロックの下側に駆
動用IC15bを設ける。ここで、駆動用IC15a内のアナログ
スイッチSWl〜SWnには、信号線１′〜ｎ′の順で接続さ
れている。そして、第Ｎブロックの薄膜トランジスタＴ
N,l〜ＴN,nのソース電極42がそれぞれ接続する信号線は
駆動用IC15bに接続されるが、駆動用IC15b内のアナログ
スイッチSWl〜SWnには、駆動用IC15aから続いている信
号線が信号線ｎ′〜１′の順でそれぞれ接続されること
になる。

駆動用IC15a、15b内のアナログスイッチSWl〜SWnに接続
されるｎ本の共通信号線14は、配線群13から引き出さ
れ、この配線群13の信号線の配線中に蓄積された電荷に
よって共通信号線14の電位が変化し、この電位値をアナ
ログスイッチの動作により出力線17（COM1、２）に抽出
するようになっている。ここで、駆動用IC15a、15bにお
いては、アナログスイッチSWl〜SWnの順で信号線の電位
値を読み出すこととなっている。

上記配線群13においては、ブロック間のTFTのソース電
極42を接続する配線について説明したが、このように平
行に配置された信号線間で起るクロストークを防止する
ために、信号線間に一定電位の配線を配置することも考
えられている。

次に、上記信号線間に設けられた一定電位の配線につい
て、第２図と第８図を使って説明する。

信号線間に設けられた一定電位の配線とは、例えば、ア
ースに接続（接地）されたグランド線が考えられる。第
８図に示すように、受光素子アレイ11を縫うように形成
された複数の信号線について、並行に配置された信号線
と隣接する信号線の間にグランド線43をそれぞれ信号線
と同一金属層のアルミニウムで形成する。本実施例で
は、それぞれのグランド線43の受光素子アレイ11の上側
と下側に設けられたアースに接続（接地）するクロム
（Cr1）で形成された配線44に接続する構成となってい
る。また、駆動用IC15a、15bに共通信号線14が接続する
部分についても、共通信号線14間にグランド線43を配置
するようにし、駆動用IC15a、15bの直前でアースに接続
する配線44を設けて、この配線44にグランド線43を接続
する構成としている。

グランド線43の受光素子11″、電荷転送部12の薄膜トラ
ンジスタ、それに受光素子アレイ11近辺における具体的
構成について、第２図を使って説明する。受光素子アレ
イ11の上側のグランド線43は共通信号線14の間に配置さ
れ、共通信号線14がブロック間を接続するようにグラン
ド線43も共通信号線14に沿ってブロック間を接続してい
る。グランド線43の端部は、受光素子アレイ11の上側近
くに主走査方向に設けられたアースに接続（接地）する
クロム（Cr1）で形成された配線44にコンタクトホール
によって接続されるようになっている。

また、受光素子アレイ11の下側のグランド線43は、共通
信号線14の間に配置されるが、薄膜トランジスタのａ−
Si:H層を遮光するために形成された遮光用金属層のアル
ミニウム層30を受光素子アレイ11の下側に引き出すよう
にしてグランド線43を形成し、共通信号線14がブロック
間を接続するようにグランド線43も共通信号線14に沿っ
てブロック間を接続している。つまり、遮光用金属層の
アルミニウム層30からグランド線43が延びて、隣接する
ブロックの遮光用金属層のアルミニウミ層30に接続する
ようになっている。グランド線43は、受光素子アレイ11
の下側近く主走査方向に設けられたアースに接続（接
地）するクロム（Cr1）で形成された配線44にコンタク
トホールによって接続されるようになっている。

更に、本実施例は第８図の配線群の概略図に示すよう
に、受光素子アレイ11から最も外側に配置された信号線
（信号線１′又は信号線ｎ′）の更に外側に３本のグラ
ンド線43が形成されている。受光素子アレイ11から最も
外側に配置された信号線は、配線群13の内側の信号線と
比較すると、内側の信号線がその両側に設けられたグラ
ンド線43により負荷容量を形成するが、一番外側の信号
線は片側のグランド線43のみにより負荷容量を形成する
ことになるため、負荷容量の均一化が図れない。そこ
で、内側の信号線と同様の状態にするために、一番外側
の信号線の更に外側に３本のグランド線43を設けること
として、負荷容量の均一化を図り、正確な電荷を出力で
きるようにしている。

本実施例では、一番外側に３本のグランド線43を設けて
いるが、負荷容量の値を計算して、一番外側のグランド
線43を何本にするかはセンサによって異なる。尚、負荷
容量の値は、総配線長、配線幅、配線のピッチ、配線の
材質、それに絶縁層の材質によって設計することができ
る。

また、第８図で、配線群13の形状を縦配線、横配線、そ
れに斜め配線を使って形成しているのは、配線群13の総
配線長を短くするためである。

次に、本発明に係る一実施例のイメージセンサの製造方
法について使い説明する。

まず、検査し、そしてアンモニアと過酸化水素水の混合
液を用いて洗浄されたガラス等（例えば、コーニング70
59のガラス）の基板21上に、ゲート電極25となる第１の
クロム（Cr1）層及び付加容量ＣCi,jの下部金属層44′
となる第１のクロム（Cr1）層と、配線群13のアースに
接続し、受光素子アレイ11の両側と駆動用IC15a、15b直
前に形成される配線44となる第１のクロム（Cr1）層をD
Cスパッタ法により500〜1000Å程度の厚さで着膜する。
次にこのCr1をフォトリソ工程と硝酸セリウムアンモニ
ウム、過塩素酸、水の混合液を用いたエッチング工程に
よりパターニングする。

そしてBHF処理およびアルカリ洗浄を行い、ゲート電極2
5のCr1のパターン上に薄膜トランジスタ（TFT）部の絶
縁層26と、その上の半導体活性層27と、またその上の絶
縁層29を形成するために、窒化シリコン（ａ−SiNx1）
膜を2000〜4000Å程度の厚さで、水素化アモルファスシ
リコン（ａ−Si:H）を300〜1000Å程度の厚さで、窒化
シリコン（ａ−SiNx2）膜を1000〜2000Å程度の厚さで
順に真空を破らずにプラズマCVD（Ｐ−CVD）により着膜
する。真空を破らずに連続的に着膜することでそれぞれ
の界面の汚染を防ぐことができ、TFTの特性の安定化を
図ることができる。

ａ−SiNx1膜をＰ−CVDで形成する条件は、基板温度が32
0〜370℃で、SiH₄とNH₃のガス圧力が0.1〜0.5Torrで、S
iH₄ガス流量が10〜50sccmで、NH₃のガス流量が100〜300
sccmで、RFパワーが50〜200Wである。

ａ−Si:H膜をＰ−CVDで形成する条件は、基板温度が260
〜280℃で、SiH₄のガス圧力が0.1〜0.5Torrで、SiH₄ガ
ス流量が100〜300sccmで、RFパワーが50〜200Wである。

ａ−SiNx2膜をＰ−CVDで形成する条件は、基板温度が23
0〜270℃で、SiH₄とNH₃のガス圧力が0.1〜0.5Torrで、S
iH₄ガス流量が10〜50sccmで、NH₃のガス流量が100〜300
sccmで、RFパワーが50〜200Wである。

このように、基板温度を下層膜の窒化シリコン（ａ−Si
Nx1）膜から上層膜の窒化シリコン（ａ−SiNx2）膜に従
って温度を下げることで、膜中に取り込まれた水素の放
出を抑えることができ、膜の特性を保持することができ
る。

次に、ゲート電極25に対応するような形状でトップ絶縁
層29を形成さるために、トップ絶縁層29の上にレジスト
を塗布し、そして基板21の裏方向からゲート電極25の形
状パターンをマスクとしたセルフアライメント法を用い
て裏面露光を行い、現像して、レジスト剥離を行ってト
ップ絶縁層29のパターンを形成する。

さらにBHF処理を行い、その上にオーミックコンタクト
層28としてn⁺型のａ−Si:HをＰ−CVDにより１％のPH₃を
含んだSiH₄ガスを用いて240〜260℃で1000〜2000Å程度
の厚さで着膜する。

次に、TFTのドレイン電極41とソース電極42、受光素子1
1″の下部の金属電極22及び付加容量ＣCi,jのドレイン
電極41からの引出し部41′となる第２のクロム（Cr2）
層をDCマグネトロンスパッタにより1000〜2000Å程度の
厚さで室温で着膜し、受光素子11″の光導電層23となる
ａ−Si:HをＰ−CVDにより１〜1.5μｍ程度の厚さで着膜
し、受光素子11″の透明電極24となるITOをDCマグネト
ロンスパッタにより500〜1000Å程度の厚さで着膜す
る。この時、それぞれの着膜の前にアルカリ洗浄を行
う。

上記のａ−Si:H膜をＰ−CVDで形成する条件は、基板温
度が170〜240℃で、SiH₄のガス圧力が0.3〜0.7Torrで、
SiH₄ガス流量が150〜300sccmで、RFパワーが100〜200W
である。

また、上記のITOをDCスパッタで形成する条件は、基板
温度が室温で、10mol％の酸化スズ（SnO₂）含有の酸化
インジウム（In₂O₃）をターゲットとして用い酸素
（O₂）と反応させる反応性スパッタとする。

この後、受光素子11″の透明電極24を個別電極として形
成するために、ITOをフォトリソ工程と塩化第２鉄と塩
酸の混合液を用いたエッチング工程でパターニングす
る。次に同一のレジストパターンにより光導電層23のａ
−Si:HをCF₄とO₂の混合ガスを用いたドライエッチング
によりパターニングする。ここで金属電極22のクロム
（Cr2）層は、ａ−Si:Hのドライエッチング時にストッ
パーとしての役割を果たし、パターニングされずに残る
ことになる。このドライエッチング時において、光導電
層23のａ−Si:H層には、サイドエッチが大きく入るた
め、レジストを剥離する前に再度ITOのエッチング（リ
エッチング）を行う。すると、ITOの周辺裏側からさら
にエッチングされて光導電層23のａ−Si:H層と同じサイ
ズのITOが形成される。

次に、受光素子11″の金属電極22のクロム層、TFTのド
レイン電極41とソース電極42のクロム層及び付加容量Ｃ
Ci,jの引出し部41′のクロム層となるCr2をフォトリソ
法により露光現像を行いレジストパターンを形成し、硝
酸セリウムアンモニウム、過塩素酸、水の混合液を用い
たエッチング工程でパターニングし、同一レジストパタ
ーンを用いて受光素子11″の金属電極22のクロム層の下
層となるn⁺型のａ−Si:H層及びａ−Si:H層、TFTのオー
ミックコンタクト層28のn⁺型のａ−Si:H層及び半導体活
性層27のａ−Si:H層、そして付加容量ＣCi,jの引出し部
41′のクロム層の下層となるn⁺型のａ−Si:H層及びａ−
Si:H層をエッチングし、レジスト剥離を行う。これによ
り、金属電極22、ドレイン電極41とソース電極42、そし
てドレイン電極41の一部を受光素子11″側に引き出した
方形状の引出し部41′のパターンが形成され、また半導
体活性層27のパターンが形成され、更にオーミックコン
タクト層28も分割されてドレイン電極41に接触する部分
28aとソース電極42に接触する部分28bのパターンが形成
される。

次に、TFTのゲート電極25の絶縁層26となるａ−SiNx1の
パターンを形成するために、ａ−SiNx1をHF₄とO₂の混合
ガスを用いたフォトリソエッチング工程によりパターニ
ングする。そして、イメージセンサを覆うように絶縁層
のポリイミドを１〜1.5μｍ程度の厚さで塗布し、160℃
程度のプリベークを行って、各コンタクト部分を形成す
るためにフォトリソエッチング工程を行い、再度ベーキ
ングする。これにより、受光素子11″においては金属電
極22に電源を供給するコンタクト部分と透明電極24から
付加容量ＣCi,jへと配線30aを接続するコンタクト部
分、付加容量ＣCi,jにおいては透明電極24から引出し部
41′に配線30aを接続するコンタクト部分と下部金属層4
4′と上部金属層30′を接続するコンタクトホール部
分、TFTにおいてはソース電極42から配線群13へ接続す
るコンタクト部分、配線群13においてグランド線43がア
ースに接続する配線44へと接続するコンタクト部分が形
成される。この後に、コンタクト部分等に残ったポリイ
ミドを完全に除去するために、O₂でプラズマにさらすDe
scumを行う。

次に、アルミニウム（Al）をDCマグネトロンスパッタに
よりイメージセンサ全体を覆うように１〜２μｍ程度の
厚さで150℃程度の温度で着膜し、所望のパターンを得
るためにフッ酸、硝酸、リン酸、水の混合液を用いたフ
ォトリソエッチング工程でパターニングする。これによ
り、受光素子11″においては、金属電極22に電源を供給
する配線部分と、透明電極24から付加容量ＣCi,jの引出
し部41′へと接続する配線30a部分、付加容量ＣCi,jに
おいては上部金属層30′のパターン、TFTにおいてはａ
−Si:H層の遮光用としてのアルミニウム層30のパターン
及びドレイン電極41を覆うアルミニウム層のパターン、
配線群13においては、TFTのソース電極42に接続するよ
うな構成の共通信号線14のパターンと、グランド線43の
パターンとが形成される。

最後に、パシベーション層となるポリイミドを２〜４μ
ｍ程度の厚さで塗布し、125℃程度の温度でプリベーク
を行った後にフォトリソエッチング工程でパターニング
を行い、さらに230℃程度の温度で90分間ベーキングし
てパシベーション層を形成する。この後、Descumを行
い、不要に残っているポリイミドを取り除く。

その後、駆動用IC15a、15b等を実装し、ワイヤボンディ
ング、組み立てが為され、イメージセンサが完成する。

上記共通信号線14は、TFTのソース電極42に接続する構
成で、受光素子アレイ11を蛇行するパターンにて全体を
アルミニウム（Al）で形成しているため、共通信号線14
全体の抵抗値を下げること可能となる。

次に、本発明に係る一実施例のイメージセンサの駆動方
法を簡単に説明する。

受光素子アレイ11上に配置された原稿（図示せず）に光
源（図示せず）からの光が照射されると、その反射光が
受光素子（フォトダイオードＰ）に照射し、原稿の濃淡
に応じた電荷を発生させ、受光素子11″の付加容量ＣC
i,j等に蓄積される。ゲートパルス発生回路（図示せ
ず）から受光素子11″のブロック単位に設けられている
ゲート信号線Gi（ｉ＝ｌ〜Ｎ）を経由して伝達されたゲ
ートパルスφＧに基づき薄膜トランジスタＴがブロック
単位でオンの状態になると、フォトダイオードＰと共通
信号線14側を接続して受光素子11″の付加容量ＣCi,j等
に蓄積された電荷をブロック毎に配線群13における共通
信号線14の線間容量に転送蓄積される。

このように共通信号線14の線間容量に蓄積された電荷に
より各共通信号線14の電位が変化し、この電圧値を駆動
用IC15a、15b内のアナログスイッチSWi（ｉ＝ｌ〜ｎ）
を順次オンにしてCOM1、２の出力線17に抽出するもので
ある。そして、次のブロックの薄膜トランジスタをオン
にして、当該ブロックの付加容量ＣCi,j等に蓄積された
電荷を配線群13における共通信号線14の線間容量に転送
蓄積し、電圧値を駆動用IC15a、15bによってCOM1、２の
出力線17に抽出するものである。

ここで、駆動用IC15aにおいては、受光素子アレイ11の
奇数ブロックの電荷を読み出すように制御し、駆動用IC
15bにおいては、受光素子アレイ11の偶数ブロックの電
荷を読み出すように制御して、それぞれを合成して画像
信号として出力するようにする。

本実施例のイメージセンサによれば、複数の受光素子1
1″を１ブロックとし、ブロック内の各受光素子11″に
接続する薄膜トランジスタのソース電極42と隣接するブ
ロック内の各受光素子11″に接続する薄膜トランジスタ
のソース電極42との間の共通信号線14の配線が、ブロッ
ク内の薄膜トランジスタのソース電極42と隣接するブロ
ック内の薄膜トランジスタのソース電極42との距離の近
い順に接続し、更にブロック内の薄膜トランジスタのソ
ース電極42と隣接するブロック内の薄膜トランジスタの
ソース電極42との間の共通信号線14の配線がブロック単
位に受光素子アレイ11の主走査方向に対して交互に配線
を配置するようにし、接続した共通信号線14は短い方の
配線を受光素子アレイ11側に順に配置し、共通信号線14
の間にグランド線43を設けるようにしているので、信号
線同士が交差することがなく、そして平行に配置された
共通信号線14間に設けられたグランド線43が共通信号線
14間のクロストークを防止し、配線群13における共通信
号線14の線間容量に蓄積された電荷を正確に読み出すこ
とができ、イメージセンサの階調の再現性を向上させる
効果がある。

また、受光素子アレイ11から最も遠く外側に配置された
信号線（信号線１′又は信号線ｎ′）の更に外側に３本
のグランド線43を設けるようにしているので、当該３本
のグランド線43によって、一番外側の信号線と内側の信
号線とにおける負荷容量が均一になり、配線群13におけ
る共通信号線14の線間容量に蓄積された電荷を正確に読
み出すことができ、イメージセンサの階調の再現性を向
上させる効果がある。

本実施例のイメージセンサの製造方法によれば、基板21
上に電荷転送部12の薄膜トランジスタスイッチング素子
のゲート電極25と付加容量ＣCi,jの下部金属層44′とア
ース接続の配線44をクロム（Cr1）層の同一金属層で形
成し、受光素子11″の金属電極22と付加容量ＣCi,jの導
電層である引出し部41′と薄膜トランジスタスイッチン
グ素子のソース電極42、ドレイン電極41とをクロム（Cr
2）層の同一金属層で形成し、付加容量ＣCi,jの上部金
属層30′と薄膜トランジスタスイッチング素子の遮光用
金属層のアルミニウム層30と配線群13の共通信号線14部
分と信号線間に配置されたグランド線43とをアルミニウ
ム層の同一金属層で形成することとしたイメージセンサ
の製造方法としているので、同一基板21上に受光素子1
1″、電荷転送部12の薄膜トランジスタスイッチング素
子、付加容量ＣCi,j及び配線群13等から成るイメージセ
ンサを効率良く製造することができる効果がある。

上記イメージセンサにおいては、薄膜トランジスタスイ
ッチング素子のゲート電極25と付加容量ＣCi,jの下部金
属層44′をクロム（Cr1）層で形成しているが、クロム
の代わりにタンタル（Ta）又はチタン（Ti）を用いても
構わない。同様に、受光素子11″の金属電極22と付加容
量ＣCi,jの導電層である引出し部41′と薄膜トランジス
タスイッチング素子のソース電極42、ドレイン電極41を
クロム（Cr2）層で形成しているが、クロムの代わりに
タンタル（Ta）又はチタン（Ti）を用いても構わない。
また、受光素子11″の光導電層にITOを用いたが、酸化
スズ（SnO₂）を用いても構わないし、付加容量ＣCi,jの
上部金属層30′と配線群13の配線部分をアルミニウム層
で形成しているが、アルミニウム層の代わりに下層にモ
リブデン（Mo）、上層にアルミニウム（Al）の積層構造
の金属層を用いることも考えられる。

（発明の効果）本発明によれば、基板上に薄膜トランジスタスイッチン
グ素子のゲート電極と付加容量の下部金属層とを同一金
属層で形成し、受光素子の金属電極と付加容量の導電層
と薄膜トランジスタスイッチング素子のソース電極、ド
レイン電極とを同一金属層で形成し、付加容量の上部金
属層と配線群の配線部分とを同一金属層で形成すること
としたイメージセンサの製造方法としているので、同一
基板上に受光素子、薄膜トランジスタスイッチング素
子、付加容量及び配線群等から成るイメージセンサを効
率良く製造することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、付加容量、電荷転送部と配線群の一部の
平面説明図、第３図は第２図のＡ−Ａ′部分の断面説明
図、第４図は第２図のＢ−Ｂ′部分の断面説明図、第５
図は第２図のＣ−Ｃ′部分の断面説明図、第６図は第２
図のＤ−Ｄ′部分の断面説明図、第７図は本発明の一実
施例に係るイメージセンサの配線群の概略図、第８図は
本発明の別の実施例に係るイメージセンサの配線群の概
略図、第９図は従来のイメージセンサの等価回路図、第
10図は第９図における多層配線構造の平面説明図、第11
図は第10図のＥ−Ｅ′部分の断面説明図である。 11、51……受光素子アレイ 12、52……電荷転送部 13……配線群 14、54……共通信号線 15、55……駆動用IC 17、57……出力線 18……付加容量アレイ 21……基板 22……金属電極 23……光導電層 24……透明電極 25……ゲート電極 26……絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……トップ絶縁層 30……アルミニウム層 30′……上部金属層 31……下層信号線 32……上層信号線 33……絶縁層 34……コンタクトホール 35……信号線 36……コンタクト部 41……ドレイン電極 41′……引出し部 42……ソース電極 43……グランド線 44……アース接続の配線 44′……下部金属層 45……コンタクトホール 53……多層配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者酒井義彦神奈川県海老名市本郷2274番地富士ゼロックス株式会社海老名事業所内 (56)参考文献特開昭62−67864（ＪＰ，Ａ) 特開昭58−85564（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】金属電極，光導電層，透明電極を順次積層
して成る複数の受光素子をアレイ状に配置した受光素子
アレイと、ゲート電極，ソース電極，ドレイン電極を有し前記各受
光素子に対応する複数の薄膜トランジスタスイッチング
素子と、導電層に対してそれぞれ絶縁層を介して上部電極層及び
下部電極層を配置し、前記各受光素子と薄膜トランジス
タスイッチング素子との間に接続された付加容量と、前記各受光素子間に配置された信号線を有する配線群と
を、同一基板上に形成するイメージセンサの製造方法であっ
て、前記ゲート電極と前記下部電極層とを同一金属層で形成
する工程と、前記金属電極と前記導電層と前記ソース電極，ドレイン
電極とを同一金属層で形成する工程と、前記上部電極と前記信号線とを同一金属層で形成する工
程と、前記透明電極と前記導電層、前記上部電極と前記下部電
極とをそれぞれ接続する工程と、を具備することを特徴とするイメージセンサの製造方
法。