JPH07321299A - 集積回路及び薄膜集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 受光素子を主走査方向に一次元に配列された
受光素子アレイを複数列有する集積回路において、画像
読取部分の電子回路の配置を工夫することにより、暗出
力のばらつきが小さく高画質なセンサ出力を得る。 【構成】 受光素子アレイ全体に亘って、一方の受光素
子アレイ２０１に接続された信号線２０５が他方の受光
素子アレイ１０１に対応するスイッチングトランジスタ
アレイのスイッチングトランジスタ１０２（１０３）の
間に配置されているので、前記各信号線に発生する配線
容量値の均一化を図ることができ、暗出力のばらつきが
小さくセンサ出力のダイナミックレンジが広い、中間調
再現性に優れた高画質な画像信号を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路、例えば、フ
ァクシミリ、複写機等の画像入力装置に使用される固体
撮像装置に係り、特に、受光素子を主走査方向に一次元
に配列された受光素子アレイを複数列有し、原稿をライ
ン単位で機械的に走査して光電変換出力を得る装置にお
いて、画像読取部分における電子回路の配置の改良に関
する。

【０００２】

【従来の技術】原稿等の画像を読み取る画像入力装置と
しては、例えば、原稿上の画像情報を受光素子アレイを
構成する多数の受光素子に１：１に投影させて電気信号
に変換する密着型イメージセンサが知られている。この
密着型イメージセンサには、画像を多数の画素に分割
し、各画素からの反射光により各受光素子で発生した電
荷を薄膜トランジスタ（ＴＦＴ）を使用して特定のブロ
ック単位で配線容量に一時的に蓄積し、この蓄積電荷に
よる電位変化を電気信号として数百ｋＨｚから数ＭＨｚ
までの速度で時系列的に順次読み出すＴＦＴ駆動型があ
る。このＴＦＴ駆動型のイメージセンサによれば、ＴＦ
Ｔの動作により受光素子アレイを複数のブロックに分け
て順次配線容量に転送した後に読み取るので、単一の駆
動用ＩＣで読み取りが可能となり、受光素子アレイを複
数のブロック毎に各駆動用ＩＣにより読み取る方式に比
較して駆動用ＩＣの個数を少なくできるという利点があ
る。

【０００３】上記したＴＦＴ駆動型のイメージセンサを
用いたカラーイメージセンサについて、その構成と動作
を図９の等価回路を参照しながら説明する。このカラー
イメージセンサは、ガラス等の絶縁性の基板上に配設さ
れたｎ個のサンドイッチ型受光素子（フォトダイオード
Ｐ）を１ブロックとし、このブロックをＮ個有してなる
受光素子アレイ（Ｐ1,1 〜ＰN,n)を主走査方向に形成
し、この受光素子アレイを副走査方向に受光素子アレイ
１１Ｒ，１１Ｇ，１１Ｂと３本配置して受光素子アレイ
列を形成している。

【０００４】そして、受光素子アレイ１１Ｒには赤
（Ｒ）色光を透過させるフィルタが設けられ、受光素子
アレイ１１Ｇには緑（Ｇ）色光を透過させるフィルタが
設けられ、受光素子アレイ１１Ｂには青（Ｂ）色光を透
過させるフィルタが設けられており、各受光素子には読
み出し用トランジスタ（Ｔ1,1 〜N,n)が接続されて電荷
転送部アレイ１２Ｒ，１２Ｇ，１２Ｂを形成し、更に電
荷転送部からの信号線はマトリクス状の多層配線１３′
に接続して、ブロック内の受光素子群毎に対応するｎ本
の共通信号線１４を介して電荷検出用ＩＣ１５に接続
し、電荷検出用ＩＣ１５内には画像信号を時系列に出力
するためのアナログスイッチ（ＳＷ1 〜ＳＷn)が設けら
れている。

【０００５】各受光素子の一端には各受光素子アレイ列
毎の共通電極からバイアス電圧ＶB1，ＶB2，ＶB3が印加
され、第１列の受光素子アレイ１１Ｒ内の受光素子にそ
れぞれ接続する電荷転送部の読み出し用トランジスタの
ソース電極から引き出された配線は、第２列、第３列の
受光素子アレイ１１Ｇ，１１Ｂ内の受光素子にそれぞれ
接続する読み出し用トランジスタのソース電極に接続す
る構成となっており、共通の配線としてマトリクス状の
多層配線１３′に接続し、更に共通信号線１４に接続し
ている。また、読み出し用トランジスタのゲート電極は
ブロック単位に共通に接続され、従って、電荷転送部ア
レイ１２Ｒ，１２Ｇ，１２Ｂに対応してゲート端子ＧR1
〜ＧRN，ＧG1〜ＧGN，ＧB1〜ＧBNが設けられ、ブロック
単位にゲートパルス発生回路からゲートパルスφG が与
えられるようになっている。

【０００６】次に、上記カラーイメージセンサの動作に
ついて説明する。受光素子アレイ１１上面に配置された
原稿からの反射光が受光素子（フォトダイオードＰ）に
入射し、光の強弱に応じて励起した電子キャリアが流
れ、受光素子の寄生容量とＴＦＴのドレイン・ゲート間
のオーバーラップ容量に電荷として蓄積される。各受光
素子アレイ１１Ｒ，１１Ｇ，１１Ｂには、特定の色
（赤、緑、青）の波長のみを透過させるフィルタが設け
れられているため、受光素子アレイ１１Ｒでは赤色に反
応して電荷を発生し、受光素子アレイ１１Ｇでは緑色に
反応して電荷を発生し、受光素子アレイ１１Ｂでは青色
に反応して電荷を発生させるようになっている。

【０００７】そして、ゲートパルス発生回路（図示せ
ず）からゲートパルスφG によりブロック単位にＴＦＴ
がオンの状態になると、フォトダイオードＰと共通信号
線１３側を接続し、寄生容量等に蓄積された電荷をブロ
ック単位に多層配線１３′の配線容量Ｃ1 〜Ｃn に転送
蓄積される。

【０００８】次に、タイミング発生回路（図示せず）
が、駆動用ＩＣ１５の読み出し用スイッチＳＷ1 〜ＳＷ
n に読み出しスイッチング信号φS1〜φSnを順次印加す
るとともに、これに１タイミングづつ遅れて電荷検出用
ＩＣ１５のリセット用スイッチング素子ＲS1〜ＲSnにリ
セットスイッチング信号φR1〜φRnを順次印加する。こ
れにより、配線容量にＣ1 〜Ｃn に蓄積されている電荷
による電位変化が画像信号として出力される。そして、
受光素子アレイ１１Ｒの読み取りが終了すると、上記同
様に、受光素子アレイ１１Ｇ、受光素子アレイ１１Ｂの
読み取りがなされる。

【０００９】電荷検出用ＩＣ１５で読み取られた受光素
子アレイ１１Ｒ，１１Ｇ，１１Ｂの画像信号はＡ／Ｄ変
換器で画像データに変換され、センサ外部のメモリ（図
示せず）に格納され、各受光素子アレイの間隔を計算し
て画像データを合成するようになっている（特開平３−
２７６９５７号公報参照）。

【００１０】

【発明が解決しようとする問題点】ところで、カラーイ
メジセンサにおいては、画素を高密度に配置するため
に、３列に配列された受光素子アレイ１０１，２０１，
３０１のうち中央の受光アレイ２０１の画素に接続され
る信号線を、図３に示すように、一画素おきに交互に上
下方向に引き出して各トランジスタを配置するレイアウ
トが提案されている。図中、１０４，２０４が各受光素
子アレイ１０１，２０１に対応する読み出し用トランジ
スタである。また、このカラーイメージセンサでは、ブ
ロック転送の前に各受光素子アレイを構成する各画素に
発生する電荷をライン毎に一括転送する一括転送用トラ
ンジスタ１０３，２０３がそれぞれ設けられている。ま
た、各画素の出力側には、受光素子の残留電荷を放電さ
せるためのリセット用トランジスタ１０２，２０２が接
続されている。

【００１１】このようなカラーイメージセンサにおい
て、各ブロックを構成する画素の数ｎを奇数とした場合
（図示の例ではｎ＝５）、上下方向に信号線が引き出さ
れる受光素子アレイ２０１において、各受光素子に接続
される信号線２０５と、受光素子アレイ１０１に接続さ
れる各トランジスタ１０２，１０３，１０４との距離t
1、各トランジスタ２０２，２０３，２０４と、受光素
子アレイ１０１に接続される信号線１０５との距離t2を
ブロック内において一定にできないという問題があっ
た。すなわち、受光素子アレイ２０１のブロック端の画
素に接続される信号線２０５と隣接するトランジスタと
の距離t1′が、他の信号線２０５とトランジスタとの距
離t1と異なることが生じる。受光素子アレイ２０１の画
素Ｂの信号線２０５と、受光素子アレイ１０１の画素Ａ
のリセット用トランジスタ１０２を例に、図４及び図５
を用いて説明すると、ガラス基板５０上にゲート電極５
１，ゲート絶縁層５２，チャネル層５３，上部絶縁層５
４，ソース電極及びドレイン電極５５，層間絶縁膜５
６，配線層５７を薄膜プロセスで形成したトランジスタ
１０２のソース電極５５と、信号線２０５との間に配線
間容量が形成される。従って、前記距離t1′が距離t1と
異なることにより配線間容量Ｃ11〜Ｃ16（図３）の値に
差が生じ、オフセット出力（暗出力）のばらつきが発生
する。

【００１２】上記オフセット出力（暗出力）のばらつき
の発生について、図３のカラーイメージセンサの画素
Ａ，Ｂに着目した等価回路（図６）を参照して説明す
る。画素Ｂ側のリセット用トランジスタ２０２のドレイ
ン電極と、画素Ａのリセッチ用トランジスタ１０２のド
レイン電極の間に、前記配線間容量Ｃ11及びＣ12が等価
的に形成される。また、画素Ｂ側のリセット用トランジ
スタ２０２のドレイン電極と、画素Ａの一括転送用トラ
ンジスタ１０３のソース電極の間に、前記配線間容量Ｃ
13及びＣ14が等価的に形成される。同様に、画素Ｂの一
括転送用トランジスタ２０３のソース電極と、画素Ａ側
の一括転送用トランジスタ１０３のソース電極との間
に、前記配線間容量Ｃ15が等価的に形成され、画素Ｂ側
の読み出し用トランジスタ２０４のドレイン電極と、画
素Ａの読み出し用トランジスタ１０４のソース電極の間
に、前記配線間容量Ｃ16が等価的に形成される。フォト
ダイオードＰには、外部に設けられた付加容量ＣADDが
接続されている。

【００１３】先ず、配線間容量Ｃ11〜Ｃ16を無視した状
態での画素Ｂの読み取り動作について説明する。初期状
態においてフォトダイオードＰの両端には逆バイアス電
位がかけられており、フォトダイオードに入射した光の
強弱に応じて励起した電子キャリアが流れ、フォトダイ
オードＰの容量ＣPと外部に設けられた付加容量ＣADD、
一括転送用トランジスタ２０３のゲート−ドレイン間容
量ＧGD、リセット用トランジスタ２０２のゲート−ドレ
イン間容量ＧGDに電荷として蓄積される。その後、一括
転送用トランジスタ２０３がオンすることによって、Ｖ
１点の電荷がＶ２点の容量ＣT、一括転送用トランジス
タ２０３のゲート電極−ソース電極間容量ＣGS、読み出
し用トランジスタ２０４のゲート電極−ドレイン電極容
量ＣGDに転送され、Ｖ１点容量とＶ２点容量の比に応じ
て電荷は分配される。その後、リセット用トランジスタ
２０２がオンすることによって、Ｖ１点の残留電荷を放
電する。更に、読み出し用トランジスタ２０４がオンす
ることによって、前記同様の転送動作が行なわれ、電荷
はＶ３点に転送される。そして、Ｖ３点が充電されたこ
とによって上昇した電位をボルデージフォロワ型の検出
回路５０２によって検知し、電気信号として外部に出力
する。

【００１４】上記動作における等価回路内部における電
位変化について、図７を参照して説明する。φTは一括
転送用トランジスタ２０３のゲート電極への印加電圧、
φRはリセット用トランジスタ２０２のゲート電極への
印加電圧を示し、（Ｖ１）、（Ｖ３）は、図６のＶ１
点、Ｖ３点における電位変化を示している。一括転送用
トランジスタ２０３のドレイン電極側（Ｖ１点）では、
光電荷蓄積時において暗状態で電位は徐々に上昇し、ま
た明状態では大きく上昇し、一括転送用トランジスタ２
０３がオンになるとフィードスルー電圧分ΔＶ１急峻に
上昇する。薄膜トランジスタのフィードスルー電圧Ａ
（Ｂ）は、図８に示すように、ゲート・ソース（ドレイ
ン）間の容量Ｃａ′（Ｃｂ′）とソース（ドレイン）に
つながる全容量Ｃａ（Ｃｂ）との比と、ゲート電極に印
加される電圧Ｖgによって決められる。すなわち、フィ
ードスルー電圧Ａは、Ｖg×Ｃａ′／（Ｃａ′＋Ｃ
ａ）、フィードスルー電圧Ｂは、Ｖg×Ｃｂ′／（Ｃ
ｂ′＋Ｃｂ）となる。

【００１５】このときのソース電極の電位に対し、平衡
状態になるように電荷が転送されて電位は下降し、その
後、一括転送用トランジスタ２０３がオフとなりフィー
ドスルー電圧分急峻に下降する。このときの電位が残留
電荷分である。更に、リセット用トランジスタ２０２が
オンになると、再びフィードスルー電圧分急峻に上昇
し、ソース電極の電位すなわちグランド電位になるまで
電荷が転送されて電位は下降し、リセット用トランジス
タ２０２がオフになると、フィードスルー電圧分急峻に
下降する。このときの電位は新たな光電荷蓄積の始まり
となる。

【００１６】読み出し用トランジスタ２０４のソース電
極側（Ｖ３点）では、光電荷蓄積時において電位は一定
で、読み出し用トランジスタがオンになるとフィードス
ルー電圧分ΔＶ３急峻に上昇する。このときのドレイン
電極の電位に対し、平衡状態になるように電荷が転送さ
れて電位は上昇し、その後、読み出し用トランジスタ２
０４がオフとなりフィードスルー電圧分急峻に下降す
る。このときの電位は転送された電荷量を反映してお
り、この電位ＶＳ１を出力電位として検出する。そし
て、ＭＯＳトランジスタ５０１がオンになり、フィード
スルー電圧分急峻に下降し、グランド電位になるまで電
荷が転送され電位は下降する。このときのリセットはＭ
ＯＳトランジスタ５０１のオン抵抗が薄膜トランジスタ
に比較して小さいのでフィードスルー電圧による下降と
重なる。その後、ＭＯＳトランジスタ５０１がオフとな
り、フィードスルー電圧ΔＶ５分急峻に上昇する。この
ときの電位が最初の段階の電位で、この電位を基準電位
として出力電位を検知し、前記電位ＶＳ１との差がセン
サ出力となる。従って、フィードスルー電圧ΔＶ３やフ
ィードスルー電圧ΔＶ５が変動すると、センサ出力が変
化する。

【００１７】ところで、前記したように、フィードスル
ー電圧は、各トランジスタにおけるゲート・ソース（ド
レイン）間の容量とソース（ドレイン）につながる全容
量との比と、ゲート電極に印加される電圧Ｖgによって
決まる。ソース（ドレイン）につながる全容量には、配
線間容量Ｃ11〜Ｃ16も含まれるので、これらの値に変動
があるとフィードスルー電圧も変動する。特に、画素を
高密度化してセンサの解像度を高くすると配線間容量が
増加し、ソース（ドレイン）につながる全容量に対して
占める割合が高くなり、配線間容量の変動の影響が大き
く現れるようになる。その結果、受光素子アレイ内にお
いて配線間容量が不均一になると、フィードスルー電位
が変動して暗出力にばらつきが生じる。これは、センサ
出力のダイナミックレンジ低下を引き起こし、ひいては
イメージセンサとしての中間調再現性に著しい影響を及
ぼし、画質の低下につながるという問題点があった。

【００１８】本発明は上記実情に鑑みてなされたもの
で、受光素子を主走査方向に一次元に配列された受光素
子アレイを複数列有する集積回路において、画像読取部
分の電子回路の配置を工夫することにより、暗出力のば
らつきが小さく高画質なセンサ出力を得ることができる
構造を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記従来例の問題点を解
決するため請求項１の発明は、互いに平行に配列され、
かつそれぞれ対応して接続された複数列の受光素子アレ
イと複数列のスイッチングトランジスタアレイとを有
し、一方の受光素子アレイに接続された配線電極が他方
の受光素子アレイに対応するスイッチングトランジスタ
アレイ間に配置された集積回路において、前記受光素子
アレイ全体に亘って前記一方の受光素子アレイに接続さ
れた配線電極が前記他方の受光素子アレイに対応するス
イッチングトランジスタアレイのスイッチングトランジ
スタの間に配置されることを特徴としている。

【００２０】請求項２の発明は、請求項１の前記他方の
受光素子アレイの受光素子が偶数であって、前記一方の
受光素子アレイに接続された配線電極が前記他方の受光
素子アレイに対応するスイッチングトランジスタアレイ
のスイッチングトランジスタの間に２つおきに配置され
ることを特徴としている。

【００２１】請求項３の発明は、請求項１の複数列の受
光素子アレイが２列であって、前記一方の受光素子アレ
イの受光素子１個と前記他方の受光素子アレイの受光素
子アレイ２個とを１単位として順次隣接して配置される
ことを特徴としている。

【００２２】請求項４の発明は、請求項１の複数列の受
光素子アレイが３列であって、中央の受光素子アレイに
対して対称に配置されることを特徴としている。

【００２３】請求項５の発明は、請求項１乃至請求項３
において、前記他方の受光素子アレイに対応するスイッ
チングトランジスタアレイが互いに隣接するｎ個の出力
線を共通に接続され、この出力線を共通に接続したブロ
ックをＮ個設け、それぞれのブロックに対応する順序に
位置するスイッチングトランジスタ毎にマトリクス駆動
されるように接続され、かつ前記ｎが偶数であることを
特徴としている。

【００２４】請求項６の発明は、請求項１乃至請求項５
の集積回路が共通基板上に形成された薄膜集積回路であ
ることを特徴としている。

【００２５】

【作用】本発明によれば、受光素子アレイ全体に亘っ
て、一方の受光素子アレイに接続された配線電極が他方
の受光素子アレイに対応するスイッチングトランジスタ
アレイのスイッチングトランジスタの間に配置されてい
るので、前記各配線電極に発生する配線容量値の均一化
を図ることができる。

【００２６】

【実施例】本発明の一実施例に係る集積回路について、
図１を参照しながら説明する。図１は、ガラス基板上に
受光素子アレイ及びトランジスタアレイ等を薄膜プロセ
スで一体的に形成した薄膜集積回路から成るカラーイメ
ージセンサのレイアウトを示した平面説明図であり、カ
ラーイメージセンサの一部を示している。ガラス基板上
の中央部には、左右方向（主走査方向）に沿って、複数
の受光素子から成る３列の受光素子アレイ１０１，２０
１，３０１を、副走査方向に互いに平行になるように配
列している。各受光素子アレイ上には、列単位で原稿か
らの反射光を波長限定して透過させる青，緑，赤のカラ
ーフィルタがそれぞれ配置され、図面の下側から赤色画
像読み取り用（第１の）受光素子アレイ１０１、緑色画
像読み取り用（第２の）受光素子アレイ２０１、青色画
像読み取り用（第３の）受光素子アレイ３０１とが配列
されてＲＧＢ受光素子アレイを構成している。

【００２７】ＲＧＢ受光素子アレイの下側位置には、第
１の受光素子アレイを構成する各受光素子に信号線１０
５を介してリセット用トランジスタ１０２が接続するよ
うに配置されている。その外側には、前記各リセット用
トランジスタ１０２に接続される一括転送用トランジス
タ１０３が配置されている。同様に、ＲＧＢ受光素子ア
レイの上側位置には、第３の受光素子アレイ３０１に信
号線３０５を介してリセット用トランジスタ３０２が接
続するように配置されている。その外側には、前記各リ
セット用トランジスタ３０２に接続される一括転送用ト
ランジスタ３０３が配置されている。

【００２８】次に、本発明の特徴的な構成である受光素
子アレイの各画素からの信号線（配線電極）のレイアウ
トについて説明する。第１及び第３の受光素子アレイ１
０１，３０１からの信号線１０５，３０５は、前記した
ように、それぞれ下方若しくは上方に引き出されるが、
第２の受光素子アレイの受光素子からの信号線２０５
は、画素位置が奇数番目か偶数番目かにより上下に分れ
て引き出され、例えば奇数番目の画素は下側に、偶数番
目の画素は上側に引き出されている。この信号線２０５
は、第１の受光素子アレイ１０１（第３の受光素子アレ
イ３０１）を構成する受光素子（画素）の間、リセット
用トランジスタ１０２（３０２）の間、一括転送用トラ
ンジスタ１０３（３０３）の間、を引き回して、ＲＧＢ
受光素子アレイの両側において前記一括転送用トランジ
スタ１０３，３０３の外側に配置されるリセット用トラ
ンジスタ２０３に接続されている。このリセット用トラ
ンジスタ２０３は、その外側にそれぞれ配置される一括
転送用トランジスタ２０４に接続されている。

【００２９】ここで、第１及び第２の受光素子アレイに
対応するリセット用トランジスタ１０２，３０２及び一
括転送用トランジスタ１０３，３０３は、全画素分が主
走査方向に隣接して配置されるが、第２の受光素子アレ
イ２０１に対応するリセット用トランジスタ２０２及び
一括転送用トランジスタ２０３は、配線密度の関係上、
第１及び第２受光素子アレイのトランジスタ群に隣接配
置することが困難である。そこで、第２の受光素子アレ
イ２０１に対応するリセット用トランジスタ２０２及び
一括転送用トランジスタ２０３を、第１及び第２受光素
子アレイのトランジスタ群に対して副走査方向にずらし
た位置に配置している。

【００３０】また、第２の受光素子アレイ２０１の一括
転送用トランジスタ２０３の外側には、第１の受光素子
アレイ２０１（第３の受光素子アレイ３０１）の一括転
送用トランジスタ１０３（３０３）に接続される読み出
し用トランジスタ１０４（３０４）が配置されている。
そして、これら読み出し用トランジスタ１０４，３０４
の外側には、第２の受光素子アレイ２０１の読み出し用
トランジスタ２０４がそれぞれ配置されている。

【００３１】上記各受光素子アレイ１０１，２０１，３
０１においては、ｎ個の画素で１つのブロックを構成
し、このブロックを複数配列して構成されている。そし
て、ｎを偶数とすることで、第２の受光素子アレイ２０
１の信号線２０５は、第１及び第３の受光素子アレイの
各トランジスタの間に２つおきに形成され、第２の受光
素子アレイ２０１の画素１個と、第１の受光素子アレイ
１０１の画素２個とを１単位とし、これが順次隣接して
全体が規則的となるように構成している。また、レイア
ウト全体が第１の受光素子アレイ２０１の中央部を中心
として点対称になるように配置されている。このように
構成することにより、パターンの設計の際に前記１単位
を先ず設計し、そのコピーを繰返すことによりカラーイ
メージセンサの受光素子及び各トランジスタの全体のレ
イアウトを設計することができる。また、ｎを偶数とす
ることで、受光素子アレイ２０１の信号線２０５がブロ
ック端に配置されるのを防ぎ、必ず他の受光素子アレイ
１０１（３０１）の画素間に配置される。そして、この
レイアウトにより、ブロック内の第２の受光素子アレイ
２０１の各画素において、各信号線２０５と隣接するリ
セット用トランジスタ１０２，３０２や一括転送トラン
ジスタ１０３，３０３との距離、信号線２０５と読み出
し用トランジスタ１０４，３０４との距離を一定にする
ことができ、ここに生じる配線容量の値を各画素におい
てばらつくのを防止することができる。

【００３２】次に、上記カラーイメージセンサの全体構
成について、図２の等価回路を参照しながら説明する。
図２の等価回路においては、発明の構成を理解しやすい
ように、便宜上空間的な配置と機能的な配置とが混在し
ている。図１と同一部分については同一符号を付してい
る。また、ＲＧＢ受光素子アレイの上側の回路について
は省略している。

【００３３】各色の画像を読み取る第１の受光素子アレ
イ１０１、第２の受光素子アレイ２０１、第３の受光素
子アレイ３０１が主走査方向に複数配置され、それぞれ
の素子はバイアス電源ＶBにより逆バイアス電位がかか
り、初期状態における半導体層内はキャリアが空乏状態
にある。各受光素子アレイは、ｎ個で１ブロックを構成
し、そのブロックがＮブロック配置されている。便宜的
に１ブロック内番号をｊ（ｊ＝１〜ｎ）、ブロック番号
をｉ（ｉ＝１〜Ｎ）とする。受光素子アレイを構成する
各受光素子のカソ−ド側は、半導体層内から発生するキ
ャリア（この場合電子）を流す信号線１０５，２０５，
３０５が設けられており、配線密度の関係から第１の受
光素子アレイ１０１は全画素同一副走査方向（図中では
下方）に、第３の受光素子アレイ３０１は全画素同一副
走査方向（図中では上方）に引き出される。第２の受光
素子アレイ２０１に関しては一素子交互に第１の受光素
子アレイ側と第３の受光素子アレイ側に振り分けて引き
出される。図では一例としてｊ＝２ｘ−１（ｘは正の整
数）番目の素子は、第１の受光素子アレイ１０１側に、
ｊ＝２ｘ−１（ｘは正の整数）番目の素子は、第３の受
光素子アレイ３０１側に引き出される。

【００３４】引き出された信号線１０５，２０５，３０
５は、リセット用トランジスタ１０２，２０２のドレイ
ン電極を介して一括転送用トランジスタ１０３，２０３
に接続されている。リセット用トランジスタ１０２，２
０２は、残留電荷を放電させるためのものであり、ソ−
ス電極は接地されている。第１の受光素子アレイ１０１
の各トランジスタは全画素分が主走査方向に隣接して配
置されるが、第２の受光素子アレイ２０１の各トランジ
スタは、前記したように配線密度の関係上、第１の受光
素子アレイ１０１のトランジスタの副走査方向に隣接
（図では下方）する位置に配置し、第２の受光素子アレ
イ２０１のカソ−ド側の信号線２０５は、それぞれ第１
の受光素子アレイ１０１の各トランジスタの間に配線し
ている。

【００３５】実施例においては、１ブロック内の画素数
ｊが２ｘ（ｘは正の整数）となっているため、第２の受
光素子アレイ２０１の（Ｎ，ｊ）番目素子のカソ−ド側
の信号線２０５は、ｊ＝２ｘ−１（ｘは正の整数）の時
は、第１の受光素子アレイ１０１のトランジスタ群
（Ｎ，ｊ）番目と（Ｎ，ｊ＋１）番目の間に配線し、ｊ
＝２ｘ（ｘは正の整数）の時は、第３の受光素子アレイ
３０１の（Ｎ，ｊ−１）番目と（Ｎ，ｊ）番目の間に配
線することにより、第２の受光素子アレイ２０１に接続
される信号線２０５について極めて規則的に配線するこ
とができる。すなわち、寄生容量の微小なばらつきに最
も影響があるトランジスタ部の配線に関して、第１の受
光素子あれい１０１の画素２個と、第２の受光素子アレ
イ２０１の画素１個の３素子分を一つのユニットとする
ことにより、信号線２０５とトランジスタ１０２，１０
３との距離を一定にし、規則的で寄生容量のばらつきの
少ない配線レイアウトを実現することができる。

【００３６】第１の受光素子アレイ１０１の一括転送用
トランジスタ１０３のソース電極、第２の受光素アレイ
の一括転送用トランジスタ２０３のソース電極は、それ
ぞれ読み出し用トランジスタ１０４，２０４のドレイン
電極に直列接続されている。読み出し用トランジスタ１
０４，２０４に関しても、副走査方向にずらした位置に
配置し、また、信号線２０５と読み出し用トランジスタ
１０４との距離を一定にして規則的で配線容量のばらつ
きの少ない配線レイアウトとしている。

【００３７】一方、一括転送用トランジスタ１０３，２
０３の各ゲ−ト電極は、全画素共通にゲ−トドライブ回
路４０１に接続され、同様にリセット用トランジスタ１
０３，２０３のゲ−ト電極も全画素共通にゲ−トドライ
ブ回路４０１に接続されている。従って、一括転送用ト
ランジスタ１０３，２０３の各ゲ−トを一斉にオンする
ことにより、受光素子側の電荷を読み出し用トランジス
タ１０４，２０４のドレイン電極側（Ｖ２点）に転送し
た後、リセット用トランジスタ１０２，２０２を一斉に
オンして、Ｖ１点の残留電荷を排出するように動作す
る。

【００３８】読み出し用トランジスタ１０４，２０４の
ゲ−ト電極（１〜ｎ）は、各ブロック内のｊ番目（ｊ＝
１〜ｎ）の読み出し用トランジスタがそれぞれ各ブロッ
ク毎に導通するように、ゲ−トドライブ回路４０１に共
通接続されている。そしてｊ＝１番目から順次読み出し
用トランジスタ１０４，２０４のゲ−ト電極をオンして
いくことによって、各ブロックのｊ番目に接続されてい
るＮ個の電荷を一斉に付加容量ＣLへ転送する。第１の
受光素子アレイ１０１の読み出し用トランジスタ１０４
のソ−ス電極側（Ｖ３点）は、１ブロック内のｎ画素が
全て短絡され、ブロック毎に付加容量ＣLを介して、ボ
ルテ−ジフォロワ型のＮ個の電荷検出器と、アナログマ
ルチプレックス回路を具備した検出ＩＣ４０２に入力さ
れる。すなわち、読み出し用トランジスタ１０４の出力
線を共通に接続したブロックをＮ個設け、それぞれのブ
ロックに対応する順序に位置する読み出し用トランジス
タ１０４毎にゲートドライブ回路４０１によりマトリク
ス駆動されるように接続されている。

【００３９】検出ＩＣ４０２において電荷−電圧変換さ
れたアナログ信号は、入力線の走査順番にしたがって時
系列にＣＯＭ線４０３から出力される。また、第２の受
光素子アレイ２０１の読み出し用トランジスタ２０４に
ついては、下側に引き出された信号線１０５について
は、Ｎ／２個の電荷検出器を持つ検出ＩＣ４０４に入力
され、時系列にＣＯＭ線４０５から出力される。また、
第２の受光素子アレイ２０１から上側に引き出された信
号線２０５についても、下側と同様のレイアウトで読み
出し用トランジスタ（図示せず）に接続され、この読み
出し用トランジスタからＮ／２個の電荷検出器を持つ検
出ＩＣ（図示せず）に入力されて時系列に画像信号が出
力するように構成されている。第３の受光素子アレイ３
０１については、第１の受光素子アレイ１０１と同様
に、上側において読み出し用トランジスタを介して、Ｎ
個の電荷検出器を持つ検出ＩＣ（図示せず）に入力さ
れ、時系列に画像信号が出力される。以上の構成をゲ−
トマトリクス構造と呼び、このシ−ケンスによって順次
画素信号を読み出すことにより原稿の主走査方向の１ラ
インの各色に対応する画像信号を得るものである。

【００４０】上記実施例においては、受光素子アレイが
３列の場合について説明したが、２列であってもよく、
受光素子アレイ全体に亘って、一方の受光素子アレイの
各受光素子に接続された信号線が、他方の受光素子アレ
イの各受光素子に接続されるスイッチングトランジスタ
の間に配置されるような構造であればよい。

【００４１】

【発明の効果】本発明によれば、受光素子アレイ全体に
亘って、一方の受光素子アレイに接続された配線電極が
他方の受光素子アレイに対応するスイッチングトランジ
スタアレイのスイッチングトランジスタの間に配置され
ているので、前記各配線電極に発生する配線容量値の均
一化を図ることができ、その結果、暗出力のばらつきが
小さくセンサ出力のダイナミックレンジが広い、中間調
再現性に優れた高画質な画像信号を得ることができる。

【図面の簡単な説明】

【図１】 カラーイメージセンサのレイアウトを示す平
面説明図である。

【図２】 カラーイメジセンサの簡略等価回路図であ
る。

【図３】 従来のカラーイメージセンサのレイアウトを
示す平面説明図である。

【図４】 受光素子に接続される信号線と薄膜トランジ
スタの配置関係を示す平面説明図である。

【図５】 受光素子に接続される信号線と薄膜トランジ
スタの配置関係を示す断面説明図である。

【図６】 図３の画素Ａ及び画素Ｂに着目したイメージ
センサの等価回路図である。

【図７】 図６の等価回路における読み取り動作を示す
タイミングチャート図である。

【図８】 フィードスル電圧を説明するためのトランジ
スタの等価回路図である。

【図９】 従来のカラーイメージセンサの等価回路図で
ある。

【符号の説明】

１０１，２０１，３０１…受光素子アレイ、 １０２，
２０２，３０２…リセット用トランジスタ、 １０３，
２０３，３０３…一括転送用トランジスタ、１０４，２
０４，３０４…読み出し用トランジスタ、 １０５，２
０５，３０５…信号配線（配線電極）、 ４０１…ゲー
トドライブ回路、 ４０２…検出ＩＣ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹内 伸 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 互いに平行に配列され、かつそれぞれ対
   応して接続された複数列の受光素子アレイと複数列のス
   イッチングトランジスタアレイとを有し、一方の受光素
   子アレイに接続された配線電極が他方の受光素子アレイ
   に対応するスイッチングトランジスタアレイ間に配置さ
   れた集積回路において、 前記受光素子アレイ全体に亘って前記一方の受光素子ア
   レイに接続された配線電極が前記他方の受光素子アレイ
   に対応するスイッチングトランジスタアレイのスイッチ
   ングトランジスタの間に配置される集積回路。
2. 【請求項２】 請求項１の前記他方の受光素子アレイの
   受光素子が偶数であって、前記一方の受光素子アレイに
   接続された配線電極が前記他方の受光素子アレイに対応
   するスイッチングトランジスタアレイのスイッチングト
   ランジスタの間に２つおきに配置される集積回路。
3. 【請求項３】 請求項１の複数列の受光素子アレイが２
   列であって、前記一方の受光素子アレイの受光素子１個
   と前記他方の受光素子アレイの受光素子アレイ２個とを
   １単位として順次隣接して配置される集積回路。
4. 【請求項４】 請求項１の複数列の受光素子アレイが３
   列であって、中央の受光素子アレイに対して対称に配置
   される集積回路。
5. 【請求項５】 請求項１乃至請求項３において、前記他
   方の受光素子アレイに対応するスイッチングトランジス
   タアレイが互いに隣接するｎ個の出力線を共通に接続さ
   れ、この出力線を共通に接続したブロックをＮ個設け、
   それぞれのブロックに対応する順序に位置するスイッチ
   ングトランジスタ毎にマトリクス駆動されるように接続
   され、 かつ前記ｎが偶数である集積回路。
6. 【請求項６】 請求項１乃至請求項５の集積回路が共通
   基板上に形成された薄膜集積回路。