JPH07326720A - イメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧のばらつきや、信号の遅延などを低
減させ、画質の向上とともに、画像の取り込み精度を向
上させたイメージセンサを提供する。 【構成】 複数のフォトダイオード１１は、ブロックに
分割されている。各フォトダイオード１１に共通に接続
されている電源線と並行して、電源パイパス線２２が設
けられている。また、各フォトダイオード１１に対応し
て設けられている、各電荷リセットスイッチングトラン
ジスタ１９に共通に接続された接地線に並行して、グラ
ンドバイパス線２３が設けられている。電源バイパス線
２２及びグランドバイパス線２３は、各ブロックの端部
において、電源線または接地線と接続されている。この
とき、フォトダイオード１１の配列ピッチより各トラン
ジスタの配列ピッチを狭くし、ブロック端部での各バイ
パス線との接続の配線スペースを確保している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージスキャナやフ
ァクシミリなどに用いるイメージセンサに関するもので
あり、特に、正確な画像の読取を行なうイメージセンサ
に関するものである。

【０００２】

【従来の技術】イメージセンサは、複数の受光素子を１
次元あるいは２次元状に配列し、入射された光を電気信
号に変換して出力する。各受光素子では、入射光量に応
じて電荷が発生する。この電荷を順に検出し、読取信号
として出力する。このとき、受光素子の個数が多いと、
各受光素子の電荷を順に検出して行くための回路構成が
大きくなる。そのため、例えば、ブロック駆動型のイメ
ージセンサが開発されている。

【０００３】図７は、従来のイメージセンサの一例を示
す回路図である。図中、１１はフォトダイオード、１４
は電荷転送スイッチングトランジスタ、１５は共通信号
線、１６は駆動制御回路、１８はゲートドライバ回路、
１９は電荷リセットスイッチングトランジスタ、２０は
出力線、２１はデータマトリクス線である。複数のフォ
トダイオード１１が配列されて受光素子アレイを構成し
ている。フォトダイオード１１のカソード側には正の電
圧ＶB が印加されている。また、各フォトダイオード１
１に対応して、それぞれ、電荷リセットスイッチングト
ランジスタ１９および電荷転送スイッチングトランジス
タ１４が設けられており、電荷リセットスイッチングト
ランジスタ１９を介して接地線Ｇｎｄに、また、電荷転
送スイッチングトランジスタ１４を介してデータマトリ
クス線２１に接続されている。フォトダイオード１１
は、複数個毎にブロックに分割されている。各ブロック
内のフォトダイオード１１に接続されている電荷リセッ
トスイッチングトランジスタ１９のゲートは、それぞれ
共通に接続されて、ゲートドライバ回路１８に接続され
ている。同様に、各ブロック内のフォトダイオード１１
に接続されている電荷転送スイッチングトランジスタ１
４のゲートは、それぞれ共通に接続されて、ゲートドラ
イバ回路１８に接続されている。共通信号線１５は、各
ブロックに存在するフォトダイオード１１の個数だけの
配線が存在し、データマトリクス線２１によって、各ブ
ロックの同じ相対位置の電荷転送スイッチングトランジ
スタ１４が接続されている。共通信号線１５は、駆動制
御回路１６に入力されている。駆動制御回路１６から
は、読取信号が出力線２０に出力される。

【０００４】各フォトダイオード１１は、電荷リセット
スイッチングトランジスタ１９がゲートドライバ回路１
８により駆動され、あるいは、電荷転送スイッチングト
ランジスタ１４がゲートドライバ回路１８により駆動さ
れて読み出しが行なわれた後から、次の電荷転送スイッ
チングトランジスタ１４が駆動されるまでが電荷の蓄積
期間となる。ゲートドライバ回路１８によりあるブロッ
クの電荷転送スイッチングトランジスタ１４が駆動され
ると、蓄積期間中にブロック内の各フォトダイオード１
１に発生した電荷は、電荷転送スイッチングトランジス
タ１４、データマトリクス線２１、共通信号線１５を介
して駆動制御回路１６に入力される。駆動制御回路１６
では、各共通信号線１５を介して転送された電荷を検出
し、時系列的に出力線２０に読取信号を出力する。ゲー
トドライバ回路１８は、各ブロック毎に、順次、電荷転
送スイッチングトランジスタ１４を駆動する。これによ
り、順次、各ブロックのフォトダイオード１１に蓄積さ
れている電荷が駆動制御回路１６に入力され、イメージ
センサ全体の読取動作が行なわれる。

【０００５】このようなイメージセンサでは、各ブロッ
クは順次駆動されるので、各ブロックにおける蓄積期間
はずれている。そのため、上述のイメージセンサを用い
て、例えば、原稿と相対移動させて副走査を行なう場
合、各ブロックにおける蓄積期間のずれは原稿上の読取
位置のずれとなり、高精度の読取が行なえないという問
題がある。そのため、特開平４−１６８８６９号公報
や、特願平５−５３２１０号に記載されているように、
各フォトダイオード１１に対応して容量素子を設け、各
フォトダイオード１１に発生する電荷を一括して容量素
子に転送するイメージセンサも開発されている。

【０００６】図８は、従来のイメージセンサの別の例を
示す回路図である。図中、図７と同様の部分には同じ符
号を付して説明を省略する。１２は電荷一括リセットス
イッチングトランジスタ、１３は電荷一括転送スイッチ
ングトランジスタ、１７はゲートマトリクス線である。
この例では、複数のフォトダイオード１１で構成される
受光素子アレイが３つ設けられており、例えば、それぞ
れの受光素子アレイを赤、緑、青のそれぞれの色を受光
するように構成して、カラー用の画像読取装置を実現す
ることができる。

【０００７】各フォトダイオード１１には、ゲートが共
通に接続された電荷一括リセットスイッチングトランジ
スタ１２と、同じくゲートが共通に接続された電荷一括
転送スイッチングトランジスタ１３が接続されている。
電荷一括リセットスイッチングトランジスタ１２と電荷
一括転送スイッチングトランジスタ１３のゲートは、ゲ
ートドライバ回路１８に接続されている。各電荷一括転
送スイッチングトランジスタ１３は、電荷転送スイッチ
ングトランジスタ１４と接続されており、その接続部に
は、容量素子が接続されている。各ブロック内の電荷転
送スイッチングトランジスタ１４の出力は共通信号線１
５に接続されて駆動制御回路１６に入力される。また、
電荷転送スイッチングトランジスタ１４のゲートは、ゲ
ートマトリクス線１７を介してゲートドライバ回路１８
に接続されている。ゲートマトリクス線１７は、各ブロ
ックの相対位置が同じ電荷転送スイッチングトランジス
タ１４のゲートを接続している。

【０００８】電荷一括転送スイッチングトランジスタ１
３が駆動されると、各フォトダイオード１１で発生した
電荷は、電荷一括転送スイッチングトランジスタ１３を
介して、各容量素子へ転送される。転送終了後、電荷一
括リセットスイッチングトランジスタ１２を駆動し、各
フォトダイオード１１内に残された未転送電荷を接地線
に放出し、すべてのフォトダイオード１１がリセットさ
れる。

【０００９】その後、ゲートドライバ回路１８は、各ゲ
ート線に順次タイミングパルスを送出する。例えば、ゲ
ートドライバ回路１８からゲートパルスφＧＭ1 が送出
されると、各ブロックの１番目の電荷転送スイッチング
トランジスタ１４がすべて導通状態となり、対応する容
量素子から共通信号線１５を介して駆動制御回路１６に
電荷が転送される。駆動制御回路１６では、アナログス
イッチを切り替えて、順次共通信号線１５を選択して導
通させ、転送された電荷による電位の変化を内部のアン
プにより増幅して出力する。ゲートドライバ回路１８か
ら順次出力される各ゲートパルスに応じて、順次、電荷
転送スイッチングトランジスタ１４が駆動され、各ブロ
ック内の電荷の転送および出力が行なわれる。

【００１０】結局、出力線２０からは、画像を主走査方
向に順次転送した順とは異なり、画像信号が飛び飛びに
現れる。この順を補正するため、出力線２０のあとにバ
ッファメモリ等を付加して、被読取媒体の主走査方向の
１ラインの画像信号を得る。２次元の画像を読み取る場
合には、被読取媒体とイメージセンサとを相対移動さ
せ、上述の動作を繰り返し、被読取媒体全体の画像信号
を得る。

【００１１】図９は、電荷を一括して転送する従来の構
成のイメージセンサにおける一画素あたりの等価回路図
である。図中、図８と同様の部分には同じ符号を付して
説明を省略する。４１はフォトダイオード、４２は寄生
容量、４３は付加容量、４４は一括転送用容量、４５は
配線容量、４６は電荷検出用アンプ、４７はリセット用
トランジスタ、４８ないし５３はオーバラップ容量であ
る。

【００１２】受光素子としてのフォトダイオード４１
は、寄生容量４２を有しており、この寄生容量４２はフ
ォトダイオード４１に対して並列接続状態として表わさ
れる。このフォトダイオード４１のアノードには、電荷
一括転送スイッチングトランジスタ１３と、電荷転送ス
イッチングトランジスタ１４、駆動制御回路１６の電荷
検出用アンプ４６が直列に接続されている。また、フォ
トダイオード４１のアノードとアースの間には付加容量
４３および電荷一括リセットスイッチングトランジスタ
１２が接続されている。さらに、電荷一括転送スイッチ
ングトランジスタ１３と電荷転送スイッチングトランジ
スタ１４との接続点とアースの間には、一括転送用容量
４４が、電荷転送スイッチングトランジスタ１４と駆動
制御回路１６の接続点とアースの間には、配線容量４５
が、それぞれ形成されている。さらに、駆動制御回路１
６の内部には、電荷検出用アンプ４６とアースの間に配
線容量４５をリセットするためのリセット用トランジス
タ４７が設けられている。なお、オーバラップ容量４８
〜５３は、それぞれ、電荷一括リセットスイッチングト
ランジスタ１２、電荷一括転送スイッチングトランジス
タ１３、電荷転送スイッチングトランジスタ１４のゲー
トとソース間、ゲートとドレイン間のオーバラップ容量
を示している。

【００１３】フォトダイオード４１に光が入射し、発生
した電荷は、寄生容量４２、付加容量４３、オーバラッ
プ容量４８，５０に蓄積される。電荷一括転送スイッチ
ングトランジスタ１３のゲートにゲートパルスφＧＴが
印加されると、電荷一括転送スイッチングトランジスタ
１３が導通状態となり、寄生容量４２、付加容量４３、
オーバラップ容量４８，５０に蓄積されている電荷は、
一括転送用容量４４に転送され、蓄積される。

【００１４】次に、電荷一括転送スイッチングトランジ
スタ１３が非導通状態となった後、電荷一括リセットス
イッチングトランジスタ１２のゲートにゲートパルスφ
ＧＲを印加することにより、電荷一括リセットスイッチ
ングトランジスタ１２が導通状態となり、寄生容量４
２、付加容量４３、オーバラップ容量４８，５０に残さ
れた未転送電荷がリセットされる。

【００１５】また、電荷一括転送スイッチングトランジ
スタ１３が非導通状態となった後、電荷転送スイッチン
グトランジスタ１４のゲートにゲートパルスφＧＭが印
加されると、電荷転送スイッチングトランジスタ１４が
導通状態となり、一括転送用容量４４に蓄積された電荷
が配線容量４５に蓄積されることになる。そして、この
配線容量４５に電荷が蓄積されることにより、駆動制御
回路１６の電荷検出用アンプ４６の入力電位が変化し、
電荷転送スイッチングトランジスタ１４が非導通状態と
なった後、この電圧値を電荷検出用アンプ４６により増
幅して出力線２０に出力する。その後、リセット用トラ
ンジスタ４７のゲートにゲートパルスφＲＣが印加され
てリセット用トランジスタ４７が導通状態となり、配線
容量４５がリセットされる。リセット終了との電位を基
準電圧として検知することも可能である。

【００１６】図１０は、従来のイメージセンサの一部断
面図である。図中、６１はＳｉＮｘ層、６２はアモルフ
ァスＳｉ：Ｈ層、６３はＴｉ層、６４はＩＴＯ層、６５
はポリイミド層、６６はＡｌ層、６７はＴａ層である。
図１０（Ａ）において、フォトダイオード４１は、ＩＴ
Ｏ６４，アモルファスＳｉ：Ｈ層６２，Ｔｉ層６３によ
り構成されている。このとき、Ｔｉ層６３が電源に接続
された共通配線となり、ＩＴＯ６４に接続されたＡｌ層
６６が、付加容量４３や、電荷一括リセットスイッチン
グトランジスタ１２、電荷一括転送スイッチングトラン
ジスタ１３と接続される配線となる。付加容量４３は、
Ｔｉ層６３とＴａ層６７により構成される。

【００１７】また、図１０（Ｂ）に示した電荷一括リセ
ットスイッチングトランジスタ１２および図１０（Ｃ）
に示した電荷一括転送スイッチングトランジスタ１３
は、最下層のＴａ層６７をゲートとし、Ｔｉ層６３をソ
ースとドレインとして構成している。このとき、Ｔａ層
６７は、他の電荷一括リセットスイッチングトランジス
タ１２、あるいは、電荷一括転送スイッチングトランジ
スタ１３のゲートと接続された共通配線となっている。

【００１８】上述の各構成において、各トランジスタの
ゲートにゲート信号を供給するためのゲート線や、各受
光素子に電源を供給する電源ライン、あるいは、接地線
などが共通に用いられている。図１１は、共通線付近の
等価回路の説明図である。図１１では、トランジスタの
ゲートに接続されたゲート線を共通線として示してい
る。図１１（Ａ）に示したように、共通線に並列にトラ
ンジスタが接続されている場合、等価回路は図１１
（Ｂ）に示すように、抵抗と容量により示すことができ
る。このように、抵抗と容量により構成された回路に信
号を送出すると、各トランジスタに供給される信号は、
抵抗と容量の影響を受けて遅延する。そのため、各トラ
ンジスタが動作するタイミングがばらつくことになる。
例えば、電荷一括転送スイッチングトランジスタ１３に
おいて、このばらつきが発生すると、読取のタイミング
が各受光素子で時間的なズレが生じる。原稿とイメージ
センサを相対的に移動させて副走査を行なう装置におい
ては、原稿上の読取位置のずれとなり、画像取り込み精
度が低下してしまう。また、信号の遅延によりこの信号
によって決まるフィードスルー電圧も各トランジスタご
とにばらつき、各画素の出力に影響を及ぼして画質が低
下してしまう。

【００１９】同様に、例えば、電源ラインでは、接続さ
れている各受光素子の有する抵抗や容量によって、各受
光素子に供給される電圧は、電源から遠くなるに従って
低下し、受光素子に供給される電圧がばらつくことにな
る。特に、上述の図１０に示した構成のように共通配線
としてＴｉを用いている場合、Ｔｉは抵抗値が高く、電
圧降下による影響が顕著となる。この電圧のばらつき
は、例えば、読取時の白レベルの誤差等となって読取画
像に現われ、画質を低下させる原因となる。接地線の場
合にも同様であり、この時にはアースから遠くなるに従
って電圧が上昇し、黒レベルに影響が現われ、画質を低
下させる。

【００２０】配線の抵抗値は、配線の幅や厚さ等を増加
させることによって低減することができるが、レイアウ
ト上、余裕がないことが多く、このような方法によって
抵抗値を低減することができない。逆に、読取密度は高
くなることが予想され、さらに配線のためのスペースは
狭小となっている。

【００２１】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、電源電圧のばらつきや、信
号の遅延などを低減させ、画質の向上とともに、画像の
取り込み精度を向上させたイメージセンサを提供するこ
とを目的とするものである。

【００２２】

【課題を解決するための手段】本発明は、請求項１に記
載の発明においては、複数の受光素子と、前記複数の受
光素子のそれぞれに接続された複数のスイッチングトラ
ンジスタと、この受光素子またはスイッチングトランジ
スタをそれぞれ順次接続する共通線を有するイメージセ
ンサにおいて、前記共通線と並列に複数の受光素子また
は複数のスイッチングトランジスタごとに順次接続する
バイパス線を設けたことを特徴とするものである。

【００２３】請求項２に記載の発明においては、複数の
受光素子からなる受光素子アレイと、複数のスイッチン
グトランジスタからなり前記受光素子アレイに対応して
配置されたスイッチングトランジスタアレイと、前記複
数の受光素子または複数のスイッチングトランジスタを
順次接続する共通線を有するイメージセンサにおいて、
前記共通線と並列に複数の受光素子または複数のスイッ
チングトランジスタごとに順次接続するバイパス線を設
けたことを特徴とするものである。

【００２４】請求項３に記載の発明においては、複数の
受光素子からなる受光素子アレイと、複数のスイッチン
グトランジスタからなり前記受光素子アレイに対応して
配置されたスイッチングトランジスタアレイと、前記複
数の受光素子および複数のスイッチングトランジスタを
それぞれ順次接続する共通線を有するイメージセンサに
おいて、前記共通線と並列に複数の受光素子およびスイ
ッチングトランジスタごとに順次接続するバイパス線を
設けたことを特徴とするものである。

【００２５】請求項４に記載の発明においては、請求項
１ないし３のいずれか１項に記載のイメージセンサにお
いて、前記バイパス線が前記共通線よりも低抵抗である
ことを特徴とするものである。

【００２６】請求項５に記載の発明においては、請求項
２または３に記載のイメージセンサにおいて、前記共通
線と前記バイパス線はほぼ同一平面に配置されているこ
とを特徴とするものである。

【００２７】請求項６に記載の発明においては、請求項
２ないし５のいずれか１項に記載のイメージセンサにお
いて、前記バイパス線が複数の配線からなるとともに、
該複数の配線が互いに並行して配置されており、かつ、
互いに並行して配置されている配線のうち両端の配線は
一定電位を有する配線であることを特徴とするものであ
る。

【００２８】請求項７に記載の発明においては、請求項
２ないし６のいずれか１項に記載のイメージセンサにお
いて、前記バイパス線が前記受光素子アレイに平行な第
１の部分と受光素子アレイに垂直な第２の部分とからな
り、前記スイッチングトランジスタアレイと前記受光素
子アレイが互いに隣接する複数のスイッチングトランジ
スタまたは複数の受光素子からなるブロックに分割さ
れ、前記スイッチングトランジスタアレイの各ブロック
の配列ピッチが、受光素子アレイの各ブロックの配列ピ
ッチよりも小さくなるように、各ブロックが配置されて
おり、各ブロックの間に前記バイパス線の第２の部分が
配置されていることを特徴とするものである。

【００２９】請求項８に記載の発明においては、請求項
２ないし７のいずれか１項に記載のイメージセンサにお
いて、前記スイッチングトランジスタが薄膜トランジス
タで構成されていることを特徴とするものである。

【００３０】請求項９に記載の発明においては、請求項
２ないし７のいずれか１項に記載のイメージセンサにお
いて、前記受光素子が蓄積型受光素子であって、前記共
通線がＴｉで構成されていることを特徴とするものであ
る。

【００３１】

【作用】請求項１に記載の発明によれば、共通線と並列
に複数の受光素子または複数のスイッチングトランジス
タごとに順次接続するバイパス線を設けている。このバ
イパス線の抵抗値は、複数の受光素子または複数のスイ
ッチングトランジスタを接続する共通線の等価抵抗値と
比べて小さいので、複数の受光素子あるいは複数のスイ
ッチングトランジスタ毎にこのバイパス線を介して電源
やアースと接続したり、信号を供給することによって、
電圧降下あるいは電圧の上昇、信号の伝播遅延などを低
減することができる。

【００３２】請求項２および３に記載の発明では、複数
の受光素子からなる受光素子アレイと、各受光素子アレ
イに対応してスイッチングトランジスタを配置し、複数
の受光素子または複数のスイッチングトランジスタを順
次接続する共通線を有するイメージセンサに対して、請
求項１と同様に、共通線と並列にバイパス線を設けたも
のである。請求項２では、共通線と並列に複数の受光素
子または複数のスイッチングトランジスタごとに順次接
続するバイパス線を設けている。また、請求項３では、
共通線と並列に複数の受光素子および複数のスイッチン
グトランジスタごとに順次接続するバイパス線を設けて
いる。

【００３３】請求項４に記載の発明によれば、バイパス
線を共通線よりも低抵抗とすることにより、さらに電圧
降下あるいは電圧の上昇、信号の伝播遅延を低減するこ
とができる。

【００３４】請求項５に記載の発明によれば、共通線と
バイパス線をほぼ同一平面に配置されるように構成する
ことができる。

【００３５】請求項６に記載の発明によれば、複数のバ
イパス線を互いに並行して配置し、互いに並行して配置
されている配線のうち両端の配線は一定電位を有する配
線とすることにより、バイパス線と他の信号線との間で
の容量の形成を抑え、バイパス線上の信号と他の信号線
上の信号とのクロストークなどの影響を低減することが
できる。これにより、出力変動の少ない、正確な画像信
号を得ることができ、読取画像の画質の劣化を防止する
ことができる。

【００３６】請求項７に記載の発明によれば、スイッチ
ングトランジスタの配列ピッチを、受光素子の配列ピッ
チよりも小さくなるように構成しているので、各ブロッ
クの間での配線スペースを確保することができ、バイパ
ス線を各ブロック単位で接続する際のレイアウト設計に
余裕ができる。

【００３７】請求項８に記載の発明によれば、スイッチ
ングトランジスタを薄膜トランジスタで構成することが
可能である。

【００３８】請求項９に記載の発明によれば、受光素子
は蓄積型受光素子とすることができ、共通線はＴｉで構
成することが可能である。共通線が高抵抗材料であるＴ
ｉで構成された場合でも、上述のようなバイパス線によ
って、電圧降下等を防止し、受光素子のばらつきを減少
させ、高品質の読取画像を得ることができる。

【００３９】

【実施例】図１は、本発明のイメージセンサの第１の実
施例を示すブロック図である。図中、１１はフォトダイ
オード、１４は電荷転送スイッチングトランジスタ、１
５は共通信号線、１６は駆動制御回路、１８はゲートド
ライバ回路、１９は電荷リセットスイッチングトランジ
スタ、２０は出力線、２１はデータマトリクス線、２２
は電源バイパス線、２３はグランドバイパス線である。
この第１の実施例では、上述の図７で説明した一段転送
型のイメージセンサについて本発明を適用した例を示し
ている。

【００４０】図１では、詳細な回路は省略して示してお
り、フォトダイオード１１、電荷転送スイッチングトラ
ンジスタ１４、電荷リセットスイッチングトランジスタ
１９は、ｎ個のブロックに分割されている。図中の矩形
は、それぞれのブロックを示している。１つのブロック
には、ｍ画素分の回路が配置されており、例えば、フォ
トダイオード１１の１つの矩形にはｍ個のフォトダイオ
ードが配置されており、電荷転送スイッチングトランジ
スタ１４、電荷リセットスイッチングトランジスタ１９
の１つの矩形には、それぞれ、ｍ個のフォトダイオード
に対応して、ｍ個のスイッチングトランジスタが配置さ
れている。スイッチングトランジスタは、例えば、ＴＦ
Ｔ等で構成することができる。

【００４１】フォトダイオード１１は、電源ＶB に接続
されており、電源電圧が供給されている。この電源線と
並行して、電源パイパス線２２が設けられており、各ブ
ロックの端部において、電源線と接続されている。フォ
トダイオード１１の他方の端子は、電荷リセットスイッ
チングトランジスタ１９及び電荷転送スイッチングトラ
ンジスタ１４に接続されている。また、電荷リセットス
イッチングトランジスタ１９は、接地線に接続されると
ともに、それぞれのブロック毎にゲートドライバ回路１
８からゲートパルスφＧＣ1 ないしφＧＣn が供給され
ている。ゲートパルスが入力されたとき、電荷リセット
スイッチングトランジスタ１９はフォトダイオード１１
と接地線を接続する。この接地線に並行して、各ゲート
パルスを供給する配線と、共通信号線１５との間にグラ
ンドバイパス線２３が設けられている。グランドバイパ
ス線２３は、各ブロックの端部において、接地線と接続
されている。電荷転送スイッチングトランジスタ１４
は、データマトリクス線２１に接続されているととも
に、それぞれのブロック毎にゲートドライバ回路１８か
らゲートパルスφＧＭ1 ないしφＧＭn が供給されてい
る。電荷転送スイッチングトランジスタ１４は、ゲート
パルスが入力されると、フォトダイオード１１に蓄積さ
れている電荷を共通信号線１５に転送する。

【００４２】データマトリクス線２１は、各ブロックの
相対位置が同じ電荷転送スイッチングトランジスタの出
力が接続され、共通信号線１５として駆動制御回路１６
に入力している。駆動制御回路１６は、共通信号線１５
に転送されてきた電荷を増幅し、出力線２０に出力す
る。

【００４３】図２は、バイパス線を設けた場合の１ブロ
ック分の等価回路である。ここでは、１ブロックの電荷
リセットスイッチングトランジスタ１９の部分を示して
いる。各電荷リセットスイッチングトランジスタ１９の
等価回路は、上述の図１１で説明したように、抵抗と容
量により示すことができる。本発明では、バイパス線を
設けてブロック毎に接続することによって、図中、Ｒで
示す抵抗を接続した回路と等価となる。そのため、電圧
の変動や信号の伝播遅延等を抑えることが可能となる。

【００４４】図３は、本発明のイメージセンサの第１の
実施例における１ブロック分の拡大図である。図中の符
号は図１と同様である。フォトダイオード１１は、読取
密度に応じて等間隔で配列されている。そのいくつかを
単位としてブロックとしている。１ブロック内のフォト
ダイオード１１に対応して設けられる電荷リセットスイ
ッチングトランジスタ１９および電荷転送スイッチング
トランジスタ１４は、フォトダイオード１１の配列ピッ
チよりも狭いピッチで配列されている。これにより、各
ブロックの間に配線スペースを設けることが可能になっ
ている。

【００４５】このイメージセンサは、例えば、ガラスま
たはセラミック等の絶縁性の基板上に、図１０に示した
ようにＴｉ層、アモルファスＳｉ：Ｈ層、ＩＴＯ層を積
層してフォトダイオード１１を構成することができる。
このとき、下層のＴｉ層は電源線として機能し、電源電
圧ＶB が印加される。各スイッチングトランジスタも、
例えば、図１０に示したようなＴＦＴにより構成するこ
とができる。

【００４６】フォトダイオード１１の列と電荷リセット
スイッチングトランジスタ１９の列の間には、電荷リセ
ットスイッチングトランジスタ１９に接続される共通の
接地線が設けられている。また、電荷リセットスイッチ
ングトランジスタ１９の列と電荷転送スイッチングトラ
ンジスタ１４の列の間には、電荷リセットスイッチング
トランジスタ１９にゲートパルスφＧＣを供給するため
の配線が設けられている。さらに、電荷転送スイッチン
グトランジスタ１４のゲートパルスφＧＣを供給するた
めの配線とは反対側には、電荷転送スイッチングトラン
ジスタ１４にゲートパルスφＧＭを供給するための配線
が設けられている。

【００４７】フォトダイオード１１の列と並行して、電
源バイパス線２２とグランドバイパス線２３が設けられ
ている。これらの電源バイパス線２２、グランドバイパ
ス線２３は、各ブロックの間にフォトダイオード１１の
列と直交する方向の配線を設けて、それぞれ、電源線、
接地線と接続されている。この接続のための配線は、電
荷リセットスイッチングトランジスタ１９、電荷転送ス
イッチングトランジスタ１４の配列ピッチを狭くして得
られた空間に配設されている。この電源線と電源パイパ
ス線２２を接続する配線および接地線とグランドバイパ
ス線２３を接続する配線は、ゲートパルスφＧＣおよび
ゲートパルスφＧＭを供給するための配線を挟むように
配置されている。このような配置とすることにより、各
フォトダイオード１１から転送されるデータ信号線と、
各ゲートパルスを供給する信号線とを離間させることが
でき、フォトダイオード１１からの出力信号がゲートパ
ルスの干渉を受けるのを抑えることができる。

【００４８】図４は、本発明のイメージセンサの第２の
実施例を示すブロック図である。図中、図１と同様の部
分には同じ符号を付して説明を省略する。１２は電荷一
括リセットスイッチングトランジスタ、１３は電荷一括
転送スイッチングトランジスタ、１７はゲートマトリク
ス線、２４は共通リセット信号バイパス線、２５は共通
転送信号バイパス線である。この第２の実施例では、上
述の図８で説明した二段転送型のイメージセンサについ
て本発明を適用した例を示している。なお、１つの受光
素子あたりの等価回路は、上述の図９で説明したものと
同様である。

【００４９】図４においても、図１と同様、詳細な回路
は省略して示しており、フォトダイオード１１、電荷一
括リセットスイッチングトランジスタ１２、電荷一括転
送スイッチングトランジスタ１３、電荷転送スイッチン
グトランジスタ１４は、ｎ個のブロックに分割されてい
る。図中の矩形は、それぞれのブロックを示している。
１つのブロックには、ｍ画素分の回路が配置されている
ものとする。

【００５０】フォトダイオード１１は、電源ＶB 、およ
び、電荷一括リセットスイッチングトランジスタ１２の
ドレイン電極、電荷一括転送スイッチングトランジスタ
１３のドレイン電極に接続されている。また電源線と並
行して、電源パイパス線２２が設けられており、各ブロ
ックの端部において、電源線と接続されている。

【００５１】電荷一括リセットスイッチングトランジス
タ１２のソース電極は、接地線に接続されている。ま
た、ゲート電極には共通のゲートパルスφＧＲがゲート
ドライバ回路１８から供給されている。ゲートパルスφ
ＧＲが入力されたとき、電荷一括リセットスイッチング
トランジスタ１２は、すべてのフォトダイオード１１と
接地線を接続する。この接地線に並行してグランドバイ
パス線２３が設けられている。同様に、ゲートパルスφ
ＧＲを供給する配線に並行して共通リセット信号バイパ
ス線２４が設けられている。グランドバイパス線２３及
び共通リセット信号バイパス線２４は、各ブロックの端
部において、それぞれ、接地線、ゲートパルスφＧＲを
供給する配線と接続されている。

【００５２】電荷一括転送スイッチングトランジスタ１
３のドレイン電極は、フォトダイオード１１に接続さ
れ、ソース電極は電荷転送スイッチングトランジスタ１
４に接続されるとともに、一括転送用容量に接続されて
いる。この電荷一括転送スイッチングトランジスタ１３
のゲート電極には、ゲートドライバ回路１８から各電荷
一括転送スイッチングトランジスタ１３に共通のゲート
パルスφＧＴが供給されている。ゲートパルスφＧＴが
入力されたとき、すべてのフォトダイオード１１に発生
した電荷をそれぞれのフォトダイオード１１に対応した
一括転送用容量に転送する。このゲートパルスφＧＴを
供給する配線に並行して、共通転送信号バイパス線２５
が設けられている。共通転送信号バイパス線２５は、各
ブロックの端部において、ゲートパルスφＧＴを供給す
る配線と接続されている。

【００５３】電荷転送スイッチングトランジスタ１４の
ドレイン電極は、電荷一括転送スイッチングトランジス
タ１３及びその一括転送用容量と接続されている。ま
た、ソース電極は、共通信号線１５を介して、駆動制御
回路１６に接続されている。ゲート電極には、ゲートド
ライバ回路１８からゲートマトリクス配線１７を介して
それぞれのゲートパルスφＧＭ1 ないしφＧＭm が供給
されている。共通信号線１５は、ブロック内の電荷一括
転送スイッチングトランジスタ１３に共通して設けら
れ、ブロック数の分だけの共通信号線１５が駆動制御回
路１６に入力されている。駆動制御回路１６は、電荷検
出用のアンプと配線リセット用のＭＯＳトランジスタを
有しており、共通信号線１５に転送されてきた電荷を電
荷検出用のアンプで増幅し、出力線２０に出力する。出
力後は、ＭＯＳトランジスタにより電荷を接地に放出
し、リセットする。ゲートマトリクス配線１７は、１つ
のゲートパルスを、各ブロックの相対位置が同じ電荷転
送スイッチングトランジスタ１４のゲートに供給してい
る。ゲートドライバ回路１８は、各電荷転送スイッチン
グトランジスタ１４に供給するゲートパルスとして、ブ
ロック内の素子数ｍだけのゲートパルスを出力してい
る。

【００５４】上述の電荷一括リセットスイッチングトラ
ンジスタ１２、電荷一括転送スイッチングトランジスタ
１３、電荷転送スイッチングトランジスタ１４は、それ
ぞれ同一の静特性を有するものとすることができる。

【００５５】上述の電源バイパス線２２、グランドバイ
パス線２３、共通リセット信号バイパス線２４、共通転
送信号バイパス線２５は、電荷転送スイッチングトラン
ジスタ１４とゲートマトリクス配線１７の間に配置して
いる。このとき、共通リセット信号バイパス線２４、共
通転送信号バイパス線２５は、電源バイパス線２２、グ
ランドバイパス線２３に挟まれて配置されている。この
ような配置とすることにより、共通リセット信号バイパ
ス線２４、共通転送信号バイパス線２５上のゲートパル
スが他の信号に与える影響を減少させることができる。

【００５６】もちろん、電源バイパス線２２、グランド
バイパス線２３、共通リセット信号バイパス線２４、共
通転送信号バイパス線２５を、ゲートマトリクス配線１
７と共通信号線１５の間に配置することもできる。この
場合、共通信号線１５はゲートマトリクス配線１７と離
間するので、ゲートマトリクス配線１７上のゲートパル
スが共通信号線１５に与える影響を減少させることがで
きる。

【００５７】図５は、本発明のイメージセンサの第２の
実施例における１ブロック分の拡大図である。図中の符
号は図４と同様である。フォトダイオード１１は、読取
密度に応じて等間隔で配列されている。そのいくつかを
単位としてブロックとしている。１ブロック内のフォト
ダイオード１１に対応して設けられる電荷一括リセット
スイッチングトランジスタ１２、電荷一括転送スイッチ
ングトランジスタ１３、および、電荷転送スイッチング
トランジスタ１４は、フォトダイオード１１の配列ピッ
チよりも狭いピッチで配列されている。これにより、各
ブロックの間に配線スペースを設けている。

【００５８】このイメージセンサは、上述の第１の実施
例と同様、例えば、ガラスまたはセラミック等の絶縁性
の基板上に、図１０に示したようにＴｉ層、アモルファ
スＳｉ：Ｈ層、ＩＴＯ層を積層してフォトダイオード１
１を構成することができる。このとき、下層のＴｉ層は
電源線として機能し、電源電圧ＶB が印加される。各ス
イッチングトランジスタも、例えば、図１０に示したよ
うなＴＦＴにより構成することができる。

【００５９】フォトダイオード１１の列と電荷一括リセ
ットスイッチングトランジスタ１２の列の間には、電荷
一括リセットスイッチングトランジスタ１２に接続され
る共通の接地線が設けられている。また、電荷一括リセ
ットスイッチングトランジスタ１２の列と電荷一括転送
スイッチングトランジスタ１３の列の間には、電荷一括
リセットスイッチングトランジスタ１２にゲートパルス
φＧＲを供給するための配線が設けられている。さら
に、電荷一括転送スイッチングトランジスタ１３の列と
電荷転送スイッチングトランジスタ１４の列の間には、
電荷一括転送スイッチングトランジスタ１３にゲートパ
ルスφＧＴを供給するための配線が設けられている。電
荷転送スイッチングトランジスタ１４のゲートパルスφ
ＧＴを供給するための配線とは反対側には、各ブロック
毎に、電荷転送スイッチングトランジスタ１４から出力
される電荷を駆動制御回路１６へ転送するための共通信
号線１５が設けられている。

【００６０】フォトダイオード１１の列と並行して、電
源バイパス線２２、グランドバイパス線２３、共通リセ
ット信号バイパス線２４、共通転送信号バイパス線２５
が設けられている。これらの電源バイパス線２２、グラ
ンドバイパス線２３、共通リセット信号バイパス線２
４、共通転送信号バイパス線２５は、各ブロックの間に
フォトダイオード１１の列と直交する方向の配線を設け
て、それぞれ、電源線、接地線、ゲートパルスφＧＲを
供給するための配線、ゲートパルスφＧＴを供給するた
めの配線と接続されている。この接続のための配線は、
電荷一括リセットスイッチングトランジスタ１２、電荷
一括転送スイッチングトランジスタ１３、電荷転送スイ
ッチングトランジスタ１４の配列ピッチをフォトダイオ
ード１１の配列ピッチよりも狭くして得られた空間に配
設されている。この電源線と電源パイパス線２２を接続
する配線、および、接地線とグランドバイパス線２３を
接続する配線は、ゲートパルスφＧＲを供給するための
配線と共通リセット信号バイパス線２４を接続する配線
と、ゲートパルスφＧＴを供給するための配線と共通転
送信号バイパス線２５を接続する配線を挟むように配置
されている。このような配置とすることにより、各フォ
トダイオード１１から転送されるデータ信号線と、ゲー
トパルスφＧＲ，φＧＴを供給する信号線とを離間させ
ることができ、フォトダイオード１１からの出力信号が
ゲートパルスの干渉を受けるのを抑えることができる。

【００６１】また、図５に示した例では、ブロック内の
電荷転送スイッチングトランジスタ１４の配置ピッチ
を、電荷一括転送スイッチングトランジスタ１３の配置
ピッチよりもさらに狭くしている。このような配置とす
ることにより、共通信号線１５を配置できるスペースを
確保している。

【００６２】図６は、本発明のイメージセンサの第２の
実施例における具体的な回路パターンの例の一部を示す
平面図である。図中の、図４、図５と同様の部分には同
じ符号を付して説明を省略する。３１は付加容量、３２
は一括転送用容量、３３は一括リセット電位線、３４は
一括リセット電位バイパス線である。実線はＡｌ層を、
細線はＴｉ層を、破線はＴａ層を、点線はＩＴＯ層をそ
れぞれ示している。また、□に×印を付した箇所は、上
下の層が接続されていることを示している。図６では、
特にブロックの境界付近を示した。

【００６３】図９の等価回路でも示したように、フォト
ダイオード１１には付加容量３１が接続されている。ま
た、電荷一括転送スイッチングトランジスタ１３と電荷
転送スイッチングトランジスタ１４の接続点には一括転
送用容量３２が接続されている。この具体例では、電荷
一括リセットスイッチングトランジスタ１２のソース電
極は、一括リセット電位線３３に接続されている。この
一括リセット電位線３３にも、バイパス線として、一括
リセット電位バイパス線３４が設けられている。

【００６４】図５でも説明したように、フォトダイオー
ド１１の配列ピッチよりも、付加容量３１、電荷一括リ
セットスイッチングトランジスタ１２、電荷一括転送ス
イッチングトランジスタ１３、一括転送用容量３２のピ
ッチを狭くし、ブロックの間に設ける各バイパス線を配
置している。また、電荷転送スイッチングトランジスタ
１４の配列ピッチを更に狭くし、共通信号線１５の配置
スペースを確保している。ブロック間に配置されるバイ
パス線は、電源バイパス線２２とグランドバイパス線２
３によって、共通リセット信号バイパス線２４、一括リ
セット電位バイパス線３４、共通転送信号バイパス線２
５を挟むように配置されている。

【００６５】このように、Ｔｉ層やＴａ層を配線として
用いている場合でも、バイパス線を設けることによっ
て、電圧変動や信号の伝播遅延などを抑えることができ
る。この具体例では、Ｔｉ層で構成される電源線、Ｔａ
層で構成される付加容量３１、一括転送用容量３２の接
地線に対して、Ａｌ層に電源線、接地線を設け、Ｔｉ
層、Ｔａ層における電圧の降下あるいは電圧の上昇を抑
止している。さらに、電源バイパス線２２、グランドバ
イパス線２３をブロック毎に接続することによって、電
圧降下あるいは電圧の上昇を防いでいる。

【００６６】また、フォトダイオード１１の配置ピッチ
よりも、スイッチングトランジスタ、容量等の配置ピッ
チを狭くすることによって、各バイパス線の配置スペー
スを確保するとともに、電源バイパス線２２、グランド
バイパス線２３を外側に配置することによって、信号線
のバイパス線と、データ線との干渉などを防いでいる。

【００６７】上述の具体例では、各ブロックに共通して
配置される接地線、ゲート信号線などを優先してＡｌ層
により配線し、フォトダイオード１１の配列に直交する
バイパス線をＴａ層を用いて交差させている。しかし、
これに限らず、バイパス線を優先してＡｌ層で配線し、
接地線、ゲート信号線等をＴａ層を用いて交差させるよ
うに配線してもよい。この場合、バイパス線による抵抗
を更に減らすことができる。

【００６８】上述の各実施例において、各バイパス線を
配置する位置は任意である。例えば、各電源線、接地
線、信号線に沿って、素子の近傍にそれぞれのバイパス
線を配置することもできる。また、バイパス線は、各配
線に対して１本に限らず、複数本配置してもよい。各バ
イパス線を各配線に接続する間隔は、一定でなくともよ
く、また、各素子毎に違う間隔で接続してもよい。もち
ろん、すべての共通線に対応して配置する必要はなく、
重要な配線のみにバイパス線を設けてもよい。また、ブ
ロック内の共通配線に対しても、複数の素子毎に接続す
るバイパス線を設けることも可能である。

【００６９】さらに、上述の各実施例では、各ブロック
間に共通した配線に対して、バイパス線を付加した。こ
の各ブロック間に共通した配線を、各ブロック毎の配線
として、各ブロック毎の配線をバイパス線により接続す
るように構成してもよい。

【００７０】上述の各実施例では、薄膜技術あるいは集
積回路技術により構成したラインイメージセンサあるい
は面センサを示したが、各受光素子が個別の部品として
供給されるような回路、厚膜技術により構成された回路
においても同様に実現することができる。

【００７１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、バイパス線を設けることによって、電源電圧
のばらつきや、信号の遅延などを低減させ、画質の向上
とともに、画像の取り込み精度を向上させることができ
る。

【００７２】また、複数のバイパス線を配線する際に、
両端のバイパス線を一定電位を有する配線とすることに
より、バイパス線と他の信号線との間での容量の形成を
抑え、バイパス線上の信号と他の信号線上の信号とのク
ロストークなどの干渉の影響を低減することができる。
これにより、出力変動の少ない、正確な画像信号を得る
ことができ、読取画像の画質の劣化を防止することがで
きる。

【００７３】さらに、スイッチングトランジスタの配列
ピッチを、受光素子の配列ピッチよりも小さくなるよう
に構成することによって、配線スペースを確保し、バイ
パス線を配線する際のレイアウト設計に余裕を持たせる
ことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明のイメージセンサの第１の実施例を示
すブロック図である。

【図２】 バイパス線を設けた場合の１ブロック分の等
価回路である。

【図３】 本発明のイメージセンサの第１の実施例にお
ける１ブロック分の拡大図である。

【図４】 本発明のイメージセンサの第２の実施例を示
すブロック図である。

【図５】 本発明のイメージセンサの第２の実施例にお
ける１ブロック分の拡大図である。

【図６】 本発明のイメージセンサの第２の実施例にお
ける具体的な回路パターンの例の一部を示す平面図であ
る。

【図７】 従来のイメージセンサの一例を示す回路図で
ある。

【図８】 従来のイメージセンサの別の例を示す回路図
である。

【図９】 ２段構成のイメージセンサにおける一画素あ
たりの等価回路図である。

【図１０】 従来のイメージセンサの一部断面図であ
る。

【図１１】 共通線付近の等価回路の説明図である。

【符号の説明】

１１…フォトダイオード、１２…電荷一括リセットスイ
ッチングトランジスタ、１３…電荷一括転送スイッチン
グトランジスタ、１４…電荷転送スイッチングトランジ
スタ、１５…共通信号線、１６…駆動制御回路、１７…
ゲートマトリクス線、１８…ゲートドライバ回路、１９
…電荷リセットスイッチングトランジスタ、２０…出力
線、２１…データマトリクス線、２２…電源バイパス
線、２３…グランドバイパス線、２４…共通リセット信
号バイパス線、２５…共通転送信号バイパス線、３１…
付加容量、３２…一括転送用容量、３３…一括リセット
電位線、３４…一括リセット電位バイパス線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三宅 弘之 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 (72)発明者 竹内 伸 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の受光素子と、前記複数の受光素子
   のそれぞれに接続された複数のスイッチングトランジス
   タと、この受光素子またはスイッチングトランジスタを
   それぞれ順次接続する共通線を有するイメージセンサに
   おいて、前記共通線と並列に複数の受光素子または複数
   のスイッチングトランジスタごとに順次接続するバイパ
   ス線を設けたことを特徴とするイメージセンサ。
2. 【請求項２】 複数の受光素子からなる受光素子アレイ
   と、複数のスイッチングトランジスタからなり前記受光
   素子アレイに対応して配置されたスイッチングトランジ
   スタアレイと、前記複数の受光素子または複数のスイッ
   チングトランジスタを順次接続する共通線を有するイメ
   ージセンサにおいて、前記共通線と並列に複数の受光素
   子または複数のスイッチングトランジスタごとに順次接
   続するバイパス線を設けたことを特徴とするイメージセ
   ンサ。
3. 【請求項３】 複数の受光素子からなる受光素子アレイ
   と、複数のスイッチングトランジスタからなり前記受光
   素子アレイに対応して配置されたスイッチングトランジ
   スタアレイと、前記複数の受光素子および複数のスイッ
   チングトランジスタをそれぞれ順次接続する共通線を有
   するイメージセンサにおいて、前記共通線と並列に複数
   の受光素子およびスイッチングトランジスタごとに順次
   接続するバイパス線を設けたことを特徴とするイメージ
   センサ。
4. 【請求項４】 前記バイパス線が前記共通線よりも低抵
   抗であることを特徴とする請求項１ないし３のいずれか
   １項に記載のイメージセンサ。
5. 【請求項５】 前記共通線と前記バイパス線はほぼ同一
   平面に配置されていることを特徴とする請求項２または
   ３に記載のイメージセンサ。
6. 【請求項６】 前記バイパス線が複数の配線からなると
   ともに、該複数の配線が互いに並行して配置されてお
   り、かつ、互いに並行して配置されている配線のうち両
   端の配線は一定電位を有する配線であることを特徴とす
   る請求項２ないし５のいずれか１項に記載のイメージセ
   ンサ。
7. 【請求項７】 前記バイパス線が前記受光素子アレイに
   平行な第１の部分と受光素子アレイに垂直な第２の部分
   とからなり、前記スイッチングトランジスタアレイと前
   記受光素子アレイが互いに隣接する複数のスイッチング
   トランジスタまたは複数の受光素子からなるブロックに
   分割され、前記スイッチングトランジスタアレイの各ブ
   ロックの配列ピッチが、受光素子アレイの各ブロックの
   配列ピッチよりも小さくなるように、各ブロックが配置
   されており、各ブロックの間に前記バイパス線の第２の
   部分が配置されていることを特徴とする請求項２ないし
   ６のいずれか１項に記載のイメージセンサ。
8. 【請求項８】 前記スイッチングトランジスタが薄膜ト
   ランジスタで構成されていることを特徴とする請求項２
   ないし７のいずれか１項に記載のイメージセンサ。
9. 【請求項９】 前記受光素子が蓄積型受光素子であっ
   て、前記共通線がＴｉで構成されていることを特徴とす
   る請求項２ないし７のいずれか１項に記載のイメージセ
   ンサ。