JPH06152856A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】 【目的】 光電変換素子に発生した電荷を転送するため
の高密度の薄膜トランジスタを配置した固体撮像装置に
おいて、電気的な信号処理による補正のみでオフセット
バラツキを少なくする。 【構成】 マトリックス駆動により信号を読み取る方式
の固体撮像装置の光電変換素子アレイにおいて、同一の
配線形状を有する光電変換素子１群を同一のゲート駆動
線Ｇに接続し、該光電変換素子１の端部をダミー素子８
とすることにより、ゲート単位で素子群のオフセット電
位を代表値としてモニタし、検出回路５から時系列に出
力されるダミー信号及び実信号をそれぞれ別個にサンプ
リングし、両者の信号の差動補償を行なうことにより配
線形状で決まるゲート固有のオフセット電位のズレを補
正して光電変換素子１で発生する正味の光信号に対応す
る出力を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファクシミリや複写機等
の画像入力装置に使用される固体撮像装置に係り、特
に、ライン状に配列された光電変換素子を複数のブロッ
クに分割し、マトリックス駆動により信号を読み取るた
めの高密度配線が必要な高解像度固体撮像装置におい
て、各素子に接続される配線容量の相違による基準電位
の変動（オフセット）を補正するための構造に関する。

【０００２】

【従来の技術】固体撮像装置は、原稿幅に略等しい長さ
の長尺状の密着型イメージセンサに原稿面からの反射光
をロッドレンズアレイを介して入射させ、密着型イメー
ジセンサを構成する各光電変換素子の光電変換により原
稿の画像情報に対応する電気信号を検出する。従来、こ
の種の固体撮像装置としては、各光電変換素子で発生し
た電荷を薄膜トランジスタ（ＴＦＴ）によりブロック単
位でマトリックス配線を用いて転送し、蓄積容量に電荷
を一時保存した後に検出回路でブロック毎に時系列的に
信号を読み出すことにより、１個の駆動用ＩＣで１ライ
ンの画像情報を読み取り可能として製造コストの軽減を
図ることができるＴＦＴ駆動型イメージセンサが提案さ
れている。

【０００３】ＴＦＴ駆動型イメージセンサは、例えば図
５に示すように、原稿幅とほぼ同じ長さにわたり一定の
密度で複数個の光電変換素子Ｐを配列した光電変換素子
アレイ５０と、各光電変換素子Ｐに対して１：１に対応
する複数個の薄膜トランジスタ（ＴＦＴ）Ｔから成る薄
膜トランジスタアレイ５１と、光電変換素子Ｐに発生し
た電荷の検出を行なう駆動用ＩＣ５２と、前記各薄膜ト
ランジスタＴと駆動用ＩＣ５２とをマトリックス接続す
る配線５３とから構成されている。光電変換素子アレイ
５０は、ｎ個を１ブロックとしてｋブロック分の光電変
換素子Ｐから構成されている。各光電変換素子Ｐは薄膜
トランジスタＴのドレイン電極に接続され、ブロックを
構成するｎ個の薄膜トランジスタＴのソース電極側がそ
れぞれ信号検出のための駆動用ＩＣ５２に接続されてい
る。また、各薄膜トランジスタＴのゲート電極は、ブロ
ック毎にゲート駆動線Ｇ1〜Ｇkに接続されている。

【０００４】各光電変換素子Ｐはフォトダイオードであ
り、カソード側に正の電圧ＶBを印加することにより、
逆バイアス状態としている。原稿面からの反射光が光電
変換素子アレイ５０に入射すると、蓄積期間中に光の入
射によって内部発生した正孔・電子対は電荷として、光
電変換素子Ｐの等価容量と薄膜トランジスタＴのゲー
ト，ドレイン間のオーバーラップ容量に蓄積された後、
薄膜トランジスタＴのゲート駆動線Ｇ1にパルスを印加
し、ゲート駆動線Ｇ1により導通状態となる薄膜トラン
ジスタ（Ｔ11〜Ｔ1n）のドレイン側の電荷ｎビット分
を、配線が有する配線容量ＣLに転送する。そして、こ
の蓄積電荷により駆動用ＩＣ５２に接続される各共通信
号線５４の電位が変化し、この電位を駆動用ＩＣ５２内
のボルテージフォロワアンプで検出するとともに、アナ
ログマルチプレクサによって時系列に共通線ＣＯＭに出
力する。以降同様にして、ゲート駆動線Ｇ2〜ＧKを逐次
ＯＮすることにより前記動作を繰り返し、光電変換素子
アレイ５０を形成するｎ×ｋビット分の信号を時系列的
に読み取るものである。

【０００５】

【発明が解決しようとする課題】上記ＴＦＴ駆動型イメ
ージセンサにおいて、画素密度が高密度になると薄膜ト
ランジスタの集積度が高まり、スペースの関係から薄膜
トランジスタＴを図６に示したように、隣接素子間で千
鳥状配置する必要が生じる。その結果、奇数素子，偶数
素子間で各薄膜トランジスタＴのソース側及びドレイン
側の配線長が変化することによる配線容量が変化し、薄
膜トランジスタＴのフィールドスルー量が変動して基準
電位（光電変換素子からの電荷に関係なく各素子の持つ
寄生容量等で決る固定電位）、すなわちオフセットにズ
レが生じる。

【０００６】すなわち、図７に示す１ビット分の等価回
路を参照して説明すると、光電変換素子のフォトダイオ
ードＰＤに発生した電荷は容量Ｃｐ及び容量Ｃａに蓄積
され、薄膜トランジスタＴのゲートにゲート駆動線Ｇよ
りパルスを印加することにより容量ＣLに転送される。
この時、薄膜トランジスタＴがオフした瞬間に発生する
フィールドスルーによってＡ点の電位はある電位まで下
がる。この電位は配線容量と薄膜トランジスタＴのゲー
ト−ドレイン間オーバーラップ容量等の合成容量（容量
Ｃａ）の大きさで決まる。通常、フィールドスルー量の
ズレは、設計時に見積もっておき補正のための付加容量
を設け、最終的に検出回路５２の入力部でアンプのダイ
ナミックレンジに入るように設計を行なっている。しか
し実際には、金属配線の幅等で決まる容量も多く含まれ
ているため、製造時における金属配線パターニング工程
のバラツキに影響され易い。特に、薄膜トランジスタＴ
の位置が素子毎に異なる場合（千鳥状配置）には、製造
時の金属配線形成時におけるオーバーエッチング等によ
り配線幅が設計より細くなった場合に容量Ｃａが変化
し、奇数素子と偶数素子とでフィールドスルーレベルに
大きな差が生じてしまうという欠点があった。

【０００７】また、ＣＣＤ型固体撮像素子のように光電
変換素子ラインの端部に光学的に遮光されたダミー素子
を形成し、１ライン単位にオフセット補正を行なう構成
が提案されている。しかしながら、上述したようなＴＦ
Ｔ型イメージセンサのように、千鳥状配列された薄膜ト
ランジスタＴによりブロック単位に信号を読み取る方式
においては、隣接素子間で配線容量の相違によりオフセ
ット電位が相違し、１ライン単位にオフセット補正を行
なっても効果があまりない。

【０００８】本発明は上記実情に鑑みてなされたもの
で、光電変換素子に発生した電荷を転送するための高密
度の薄膜トランジスタを配置した固体撮像装置におい
て、電気的な信号処理による補正のみでオフセットバラ
ツキを少なくすることができる構造を提供することを目
的としている。

【０００９】

【課題を解決するための手段】上記従来例の問題点を解
決するため本発明は、ｎ個から成る光電変換素子を１ブ
ロックとしｋ個のブロックをライン状に配列して成る光
電変換素子アレイと、各光電変換素子に接続され光電変
換素子に発生した電荷を転送するため千鳥状に高密度配
置されたスイッチング素子と、該スイッチング素子を駆
動するゲート駆動線と、前記電荷を一定時間蓄積する容
量部と、前記蓄積電荷による各電位を検出し時系列信号
として出力する検出回路とを具備する固体撮像装置にお
いて、次の構成を特徴としている。端部ブロックを構成
する各光電変換素子を光学的に遮光してダミー素子を形
成する。各ブロックの光電変換素子に接続される前記ス
イッチング素子は、各ブロックにおける幾何学的位置が
同じもの同士が共通となるｎ本のゲート駆動線にそれぞ
れ接続する。前記検出回路の後段にダミー素子と光電変
換素子からの信号をそれぞれ別個にサンプリングし、両
者の信号の差動補償を行なう差動補償回路を設ける。

【００１０】

【作用】本発明によれば、各ブロックにおける幾何学的
位置が同じ光電変換素子ｋ個を一つの群とし、各光電変
換素子に発生する電荷による電気信号をｎ本のゲート駆
動線により前記群毎に容量部に転送するようになってい
る。そして、端部ブロックの各光電変換素子は、千鳥状
配列による配線形状の異なる偶数素子と奇数素子のそれ
ぞれと同一形状で光学的に遮光されたダミー素子として
いるので、前記転送によりダミー素子による信号を先頭
とするｋビットの信号が順次読み取られる。すなわち、
同一の配線形状を有する素子群を同一のゲート駆動線に
接続することにより、ゲート単位で素子群のオフセット
電位を代表値としてモニタできることになる。そして、
検出回路から時系列に出力されるダミー信号及び実信号
をそれぞれ別個にサンプリングし、両者の信号の差動補
償を行なうことにより配線形状で決まるゲート固有のオ
フセット電位のズレを補正することができ、電気的な信
号処理のみで光電変換素子で発生する正味の光信号に対
応する出力を得ることができる。

【００１１】

【実施例】本発明に係る固体撮像装置の一実施例につい
て図１ないし図３を参照しながら説明する。図１は本発
明の一実施例に係るＴＦＴ駆動型イメージセンサの等価
回路であり、ｎビット（実施例では４ビット）を１ブロ
ックとする光電変換素子１がライン状にｋブロック配列
されている。各光電変換素子１は１：１に対応し千鳥状
に配列されるライン転送用スイッチング素子２のドレイ
ン電極に接続され、このライン転送用スイッチング素子
２のゲート電極は共通のゲート駆動線ＶGTに接続するこ
とにより、各光電変換素子１に発生した電荷を１ライン
単位で転送するように構成されている。

【００１２】また、各ライン転送用スイッチング素子２
のソース電極は、１：１に対応し千鳥状に配列されるマ
トリックス駆動用スイッチング素子３のドレイン電極に
接続されている。このマトリックス駆動用スイッチング
素子３は、ｎ本のゲート駆動線ＶG1〜ＶGnのうち、各ブ
ロックにおける幾何学的位置が同じマトリックス駆動用
スイッチング素子３同士のゲート電極がそれぞれ共通の
ゲート駆動線ＶGnに接続するように構成されている。各
マトリックス駆動用スイッチング素子３のソース電極は
ブロック毎にブロック共通線４に接続され、各ブロック
共通線４は、駆動用ＩＣ５に接続される共通信号線６に
それぞれ接続されている。

【００１３】各光電変換素子１は、例えば、クロムから
成り画素毎に離散的に形成された複数の方形状の金属電
極、水素化アモルファスシリコンから成り帯状に形成さ
れた光電変換層、酸化インジウム・スズ等から成り前記
金属電極を被覆する透明電極を絶縁性基板上に順次積層
及びパターニングした薄膜サンドイッチ構造のフォトダ
イオードで形成されている。また、フォトダイオードの
カソード側は、正の電圧ＶBが印加されて逆バイアス状
態となっている。

【００１４】端部ブロック（第１ブロック）を構成する
各光電変換素子は、その受光部を絶縁膜を介してアルミ
ニウム，クロム等の金属膜で形成された帯状の遮光膜７
で遮光され、原稿面からの光が入射しないダミー素子８
を形成している。各ダミー素子８は、上述したように、
各ブロックの光電変換素子１と同様にライン転送用スイ
ッチング素子２及びマトリックス駆動用スイッチング素
子３に接続されている。そして、ライン転送用スイッチ
ング素子２のゲート電極には全画素共通のゲート駆動線
ＶGTを接続し、また、同一の配線形状を有する各マトリ
ックス駆動用スイッチング素子３のゲート電極同士は、
ゲート駆動線ＶG1〜ＶGnにそれぞれ接続されている。具
体的には、図１において、１番目のダミー素子にゲート
駆動線ＶG1を、２番目のダミー素子８にゲート駆動線Ｖ
G2をそれぞれ接続している。従って、ゲート駆動線ＶG1
〜ＶGnを逐次駆動させた場合において、各配線が有する
容量部ＣLには、常にゲート単位で同一形状の素子から
発生するオフセット電位が発生する。

【００１５】駆動用ＩＣ５は、ｎビットの入力部，ボル
テージフォロワアンプ，ゲインアンプと，アナログマル
チプレクサ等で構成されており、スタートパルス信号Ｓ
Ｔ及びクロック信号ＣＫが入力することにより、前記容
量部ＣLに蓄積された電荷による電位を時系列的に検出
する。また、駆動用ＩＣ５の出力端子ＣＯＭは差動補償
回路９に入力され、オフセット電位の補正を行なう。

【００１６】差動補償回路９の回路構成について図２を
参照しながら説明する。差動補償回路９は、電流増幅用
アンプ１０と、該アンプ１０の出力を２系統に分割しそ
の一方に接続されたサンプルホールド回路１１、前記電
流増幅用アンプ１０の出力の他の系統に接続されたサン
プルホールド回路１２と、各サンプルホールド回路１
１，１２の出力を入力とする差動増幅用アンプ１３とか
ら構成されている。各サンプルホールド回路１１，１２
は、電荷蓄積用コンデンサＣとサンプリングパルスＣＫ
ＳまたはサンプリングパルスＣＫＤにより導通状態とな
るトランジスタＴから構成され、ＣＯＭ端子から入力さ
れ前記電流増幅用アンプ１０でバッファされたアナログ
信号を、ダミー信号と実信号とにそれぞれ並列にサンプ
リングする。すなわち、サンプルホールド回路１１にお
いては、光電変換素子１の駆動時に対応して「Ｈレベ
ル」となるサンプリングパルスＣＫＳにより光電変換素
子１からの実信号を保持する。また、サンプルホールド
回路１２においては、ダミー素子８の駆動時に対応して
ブロック毎に「Ｈレベル」となるサンプリングパルスＣ
ＫＤによりダミー素子８からのダミー信号（暗出力信
号）を保持する。差動増幅用アンプ１３は、サンプルホ
ールド回路１１，１２から出力される電圧値の差を出力
する。

【００１７】次に上記固体撮像装置の原稿読み取り動作
について、図２及び図３の一画素分の等価回路図及び図
４のタイミングチャートを参照しながら説明する。光電
変換素子１には上方より原稿面からの反射光が入射す
る。ダミー素子８は遮光膜７が形成されているので反射
光は入射しない。反射光により発生した電荷が光電変換
素子１の等価容量Ｃｐ及び配線容量Ｃａに蓄積された
後、ゲート駆動線ＶGTにパルスを印加することにより転
送用スイッチング素子２が導通状態となり、光電変換素
子アレイを構成する全ビットの信号をそれぞれ配線容量
Ｃｂに一括して転送する。次にゲート駆動線ＶG1にパル
スを印加することによりマトリックス駆動用スイッチン
グ素子３が導通状態となり、各ブロックにおいて幾何学
的位置が同じ光電変換素子１に対応するビットの信号
を、それぞれ配線容量Ｃｃに転送する。尚、トランジス
タＲＳＴは、転送用スイッチング素子２による一括転送
した後に、光電変換素子１の等価容量Ｃｐ及び配線容量
Ｃａに残留する電荷をリセットするためのスイッチであ
る。

【００１８】駆動用ＩＣ（検出回路）５はスタートパル
スＳＴにより動作し、前記配線容量Ｃｃに転送された電
荷による共通信号線６の電位変動によるアナログ信号を
時系列的に出力線ＣＯＭに出力する。従って、出力線Ｃ
ＯＭに出力されるアナログ信号は、ダミー素子８から得
られたオフセット信号を先頭に、光電変換素子１から得
られた（ｋ−１）個の信号（オフセット信号＋実信号）
が含まれている。前記ｋビット分のアナログ信号は、差
動補償回路９において、ダミーサンプリングパルスＣＫ
Ｄによって先頭のダミー信号をクランプし、ダミーサン
プリングパルスＣＫＤの立ち下がり以降、前記クランプ
したオフセット電位を差動増幅用アンプ１３の＋入力に
与え続ける。すなわち、ダミー信号に対応する電流をコ
ンデンサＣに流し、オフセット電圧として保持する。

【００１９】一方、２ビット目以降の信号（オフセット
信号＋実信号）は、実信号サンプリングパルスＣＫＳに
よって１ビット毎にコンデンサＣにクランプされ、前記
実信号サンプリングパルスＣＫＳのパルスの立ち下がり
毎に信号（オフセット信号＋実信号）の電位を差動増幅
用アンプ１３の−入力に与える。差動増幅用アンプ１３
では、各コンデンサＣからの電圧を入力し、両電圧の差
を出力することにより信号（オフセット信号＋実信号）
からオフセット信号成分が差引かれた正味の光信号に対
応する信号成分を出力端子ＯＵＴから出力する。以上の
動作をゲート駆動線ＶG2〜ＶGnまで繰り返して行なうこ
とにより、光電変換素子アレイの１ラインに対応する
（ｋ−１）×ｎビット分のライン時系列信号ＯＵＴを出
力端子１４より得ることができる。

【００２０】本実施例によれば、マトリックス駆動用ス
イッチング素子３を用いてマトリックス駆動を行なう際
に、光電変換素子１に生じる電荷をブロック毎に共通信
号線に転送するのではなく、各ブロックにおける幾何学
的位置が同じである１個のダミー素子８及び（ｋ−１）
個の光電変換素子１を一群としてこれらの素子に生じる
電荷を転送するようにしたので、隣接するビット毎に配
線容量ＣLが異なる場合においても各ビットに対応する
オフセット電圧を各ダミー素子８で検出することができ
る。

【００２１】特に実施例に示したような一括転送方式の
ＴＦＴイメージセンサにおいては、転送用スイッチング
素子２が必要であり、この転送用スイッチング素子２は
高密度に配置しなければならず、且つ各ビットの配線長
は長くなってしまう。例えば図１に示すように、転送用
スイッチング素子２及びマトリックス駆動用スイッチン
グ素子３をそれぞれ千鳥状に配置した場合、製造時の金
属配線形成時におけるオーバーエッチング等により設計
より配線幅が細くなった場合、図３に示す配線容量Ｃａ
及び配線容量Ｃｂの変化により偶数素子と奇数素子にお
いてフィールドスルーレベルに差が生じてしまう。

【００２２】すなわち、例えば配線容量Ｃａを構成する
金属配線幅が設計の９ミクロンに対して０．５ミクロン
細くなった場合、偶数素子と奇数素子において配線長の
差があるとすると（偶数素子の方が長いとする）、約５
％程度容量が減少する。ここで転送用スイッチング素子
のフィールドスルーが設計で１５００ｍＶであるとする
と、前記容量変動により偶数素子のＡ点電位は１５００
×０．０５＝７５ｍＶだけ上昇し、その分奇数素子との
間にオフセット電位差を持つことになる。また、それぞ
れ中間容量Ｃａ，Ｃｂ，Ｃｃの比を１：１：１０とする
と、Ａ点で生じた７５ｍＶのオフセット差はＣ点で約
７．５ｍＶとなる。一方、光電変換素子１が水素化アモ
ルファスシリコンフォトダイオード等で構成される場
合、発生電荷量は一定時間蓄積を行なっても１ｐＣ以下
と微小でかつＴＦＴ転送による容量分割比で減衰してい
るため、駆動用ＩＣ（検出回路）５には通常１００倍程
度の電圧増幅機能を持たせている。そうすると、Ｃ点で
約７．５ｍＶあるオフセット差は７５０ｍＶ程の出力差
となって出力端子ＣＯＭに現れることになる。

【００２３】イメージセンサのアナログ出力は、普通ダ
イナミックレンジ１Ｖ程度のＡ／Ｖ変換器を用いて処理
されるので、この場合にはその３／４をオフセット差で
失ってしまい事実上画像読み取りが不可能となる。すな
わち、実施例に示した一括転送方式のマトリックス駆動
型のＴＦＴイメージセンサの構成において、４００ＳＰ
Ｉ（１インチ当り４００素子の密度）や６００ＳＰＩ等
の高解像度センサを作製した場合、イメージセンサ製造
時における金属配線幅がオーバーエッチングによって
０．５ミクロン細くなるだけで、ダイナミックレンジの
低下という大きな問題を引き起こすことになる。本実施
例によれば、一括転送方式のマトリックス駆動型のＴＦ
Ｔイメージセンサにおいても、各ビットに生じるオフセ
ット差を電気的な信号処理により補正することができ
る。

【００２４】また、図１の従来例で示したＴＦＴ駆動型
イメージセンサによれば、ブロック毎に電荷を転送して
読み出すためにブロック毎に蓄積時間のずれが生じる。
原稿面側は原稿送り手段等により副走査方向に常時移動
しているため、前記蓄積時間のずれにより副走査方向に
おける読み取り位置のずれが生じ、特に高解像度のセン
サの場合には画質の劣化を招くという問題点がある。本
実施例による一括転送方式のマトリックス駆動型のＴＦ
Ｔイメージセンサによれば、光電変換素子アレイに生じ
た電荷を一括転送し、それらを複数に分けて読み取るよ
うにしたので、１ラインにおける蓄積時間は各光電変換
素子で同じであり、読み取り位置のずれが生じることを
防止して画質の向上を図ることができる。

【００２５】

【発明の効果】本発明によれば、同一の配線形状を有す
る光電変換素子群を同一のゲート駆動線に接続し、該光
電変換素子の端部をダミー素子とすることにより、ゲー
ト単位で素子群のオフセット電位を代表値としてモニタ
し、検出回路から時系列に出力されるダミー信号及び実
信号をそれぞれ別個にサンプリングし、両者の信号の差
動補償を行なうことにより配線形状で決まるゲート固有
のオフセット電位のズレを補正することができる。

【００２６】従って、光電変換素子とスイッチング素子
とで構成される配線形状の素子間における相違からゲー
ト間で生じるオフセット出力差をゲート単位で電気的に
補正することができ、高密度配線が必要な高解像度イメ
ージセンサにおいてもオフセットのバラツキが少なく広
いダイナミックレンジを有する固体撮像装置を得ること
ができる。

【図面の簡単な説明】

【図１】 本発明の固体撮像装置の一実施例を示す等価
回路図である。

【図２】 図１の差動補償回路の構成を示す等価回路図
である。

【図３】 固体撮像装置の１ビットを示す等価回路図で
ある。

【図４】 固体撮像装置の読み取り動作を説明するため
のタイミングチャート図である。

【図５】 従来のマトリックス駆動型の固体撮像装置の
等価回路図である。

【図６】 薄膜トランジスタアレイの各トランジスタを
千鳥状に配置した場合の等価回路図でる。

【図７】 従来の固体撮像装置の１ビットを示す等価回
路図である。

【符号の説明】

１…光電変換素子、 ２…転送用スイッチング素子、
３…マトリックス駆動用スイッチング素子、 ５…駆動
用ＩＣ、 ６…共通信号線、 ７…遮光膜、８…ダミー
素子、 ９…差動補償回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｎ個から成る光電変換素子を１ブロック
   としｋ個のブロックをライン状に配列して成る光電変換
   素子アレイと、各光電変換素子に接続され光電変換素子
   に発生した電荷を転送するため千鳥状に高密度配置され
   たスイッチング素子と、該スイッチング素子を駆動する
   ゲート駆動線と、前記電荷を一定時間蓄積する容量部
   と、前記蓄積電荷による各電位を検出し時系列信号とし
   て出力する検出回路とを具備する固体撮像装置におい
   て、端部ブロックを構成する各光電変換素子を光学的に
   遮光してダミー素子とし、各ブロックの光電変換素子に
   接続される前記スイッチング素子は、各ブロックにおけ
   る幾何学的位置が同じもの同士が共通となるｎ本のゲー
   ト駆動線にそれぞれ接続し、前記検出回路の後段にダミ
   ー素子と光電変換素子からの信号をそれぞれ別個にサン
   プリングし両者の信号の差動補償を行なう差動補償回路
   を設けたことを特徴とする固体撮像装置。