JPH06303379A - 画像読取素子 - Google Patents

Abstract

(57)【要約】 【目的】 画像読取素子において、スイッチング素子の
オン・オフ制御を行なう際のフィードスルーによる基準
電位の変動を抑えるとともに、作製工程中におけるスイ
ッチング素子の静電気による絶縁破壊を防止する。 【構成】 受光素子と、該受光素子に接続されたスイッ
チング素子と、該スイッチング素子のオン・オフ制御を
行なうゲート駆動線１３，１４とを薄膜プロセスで形成
した画像読取素子において、前記ゲート駆動線１３，１
４に、プルアップ抵抗ＲHを介して定電圧源ＶGHを接続
するとともに、プルダウン抵抗ＲLを介して定電圧源ＶG
Lを接続することにより、ゲート駆動線１３，１４の電
圧変動を抑えて、オン・オフ制御を行なう際のフィード
スルーによる基準電位の変動を抑える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファクシミリや複写機等
の画像読取装置の画像読取素子に係り、特に、受光素子
で発生した電荷を容量部に転送し、容量部の電位を検出
する方式の画像読取装置において、基準電位の変動を防
止する画像読取素子の構成に関する。

【０００２】

【従来の技術】従来、画像読取装置として使用されてい
る密着型のイメージセンサは、原稿幅に略等しい長さの
長尺状の受光素子アレイに原稿面からの反射光をロッド
レンズアレイを介して入射させ、受光素子アレイを構成
する各受光素子の光電変換により原稿の画像情報に対応
する電気信号を検出する。この種のイメージセンサとし
ては、各受光素子で発生した電荷を薄膜トランジスタ
（ＴＦＴ）によりブロック単位でマトリックス配線を用
いて転送し、蓄積容量に電荷を一時保存した後に検出回
路でブロック毎に時系列的に信号を読み出すＴＦＴ駆動
型イメージセンサが提案されている。

【０００３】ＴＦＴ駆動型イメージセンサは、例えば図
９に示すように、原稿幅とほぼ同じ長さにわたり一定の
密度で複数個の受光素子Ｐを配列した受光素子アレイ１
００と、各受光素子Ｐに対して１：１に対応する複数個
の薄膜トランジスタ（ＴＦＴ）Ｔから成る薄膜トランジ
スタアレイ１０１と、受光素子Ｐに発生した電荷の検出
を行なう駆動用ＩＣ１０２と、前記各薄膜トランジスタ
Ｔと駆動用ＩＣ１０２とをマトリックス接続する配線１
０３とを薄膜プロセスで形成して構成されている。受光
素子アレイ１００は、ｎ個を１ブロックとしてＫブロッ
ク分の受光素子Ｐから構成されている。各受光素子Ｐは
薄膜トランジスタＴのドレイン電極に接続され、ブロッ
クを構成するｎ個の薄膜トランジスタＴのソース電極側
がそれぞれ信号検出のための駆動用ＩＣ１０２に接続さ
れている。また、各薄膜トランジスタＴのゲート電極
は、ブロック毎にゲート駆動線Ｇ1〜Ｇkに接続されてい
る。

【０００４】各受光素子Ｐはフォトダイオードであり、
逆バイアス電圧ＶBが印加されている。原稿面からの反
射光が受光素子アレイ１００に入射すると、蓄積期間中
に光の入射によって内部発生した正孔・電子対は電荷と
して、受光素子Ｐの等価容量と薄膜トランジスタＴのゲ
ート，ドレイン間のオーバーラップ容量に蓄積された
後、薄膜トランジスタＴのゲート駆動線Ｇ1にパルスを
印加し、ゲート駆動線Ｇ1により導通状態となる薄膜ト
ランジスタ（Ｔ11〜Ｔ1n）のドレイン側の電荷ｎビット
分を、配線が有する配線容量ＣLに転送する。そして、
この蓄積電荷により駆動用ＩＣ１０２に接続される各共
通信号線１０４の電位が変化し、この電位を駆動用ＩＣ
（検出回路）１０２内のボルテージフォロワアンプで検
出するとともに、アナログマルチプレクサによって時系
列に出力線１０５に出力する。以降同様にして、ゲート
ドライブ回路１０６からゲート駆動線Ｇ2〜ＧKにパルス
を与えて薄膜トランジスタＴをブロック毎に逐次オンす
ることにより前記動作を繰り返し、受光素子アレイ１０
０を形成するｎ×Ｋビット分の信号を時系列的に読み取
り（主走査方向）、また、原稿はローラ等の原稿送り手
段（図示せず）により副走査方向に移動しているので、
前記動作を繰り返すことにより原稿面全体の画像信号を
得ることができる（例えば、特開昭６２−６７８６４号
公報参照）。

【０００５】上記構造のＴＦＴ駆動型イメージセンサに
よると、各受光素子Ｐに蓄積を行なっている期間は各ブ
ロックにより相違し、ブロック単位に転送された画像信
号を並列に読み取るので、ブロック単位の読み出し走査
の奇跡は隣接ブロックにおいて図１０に示すようにな
る。その結果、ブロック境界では隣接画素間で画素信号
のサンプル領域が大きく異なることことなり、画像の品
質を低下させていた。そこで、１ラインの各受光素子に
蓄積された電荷を各中間容量部に一括転送し、その後ブ
ロック毎に配線容量ＣLに転送して読み出す方式の画像
読取装置が提案されている。この画像読取装置は、例え
ば一画素分の等価回路を図５に示して説明すると、受光
素子Ｐと、ライン転送用ＴＦＴ５１と、ブロック転送用
ＴＦＴ５２と、ライン転送用ＴＦＴ５１のドレイン側に
形成された容量部Ｃａ及びリセット用ＴＦＴ５３と、ラ
イン転送用ＴＦＴ５１のソース側に形成された中間容量
部Ｃｂと、ブロック転送用ＴＦＴ５２のソース側に形成
された配線容量Ｃｃと、を具備している。図中、図１０
と同一符号を付した箇所は、同一構成をとる部分であ
る。

【０００６】上記構成によれば、蓄積時間中に光の照射
によって逆バイアス状態の受光素子Ｐ（フォトダイオー
ド）に発生した正孔・電子対は、電荷として受光素子Ｐ
の容量Ｃｐ，容量部Ｃａ及びライン転送用ＴＦＴ５１の
ゲート・ドレイン間のオーバーラップ容量に蓄積された
後、各受光素子Ｐにおいて共通となるゲート駆動線ＶTR
Nをオンさせ、受光素子Ｐの電荷をライン転送用ＴＦＴ
５１により一括して中間容量部Ｃｂに転送する。続い
て、リセット用ＴＦＴ５３をオンさせてライン転送用Ｔ
ＦＴ５１のドレイン側を接地させて容量Ｃｐ及び容量部
Ｃａ等の残留電荷を除去する。次に、ブロック毎に共通
となるゲート駆動線ＶGmをオンさせ、前記中間容量部Ｃ
ｂの電荷をブロック転送用ＴＦＴ５２により配線容量Ｃ
ｃに転送する。そして、配線容量Ｃｃに蓄積された電荷
により共通信号線１０４の電位が変化し、この電位を駆
動用ＩＣ（検出回路）１０２内のボルテージフォロワア
ンプで検出するとともに、アナログマルチプレクサによ
って時系列的に信号線１０５に出力する。その後、駆動
用ＩＣ１０２内のスイッチＩＣRSTをオンして配線容量
Ｃｃの残留電荷を除去するが、この時に同時にブロック
転送用ＴＦＴ５２をオンして中間容量部Ｃｂの残留電荷
を除去する。従って、受光素子Ｐの蓄積電荷を一括転送
ＴＦＴ５１により中間容量部Ｃｂに転送するので、各受
光素子Ｐにおいて蓄積を行なっている期間を同一期間と
することでき、ブロック境界での画像の品質を低下を防
止する。

【０００７】

【発明が解決しようとする課題】しかしながら上記構成
の画像読取装置によると、各ＴＦＴのゲート駆動線に
は、ゲートドライブ回路系の発熱による温度ドリフトが
発生し、ゲート電圧が各画素毎にばらついたり、時間変
化を起こす場合がある。その結果、フィードスルーによ
るオフセット基準電位が変動し、階調再現性を劣化させ
るという問題点がある。ＴＦＴのフィードスルーについ
て、図８（ａ）及び（ｂ）に示したブロック転送用ＴＦ
Ｔ５２の周辺部分の等価回路及び波形図を参照しながら
説明する。ブロック転送用ＴＦＴ５２のドレイン側には
中間容量部Ｃｂが、ソース側には配線容量Ｃｃが接続さ
れている。また、ゲート・ドレイン間にはオーバーラッ
プ容量Ｃｂ´が、ゲート・ソース間にはオーバーラップ
容量Ｃｃ´が等価的に接続されている。ここにおいて、
ソース又はドレインの各点の電位は、電荷転送を行なう
際のゲート電圧Ｖの印加により生じるフィードスルーの
影響を受け、印加の前後においてＶFT＝Ｖ（Ｃb´＋Ｃc
´）／（Ｃb´＋Ｃc´＋Ｃb＋Ｃc）だけ変動する。フィ
ードスルーによる電位の変動は、図８（ｂ）に示すよう
に、立ち上がりと立ち下がりは等価であるので、転送前
後における共通信号線１０４への影響はなく、転送され
た信号分Ｖsのみが出力信号に重畳する。また、暗出力
の場合には、転送される信号が０に近いため、Ｖs＝０
となり転送前後の信号電位は略等しい。この電位はオフ
セット基準電位として検出され、センサの暗出力とな
る。

【０００８】しかしながら、ブロック転送用ＴＦＴ５２
は、中間容量部Ｃｂの残留電荷を除去するため、また、
リセット用ＴＦＴ５１は、容量Ｃｐ及び容量部Ｃａの残
留電荷を除去するために用いられるので、フィードスル
ーによる立ち下がり量が絶対的な電位として共通信号線
１０４（図５）に寄与することとなる。すなわち、フィ
ードスルーによる電位によりセンサの暗出力（オフセッ
ト基準電位）が決定される。フィードスルーによる電位
の変動量ＶFTは、上述した式に示すように、ゲート電圧
Ｖに依存するので、ゲート電圧の変動はオフセット基準
電位に直接影響を与える。

【０００９】また、図５や図１０に示した画像読取装置
は、受光素子アレイ１００、スイッチング素子アレイ１
０１、配線１０３を絶縁基板上に薄膜プロセスで作製
し、前記絶縁基板とは別の駆動回路基板上に実装された
駆動用ＩＣ１０２との接続を行なって作製する。従っ
て、作製工程において、絶縁基板と駆動回路基板との接
続を行なうまでの間、ゲート駆動線ＧKの各入力端子１
０７は開放状態にあり、静電気によるＴＦＴのゲート絶
縁膜の絶縁破壊が起きやすく、良品率の低下をまねくと
いう問題点があった。

【００１０】本発明は上記実情に鑑みてなされたもの
で、受光素子と、これに接続されたスイッチング素子と
を具備する画像読取素子において、スイッチング素子の
オン・オフ制御を行なう際のフィードスルーによる基準
電位の変動を抑えるとともに、作製工程中におけるスイ
ッチング素子の静電気による絶縁破壊を防止することが
できる画像読取素子を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記従来例の問題点を解
決するため請求項１の発明は、受光素子と、該受光素子
に接続されたスイッチング素子と、該スイッチング素子
のオン・オフ制御を行なうゲート駆動線とを薄膜プロセ
スで形成した画像読取素子において、前記ゲート駆動線
に、プルアップ抵抗を介して定電圧源を接続するととも
に、プルダウン抵抗を介して定電圧源を接続することを
特徴としている。受光素子に接続されるスイッチング素
子は、例えば受光素子側に形成される容量に蓄積された
残留電荷を除去するリセットスイッチであり、スイッチ
ング素子のゲート駆動線に印加される電圧により残留電
荷の除去が行なわれるが、印加終了後のフィードスルー
の立ち下がりにより基準電位が設定される。

【００１２】請求項２の発明は、受光素子と、該受光素
子に接続されたスイッチング素子と、該スイッチング素
子のオン・オフ制御を行なうゲート駆動線とを薄膜プロ
セスで形成した画像読取素子において、前記ゲート駆動
線に抵抗を接続し、該抵抗の他端を開放端子とすること
を特徴としている。する画像読取素子。

【００１３】請求項３の発明は、請求項１若しくは請求
項２に記載の画像読取素子において、ゲート駆動線に接
続する抵抗の抵抗体を、不純物をドーピングした半導体
層で形成することを特徴としている。

【００１４】

【作用】請求項１の発明によれば、スイッチング素子の
ゲート駆動線に印加する電圧に変動が生じても、前記ゲ
ート駆動線に、プルアップ抵抗を介して定電圧源を接続
するとともに、プルダウン抵抗を介して定電圧源を接続
しているので、ゲート電極線側に接続されるゲートドラ
イブ回路の入力抵抗に対して前記抵抗の抵抗値を大きく
設定すれば、温度ドリフト等による入力抵抗の変動があ
った場合においても、スイッチング素子のゲート電極に
印加される電圧の変動を抑えることができる。

【００１５】請求項２の発明によれば、ゲート駆動線に
抵抗が接続されているので、画像読取装置の作製工程中
において抵抗の開放端子を接地しておけば、ゲート駆動
線に静電気による電圧が生じても、抵抗をバイパスして
電流が流れるので、スイッチング素子の絶縁破壊を防止
する。

【００１６】請求項３の発明によれば、ゲート駆動線に
接続する抵抗の抵抗体を、不純物をドーピングした半導
体層で形成するので、画像読取素子の薄膜プロセスで前
記抵抗を形成することができる。

【００１７】

【実施例】本発明に係る画像読取素子を有する画像読取
装置の一実施例について、図１及び図２を参照しながら
説明する。図２において、図５と同一構成をとる部分に
ついては、同一符号を付している。ガラス基板等の絶縁
基板１上に、ｍビットの受光素子Ｐから成るｎブロック
の受光素子列２を一群とし、この受光素子列２をＮ相一
列に配置して受光素子アレイ３を形成している。各受光
素子Ｐは、ライン転送用スイッチング素子群４を介して
分割選択駆動用スイッチング素子群５に接続されてい
る。各受光素子Ｐについて着目すると、各受光素子Ｐ
は、リセット用ＴＦＴ５３を介してライン転送ＴＦＴ５
１に接続され、ライン転送ＴＦＴ５１は、分割選択駆動
用スイッチング素子群５のブロック転送用ＴＦＴ５２に
接続されている。

【００１８】ブロック転送用ＴＦＴ５２はそれぞれ引き
出し配線７に接続され、この引き出し配線７は１ブロッ
クを構成するｍビットに対応する本数毎に束ねられてア
ナログ信号線８に接続される。１ブロックを構成する受
光素子Ｐは、それぞれｍビット毎にアナログ信号線８を
介してアナログ出力端子９に接続される。従って、絶縁
基板１の一辺側には、それぞれｎ個のアナログ出力端子
９より成るＮ個の出力端子群１０（本実施例では３個の
出力端子群１０ａ，１０ｂ，１０ｃ）が形成されてい
る。実施例においては、ｍ＝４，ｎ＝４，Ｎ＝３とし、
受光素子アレイ３は、４８個の受光素子Ｐから形成さ
れ、１６画素ずつを３相の並列駆動により読み取るよう
に構成している。

【００１９】次に、ライン転送用ＴＦＴ５１、ブロック
転送用ＴＦＴ５２及びリセット用ＴＦＴ５３をオンオフ
制御するためのゲート駆動線について説明する。各リセ
ットＴＦＴ５３のゲート電極は、それぞれ共通のゲート
駆動線１１に接続され、ゲート駆動線１１の端部は、絶
縁基板１の端部まで延設され、入力端子１２に接続され
ている。各ライン転送用ＴＦＴ５１のゲート電極は、そ
れぞれ共通のゲート駆動線１３に接続され、ゲート駆動
線１３の端部は、前記ゲート駆動線１１と同様に絶縁基
板１の端部まで延設され、別の入力端子１２に接続され
ている。

【００２０】分割選択駆動用のスイッチング素子群５
は、受光素子列３を構成するｍ×ｎ個（１６個）の受光
素子２を、ｎ個のグループに分けて読み取るように制御
するものであり、図２に示すように、各ブロックにおけ
る同一位置（例えば、左端同士、左端から２番目同士、
…）の受光素子Ｐに接続されたブロック転送用ＴＦＴ５
２のゲート電極がそれぞれ共通のゲート駆動線１４に接
続されるように構成している。従って、ゲート駆動線１
４は、ｎ本必要となり、それぞれ前記ゲート駆動線１１
に沿って引き出され、端部に入力端子１２が接続されて
いる。従って、入力端子１２の数は（ｎ＋２）個とな
り、これら複数の入力端子１２から成る入力端子群１５
が前記出力端子群１０ａの近傍位置に形成されている。

【００２１】各ゲート駆動線の入力端子１２の近傍位置
においては、プルアップ抵抗ＲH及びプルダウン抵抗ＲL
から成る抵抗部２０がそれぞれ形成されている。各プル
アップ抵抗ＲHには、図２に示すように、共通の定電圧
源ＶGH（例えば５Ｖ）が接続され、各プルダウン抵抗Ｒ
Lには共通の定電圧源ＶGL（例えば−５Ｖ）が接続され
ている。プルアップ抵抗ＲH及びプルダウン抵抗ＲLから
構成される抵抗部２０は、抵抗体としてアモルファスシ
リコンにボロン又はリン等の不純物をドープしたｎ⁺型
又はｐ⁺型アモルファスシリコン膜を使用する。前記ア
モルファスシリコンは、スイッチング素子群４，５の各
ＴＦＴの半導体膜として用いられるので、抵抗部２０の
作製をＴＦＴの薄膜製造プロセスで同時に形成すること
ができる。

【００２２】絶縁基板１の近傍位置には、絶縁基板１と
平行となるように駆動回路基板３０が配置されている。
駆動回路基板３０にはゲートドライブ回路ＩＣ３１と複
数（Ｎ個）のアナログ電位検出用回路ＩＣ３２が実装さ
れ、各回路上に形成されたパッドと、入力端子群１５の
各入力端子１２及び各出力端子群１０ａ，１０ｂ，１０
ｃの各出力端子９とを、Ａｕワイヤを使用したワイヤボ
ンディング３３により接続されている。また、ゲートド
ライブ回路ＩＣ３１には専用の定電圧回路３４が接続さ
れ、ゲートドライブ回路ＩＣ３１への電圧供給を行なっ
ている。アナログ電位検出用回路ＩＣ３２及び定電圧回
路３４は、外部電源３５により電圧供給を受けている。
ゲートドライブ回路ＩＣ３１への電圧供給は、専用の定
電圧回路３４を介して行なわれるので、外部電源３５の
インピーダンスによる電圧ドリフトの発生の影響を防止
することができる。

【００２３】次に、上述した抵抗部２０の具体的な製造
方法について、図３を参照しながら説明する。スイッチ
ング素子群４，５のＴＦＴの作製工程においては、先
ず、絶縁基板１上にタンタル（Ｔａ）膜の下部電極を形
成するが、抵抗部２０においては、このタンタル膜を全
面除去する。次にＣＶＤ法を用いて、ＴＦＴの層間絶縁
膜となる絶縁層を形成する。この絶縁層は、アモルファ
スシリコン窒化膜でｉ層を挟んだ３層膜より構成され
る。抵抗部２０においては、絶縁層の上部アモルファス
シリコン窒化膜のエッチングとともにｉ層まで除去し、
絶縁層の下部アモルファスシリコン窒化膜を抵抗体の下
地絶縁膜２１として残す。次に、ｎ⁺型アモルファスシ
リコン膜２２をＣＶＤ法で堆積し、連続してチタン（Ｔ
ｉ）膜２３をスパッタリングで着膜する（図３
（ａ））。前記ｎ⁺型アモルファスシリコン膜２２はＴ
ＦＴ部分においてはチャネル層を構成する半導体層に該
当している。

【００２４】ｎ⁺型アモルファスシリコン膜２２及びチ
タン（Ｔｉ）膜２３をフォトリソエッチングによりパタ
ーニングし、一対の島状の抵抗体層２２´を形成する
（図３（ｂ））。抵抗体層２２´上のチタン（Ｔｉ）膜
２３を再度パターニングして接触用金属電極２３´を形
成する。更にチタン（Ｔｉ）膜で形成された接触用金属
電極２３´のエッチング部分表面に形成されたシリサイ
ドをＢＨＦ（バッファフッ酸）で除去した後、ポリイミ
ド絶縁膜２４で被覆する（図３（ｃ））。ポリイミド絶
縁膜２４の接触用金属電極２３´に対応する箇所にコン
タクト孔２５をそれぞれ穿孔し、アルミニウム（Ａｌ）
膜のスパッタリングによる着膜及びパターニングによ
り、ＬＯＷ側電極２６，ゲート電極２７，ＨＩＧＨ側電
極２８を形成する。その後、全面をポリイミドによる保
護膜２９で被覆する（図３（ｄ））。

【００２５】上記工程で作製された抵抗体２０の抵抗値
は、抵抗体層２２´を形成するｎ⁺型アモルファスシリ
コン膜中の不純物のドーピング量，ｎ⁺型アモルファス
シリコン膜の膜厚，接触用金属電極２３´間の距離ｄで
決めることができる。ＴＦＴと同じ薄膜プロセスで形成
する場合には、不純物のドーピング量を変化させるとＴ
ＦＴの特性が変化するので、接触用金属電極２３´間の
距離ｄをパターニングマスクにより調節するのが好まし
い。

【００２６】次に、上記画像読取装置における１相を構
成する受光素子列２（受光素子Ｐのｍ×ｎビット分）の
動作について図２、図４及び図５を参照しながら説明す
る。先ず、スタートパルスＳＴとクロックパルス（図示
せず）によりアナログ電位検出用回路ＩＣ３２を動作さ
せる。各受光素子Ｐには逆バイアス電圧ＶBが印加さ
れ、蓄積期間中の光の入射によって内部発生した正孔・
電子対が、電荷として転送用ＴＦＴ５１のドレイン側
（図５のＡ点側）に生じる容量（受光素子Ｐの等価容量
Ｃｐ，容量部Ｃａ，転送用ＴＦＴ５１のゲート，ドレイ
ン間のオーバーラップ容量Ｃａ´）に蓄積される。

【００２７】次に、ライン転送用ＴＦＴ５１のゲート電
極に接続するゲート駆動線１３にゲートドライブ回路Ｉ
Ｃ３１よりパルスＶTRNを印加すると、前記蓄積された
電荷の大部分は、ブロック転送用ＴＦＴ５２のドレイン
側に形成される各中間容量部Ｃｂにｍ×ｎビット分一括
して転送蓄積される。続いて、リセット用ＴＦＴ５３の
ゲート電極に接続するゲート駆動線１１にゲートドライ
ブ回路ＩＣ３１よりパルスＶRSTを印加して、等価容量
Ｃｐ及び容量部Ｃａ等の残存する残留電荷をリセットす
る。

【００２８】次に、１番目のゲート駆動線１４にゲート
ドライブ回路ＩＣ３１よりパルスＶG1を印加すると、各
ブロックの右端ビットに対応する分割選択駆動用スイッ
チング素子群５のブロック転送用ＴＦＴ５２が導通状態
となり、前記蓄積電荷がアナログ信号線８の配線容量Ｃ
ｃに転送される。配線容量Ｃｃに転送された電荷により
アナログ信号線８の電位が変化し、この電位をアナログ
電位検出用回路ＩＣ３２内のボルテージフォロワアンプ
３６で検出するとともに、アナログマルチプレクサによ
って時系列に出力線３７に出力する。その後、検出回路
用ＩＣ３２内のスイッチＩＣRST及びブロック転送用Ｔ
ＦＴ５２を同時にオンして、中間容量部Ｃｂ及び配線容
量Ｃｃに残存した残留電荷をリセットする（図４のタイ
ミングチャート上では省略している。）。

【００２９】以降同様にして、ゲートドライブ回路ＩＣ
３１よりゲート駆動線１４にパルスＧ2〜Ｇ4を与えて分
割選択駆動用スイッチング素子群６のブロック転送用Ｔ
ＦＴ５２をグループ毎に逐次オンすることにより前記動
作を繰り返し、図４の出力信号に示すように、受光素子
列２を形成するｍ×ｎビット分の信号出力を時系列的に
読み取る。

【００３０】上記読み取り動作において、アナログ信号
線８における基準電位（暗出力の電位）は、従来例で説
明したように、リセット用ＴＦＴ５３及びブロック転送
用ＴＦＴ５２をオン・オフする際のフィードスルーによ
る立ち下がり電圧の影響を受ける。フィードスルーによ
る立ち下がり電圧は、ゲート駆動線１１，１４に印加さ
れるゲート電圧の変動により変化するので、基準電位を
一定にするには、フィードスルーによる立ち下がり電圧
を一定にする必要がある。従って、ゲート駆動線１１，
１４に印加されるゲート電圧の変動を抑えることが必要
となる。上記実施例によれば、プルアップ抵抗ＲH及び
プルダウン抵抗ＲLを設けることにより、各ＴＦＴのゲ
ート電極に印加されるゲート電圧の変動を抑えることが
できる。すなわち、プルアップ抵抗ＲH及びプルダウン
抵抗ＲLから成る抵抗部２０に着目した等価回路は図６
に示すようになり、各ＴＦＴは容量ＣTFTとみなすこと
ができる。ＴＦＴにおいては、ゲート電極はゲート絶縁
膜により絶縁されており、インピーダンスは無限大とな
るからである。抵抗ＲONはゲートドライブ回路ＩＣ３１
の内部抵抗であり、抵抗ＲLINEは絶縁基板１上に形成さ
れた各ゲート駆動線の配線等価抵抗である。この等価回
路におけるＸ点の電圧がＴＦＴのゲート電極の入力電圧
（ゲート電圧）となる。ゲートドライブ回路ＩＣ３１の
内部抵抗ＲONは、その構成にもよるが、例えば３０Ω〜
４５Ω程度である。従って、プルアップ抵抗ＲH及びプ
ルダウン抵抗ＲLを、内部抵抗ＲONに対して十分大きな
抵抗値（３０ｋΩ〜３００ｋΩ）とすれば、回路系の発
熱による温度ドリフト等により前記内部抵抗ＲONの値が
変化して電圧ドリフトが発生するような場合において
も、Ｘ点の電圧変化を小さく抑えることがきる。

【００３１】また、画像読取装置は、絶縁基板１上に受
光素子アレイ３，スイッチング素子群４、５，配線（ゲ
ート駆動線１１，１３，１４及びアナログ信号線８
等），各端子（出力端子９及び入力端子１２）及び抵抗
部２０を薄膜プロセスにより形成し、その後、絶縁基板
１側の入力端子群１５及び出力端子群１０と、ガラスエ
ポキシ樹脂で形成された駆動回路基板３０に実装された
ゲートドライブ回路ＩＣ３１及びアナログ電位検出用Ｉ
Ｃ３２との接続を行なう。従って、製造工程中において
は、ゲート駆動線の端部（図６におけるＣTFTのＲON
側）は、開放端子となっており帯電しやすい。ＴＦＴ
（ＣTFT）の絶縁耐圧は１００Ｖ程度であるので、数ｋ
〜数１０ｋＶの帯電が起るとＴＦＴは簡単に壊れる。本
実施例では、ゲートドライブ回路ＩＣ３１との接続を行
なうまでの製造工程中においては、抵抗部２０を構成す
るプルアップ抵抗ＲH及びプルダウン抵抗ＲLの定電源接
続側の端子を、図６の点線で示すように、それぞれ接地
することにより、帯電された電荷が高抵抗のプルアップ
抵抗ＲH及びプルダウン抵抗ＲLをバイパスして放電する
ので、各ＴＦＴのゲートに負荷が発生するのを防止する
ことができる。

【００３２】図７は本発明の画像読取素子の他の実施例
を示す等価回路図である。図中、図２と同様の構成をと
る部分については同一符号を付している。第１の実施例
においては、一括転送用ＴＦＴ５１及びリセット用ＴＦ
Ｔ５３について、それぞれ共通する１個の抵抗部２０を
設けている。これに対して図７の実施例においては、抵
抗部２０を各ＴＦＴ毎にそのゲート電極近傍位置に形成
している。抵抗部２０の構成は、図７（ｂ）に示すよう
に、第１の実施例と同様である。この抵抗部２０は、第
１の実施例と同様に受光素子Ｐ及び各ＴＦＴ等と同じ薄
膜プロセスで形成される。また、図７（ａ）の等価回路
図においては、容量部Ｃａ，中間容量部Ｃｂを省略して
いる。

【００３３】

【発明の効果】本発明によれば、スイッチング素子のゲ
ート駆動線に印加する電圧に変動が生じても、前記ゲー
ト駆動線に、プルアップ抵抗を介して定電圧源を接続す
るとともに、プルダウン抵抗を介して定電圧源を接続し
ているので、ゲート電極線側に接続されるゲートドライ
ブ回路の入力抵抗に対して前記抵抗の抵抗値を大きく設
定すれば、温度ドリフト等による入力抵抗の変動があっ
た場合においても、スイッチング素子のゲート電極に印
加される電圧の変動を抑えることができる。従って、ゲ
ート電極に電圧を印加してスイッチング素子のオン・オ
フ制御を行なう際のフィードスルーによる立ち下がり電
圧の変動を少なくし、画像読取素子の基準電圧の変動を
抑えることにより、良好な階調再現性を確保することが
できる。

【００３４】請求項２の発明によれば、ゲート駆動線に
抵抗が接続されているので、画像読取装置の作製工程中
において抵抗の開放端子を接地しておけば、ゲート駆動
線に静電気による電圧が生じても、抵抗をバイパスして
電流が流れるので、スイッチング素子の絶縁破壊を防止
するので、画像読取素子の良品率の向上を図ることがで
きる。

【００３５】請求項３の発明によれば、ゲート駆動線に
接続する抵抗の抵抗体を、不純物をドーピングした半導
体層で形成するので、画像読取素子の薄膜プロセスで前
記抵抗を形成することができ、従来と同じ製造工程にお
いて抵抗体を有する画像読取素子を形成することができ
る。

【図面の簡単な説明】

【図１】 本発明の画像読取素子を有する画像読取装置
の一実施例を示す平面説明図である。

【図２】 画像読取装置の１相分の等価回路図である。

【図３】 （ａ）ないし（ｄ）は抵抗体の製造工程を説
明するための断面説明図である。

【図４】 イメージセンサの１相分の読み取り動作を説
明するためのタイミングチャート図である。

【図５】 画像読取装置の１画素分の等価回路図であ
る。

【図６】 １画素分の画像読取素子とゲートドライブ回
路の等価回路図である。

【図７】 本発明の画像読取素子を有する他の実施例の
イメージセンサの１相分の等価回路図である。

【図８】 （ａ）はブロック転送用ＴＦＴの等価回路
図、（ｂ）はＴＦＴに印加されるゲート電圧及び電荷転
送の際の出力電圧波形図である。

【図９】 ＴＦＴ駆動型イメージセンサの等価回路図で
ある。

【図１０】ＴＦＴ駆動型イメージセンサのサンプル領域
を示す説明図である。

【符号の説明】

１…絶縁基板、 ２…受光素子列、 ３…受光素子アレ
イ、 ４…ライン転送用スイッチング素子群、 ５…分
割選択駆動用スイッチング素子群、 ８…アナログ信号
線、 ９…出力端子、 １０…出力端子群、 １１…ゲ
ート駆動線、１２…入力端子、 １３，１４…ゲート駆
動線、 １５…入力端子群、 ２０…抵抗部、 ２１…
下地絶縁膜、 ２２´…抵抗体層（ｎ⁺型アモルファス
シリコン膜）、 ２３´…接触用金属電極、 ３０…駆
動回路基板、 ３１…ゲートドライブ回路ＩＣ、 ３２
…アナログ電位検出用回路ＩＣ、 ３４…定電圧回路、
３５…外部電源、 ５１…一括転送用ＴＦＴ、 ５２…
ブロック転送用ＴＦＴ、 ５３…リセット用ＴＦＴ、
Ｐ…受光素子、 Ｃａ…容量部、 Ｃｂ…中間容量部、
Ｃｃ…配線容量、 ＲH…プルアップ抵抗、 ＲL…プ
ルダウン抵抗、ＶGH，ＶGL…定電圧源

Claims (3)

【特許請求の範囲】
1. 【請求項１】 受光素子と、該受光素子に接続されたス
   イッチング素子と、該スイッチング素子のオン・オフ制
   御を行なうゲート駆動線とを薄膜プロセスで形成した画
   像読取素子において、前記ゲート駆動線に、プルアップ
   抵抗を介して定電圧源を接続するとともに、プルダウン
   抵抗を介して定電圧源を接続することを特徴とする画像
   読取素子。
2. 【請求項２】 受光素子と、該受光素子に接続されたス
   イッチング素子と、該スイッチング素子のオン・オフ制
   御を行なうゲート駆動線とを薄膜プロセスで形成した画
   像読取素子において、前記ゲート駆動線に抵抗を接続
   し、該抵抗の他端を開放端子とすることを特徴とする画
   像読取素子。
3. 【請求項３】 ゲート駆動線に接続する抵抗の抵抗体
   を、不純物をドーピングした半導体層で形成する請求項
   １若しくは請求項２に記載の画像読取素子。