JP2910485B2 - 画像読取装置及び画像読取方法 - Google Patents
画像読取装置及び画像読取方法Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/19—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays
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- H04N1/192—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line
- H04N1/193—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays
- H04N1/1931—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays with scanning elements electrically interconnected in groups
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- Engineering & Computer Science (AREA)
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Description
【0001】
【産業上の利用分野】本発明はファクシミリやスキャナ
等の画像入力装置に使用される画像読取装置及びその読
取方法に係り、特に、主走査方向にライン状に配列され
た受光素子を複数のブロックに分割し、マトリックス駆
動によりブロック毎に受光素子からの出力信号を読み取
るため、各受光素子毎に薄膜トランジスタを接続した画
像読取装置(TFT駆動型イメージセンサ)において、
画像信号を読み取る際、各ブロックによる副走査方向の
読み取りの位置ずれを防止できる画像読取装置に関す
る。
等の画像入力装置に使用される画像読取装置及びその読
取方法に係り、特に、主走査方向にライン状に配列され
た受光素子を複数のブロックに分割し、マトリックス駆
動によりブロック毎に受光素子からの出力信号を読み取
るため、各受光素子毎に薄膜トランジスタを接続した画
像読取装置(TFT駆動型イメージセンサ)において、
画像信号を読み取る際、各ブロックによる副走査方向の
読み取りの位置ずれを防止できる画像読取装置に関す
る。
【0002】
【従来の技術】従来使用されている密着型のイメージセ
ンサは、原稿幅に略等しい長さの長尺状の受光素子アレ
イに原稿面からの反射光をロッドレンズアレイを介して
入射させ、受光素子アレイを構成する各受光素子の光電
変換により原稿の画像情報に対応する電気信号を検出す
るものである。この種のイメージセンサとしては、各受
光素子で発生した電荷を薄膜トランジスタ(TFT)に
よりブロック単位でマトリックス配線を用いて転送し、
蓄積容量に電荷を一時保存した後に検出回路でブロック
毎に時系列的に信号を読み出すことにより、1個の駆動
用ICで1ラインの画像情報を読み取り可能として製造
コストの軽減を図ることができるTFT駆動型イメージ
センサが提案されている。
ンサは、原稿幅に略等しい長さの長尺状の受光素子アレ
イに原稿面からの反射光をロッドレンズアレイを介して
入射させ、受光素子アレイを構成する各受光素子の光電
変換により原稿の画像情報に対応する電気信号を検出す
るものである。この種のイメージセンサとしては、各受
光素子で発生した電荷を薄膜トランジスタ(TFT)に
よりブロック単位でマトリックス配線を用いて転送し、
蓄積容量に電荷を一時保存した後に検出回路でブロック
毎に時系列的に信号を読み出すことにより、1個の駆動
用ICで1ラインの画像情報を読み取り可能として製造
コストの軽減を図ることができるTFT駆動型イメージ
センサが提案されている。
【0003】TFT駆動型イメージセンサは、例えば図
8に示すように、原稿幅とほぼ同じ長さにわたり一定の
密度で複数個の受光素子Pを配列した受光素子アレイ5
0と、各受光素子Pに対して1:1に対応する複数個の
薄膜トランジスタ(TFT)Tから成る薄膜トランジス
タアレイ51と、受光素子Pに発生した電荷の検出を行
なう駆動用IC52と、前記各薄膜トランジスタTと駆
動用IC52とをマトリックス接続する配線53とから
構成されている。受光素子アレイ50は、n個を1ブロ
ックとしてKブロック分の受光素子Pから構成されてい
る。各受光素子Pは薄膜トランジスタTのドレイン電極
に接続され、ブロックを構成するn個の薄膜トランジス
タTのソース電極側がそれぞれ信号検出のための駆動用
IC52に接続されている。また、各薄膜トランジスタ
Tのゲート電極は、ブロック毎にゲート駆動線G1 〜G
k に接続されている。
8に示すように、原稿幅とほぼ同じ長さにわたり一定の
密度で複数個の受光素子Pを配列した受光素子アレイ5
0と、各受光素子Pに対して1:1に対応する複数個の
薄膜トランジスタ(TFT)Tから成る薄膜トランジス
タアレイ51と、受光素子Pに発生した電荷の検出を行
なう駆動用IC52と、前記各薄膜トランジスタTと駆
動用IC52とをマトリックス接続する配線53とから
構成されている。受光素子アレイ50は、n個を1ブロ
ックとしてKブロック分の受光素子Pから構成されてい
る。各受光素子Pは薄膜トランジスタTのドレイン電極
に接続され、ブロックを構成するn個の薄膜トランジス
タTのソース電極側がそれぞれ信号検出のための駆動用
IC52に接続されている。また、各薄膜トランジスタ
Tのゲート電極は、ブロック毎にゲート駆動線G1 〜G
k に接続されている。
【0004】各受光素子Pはフォトダイオードであり、
カソ−ド側に正の電圧VB を印加することにより、逆バ
イアス状態としている。原稿面からの反射光が受光素子
アレイ50に入射すると、蓄積期間中に光の入射によっ
て内部発生した正孔・電子対は電荷として、受光素子P
の等価容量と薄膜トランジスタTのゲート,ドレイン間
のオーバーラップ容量に蓄積された後、薄膜トランジス
タTのゲート駆動線G1 にパルスを印加し、ゲート駆動
線G1 により導通状態となる薄膜トランジスタ(T11〜
T1n)のドレイン側の電荷nビット分を、配線が有する
配線容量CL に転送する。そして、この蓄積電荷により
駆動用IC52に接続される各共通信号線54の電位が
変化し、この電位を駆動用IC52内のボルテージフォ
ロワアンプで検出するとともに、アナログマルチプレク
サによって時系列に出力線55に出力する。以降同様に
して、ゲート駆動線G2 〜GK にパルスを与えて薄膜ト
ランジスタTをブロック毎に逐次ONすることにより前
記動作を繰り返し、受光素子アレイ50を形成するn×
Kビット分の信号を時系列的に読み取り(主走査方
向)、更にローラ等の原稿送り手段(図示せず)により
原稿を移動させて(副走査方向)前記動作を繰り返し、
原稿面全体の画像信号を得るものである(例えば、特開
平2−26532号公報参照)。
カソ−ド側に正の電圧VB を印加することにより、逆バ
イアス状態としている。原稿面からの反射光が受光素子
アレイ50に入射すると、蓄積期間中に光の入射によっ
て内部発生した正孔・電子対は電荷として、受光素子P
の等価容量と薄膜トランジスタTのゲート,ドレイン間
のオーバーラップ容量に蓄積された後、薄膜トランジス
タTのゲート駆動線G1 にパルスを印加し、ゲート駆動
線G1 により導通状態となる薄膜トランジスタ(T11〜
T1n)のドレイン側の電荷nビット分を、配線が有する
配線容量CL に転送する。そして、この蓄積電荷により
駆動用IC52に接続される各共通信号線54の電位が
変化し、この電位を駆動用IC52内のボルテージフォ
ロワアンプで検出するとともに、アナログマルチプレク
サによって時系列に出力線55に出力する。以降同様に
して、ゲート駆動線G2 〜GK にパルスを与えて薄膜ト
ランジスタTをブロック毎に逐次ONすることにより前
記動作を繰り返し、受光素子アレイ50を形成するn×
Kビット分の信号を時系列的に読み取り(主走査方
向)、更にローラ等の原稿送り手段(図示せず)により
原稿を移動させて(副走査方向)前記動作を繰り返し、
原稿面全体の画像信号を得るものである(例えば、特開
平2−26532号公報参照)。
【0005】
【発明が解決しようとする課題】しかしながら上記構造
のTFT駆動型イメージセンサによると、主走査方向に
画素をブロック単位で読み取るのに対して、原稿送り手
段により原稿を受光素子アレイに対して副走査方向に相
対的に移動させるため、各ブロックで反射光により発生
する電荷を蓄積している間に、対応する原稿の位置がず
れてしまう。すなわち、画像信号のサンプリングタイミ
ングが画素毎にずれてしまう。このため、読み出した信
号に対応する画素位置が副走査方向に異なることによ
り、読み取りずれのある画像となってしまうという問題
点があった。
のTFT駆動型イメージセンサによると、主走査方向に
画素をブロック単位で読み取るのに対して、原稿送り手
段により原稿を受光素子アレイに対して副走査方向に相
対的に移動させるため、各ブロックで反射光により発生
する電荷を蓄積している間に、対応する原稿の位置がず
れてしまう。すなわち、画像信号のサンプリングタイミ
ングが画素毎にずれてしまう。このため、読み出した信
号に対応する画素位置が副走査方向に異なることによ
り、読み取りずれのある画像となってしまうという問題
点があった。
【0006】また、上述した従来のイメ−ジセンサにお
いては、ブロック毎に順次画像信号を読み出すために、
各ブロックの対応する画素位置を共通の信号線で接続す
ることとなり、このため一般的には、信号線をマトリッ
クス状の多層配線としているが、信号線をこのようにマ
トリックス状に配置することにより、信号線間にいわゆ
るクロスト−ク現象が生じ、正常な画像信号が得られな
いという問題もあった。さらに、受光素子アレイを複数
列設けて、各受光素子に接続されるスイッチング素子を
設けると共に、受光素子アレイ上にカラ−フィルタを載
置し、それぞれの受光素子アレイ列で特定波長の光を読
み取るカラ−イメ−ジセンサとした場合には、主走査方
向に同じ位置を読み取るべき各色に対応する受光素子
は、副走査方向に数画素ピッチ置きに配列されている。
その一方、各ブロックでの蓄積、転送のタイミングは順
次に行われるようになっているので、原稿が移動してい
る時には、各ブロックで蓄積している時間に対応する分
だけ原稿の位置がずれてしまう。このため、画像出力と
しては色ずれのある画像になってしまうという問題があ
る。
いては、ブロック毎に順次画像信号を読み出すために、
各ブロックの対応する画素位置を共通の信号線で接続す
ることとなり、このため一般的には、信号線をマトリッ
クス状の多層配線としているが、信号線をこのようにマ
トリックス状に配置することにより、信号線間にいわゆ
るクロスト−ク現象が生じ、正常な画像信号が得られな
いという問題もあった。さらに、受光素子アレイを複数
列設けて、各受光素子に接続されるスイッチング素子を
設けると共に、受光素子アレイ上にカラ−フィルタを載
置し、それぞれの受光素子アレイ列で特定波長の光を読
み取るカラ−イメ−ジセンサとした場合には、主走査方
向に同じ位置を読み取るべき各色に対応する受光素子
は、副走査方向に数画素ピッチ置きに配列されている。
その一方、各ブロックでの蓄積、転送のタイミングは順
次に行われるようになっているので、原稿が移動してい
る時には、各ブロックで蓄積している時間に対応する分
だけ原稿の位置がずれてしまう。このため、画像出力と
しては色ずれのある画像になってしまうという問題があ
る。
【0007】本発明は上記実情に鑑みてなされたもの
で、原稿画像の読取りずれや色ずれがなく、且つクロス
トークの発生を防止できる画像読取装置及び画像読取方
法を提供することを目的とする。
で、原稿画像の読取りずれや色ずれがなく、且つクロス
トークの発生を防止できる画像読取装置及び画像読取方
法を提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
請求項目1記載の画像読取装置は、複数ビットの受光素
子を1ブロックとし複数ブロックをライン状に配列して
成る受光素子アレイと、前記受光素子アレイで発生した
電荷を全ビット分一括に転送するため前記各受光素子に
接続した複数の第1のスイッチング素子と、前記転送動
作後に前記受光素子に残留する電荷を全ビット分一括に
リセットするため前記各受光素子に接続した複数の第2
のスイッチング素子と、前記転送された電荷を保持する
ため前記各第1のスイッチング素子に接続した複数の容
量部と、前記各容量部に保持された電荷を再転送するた
め前記第1のスイッチング素子に接続した複数の第3の
スイッチング素子とを有し、次の構成を含むことを特徴
としている。各ブロックにおける複数ビットの前記第3
のスイッチング素子同士は、ブロック数に対応する数の
各共通信号線により互に接続されている。前記各共通信
号線は、前記第3のスイッチング素子によって再転送さ
れた電荷を保持する配線容量部を有している。前記各共
通信号線は、前記配線容量部に保持された電荷を画像信
号として出力する信号検出手段に接続している。特に、
この画像読取装置において、第1のスイッチング素子及
び第2のスイッチング素子はソース電極,ドレイン電
極,ゲート電極を有する薄膜トランジスタで形成され、
前記ゲート電極は複数のビット毎に共通の制御線よりそ
れぞれ信号が供給されるように構成するものが好適であ
る。また、各受光素子は複数のビット毎に共通の電源供
給線よりバイアス電圧が供給されるように構成するのが
好適である。さらに、第1乃至第3のスイッチング素子
は薄膜トランジスタからなり、これら第1乃至第3のス
イッチング素子は順に略直線状に配設され、第1及び第
2のスイッチング素子をなす薄膜トランジスタの各ソー
ス及びドレイン電極はゲート電極を中心として同一側に
配置される一方、第3のスイッチング素子をなす薄膜ト
ランジスタのソース及びドレイン電極はそれぞれ前記第
1及び第2のスイッチング素子をなす薄膜トランジスタ
のソース及びドレイン電極の配設位置と反対側に配設さ
れたものが好適である。
請求項目1記載の画像読取装置は、複数ビットの受光素
子を1ブロックとし複数ブロックをライン状に配列して
成る受光素子アレイと、前記受光素子アレイで発生した
電荷を全ビット分一括に転送するため前記各受光素子に
接続した複数の第1のスイッチング素子と、前記転送動
作後に前記受光素子に残留する電荷を全ビット分一括に
リセットするため前記各受光素子に接続した複数の第2
のスイッチング素子と、前記転送された電荷を保持する
ため前記各第1のスイッチング素子に接続した複数の容
量部と、前記各容量部に保持された電荷を再転送するた
め前記第1のスイッチング素子に接続した複数の第3の
スイッチング素子とを有し、次の構成を含むことを特徴
としている。各ブロックにおける複数ビットの前記第3
のスイッチング素子同士は、ブロック数に対応する数の
各共通信号線により互に接続されている。前記各共通信
号線は、前記第3のスイッチング素子によって再転送さ
れた電荷を保持する配線容量部を有している。前記各共
通信号線は、前記配線容量部に保持された電荷を画像信
号として出力する信号検出手段に接続している。特に、
この画像読取装置において、第1のスイッチング素子及
び第2のスイッチング素子はソース電極,ドレイン電
極,ゲート電極を有する薄膜トランジスタで形成され、
前記ゲート電極は複数のビット毎に共通の制御線よりそ
れぞれ信号が供給されるように構成するものが好適であ
る。また、各受光素子は複数のビット毎に共通の電源供
給線よりバイアス電圧が供給されるように構成するのが
好適である。さらに、第1乃至第3のスイッチング素子
は薄膜トランジスタからなり、これら第1乃至第3のス
イッチング素子は順に略直線状に配設され、第1及び第
2のスイッチング素子をなす薄膜トランジスタの各ソー
ス及びドレイン電極はゲート電極を中心として同一側に
配置される一方、第3のスイッチング素子をなす薄膜ト
ランジスタのソース及びドレイン電極はそれぞれ前記第
1及び第2のスイッチング素子をなす薄膜トランジスタ
のソース及びドレイン電極の配設位置と反対側に配設さ
れたものが好適である。
【0009】請求項5記載の画像読取方法は、請求項1
記載の画像読取装置において、各ブロック内において同
じ位置の第3のスイッチング素子を共通のゲート制御線
で駆動することにより、各ブロック内の第3のスイッチ
ング素子を順次駆動し、各容量部に保持された電荷を各
ブロックの第1ビット,各ブロックの第2ビット,各ブ
ロックの第3ビット,……の順に配線容量部に転送し、
駆動ICにより順次読み取るものである。
記載の画像読取装置において、各ブロック内において同
じ位置の第3のスイッチング素子を共通のゲート制御線
で駆動することにより、各ブロック内の第3のスイッチ
ング素子を順次駆動し、各容量部に保持された電荷を各
ブロックの第1ビット,各ブロックの第2ビット,各ブ
ロックの第3ビット,……の順に配線容量部に転送し、
駆動ICにより順次読み取るものである。
【0010】請求項6の画像読取方法は、請求項1記載
の画像読取装置の受光素子アレイを副走査方向に複数並
設すると共に、該複数の受光素子アレイの受光面側にカ
ラ−フィルタを配してなる画像読取装置の駆動方法であ
って、前記複数の受光素子アレイの各ブロックの同一位
置の受光素子に接続される前記第3のスイッチング素子
を同時に導通状態とすると共に、主走査方向に順に導通
状態としてゆくことにより前記複数の受光素子アレイか
ら主走査方向で同一位置にある受光素子の出力信号を同
時に得るものである。
の画像読取装置の受光素子アレイを副走査方向に複数並
設すると共に、該複数の受光素子アレイの受光面側にカ
ラ−フィルタを配してなる画像読取装置の駆動方法であ
って、前記複数の受光素子アレイの各ブロックの同一位
置の受光素子に接続される前記第3のスイッチング素子
を同時に導通状態とすると共に、主走査方向に順に導通
状態としてゆくことにより前記複数の受光素子アレイか
ら主走査方向で同一位置にある受光素子の出力信号を同
時に得るものである。
【0011】
【作用】請求項1記載の発明に係る画像読取装置によれ
ば、受光素子で発生した電荷は、第1のスイッチング素
子を介して容量部に一括転送されるが、この転送動作は
主走査方向で全ビット同一のタイミングで行われるの
で、そのため、従来と異なり読取りずれのない画像読取
装置が提供されることとなる。また、一括転送の後は、
各ブロックの対応ビット毎に読み取るので、ブロック毎
に共通信号線を接続することができ、共通接続線同士が
交差することなくクロストークの発生を防止することと
なる。
ば、受光素子で発生した電荷は、第1のスイッチング素
子を介して容量部に一括転送されるが、この転送動作は
主走査方向で全ビット同一のタイミングで行われるの
で、そのため、従来と異なり読取りずれのない画像読取
装置が提供されることとなる。また、一括転送の後は、
各ブロックの対応ビット毎に読み取るので、ブロック毎
に共通信号線を接続することができ、共通接続線同士が
交差することなくクロストークの発生を防止することと
なる。
【0012】請求項2記載の発明に係る画像読取装置に
よれば、第1及び第2のスイッチング素子のゲ−ト電極
はそれぞれ同一の制御線を介して制御信号が同時に入力
されるので、タイミングずれのない制御信号の供給がな
されることとなる。
よれば、第1及び第2のスイッチング素子のゲ−ト電極
はそれぞれ同一の制御線を介して制御信号が同時に入力
されるので、タイミングずれのない制御信号の供給がな
されることとなる。
【0013】請求項3記載の発明に係る画像読取装置に
よれば、複数の受光素子毎には同一の電源供給線を介し
て電源が供給されることとなり、従来と異なり一つの電
源線が長く配設されることがないので、電源電圧の低下
が抑圧されることとなる。
よれば、複数の受光素子毎には同一の電源供給線を介し
て電源が供給されることとなり、従来と異なり一つの電
源線が長く配設されることがないので、電源電圧の低下
が抑圧されることとなる。
【0014】請求項4記載の発明に係る画像読取装置に
よれば、各薄膜トランジスタの製造工程におけるマスク
パタ−ンのアライメントずれに起因して生じる各薄膜ト
ランジスタの出力変動が相互に相殺されることとなり、
出力変動が抑圧される。
よれば、各薄膜トランジスタの製造工程におけるマスク
パタ−ンのアライメントずれに起因して生じる各薄膜ト
ランジスタの出力変動が相互に相殺されることとなり、
出力変動が抑圧される。
【0015】請求項5記載の発明に係る画像読取方法に
よれば、各ブロックの同じ位置にある受光素子の電荷を
読み出すように第3のスイッチング素子を制御するの
で、信号線が従来と異なりマトリックス状の配線構造と
する必要がなくなり、そのため信号線間でのクロスト−
クが生じなくなるものである。
よれば、各ブロックの同じ位置にある受光素子の電荷を
読み出すように第3のスイッチング素子を制御するの
で、信号線が従来と異なりマトリックス状の配線構造と
する必要がなくなり、そのため信号線間でのクロスト−
クが生じなくなるものである。
【0016】請求項6記載の発明に係る画像読取方法に
よれば、各色毎にシリアルに読取信号が出力される従来
とは異なり、主走査方向で同一の位置にある受光素子の
信号が各色同時に読み出されることとなり、読取動作に
要する時間が従来に比して短縮されることとなる。
よれば、各色毎にシリアルに読取信号が出力される従来
とは異なり、主走査方向で同一の位置にある受光素子の
信号が各色同時に読み出されることとなり、読取動作に
要する時間が従来に比して短縮されることとなる。
【0017】
【実施例】本発明に係る画像読取装置の一実施例につい
て図1乃至図7を参照しながら説明する。ここで、図1
は本発明に係る画像読取装置の一構成例を示す回路図、
図2は図1に示された画像読取装置における一画素当り
の回路構成を示す回路図、図3は本実施例の動作を説明
するための主要部のタイミングチャ−ト、図4は配線の
配置についての他の実施例を示す構成図、図5は薄膜ト
ランジスタの配置構造の他の実施例を示す平面図、図6
はオ−バラップ容量の変化と薄膜トランジスタの配置構
造により出力値の変動量を試験した結果を示す説明図、
図7はオ−バラップ容量の変化に伴う主要部の信号波形
を示す波形図である。
て図1乃至図7を参照しながら説明する。ここで、図1
は本発明に係る画像読取装置の一構成例を示す回路図、
図2は図1に示された画像読取装置における一画素当り
の回路構成を示す回路図、図3は本実施例の動作を説明
するための主要部のタイミングチャ−ト、図4は配線の
配置についての他の実施例を示す構成図、図5は薄膜ト
ランジスタの配置構造の他の実施例を示す平面図、図6
はオ−バラップ容量の変化と薄膜トランジスタの配置構
造により出力値の変動量を試験した結果を示す説明図、
図7はオ−バラップ容量の変化に伴う主要部の信号波形
を示す波形図である。
【0018】この画像読取装置は、ガラス等の絶縁性部
材からなる基板上に、フォトダイオ−ドPをN個を併設
して1ブロックとし、このブロックをn個設けて受光素
子アレイ(P1,1 〜Pn,N )が形成されてなるものであ
る。本実施例においては、原稿の副走査方向において、
3つの受光素子アレイ11a,11b,11cが配置さ
れており、受光素子アレイ11aの上には赤(R)色光
のみを透過させるフィルタ(図示せず)が、受光素子ア
レイ11bの上には緑(G)色光を透過させるフィルタ
が、受光素子アレイ11cの上には青(B)色光を透過
させるフィルタが、それぞれ設けられていて、本装置は
カラ−の画像信号が得られるようになっている。また、
各フォトダイオ−ドPには、電荷一括転送部13が接続
されている。この電荷一括転送部13は、上述の各フォ
トダイオ−ドPに対応して設けられた薄膜トランジスタ
TTからなり、1個のフォトダイオ−ドに対して1個の
薄膜トランジスタTTが直列接続された構成となってい
る。さらに、各フォトダイオ−ドP1,1 〜Pn,N には、
電荷一括リセット部12が接続されている。すなわち、
この電荷一括リセット部12は、各フォトダイオ−ドP
1,1 〜P n,N に対応して設けられた薄膜トランジスタT
Rからなるもので、本実施例においては、この薄膜トラ
ンジスタTRのドレイン側は、フォトダイオ−ドP1,1
〜Pn,N のアノ−ド側に接続される一方、ソ−ス側は接
地されている。
材からなる基板上に、フォトダイオ−ドPをN個を併設
して1ブロックとし、このブロックをn個設けて受光素
子アレイ(P1,1 〜Pn,N )が形成されてなるものであ
る。本実施例においては、原稿の副走査方向において、
3つの受光素子アレイ11a,11b,11cが配置さ
れており、受光素子アレイ11aの上には赤(R)色光
のみを透過させるフィルタ(図示せず)が、受光素子ア
レイ11bの上には緑(G)色光を透過させるフィルタ
が、受光素子アレイ11cの上には青(B)色光を透過
させるフィルタが、それぞれ設けられていて、本装置は
カラ−の画像信号が得られるようになっている。また、
各フォトダイオ−ドPには、電荷一括転送部13が接続
されている。この電荷一括転送部13は、上述の各フォ
トダイオ−ドPに対応して設けられた薄膜トランジスタ
TTからなり、1個のフォトダイオ−ドに対して1個の
薄膜トランジスタTTが直列接続された構成となってい
る。さらに、各フォトダイオ−ドP1,1 〜Pn,N には、
電荷一括リセット部12が接続されている。すなわち、
この電荷一括リセット部12は、各フォトダイオ−ドP
1,1 〜P n,N に対応して設けられた薄膜トランジスタT
Rからなるもので、本実施例においては、この薄膜トラ
ンジスタTRのドレイン側は、フォトダイオ−ドP1,1
〜Pn,N のアノ−ド側に接続される一方、ソ−ス側は接
地されている。
【0019】上述の電荷一括転送部13には、さらに電
荷転送部14が接続されている。この電荷転送部14
は、各フォトダイオ−ドP1,1 〜Pn,N と同数の薄膜ト
ランジスタTMからなり、同一ブロック内の薄膜トラン
ジスタTMは、そのソ−ス側が共通信号線15で互いに
接続されている。そして、この共通信号線15は、先に
述べた3つの色毎に設けられた駆動用IC18a,18
b,18cの入力側に接続されている。また、先の電荷
転送部14を構成する薄膜トランジスタTMの内、各ブ
ロックの主走査方向(図1において紙面左右方向)にお
いて同一の画素位置にある薄膜トランジスタTMのゲ−
ト電極は、配線16aによって相互に接続されると共
に、この配線16aは各ブロック毎に対応する画素位置
のものが、ゲ−トマトリックス部17で接続されて、N
本のゲ−ト配線16bにまとめられ、ゲ−トドライバ回
路19に接続されるようになっている。尚、駆動用IC
18a〜18cは、図示しないが、n本の共通信号線の
電位を時系列的に選択して出力線20a,20b,20
cへ出力するためのアナログスイッチが内蔵されてい
る。
荷転送部14が接続されている。この電荷転送部14
は、各フォトダイオ−ドP1,1 〜Pn,N と同数の薄膜ト
ランジスタTMからなり、同一ブロック内の薄膜トラン
ジスタTMは、そのソ−ス側が共通信号線15で互いに
接続されている。そして、この共通信号線15は、先に
述べた3つの色毎に設けられた駆動用IC18a,18
b,18cの入力側に接続されている。また、先の電荷
転送部14を構成する薄膜トランジスタTMの内、各ブ
ロックの主走査方向(図1において紙面左右方向)にお
いて同一の画素位置にある薄膜トランジスタTMのゲ−
ト電極は、配線16aによって相互に接続されると共
に、この配線16aは各ブロック毎に対応する画素位置
のものが、ゲ−トマトリックス部17で接続されて、N
本のゲ−ト配線16bにまとめられ、ゲ−トドライバ回
路19に接続されるようになっている。尚、駆動用IC
18a〜18cは、図示しないが、n本の共通信号線の
電位を時系列的に選択して出力線20a,20b,20
cへ出力するためのアナログスイッチが内蔵されてい
る。
【0020】図2及び図3には、上述した画像読取装置
における一画素当りの回路図及びタイミングチャ−トが
示されており、以下、同図を参照しつつ一画素当り回路
構成及びその動作について説明する。受光素子としての
フォトダイオ−ドPは、寄生容量Cpを有しており、こ
の寄生容量Cpはフォトダイオ−ドPに対して並列接続
状態として表される。このフォトダイオ−ドPのアノ−
ドには電荷一括転送用の薄膜トランジスタTTと、順次
転送用の薄膜トランジスタTMとが直列接続されてお
り、薄膜トランジスタTMのソ−ス側は駆動用IC18
a〜18cの電荷検出用アンプ21に接続されている。
また、フォトダイオ−ドPのアノ−ドとア−スとの間に
は付加容量CADD及び電荷リセット用の薄膜トランジス
タTRが接続されている。さらに、電荷一括転送用の薄
膜トランジスタTTと順次転送用の薄膜トランジスタT
Mとの接続点とア−ス間には、一括転送用容量CT が、
順次転送用の薄膜トランジスタTMのソ−スとア−ス間
には配線容量CL が、それぞれ形成されている。
における一画素当りの回路図及びタイミングチャ−トが
示されており、以下、同図を参照しつつ一画素当り回路
構成及びその動作について説明する。受光素子としての
フォトダイオ−ドPは、寄生容量Cpを有しており、こ
の寄生容量Cpはフォトダイオ−ドPに対して並列接続
状態として表される。このフォトダイオ−ドPのアノ−
ドには電荷一括転送用の薄膜トランジスタTTと、順次
転送用の薄膜トランジスタTMとが直列接続されてお
り、薄膜トランジスタTMのソ−ス側は駆動用IC18
a〜18cの電荷検出用アンプ21に接続されている。
また、フォトダイオ−ドPのアノ−ドとア−スとの間に
は付加容量CADD及び電荷リセット用の薄膜トランジス
タTRが接続されている。さらに、電荷一括転送用の薄
膜トランジスタTTと順次転送用の薄膜トランジスタT
Mとの接続点とア−ス間には、一括転送用容量CT が、
順次転送用の薄膜トランジスタTMのソ−スとア−ス間
には配線容量CL が、それぞれ形成されている。
【0021】さらに、駆動用IC18a〜18c内部に
は、電荷検出用アンプ21とア−ス間に、配線容量CL
をリセットするためのリセット用MOSトランジスタ2
2が設けられている。尚、図2において、CGSは薄膜ト
ランジスタのゲ−ト・ソ−ス間のオ−バラップ容量を、
CGDはゲ−ト・ドレイン間のオ−バラップ容量を、それ
ぞれ表しており、さらに同図においては、これら記述の
横に括弧書きで上述した薄膜トランジスタTT,TR,
TMのいずれかを添字として記し、いずれの薄膜トラン
ジスタのオ−バラップ容量であるかを区別している。
尚、薄膜トランジスタTT,TR,TMは、静特性が同
一のものが用いられている。
は、電荷検出用アンプ21とア−ス間に、配線容量CL
をリセットするためのリセット用MOSトランジスタ2
2が設けられている。尚、図2において、CGSは薄膜ト
ランジスタのゲ−ト・ソ−ス間のオ−バラップ容量を、
CGDはゲ−ト・ドレイン間のオ−バラップ容量を、それ
ぞれ表しており、さらに同図においては、これら記述の
横に括弧書きで上述した薄膜トランジスタTT,TR,
TMのいずれかを添字として記し、いずれの薄膜トラン
ジスタのオ−バラップ容量であるかを区別している。
尚、薄膜トランジスタTT,TR,TMは、静特性が同
一のものが用いられている。
【0022】かかる構成において、フォトダイオ−ドP
で発生した光電荷は、一定時間寄生容量Cp、付加容量
CADD 、薄膜トランジスタTTの容量CGD(TT) 及び薄
膜トランジスタTRのCGD(TR) に、分配蓄積される。
そして、薄膜トランジスタTTのゲ−トにゲ−トパルス
ΦGTが印加されることにより、薄膜トランジスタTT
が導通状態となり、上述の寄生容量Cp等に蓄積された
電荷は、一括転送用容量CT に転送蓄積される(図3
(c)及び(d))参照)。次に、薄膜トランジスタT
Tが非導通状態となった後、薄膜トラジスタTRのゲ−
トにゲ−トパルスΦGRが印加されて薄膜トランジスタ
TRが導通状態となることによって寄生容量Cp、付加
容量C ADD 、オ−バラップ容量CGD(TT) 及びCGD(TR)
に残された未転送電荷がリセットされることとなる(図
3(a)及び(b)参照)。この後、薄膜トランジスタ
TMのゲ−トにゲ−トパルスΦGMが印加され、薄膜ト
ランジスタTMが導通状態となることによって、一括転
送用容量CT に蓄積された電荷が配線容量CL に蓄積さ
れることとなる(図3(e)及び(g)参照)。そし
て、配線容量CL に電荷蓄積されたことによって駆動用
IC18a〜18cに接続される信号線15の電位V3
が変化し、薄膜トランジスタTMが非導通状態となった
後にこの電位V3が駆動用IC18a〜18c内に設け
られた電荷検出用アンプ21により増幅されて出力線2
0a〜20cに、それぞれ出力されることとなる。その
後、リセット用MOSトランジスタ22がゲ−トパルス
ΦRo の印加により導通状態となって、配線容量CL が
リセットされ、このリセット後の電荷検出用アンプ21
の入力側の電位が基準電位として電荷検出用アンプ21
に検出され、本装置に接続される信号処理回路(図示せ
ず)において、画像読取信号がない場合の基準値として
利用されるようになっている。
で発生した光電荷は、一定時間寄生容量Cp、付加容量
CADD 、薄膜トランジスタTTの容量CGD(TT) 及び薄
膜トランジスタTRのCGD(TR) に、分配蓄積される。
そして、薄膜トランジスタTTのゲ−トにゲ−トパルス
ΦGTが印加されることにより、薄膜トランジスタTT
が導通状態となり、上述の寄生容量Cp等に蓄積された
電荷は、一括転送用容量CT に転送蓄積される(図3
(c)及び(d))参照)。次に、薄膜トランジスタT
Tが非導通状態となった後、薄膜トラジスタTRのゲ−
トにゲ−トパルスΦGRが印加されて薄膜トランジスタ
TRが導通状態となることによって寄生容量Cp、付加
容量C ADD 、オ−バラップ容量CGD(TT) 及びCGD(TR)
に残された未転送電荷がリセットされることとなる(図
3(a)及び(b)参照)。この後、薄膜トランジスタ
TMのゲ−トにゲ−トパルスΦGMが印加され、薄膜ト
ランジスタTMが導通状態となることによって、一括転
送用容量CT に蓄積された電荷が配線容量CL に蓄積さ
れることとなる(図3(e)及び(g)参照)。そし
て、配線容量CL に電荷蓄積されたことによって駆動用
IC18a〜18cに接続される信号線15の電位V3
が変化し、薄膜トランジスタTMが非導通状態となった
後にこの電位V3が駆動用IC18a〜18c内に設け
られた電荷検出用アンプ21により増幅されて出力線2
0a〜20cに、それぞれ出力されることとなる。その
後、リセット用MOSトランジスタ22がゲ−トパルス
ΦRo の印加により導通状態となって、配線容量CL が
リセットされ、このリセット後の電荷検出用アンプ21
の入力側の電位が基準電位として電荷検出用アンプ21
に検出され、本装置に接続される信号処理回路(図示せ
ず)において、画像読取信号がない場合の基準値として
利用されるようになっている。
【0023】尚、リセット用の薄膜トランジスタTRを
設けたのは、寄生容量Cpと一括転送用容量CT の容量
比は、Cp:CT =1:1〜2程度であり、フォトダイ
オ−ドP側の残留電位が大となる傾向になるので、リセ
ットを行う必要があるためである。また、一括転送用容
量CT と配線容量CL との容量比は、CT :CL =1:
10程度で、先のCpの残留電位程でないにしても、1
0%程度の残留電位はあるので、リセット用MOSトラ
ンジスタ22を導通させて配線容量CL をリセットする
際に、薄膜トランジスタTMも同時に導通させて一括転
送用容量CT をリセットするようにしている。
設けたのは、寄生容量Cpと一括転送用容量CT の容量
比は、Cp:CT =1:1〜2程度であり、フォトダイ
オ−ドP側の残留電位が大となる傾向になるので、リセ
ットを行う必要があるためである。また、一括転送用容
量CT と配線容量CL との容量比は、CT :CL =1:
10程度で、先のCpの残留電位程でないにしても、1
0%程度の残留電位はあるので、リセット用MOSトラ
ンジスタ22を導通させて配線容量CL をリセットする
際に、薄膜トランジスタTMも同時に導通させて一括転
送用容量CT をリセットするようにしている。
【0024】次に、本装置全体の動作について図1、図
3、図9及び図10を参照しつつ説明する。先ず、図1
及び図3を参照しつつ、本装置の基本的な動作を説明
し、次に図9及び図10を参照しつつ特にR、G、Bの
各色素毎の画素デ−タの取得タイミングについて説明す
ることとする。初めに、図示されない回路よりスタ−ト
パルス(図3(h)参照)がゲ−トドライバ−回路19
と駆動用IC18a〜18cに入力され、このスタ−ト
パルスの入力から一定時間の間、フォトダイオ−ドP
は、光電荷の蓄積状態となる。一方、この間に駆動用I
C18a〜18cのリセット用MOSトランジスタ22
にはゲ−トパルスΦRo が入力され(図3(i)参
照)、導通状態となって配線容量CL がリセットされ
て、この時の薄膜トランジスタTMのソ−ス側の電位、
すなわち、電荷検出用アンプ21の入力側の電位が、フ
ォトダイオ−ドPからの光電荷の読み出し開始前の基準
電位とされることとなる。次いで、薄膜トランジスタT
Tのゲ−トにゲ−トパルスΦGTが印加され(図3
(c)参照)、薄膜トランジスタTTが導通状態となる
ことにより、先のフォトダイオ−ドPの蓄積時間の間に
寄生容量Cp及び付加容量CADD に蓄積された電荷が一
括転送用容量CT に転送蓄積されることとなる。このフ
ォトダイオ−ドPの蓄積電荷の転送は、各色のフォトダ
イオ−ドPについて同時に行われるものである。そし
て、この電荷の転送により薄膜トランジスタTTのソ−
スと薄膜トランジスタTMとの接続点の電位V2は、転
送された電荷量に対応して図3(d)に示されたように
上昇することとなる。
3、図9及び図10を参照しつつ説明する。先ず、図1
及び図3を参照しつつ、本装置の基本的な動作を説明
し、次に図9及び図10を参照しつつ特にR、G、Bの
各色素毎の画素デ−タの取得タイミングについて説明す
ることとする。初めに、図示されない回路よりスタ−ト
パルス(図3(h)参照)がゲ−トドライバ−回路19
と駆動用IC18a〜18cに入力され、このスタ−ト
パルスの入力から一定時間の間、フォトダイオ−ドP
は、光電荷の蓄積状態となる。一方、この間に駆動用I
C18a〜18cのリセット用MOSトランジスタ22
にはゲ−トパルスΦRo が入力され(図3(i)参
照)、導通状態となって配線容量CL がリセットされ
て、この時の薄膜トランジスタTMのソ−ス側の電位、
すなわち、電荷検出用アンプ21の入力側の電位が、フ
ォトダイオ−ドPからの光電荷の読み出し開始前の基準
電位とされることとなる。次いで、薄膜トランジスタT
Tのゲ−トにゲ−トパルスΦGTが印加され(図3
(c)参照)、薄膜トランジスタTTが導通状態となる
ことにより、先のフォトダイオ−ドPの蓄積時間の間に
寄生容量Cp及び付加容量CADD に蓄積された電荷が一
括転送用容量CT に転送蓄積されることとなる。このフ
ォトダイオ−ドPの蓄積電荷の転送は、各色のフォトダ
イオ−ドPについて同時に行われるものである。そし
て、この電荷の転送により薄膜トランジスタTTのソ−
スと薄膜トランジスタTMとの接続点の電位V2は、転
送された電荷量に対応して図3(d)に示されたように
上昇することとなる。
【0025】一括転送用容量CT への転送終了後、薄膜
トランジスタTRのゲ−トへゲ−トパルスΦGRが印加
され、薄膜トランジスタTRが導通状態となることによ
り寄生容量Cp及び付加容量CADD に残った未転送電荷
のリセットが行われることとなる(図3(a)及び
(b)参照)。そして、ゲ−トドライバ回路19から
は、ゲ−トパルスΦGM 1 が出力され(図3(e)参
照)、ゲ−ト配線16b及びゲ−トマトリクス部17を
介して各ブロックの一番目の薄膜トランジスタTMa
1,1 〜TMan,1 、TMb1,1 〜TMbn,1 ・・・TM
c1,1 〜TMcn,1 のゲ−トに印加され、これら薄膜ト
ランジスタTMが導通状態となって一括転送用容量CT
の電荷が各配線容量CL に転送蓄積されることとなる。
その結果、薄膜トランジスタTMのソ−ス側電位V3
は、配線容量CL へ転送された電荷量に対応して図3
(g)に示されたように上昇することとなる。この電位
V3の変化は共通信号線15の電位を変化させることと
なり、駆動用IC18a〜18cの内の図示しないn個
のアナログスイッチが順次導通状態となることによっ
て、各駆動用IC18a〜18cのそれぞれの出力線2
0a〜20cには、時系列的に信号が出力される。すな
わち、駆動用IC18aの出力線20aからは、第1ブ
ロックにおける赤色用の受光素子アレイ11aの第1番
目のフォトダイオードPa1,1 の読取り信号が、駆動用
IC18bの出力線20bからは、同じく第1ブロック
における緑色用の受光素子アレイ11bの第1番目のフ
ォトダイオードPb1,1 の読取り信号が、駆動用IC1
8cの出力線20cからは、同じく第1ブロックにおけ
る青色用の受光素子アレイ11cの第1番目のフォトダ
イオ−ドPc1,1 の読取り信号が、同時に出力されるこ
ととなる。そして、その後には、出力20aからは第2
ブロックにおける赤色用の受光素子アレイ11aの第1
番目のフォトダイオ−ドPa2,1 の読取り信号が、出力
線20bからは第2ブロックにおける緑色用の受光素子
アレイ11bの第1番目のフォトダイオ−ドPb2,1 の
読取り信号が、出力線20cから第2ブロックにおける
青色用の受光素子アレイ11cの第1番目のフォトダイ
オ−ドPc2,1 が同時に出力されるというようにして各
ブロックの同じ対応する位置にあるフォトダイオ−ドの
読取り信号が時系列的に読み出されるようになってい
る。
トランジスタTRのゲ−トへゲ−トパルスΦGRが印加
され、薄膜トランジスタTRが導通状態となることによ
り寄生容量Cp及び付加容量CADD に残った未転送電荷
のリセットが行われることとなる(図3(a)及び
(b)参照)。そして、ゲ−トドライバ回路19から
は、ゲ−トパルスΦGM 1 が出力され(図3(e)参
照)、ゲ−ト配線16b及びゲ−トマトリクス部17を
介して各ブロックの一番目の薄膜トランジスタTMa
1,1 〜TMan,1 、TMb1,1 〜TMbn,1 ・・・TM
c1,1 〜TMcn,1 のゲ−トに印加され、これら薄膜ト
ランジスタTMが導通状態となって一括転送用容量CT
の電荷が各配線容量CL に転送蓄積されることとなる。
その結果、薄膜トランジスタTMのソ−ス側電位V3
は、配線容量CL へ転送された電荷量に対応して図3
(g)に示されたように上昇することとなる。この電位
V3の変化は共通信号線15の電位を変化させることと
なり、駆動用IC18a〜18cの内の図示しないn個
のアナログスイッチが順次導通状態となることによっ
て、各駆動用IC18a〜18cのそれぞれの出力線2
0a〜20cには、時系列的に信号が出力される。すな
わち、駆動用IC18aの出力線20aからは、第1ブ
ロックにおける赤色用の受光素子アレイ11aの第1番
目のフォトダイオードPa1,1 の読取り信号が、駆動用
IC18bの出力線20bからは、同じく第1ブロック
における緑色用の受光素子アレイ11bの第1番目のフ
ォトダイオードPb1,1 の読取り信号が、駆動用IC1
8cの出力線20cからは、同じく第1ブロックにおけ
る青色用の受光素子アレイ11cの第1番目のフォトダ
イオ−ドPc1,1 の読取り信号が、同時に出力されるこ
ととなる。そして、その後には、出力20aからは第2
ブロックにおける赤色用の受光素子アレイ11aの第1
番目のフォトダイオ−ドPa2,1 の読取り信号が、出力
線20bからは第2ブロックにおける緑色用の受光素子
アレイ11bの第1番目のフォトダイオ−ドPb2,1 の
読取り信号が、出力線20cから第2ブロックにおける
青色用の受光素子アレイ11cの第1番目のフォトダイ
オ−ドPc2,1 が同時に出力されるというようにして各
ブロックの同じ対応する位置にあるフォトダイオ−ドの
読取り信号が時系列的に読み出されるようになってい
る。
【0026】そして、各ブロックの1番目のフォトダイ
オ−ドPの出力信号が時系列的に読み出された後は、ゲ
−トパルスΦGM2 〜ΦGM N により各ブロックの第2
乃至第Nの薄膜トランジスタTMa1,2 〜TMan,2 、
TMb1,2 〜TMbn,2 、TMc1,2 〜TMcn,2 から
TMa1,N 〜TMan,N 、TMb1,N 〜TMbn,N 、T
Mc1,N 〜TMcn,N までが、それぞれ導通状態となっ
て、上述したと同じように駆動用IC18a〜18cの
各出力線20a〜20cから各フォトダイオ−ドPの読
取り信号が出力されることとなる。結局、本実施例にお
いては、画像を読み取る際には受光素子アレイ11a〜
11cにおいて主走査方向へ順次走査したのに対し、画
像信号の出力の際には、各色の画像信号が主走査方向に
おいて一度に出力されるのではなく、時間的に離散して
出力されることとなるものである。したがって、本装置
を使用する際には、図1には示されていないが、駆動用
IC18a〜18cの出力側にバッファメモリを設け、
駆動用IC18a〜18cから出力された信号をこのバ
ッファメモリに一旦蓄積して、主走査方向で1ライン分
の画像信号を得るようにする必要がある。この場合、原
稿をロ−ラ等の原稿送り手段(図示せず)により、1ラ
イン分づつ送り、その度毎に上述したような画像信号の
読取り、出力が繰り返されることとなる。
オ−ドPの出力信号が時系列的に読み出された後は、ゲ
−トパルスΦGM2 〜ΦGM N により各ブロックの第2
乃至第Nの薄膜トランジスタTMa1,2 〜TMan,2 、
TMb1,2 〜TMbn,2 、TMc1,2 〜TMcn,2 から
TMa1,N 〜TMan,N 、TMb1,N 〜TMbn,N 、T
Mc1,N 〜TMcn,N までが、それぞれ導通状態となっ
て、上述したと同じように駆動用IC18a〜18cの
各出力線20a〜20cから各フォトダイオ−ドPの読
取り信号が出力されることとなる。結局、本実施例にお
いては、画像を読み取る際には受光素子アレイ11a〜
11cにおいて主走査方向へ順次走査したのに対し、画
像信号の出力の際には、各色の画像信号が主走査方向に
おいて一度に出力されるのではなく、時間的に離散して
出力されることとなるものである。したがって、本装置
を使用する際には、図1には示されていないが、駆動用
IC18a〜18cの出力側にバッファメモリを設け、
駆動用IC18a〜18cから出力された信号をこのバ
ッファメモリに一旦蓄積して、主走査方向で1ライン分
の画像信号を得るようにする必要がある。この場合、原
稿をロ−ラ等の原稿送り手段(図示せず)により、1ラ
イン分づつ送り、その度毎に上述したような画像信号の
読取り、出力が繰り返されることとなる。
【0027】次に、図9及び図10を参照しつつ3色の
画素デ−タ間のタイミングの関係について説明する。初
めに、本装置の動作の理解を助けるために、従来のカラ
−画像読取装置における各色毎のデ−タの読み出しタイ
ミングについて説明する。図9(b)には従来装置にお
けるカラ−画素デ−タの読み出しタイミングが示されて
いる。ここで、この従来装置の各色素毎の受光素子の配
列は、基本的には図1に示された構成と同様であるとす
る。また、図9中で用いられているPan,N、Pbn,N、P
cn,N、の意味するところは、本発明の実施例におけるも
のと同一である。しかして、従来装置においては、第1
の受光素子アレイ(例えば、図1で言えば赤色(R)の
みを透過させるフィルタが取着された受光素子アレイ1
1aに相当)の信号が読み出され(図9(b)において
GM1〜GMNの期間)、つぎに第2の受光素子アレイ(例
えば、図1で言えば緑色(G)のみを透過させるフィル
タが取着された受光素子アレイ11bに相当)の信号が
読み出され(図9(b)において(GM(N+1)〜GM2N の
期間)、続いて第3の受光素子アレイ(例えば、図1で
言えば青色(B)のみを透過させるフィルタが取着され
た受光素子アレイ11cに相当)の信号が読み出される
(図9(b)において(GM(2N+1) 〜GM3N の期間)よ
うになっているものである。すなわち、従来装置におい
ては、各色毎に画素デ−タがシリアルに読み出されるよ
うになっていた。
画素デ−タ間のタイミングの関係について説明する。初
めに、本装置の動作の理解を助けるために、従来のカラ
−画像読取装置における各色毎のデ−タの読み出しタイ
ミングについて説明する。図9(b)には従来装置にお
けるカラ−画素デ−タの読み出しタイミングが示されて
いる。ここで、この従来装置の各色素毎の受光素子の配
列は、基本的には図1に示された構成と同様であるとす
る。また、図9中で用いられているPan,N、Pbn,N、P
cn,N、の意味するところは、本発明の実施例におけるも
のと同一である。しかして、従来装置においては、第1
の受光素子アレイ(例えば、図1で言えば赤色(R)の
みを透過させるフィルタが取着された受光素子アレイ1
1aに相当)の信号が読み出され(図9(b)において
GM1〜GMNの期間)、つぎに第2の受光素子アレイ(例
えば、図1で言えば緑色(G)のみを透過させるフィル
タが取着された受光素子アレイ11bに相当)の信号が
読み出され(図9(b)において(GM(N+1)〜GM2N の
期間)、続いて第3の受光素子アレイ(例えば、図1で
言えば青色(B)のみを透過させるフィルタが取着され
た受光素子アレイ11cに相当)の信号が読み出される
(図9(b)において(GM(2N+1) 〜GM3N の期間)よ
うになっているものである。すなわち、従来装置におい
ては、各色毎に画素デ−タがシリアルに読み出されるよ
うになっていた。
【0028】これに対し、本実施例の装置においては、
図9(a)に示されたように、各受光素子11a〜11
cの信号がパラレルに読み出されるようになっている。
すなわち、最初に、ゲ−ト期間GM1においては、ゲ−ト
パルスΦGM 1 がゲ−トドライバ回路19から出力され
ることによって、受光素子アレイ11aから各ブロック
の第1番目のフォトダイオ−ドPa1,1 〜Pan,1 の信
号がシリアルに、受光素子アレイ11bから各ブロック
の第1番目のフォトダイオ−ドPb1,1 〜Pbn,1 の信
号がシリアルに、受光素子アレイ11cからはPc1,1
〜Pcn,1 からの信号がシリアルに、それぞれ読み出さ
れる。そして、この各受光素子アレイ11a〜11cか
らの読み出しは同時に行われるようになっている(図9
(a)参照)。続いて、ゲ−ト期間GM2においては、ゲ
−トパルスΦGM 2 がゲ−トドライバ回路19から出力
されることによって、受光素子アレイ11a〜11cに
おける各ブロックの第2番目のフォトダイオ−ドPの信
号が上述と同様にして読み出される。そして、以下上述
と同様にしてゲ−ト期間GMNまで順次読み出しが行われ
る(図9(a)参照)。したがって、本実施例の装置に
よればカラ−信号の読み出し時間は、図9(b)で説明
した従来の方式に比して1/3に短縮されている。
図9(a)に示されたように、各受光素子11a〜11
cの信号がパラレルに読み出されるようになっている。
すなわち、最初に、ゲ−ト期間GM1においては、ゲ−ト
パルスΦGM 1 がゲ−トドライバ回路19から出力され
ることによって、受光素子アレイ11aから各ブロック
の第1番目のフォトダイオ−ドPa1,1 〜Pan,1 の信
号がシリアルに、受光素子アレイ11bから各ブロック
の第1番目のフォトダイオ−ドPb1,1 〜Pbn,1 の信
号がシリアルに、受光素子アレイ11cからはPc1,1
〜Pcn,1 からの信号がシリアルに、それぞれ読み出さ
れる。そして、この各受光素子アレイ11a〜11cか
らの読み出しは同時に行われるようになっている(図9
(a)参照)。続いて、ゲ−ト期間GM2においては、ゲ
−トパルスΦGM 2 がゲ−トドライバ回路19から出力
されることによって、受光素子アレイ11a〜11cに
おける各ブロックの第2番目のフォトダイオ−ドPの信
号が上述と同様にして読み出される。そして、以下上述
と同様にしてゲ−ト期間GMNまで順次読み出しが行われ
る(図9(a)参照)。したがって、本実施例の装置に
よればカラ−信号の読み出し時間は、図9(b)で説明
した従来の方式に比して1/3に短縮されている。
【0029】ところで、受光素子アレイ11a〜11c
は、副走査方向において一定の間隔を隔て配置されてい
るので、各受光素子アレイ11a〜11cから同一の出
力タイミングで出力される信号は、被読み取り原稿の同
一の部位に対するものではない。したがって、図9
(a)で示されたようなタイミングで読み出された信号
を単純に合成すると、いわゆる色ずれが生じた画像信号
となってしまう。このため、各受光素子アレイ11a〜
11cから出力された信号を合成するには、この同一の
読み取り部分に対する各受光素子アレイ11a〜11c
からの信号出力タイミングのずれを考慮して合成(いわ
ゆる色合わせ処理)を行う必要がある。図10は、この
事を模式的に表したもので、図10(a)は図9(a)
に示された各受光素子アレイ11a〜11cからの信号
の出力状態を、3サイクルに渡って表したものである。
先に述べたような色ずれの発生を回避するためには、図
1には示されてないが駆動用IC18a〜18cの出力
側に記憶回路を設け、図10(a)に示されたタイミン
グで出力された信号をこの記憶回路に蓄積し、各受光素
子アレイ11a〜11cと被読み取り原稿(図示せず)
との副走査方向における相対速度を考慮しつつ一定時間
のずれを設けて蓄積された信号を出力してこれを合成す
ることが必要となる。本実施例においては、受光素子ア
レイ11aの信号については蓄積時間T1における信号
を、受光素子アレイ11bの信号については蓄積時間T
2における信号を、受光素子アレイ11cの信号につい
ては蓄積時間T3における信号を、それぞれ合成する
(図10(b)の区間イの部分参照)ことにより色ずれ
がない画像信号が得られることとなる。例えば、被読み
取り原稿(図示せず)が固定され、受光素子アレイ11
a〜11cが副走査方向で移動されるものとすれば、図
10(b)では、蓄積時間T1経過した時点で受光素子
11bが丁度被読み取り原稿と正対する位置に移動し、
さらに、蓄積時間T2経過した時点で受光素子11cが
丁度被読み取り原稿と正対する位置に移動し、それぞれ
被読み取り原稿を正面から読み取った信号が得られるこ
ととなるので、これらを合成することによって先に述べ
たように色ずれのない画像信号が得られるものである。
は、副走査方向において一定の間隔を隔て配置されてい
るので、各受光素子アレイ11a〜11cから同一の出
力タイミングで出力される信号は、被読み取り原稿の同
一の部位に対するものではない。したがって、図9
(a)で示されたようなタイミングで読み出された信号
を単純に合成すると、いわゆる色ずれが生じた画像信号
となってしまう。このため、各受光素子アレイ11a〜
11cから出力された信号を合成するには、この同一の
読み取り部分に対する各受光素子アレイ11a〜11c
からの信号出力タイミングのずれを考慮して合成(いわ
ゆる色合わせ処理)を行う必要がある。図10は、この
事を模式的に表したもので、図10(a)は図9(a)
に示された各受光素子アレイ11a〜11cからの信号
の出力状態を、3サイクルに渡って表したものである。
先に述べたような色ずれの発生を回避するためには、図
1には示されてないが駆動用IC18a〜18cの出力
側に記憶回路を設け、図10(a)に示されたタイミン
グで出力された信号をこの記憶回路に蓄積し、各受光素
子アレイ11a〜11cと被読み取り原稿(図示せず)
との副走査方向における相対速度を考慮しつつ一定時間
のずれを設けて蓄積された信号を出力してこれを合成す
ることが必要となる。本実施例においては、受光素子ア
レイ11aの信号については蓄積時間T1における信号
を、受光素子アレイ11bの信号については蓄積時間T
2における信号を、受光素子アレイ11cの信号につい
ては蓄積時間T3における信号を、それぞれ合成する
(図10(b)の区間イの部分参照)ことにより色ずれ
がない画像信号が得られることとなる。例えば、被読み
取り原稿(図示せず)が固定され、受光素子アレイ11
a〜11cが副走査方向で移動されるものとすれば、図
10(b)では、蓄積時間T1経過した時点で受光素子
11bが丁度被読み取り原稿と正対する位置に移動し、
さらに、蓄積時間T2経過した時点で受光素子11cが
丁度被読み取り原稿と正対する位置に移動し、それぞれ
被読み取り原稿を正面から読み取った信号が得られるこ
ととなるので、これらを合成することによって先に述べ
たように色ずれのない画像信号が得られるものである。
【0030】次に、電源電圧等を供給する配線の構造に
ついての他の実施例を図4を参照しつつ説明する。尚、
同図においてPDは、1ブロック分の受光素子アレイを
示すものである。この例は、受光素子アレイの各ブロッ
クの電源線を相互に接続する第1の均圧配線23を配す
る一方、薄膜トランジスタTR、TTにおいても、ゲ−
トパルスΦGR、ΦGTが供給される配線を各ブロック
間で接続する第2の均圧配線24及び第3の均圧配線2
5を設けているものである(図4(a)参照)。このよ
うな均圧配線を設けることにより、例えば、図4(b)
に示されたように薄膜トランジスタTRのゲ−トを順に
接続した際、この接続線を電気的に解析すると、図4
(a)に示されたように各ゲ−ト間に直列に配された複
数の抵抗rと、この抵抗rの接続点とア−ス間に配され
たコンデンサCとで表される。したがって、この抵抗r
とコンデンサCとによって、ゲ−トパルスの印加点から
離れるに従って、パルス波形が崩れると共にその信号値
が小さくなり、本来同時に導通となるべきものが、その
動作タイミングにずれを生じたり、最悪の場合には導通
しない薄膜トランジスタも現れることがある。しかし、
図4(a)に示された実施例で設けられた各均圧配線2
3〜25の等価抵抗R(図4(b)参照)は、先の等価
抵抗rが複数直列に接続されたものと比して比較的小さ
いので、上述したような不具合を解消することができる
ものである。
ついての他の実施例を図4を参照しつつ説明する。尚、
同図においてPDは、1ブロック分の受光素子アレイを
示すものである。この例は、受光素子アレイの各ブロッ
クの電源線を相互に接続する第1の均圧配線23を配す
る一方、薄膜トランジスタTR、TTにおいても、ゲ−
トパルスΦGR、ΦGTが供給される配線を各ブロック
間で接続する第2の均圧配線24及び第3の均圧配線2
5を設けているものである(図4(a)参照)。このよ
うな均圧配線を設けることにより、例えば、図4(b)
に示されたように薄膜トランジスタTRのゲ−トを順に
接続した際、この接続線を電気的に解析すると、図4
(a)に示されたように各ゲ−ト間に直列に配された複
数の抵抗rと、この抵抗rの接続点とア−ス間に配され
たコンデンサCとで表される。したがって、この抵抗r
とコンデンサCとによって、ゲ−トパルスの印加点から
離れるに従って、パルス波形が崩れると共にその信号値
が小さくなり、本来同時に導通となるべきものが、その
動作タイミングにずれを生じたり、最悪の場合には導通
しない薄膜トランジスタも現れることがある。しかし、
図4(a)に示された実施例で設けられた各均圧配線2
3〜25の等価抵抗R(図4(b)参照)は、先の等価
抵抗rが複数直列に接続されたものと比して比較的小さ
いので、上述したような不具合を解消することができる
ものである。
【0031】次に、図5を参照しつつ各薄膜トランジス
タTT、TR、TMのソ−ス・ドレインの配置構造の他
の実施例について説明する。先ず、薄膜トランジスタの
製造工程において、マスクアライメントに誤差が生じる
と、ゲ−トとソ−ス或いはゲ−トとドレイン間に形成さ
れるいわゆるオ−バ−ラップ容量が変化するが、このオ
−バラップ容量の変化は次のような理由により薄膜トラ
ンジスタの出力信号の大きさに影響を与える。すなわ
ち、オ−バラップ容量の変化は、ソ−ス又はドレインに
接続されるコンデンサ容量と共に、いわゆるフィ−ドス
ル−電圧を変えることとなるが、このフィ−ドスル−電
圧は薄膜トランジスタの出力値を変えるものであるの
で、結局、マスクアライメントの誤差に起因するオ−バ
ラップ容量の変化は、薄膜トランジスタの出力値に変動
をきたすものとなる。
タTT、TR、TMのソ−ス・ドレインの配置構造の他
の実施例について説明する。先ず、薄膜トランジスタの
製造工程において、マスクアライメントに誤差が生じる
と、ゲ−トとソ−ス或いはゲ−トとドレイン間に形成さ
れるいわゆるオ−バ−ラップ容量が変化するが、このオ
−バラップ容量の変化は次のような理由により薄膜トラ
ンジスタの出力信号の大きさに影響を与える。すなわ
ち、オ−バラップ容量の変化は、ソ−ス又はドレインに
接続されるコンデンサ容量と共に、いわゆるフィ−ドス
ル−電圧を変えることとなるが、このフィ−ドスル−電
圧は薄膜トランジスタの出力値を変えるものであるの
で、結局、マスクアライメントの誤差に起因するオ−バ
ラップ容量の変化は、薄膜トランジスタの出力値に変動
をきたすものとなる。
【0032】一方、各薄膜トランジスタTT、TR、T
Mの構造としては、それぞれソ−ス・ドレインをゲ−ト
を中心に左右(図5において紙面左右)いずれにも配置
することができるので、考えられる構造の組み合わせと
しては8通り(2×2×2)あることとなる。そして、
このソ−ス・ドレインの配置構造は先のオ−バラップ容
量に影響を与えるが、その影響の度合いは、それぞれ構
造によってことなるものである。しかし、8通りの組み
合わせの内、ゲ−トを中心として線対称となるものが丁
度半分あるので、オ−バラップ容量に与える構造は、図
5に示されるように4つのタイプに分類することができ
る。例えば、図5のType1には、2つの配置構造が
示されている。すなわち、同図(a)は薄膜トランジス
タTT、TR、TMが配される基板上面(図5において
紙面表面)からみて、いずれの薄膜トランジスタTT、
TR、TMもドレイン26a〜26cが左側に、ソ−ス
27a〜27cが右側に、ぞれぞれ配置されており、薄
膜トランジスタTTのソ−ス27aと薄膜トランジスタ
TMのドレイン26cを接続する配線が薄膜トランジス
タTRのソ−ス27b側を通るように配されている。
Mの構造としては、それぞれソ−ス・ドレインをゲ−ト
を中心に左右(図5において紙面左右)いずれにも配置
することができるので、考えられる構造の組み合わせと
しては8通り(2×2×2)あることとなる。そして、
このソ−ス・ドレインの配置構造は先のオ−バラップ容
量に影響を与えるが、その影響の度合いは、それぞれ構
造によってことなるものである。しかし、8通りの組み
合わせの内、ゲ−トを中心として線対称となるものが丁
度半分あるので、オ−バラップ容量に与える構造は、図
5に示されるように4つのタイプに分類することができ
る。例えば、図5のType1には、2つの配置構造が
示されている。すなわち、同図(a)は薄膜トランジス
タTT、TR、TMが配される基板上面(図5において
紙面表面)からみて、いずれの薄膜トランジスタTT、
TR、TMもドレイン26a〜26cが左側に、ソ−ス
27a〜27cが右側に、ぞれぞれ配置されており、薄
膜トランジスタTTのソ−ス27aと薄膜トランジスタ
TMのドレイン26cを接続する配線が薄膜トランジス
タTRのソ−ス27b側を通るように配されている。
【0033】これに対して、同図(b)に示された構造
は、各薄膜トランジスタTT、TR、TMのドレイン2
6a〜26cは右側に、ソ−ス27a〜27cは左側
に、それぞれ配されると共に、薄膜トランジスタTTの
ソ−ス27aと薄膜トランジスタTMのドレイン26c
を接続する配線が薄膜トランジスタTRのソ−ス27b
側を通るように配されているものである。この2つ構造
は、丁度ゲ−ト28a〜28cを中心として線対称であ
るので、その構造がオ−バラップ容量に与える影響は、
基本的に同一である。以下、同図(c)及び(d)に示
されたタイプ2、同図(e)及び(f)に示されたタイ
プ3、同図(g)及び(h)に示されたタイプ4は、そ
れぞれ構造が線対称となるものである。
は、各薄膜トランジスタTT、TR、TMのドレイン2
6a〜26cは右側に、ソ−ス27a〜27cは左側
に、それぞれ配されると共に、薄膜トランジスタTTの
ソ−ス27aと薄膜トランジスタTMのドレイン26c
を接続する配線が薄膜トランジスタTRのソ−ス27b
側を通るように配されているものである。この2つ構造
は、丁度ゲ−ト28a〜28cを中心として線対称であ
るので、その構造がオ−バラップ容量に与える影響は、
基本的に同一である。以下、同図(c)及び(d)に示
されたタイプ2、同図(e)及び(f)に示されたタイ
プ3、同図(g)及び(h)に示されたタイプ4は、そ
れぞれ構造が線対称となるものである。
【0034】図6には3つの薄膜トランジスタTT、T
R、TMの大きさが、TT<TR<TMである場合にお
いて、マスクアライメントのずれが出力変動に及ぼす影
響が図5に示された4つの配置構造でどのように異なる
かを、試験した結果が示されている。同図は、ゲ−トと
ドレインとのオ−バラップによって生ずる容量CGDの変
化によって生じる出力変動が先の薄膜トランジスタの配
線構造の4つのタイプによってどのように異なるかを表
したものである。例えば、同図において、タイプ1での
出力変動を見ると、マスクアライメントにずれが無く、
CGDが0.085pFの場合、出力の変動は2.2mV
である。これに対し、マスクアライメントにずれが生
じ、CGDが大きくなった場合、すなわち、この図6の試
験例においてはCGD=0.105となった場合の出力の
変動は26mVであった。一方、CGDが小さくなった場
合、すなわちこの試験例においてはCGD=0.065と
なった場合、その出力変動は−20.3mVであった。
そして、図6においてCGDの変化に対する出力変動値を
記した欄の右隣には、マスクアライメントずれが無い場
合の出力値の変動量とマスクアライメントのずれによっ
てCGDが小さくなった場合における出力値の変動量との
差ΔV1が、また、その右隣にはマスクアライメントず
れが無い場合の出力値の変動量とマスクアライメントの
ずれによってCGDが大きくなった場合における出力値の
変動量との差ΔV2が、それぞれ示されている。先のタ
イプ1の例では、ΔV1=−22.5mVと、ΔV2=
23.8mVとなっている。結局、この図6に示された
試験結果からは、タイプ2(図5(c)及び(d)参
照)の場合に出力変動が最も小さいと言うことができ
る。換言すれば、タイプ2の配置がマスクアライメント
のずれに伴うオ−バラップ容量の変化が出力変動へ及ぼ
す影響の度合いが一番小さくて済むと言うことができ
る。
R、TMの大きさが、TT<TR<TMである場合にお
いて、マスクアライメントのずれが出力変動に及ぼす影
響が図5に示された4つの配置構造でどのように異なる
かを、試験した結果が示されている。同図は、ゲ−トと
ドレインとのオ−バラップによって生ずる容量CGDの変
化によって生じる出力変動が先の薄膜トランジスタの配
線構造の4つのタイプによってどのように異なるかを表
したものである。例えば、同図において、タイプ1での
出力変動を見ると、マスクアライメントにずれが無く、
CGDが0.085pFの場合、出力の変動は2.2mV
である。これに対し、マスクアライメントにずれが生
じ、CGDが大きくなった場合、すなわち、この図6の試
験例においてはCGD=0.105となった場合の出力の
変動は26mVであった。一方、CGDが小さくなった場
合、すなわちこの試験例においてはCGD=0.065と
なった場合、その出力変動は−20.3mVであった。
そして、図6においてCGDの変化に対する出力変動値を
記した欄の右隣には、マスクアライメントずれが無い場
合の出力値の変動量とマスクアライメントのずれによっ
てCGDが小さくなった場合における出力値の変動量との
差ΔV1が、また、その右隣にはマスクアライメントず
れが無い場合の出力値の変動量とマスクアライメントの
ずれによってCGDが大きくなった場合における出力値の
変動量との差ΔV2が、それぞれ示されている。先のタ
イプ1の例では、ΔV1=−22.5mVと、ΔV2=
23.8mVとなっている。結局、この図6に示された
試験結果からは、タイプ2(図5(c)及び(d)参
照)の場合に出力変動が最も小さいと言うことができ
る。換言すれば、タイプ2の配置がマスクアライメント
のずれに伴うオ−バラップ容量の変化が出力変動へ及ぼ
す影響の度合いが一番小さくて済むと言うことができ
る。
【0035】また、図7にはマスクアライメントのずれ
が薄膜トランジスタの出力値の変動をプラス方向とする
ような場合にあって、薄膜トランジスタの配置構造のタ
イプ1乃至4における主要部の信号波形の変化を示した
波形図が示されており、以下、同図を参照しつつ主要部
における信号の変化について説明する。尚、同図におい
て、点線はマスクアライメントのずれがない場合を、実
線は出力変動がプラス側の場合を、それぞれ示してい
る。また、V1は薄膜トランジスタTTのドレイン側の
電位(図2参照)を、V2は薄膜トランジスタTTと薄
膜トランジスタTMとの接続点における電位(図2参
照)を、V3は薄膜トランジスタTMのソ−ス電位(図
2参照)を、それぞれ表している。
が薄膜トランジスタの出力値の変動をプラス方向とする
ような場合にあって、薄膜トランジスタの配置構造のタ
イプ1乃至4における主要部の信号波形の変化を示した
波形図が示されており、以下、同図を参照しつつ主要部
における信号の変化について説明する。尚、同図におい
て、点線はマスクアライメントのずれがない場合を、実
線は出力変動がプラス側の場合を、それぞれ示してい
る。また、V1は薄膜トランジスタTTのドレイン側の
電位(図2参照)を、V2は薄膜トランジスタTTと薄
膜トランジスタTMとの接続点における電位(図2参
照)を、V3は薄膜トランジスタTMのソ−ス電位(図
2参照)を、それぞれ表している。
【0036】同図において(a)はタイプ1におけるV
1〜V3の波形図を、(b)はタイプ2におけるV1〜
V3の波形図を、(c)はタイプ3におけるV1〜V3
の波形図を、(d)はタイプ4におけるV1〜V3の波
形図を、それぞれ示している。例えば、タイプ1におい
て、薄膜トランジスタTTのドレイン側のオ−バラップ
容量が増える方向へマスクアライメントにずれが生じた
場合、他の薄膜トランジスタTR、TMも同一基板上に
製造される関係から何等影響を受けないわけではなく、
薄膜トランジスタTTのドレイン側のオ−バラップ容量
CGDが増加するだけでなく、薄膜トランジスタTRのド
レイン側オ−バラップ容量及び薄膜トランジスタTMの
ソ−ス側のオ−バラップ容量も増加する一方、薄膜トラ
ンジスタTT、TRのソ−ス側のオ−バラップ容量及び
薄膜トランジスタTMのドレイン側のオ−バラップ容量
は減少することとなり、それに伴っていわゆるフィ−ド
スル−量も変化し、その結果、V1乃至V3は図7
(a)において実線で示されるように変化する。特に、
V3はマスクアライメントのずれがない場合(同図点線
波形参照)に比して、プラス方向へ増大しているのが窺
え、これは先の図6において、タイプ1の場合CGDが大
きくなった際に、出力の変動がプラス側へ増大している
ことと一致しており、図6の試験結果を裏付けしている
といえるものである。他のタイプ2乃至4については、
説明は省略するがタイプ1の場合と同様に図6の試験結
果を裏付ける波形図となっている。
1〜V3の波形図を、(b)はタイプ2におけるV1〜
V3の波形図を、(c)はタイプ3におけるV1〜V3
の波形図を、(d)はタイプ4におけるV1〜V3の波
形図を、それぞれ示している。例えば、タイプ1におい
て、薄膜トランジスタTTのドレイン側のオ−バラップ
容量が増える方向へマスクアライメントにずれが生じた
場合、他の薄膜トランジスタTR、TMも同一基板上に
製造される関係から何等影響を受けないわけではなく、
薄膜トランジスタTTのドレイン側のオ−バラップ容量
CGDが増加するだけでなく、薄膜トランジスタTRのド
レイン側オ−バラップ容量及び薄膜トランジスタTMの
ソ−ス側のオ−バラップ容量も増加する一方、薄膜トラ
ンジスタTT、TRのソ−ス側のオ−バラップ容量及び
薄膜トランジスタTMのドレイン側のオ−バラップ容量
は減少することとなり、それに伴っていわゆるフィ−ド
スル−量も変化し、その結果、V1乃至V3は図7
(a)において実線で示されるように変化する。特に、
V3はマスクアライメントのずれがない場合(同図点線
波形参照)に比して、プラス方向へ増大しているのが窺
え、これは先の図6において、タイプ1の場合CGDが大
きくなった際に、出力の変動がプラス側へ増大している
ことと一致しており、図6の試験結果を裏付けしている
といえるものである。他のタイプ2乃至4については、
説明は省略するがタイプ1の場合と同様に図6の試験結
果を裏付ける波形図となっている。
【0037】
【発明の効果】以上、説明したように、請求項1記載の
発明に係る画像読取装置においては、各受光素子で発生
した電荷を同時に一旦蓄積する容量部を設けると共にこ
の容量部に転送された電荷を各ブロックの同じ位置にあ
る受光素子の電荷毎に読み出すように構成することによ
り、受光素子からの電荷の出力は、主走査方向において
同一のタイミングとなるので、従来と異なり読取りずれ
のない画像読取装置を提供することができるという効果
を奏するものである。また、同一タイミングで一括して
容量部に転送された電荷は、各ブロックの同じ位置にあ
る受光素子の電荷毎に読み出すようにしているので、共
通接続線同士が交差することのない配線が可能となり
(ブロック毎に共通信号線を接続することができ)、い
わゆる従来のクロストーク現象の発生がなくなり良好な
画像信号を得ることができる画像読取装置を提供すると
いう効果を奏するものである。
発明に係る画像読取装置においては、各受光素子で発生
した電荷を同時に一旦蓄積する容量部を設けると共にこ
の容量部に転送された電荷を各ブロックの同じ位置にあ
る受光素子の電荷毎に読み出すように構成することによ
り、受光素子からの電荷の出力は、主走査方向において
同一のタイミングとなるので、従来と異なり読取りずれ
のない画像読取装置を提供することができるという効果
を奏するものである。また、同一タイミングで一括して
容量部に転送された電荷は、各ブロックの同じ位置にあ
る受光素子の電荷毎に読み出すようにしているので、共
通接続線同士が交差することのない配線が可能となり
(ブロック毎に共通信号線を接続することができ)、い
わゆる従来のクロストーク現象の発生がなくなり良好な
画像信号を得ることができる画像読取装置を提供すると
いう効果を奏するものである。
【0038】また、請求項2記載の発明に係る画像読取
装置においては、タイミングのずれのない制御信号が供
給されるので、制御信号のタイミングずれに起因するよ
うな誤動作がなく、装置の信頼性を向上することができ
る。さらに、請求項3記載の発明に係る画像読取装置に
おいては、従来と異なり電源から離れた受光素子へ印加
される電源電圧が低下するようなことがなくなり、所定
の電源電圧が確実に供給されることにより動作の確実性
が確保される。
装置においては、タイミングのずれのない制御信号が供
給されるので、制御信号のタイミングずれに起因するよ
うな誤動作がなく、装置の信頼性を向上することができ
る。さらに、請求項3記載の発明に係る画像読取装置に
おいては、従来と異なり電源から離れた受光素子へ印加
される電源電圧が低下するようなことがなくなり、所定
の電源電圧が確実に供給されることにより動作の確実性
が確保される。
【0039】またさらに、請求項4記載の発明に係る画
像読取装置においては、薄膜トランジスタの製造過程に
おけるマスクパタ−ンのアライメントずれによる出力変
動が小さく抑圧される。さらに、請求項5及び6記載の
画像読取方法においては、受光素子の電荷を各ブロック
で同じ位置にある受光素子毎に読み出すようにしたの
で、そのため信号線はブロック毎に共通とすることがで
き、従来と異なり信号線がマトリクス状の構造となるこ
とがないので、いわゆる従来のクロスト−ク現象の発生
がなくなり良好な画像信号を得ることができるという効
果を奏するものである。
像読取装置においては、薄膜トランジスタの製造過程に
おけるマスクパタ−ンのアライメントずれによる出力変
動が小さく抑圧される。さらに、請求項5及び6記載の
画像読取方法においては、受光素子の電荷を各ブロック
で同じ位置にある受光素子毎に読み出すようにしたの
で、そのため信号線はブロック毎に共通とすることがで
き、従来と異なり信号線がマトリクス状の構造となるこ
とがないので、いわゆる従来のクロスト−ク現象の発生
がなくなり良好な画像信号を得ることができるという効
果を奏するものである。
【図1】 本発明に係る画像読取装置の一実施例を示す
回路図である。
回路図である。
【図2】 図1に示された実施例における一画素当りの
等価回路図である。
等価回路図である。
【図3】 図1に示された画像読取装置の動作を説明す
るための主要部におけるタイミングチャート図である。
るための主要部におけるタイミングチャート図である。
【図4】 画像読取装置の配線構造の他の実施例を示す
平面図である。
平面図である。
【図5】 画像読取装置に用いられる薄膜トランジスタ
の配置構造の他の実施例を示す平面図である。
の配置構造の他の実施例を示す平面図である。
【図6】 オ−バラップ容量の変動に起因する出力変動
が薄膜トラジスタ配置構造によりどのように異なるかを
説明するために試験した結果を示した説明図である。
が薄膜トラジスタ配置構造によりどのように異なるかを
説明するために試験した結果を示した説明図である。
【図7】 オ−バラップ容量の変動に起因する出力変動
が薄膜トラジスタ配置構造によりどのように異なるかを
説明するための主要部の信号波形図である。
が薄膜トラジスタ配置構造によりどのように異なるかを
説明するための主要部の信号波形図である。
【図8】 従来のTFT駆動型イメ−ジセンサの一実施
例を示す回路図である。
例を示す回路図である。
【図9】 本実施例及び従来装置における各受光素子ア
レイからの信号出力タイミングを説明するためのタイミ
ング図である。
レイからの信号出力タイミングを説明するためのタイミ
ング図である。
【図10】 副走査方向における各受光素子アレイの位
置ずれに起因する色合わせを説明するための説明図であ
る。
置ずれに起因する色合わせを説明するための説明図であ
る。
11a〜11c…受光素子アレイ、 12…電荷一括リ
セット部、 13…電荷一括転送部、 14…電荷転送
部、 15…共通信号線、 17…ゲ−トマトリクス
部、 18a〜18c…駆動用IC、 19…ゲ−トド
ライバ回路、 20a〜20c…出力線、 23…第1
の均圧線、 24…第2の均圧線、 25…第3の均圧
線
セット部、 13…電荷一括転送部、 14…電荷転送
部、 15…共通信号線、 17…ゲ−トマトリクス
部、 18a〜18c…駆動用IC、 19…ゲ−トド
ライバ回路、 20a〜20c…出力線、 23…第1
の均圧線、 24…第2の均圧線、 25…第3の均圧
線
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H04N 1/024 - 1/207 H01L 27/14 - 27/148
Claims (6)
- 【請求項1】複数ビットの受光素子を1ブロックとし複
数ブロックをライン状に配列して成る受光素子アレイ
と、前記受光素子アレイで発生した電荷を全ビット分一
括に転送するため前記各受光素子に接続した複数の第1
のスイッチング素子と、前記転送動作後に前記受光素子
に残留する電荷を全ビット分一括にリセットするため前
記各受光素子に接続した複数の第2のスイッチング素子
と、前記転送された電荷を保持するため前記各第1のス
イッチング素子に接続した複数の容量部と、前記各容量
部に保持された電荷を再転送するため前記第1のスイッ
チング素子に接続した複数の第3のスイッチング素子と
を有し、 各ブロックにおける複数ビットの前記第3のスイッチン
グ素子同士はブロック数に対応する数の各共通信号線に
より互に接続し、 前記各共通信号線は前記第3のスイッチング素子によっ
て再転送された電荷を保持する配線容量部を有し、 前記各共通信号線は前記配線容量部に保持された電荷を
画像信号として出力する信号検出手段に接続して成るこ
とを特徴とする 画像読取装置。 - 【請求項2】 請求項1記載の画像読取装置において、
第1のスイッチング素子及び第2のスイッチング素子は
ソース電極,ドレイン電極,ゲート電極を有する薄膜ト
ランジスタで形成され、前記ゲート電極は複数のビット
毎に共通の制御線よりそれぞれ信号が供給されるよう構
成する画像読取装置。 - 【請求項3】 請求項1記載の画像読取装置において、
各受光素子は複数のビット毎に共通の電源供給線よりバ
イアス電圧が供給されるよう構成する画像読取装置。 - 【請求項4】 請求項1記載の画像読取装置において、
第1乃至第3のスイッチング素子は薄膜トランジスタか
らなり、これら第1乃至第3のスイッチング素子は順に
略直線状に配設され、第1及び第2のスイッチング素子
をなす薄膜トランジスタの各ソ−ス及びドレイン電極は
ゲ−ト電極を中心として同一側に配置される一方、第3
のスイッチング素子をなす薄膜トランジスタのソ−ス及
びドレイン電極はそれぞれ前記第1及び第2のスイッチ
ング素子をなす薄膜トランジスタのソ−ス及びドレイン
電極の配設位置と反対側に配設されたことを特徴とする
画像読取装置。 - 【請求項5】 請求項1記載の画像読取装置の画像読取
方法において、各ブロック内において同じ位置の第3の
スイッチング素子を共通のゲート制御線で駆動すること
により、各ブロック内の第3のスイッチング素子を順次
駆動し、各容量部に保持された電荷を各ブロックの第1
ビット,各ブロックの第2ビット,各ブロックの第3ビ
ット,……の順に配線容量部に転送し、駆動ICにより
順次読み取る画像読取方法。 - 【請求項6】 請求項1記載の画像読取装置の受光素子
アレイを副走査方向に複数並設すると共に、該複数の受
光素子アレイの受光面側にカラ−フィルタを配してなる
画像読取装置の読取方法であって、前記複数の受光素子
アレイの各ブロックの同一位置の受光素子に接続される
前記第3のスイッチング素子を同時に導通状態とすると
共に、主走査方向に順に導通状態としてゆくことにより
前記複数の受光素子アレイから主走査方向で同一位置に
ある受光素子の出力信号を同時に得ることを特徴とする
画像読取装置の画像読取方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5053210A JP2910485B2 (ja) | 1993-02-19 | 1993-02-19 | 画像読取装置及び画像読取方法 |
US08/607,106 US5777669A (en) | 1993-02-19 | 1996-02-26 | Image reading device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5053210A JP2910485B2 (ja) | 1993-02-19 | 1993-02-19 | 画像読取装置及び画像読取方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06245031A JPH06245031A (ja) | 1994-09-02 |
JP2910485B2 true JP2910485B2 (ja) | 1999-06-23 |
Family
ID=12936494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5053210A Expired - Fee Related JP2910485B2 (ja) | 1993-02-19 | 1993-02-19 | 画像読取装置及び画像読取方法 |
Country Status (2)
Country | Link |
---|---|
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JPH11151801A (ja) * | 1997-11-22 | 1999-06-08 | Baldwin Japan Ltd | カラー光学センサ及びそれを用いた印刷紙面検査装置 |
US6078037A (en) * | 1998-04-16 | 2000-06-20 | Intel Corporation | Active pixel CMOS sensor with multiple storage capacitors |
JP4378137B2 (ja) * | 2003-09-04 | 2009-12-02 | キヤノン株式会社 | 読み出し回路、固体撮像装置、及びこれを用いたカメラシステム |
JP4163169B2 (ja) * | 2004-10-29 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP4642800B2 (ja) * | 2007-04-10 | 2011-03-02 | キヤノン株式会社 | ラインセンサ |
JP5225145B2 (ja) * | 2009-02-23 | 2013-07-03 | キヤノン株式会社 | 固体撮像装置 |
US9052497B2 (en) | 2011-03-10 | 2015-06-09 | King Abdulaziz City For Science And Technology | Computing imaging data using intensity correlation interferometry |
US9099214B2 (en) | 2011-04-19 | 2015-08-04 | King Abdulaziz City For Science And Technology | Controlling microparticles through a light field having controllable intensity and periodicity of maxima thereof |
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---|---|---|---|---|
JPS5932250A (ja) * | 1982-08-16 | 1984-02-21 | Fuji Xerox Co Ltd | 原稿読取装置 |
DE3579854D1 (de) * | 1984-07-10 | 1990-10-31 | Nec Corp | Bildsensor vom kontakttyp und verfahren zu seinem betrieb. |
DE3525395A1 (de) * | 1984-07-17 | 1986-01-30 | Canon K.K., Tokio/Tokyo | Bildlesevorrichtung |
US4762398A (en) * | 1987-01-26 | 1988-08-09 | Hosiden Electronics Co., Ltd. | Pixel transistor free of parasitic capacitance fluctuations from misalignment |
DE3851675D1 (de) * | 1987-08-21 | 1994-11-03 | Heimann Optoelectronics Gmbh | Integrierte Schaltung zum Auslesen eines optoelektronischen Bildsensors. |
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US5018963A (en) * | 1989-08-07 | 1991-05-28 | Tpv Energy System, Inc. | Pulsating gas powered light source |
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JPH0822002B2 (ja) * | 1990-03-27 | 1996-03-04 | 富士ゼロックス株式会社 | イメージセンサ及びその駆動方法 |
JPH0477171A (ja) * | 1990-07-17 | 1992-03-11 | Matsushita Electric Ind Co Ltd | リニアイメージセンサ |
JPH04168870A (ja) * | 1990-11-01 | 1992-06-17 | Canon Inc | 画像読取装置 |
US5285302A (en) * | 1992-03-30 | 1994-02-08 | Industrial Technology Research Institute | TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning |
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1993
- 1993-02-19 JP JP5053210A patent/JP2910485B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-26 US US08/607,106 patent/US5777669A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5777669A (en) | 1998-07-07 |
JPH06245031A (ja) | 1994-09-02 |
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