JPH0477171A - リニアイメージセンサ - Google Patents
リニアイメージセンサInfo
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- JPH0477171A JPH0477171A JP18893290A JP18893290A JPH0477171A JP H0477171 A JPH0477171 A JP H0477171A JP 18893290 A JP18893290 A JP 18893290A JP 18893290 A JP18893290 A JP 18893290A JP H0477171 A JPH0477171 A JP H0477171A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
情報処理機器の進展にともなって、その入力装置として
イメージセンサのニーズが高まっていａ本発明は原稿情
報を高忠実 高速で読み取ることを可能にしたリニアイ
メージセンサに関するものであム 従来の技術 リニアイメージセンサはＳｉ結晶上に形成された光電変
換素子のアレイと走査回路からなり、空間的な光量の分
布を時系列の電気信号に変換するデバイスであり、集積
回路技術によって作られａ方式的にはＣＣＤリニアイメ
ージセンサ、ＭＯＳリニアイメージセンサが開発 実用
化されていもＣＣＤリニアイメージセンサは光電変換素
子としてのフォトダイオード、転送ゲート、転送ＣＣＤ
レジス久 出力アンプ等からなり、フォトダイオードで
蓄積された光信号電荷が転送ゲートによってＣＣＤレジ
スタに移された後、クロックパルスによって出力アンプ
に転送され 出力アンプによって信号電荷を電圧に変換
増幅した後、画像信号を得ていも ＭＯＳリニアイメージセンサは少なくとも光電変換素子
としてのフォトダイオードミ アクセス用Ｆ Ｅ Ｔ、
走査用シフトレジスタからなり、蓄積信号電荷をア
クセス用ＦＥＴを介して順次出力ラインに導東 画像信
号を得るものであも 昨今、感度またはＳ／Ｎ向上のた
めへ 第２図に示すようニフォトダイオード１（ｌａ、
１ｂ〜１ｄ）、増幅用ＦＥＴ２ （２ａ、 ２ｂ〜２
ｄ）、アクセス用ＦＥＴ３ （３ａ、 ３ｂ〜３ｄ）
、 リセット用ＦＥＴ４ （４ａ、４ｂ 〜４ｄ）お
よび走査回路５からなる増幅型ＭＯＳリニアイメージセ
ンサが開発されていも 光電流による放電後のフォトダ
イオードの残留電圧に比例する信号を順次アクセス リ
セットを繰り返すことによってシリアルの画像信号を得
ていも デジタル複写楓 ファクシミリ等のリニアイメージセン
サを応用する機器か叡 読み取りの高速化要求が強く、
そのために走査クロック周波数のアップ、低露光域での
Ｓ／Ｎアップが望まれていも 発明が解決しようとする課題 画素数の多いＣＣＤリニアイメージセンサではＣＣＤレ
ジスタのクロックゲートの入力容量が数百ｐＦにもなも
高速読み取りのためにクロック周波数を増大するに伴
って、センサチップの発熱と駆動回路の消優電力の増大
が問題になム 特番ミセンサチップの過剰な発熱は暗電
流の増大をもたらし読み取り品質を低下させる。
イメージセンサのニーズが高まっていａ本発明は原稿情
報を高忠実 高速で読み取ることを可能にしたリニアイ
メージセンサに関するものであム 従来の技術 リニアイメージセンサはＳｉ結晶上に形成された光電変
換素子のアレイと走査回路からなり、空間的な光量の分
布を時系列の電気信号に変換するデバイスであり、集積
回路技術によって作られａ方式的にはＣＣＤリニアイメ
ージセンサ、ＭＯＳリニアイメージセンサが開発 実用
化されていもＣＣＤリニアイメージセンサは光電変換素
子としてのフォトダイオード、転送ゲート、転送ＣＣＤ
レジス久 出力アンプ等からなり、フォトダイオードで
蓄積された光信号電荷が転送ゲートによってＣＣＤレジ
スタに移された後、クロックパルスによって出力アンプ
に転送され 出力アンプによって信号電荷を電圧に変換
増幅した後、画像信号を得ていも ＭＯＳリニアイメージセンサは少なくとも光電変換素子
としてのフォトダイオードミ アクセス用Ｆ Ｅ Ｔ、
走査用シフトレジスタからなり、蓄積信号電荷をア
クセス用ＦＥＴを介して順次出力ラインに導東 画像信
号を得るものであも 昨今、感度またはＳ／Ｎ向上のた
めへ 第２図に示すようニフォトダイオード１（ｌａ、
１ｂ〜１ｄ）、増幅用ＦＥＴ２ （２ａ、 ２ｂ〜２
ｄ）、アクセス用ＦＥＴ３ （３ａ、 ３ｂ〜３ｄ）
、 リセット用ＦＥＴ４ （４ａ、４ｂ 〜４ｄ）お
よび走査回路５からなる増幅型ＭＯＳリニアイメージセ
ンサが開発されていも 光電流による放電後のフォトダ
イオードの残留電圧に比例する信号を順次アクセス リ
セットを繰り返すことによってシリアルの画像信号を得
ていも デジタル複写楓 ファクシミリ等のリニアイメージセン
サを応用する機器か叡 読み取りの高速化要求が強く、
そのために走査クロック周波数のアップ、低露光域での
Ｓ／Ｎアップが望まれていも 発明が解決しようとする課題 画素数の多いＣＣＤリニアイメージセンサではＣＣＤレ
ジスタのクロックゲートの入力容量が数百ｐＦにもなも
高速読み取りのためにクロック周波数を増大するに伴
って、センサチップの発熱と駆動回路の消優電力の増大
が問題になム 特番ミセンサチップの過剰な発熱は暗電
流の増大をもたらし読み取り品質を低下させる。
ＭＯＳリニアイメージセンサは走査用クロックの入力容
量が小さく高速時にも駆動が容易でチップ発熱の問題も
な（−シかしなが収 増幅型ＭＯＳリニアイメージセン
サも含めて従来のＭＯＳリニアイメージセンサでＣヨ
そのデバイ入 回路の構成五 画像信号のサンプルタ
イミングが画素毎に順次ずれも 高速読み取りのために
画素を複数のブロックに分割し ブロック単位に出力ラ
インを並列にした場合の読みだし走査の軌跡は第３図（
ａ）のようになも その結果 ブロックの境界では隣接
画素間で画像信号のサンプル領域が大きく異なり、副走
査方向に線状の欠陥を生じ読み取り品質を低下させも 本発明は上記課題を解決するリニアイメージセンサを提
供することを目的とすも 課題を解決するための手段 少なくとも各画素をフォトダイオード、サンプル用ＦＥ
Ｔ、第１および第２のリセット用Ｆ Ｅ Ｔ。
量が小さく高速時にも駆動が容易でチップ発熱の問題も
な（−シかしなが収 増幅型ＭＯＳリニアイメージセン
サも含めて従来のＭＯＳリニアイメージセンサでＣヨ
そのデバイ入 回路の構成五 画像信号のサンプルタ
イミングが画素毎に順次ずれも 高速読み取りのために
画素を複数のブロックに分割し ブロック単位に出力ラ
インを並列にした場合の読みだし走査の軌跡は第３図（
ａ）のようになも その結果 ブロックの境界では隣接
画素間で画像信号のサンプル領域が大きく異なり、副走
査方向に線状の欠陥を生じ読み取り品質を低下させも 本発明は上記課題を解決するリニアイメージセンサを提
供することを目的とすも 課題を解決するための手段 少なくとも各画素をフォトダイオード、サンプル用ＦＥ
Ｔ、第１および第２のリセット用Ｆ Ｅ Ｔ。
蓄積容ｌ 増幅用ＦＥＴ、アクセス用ＦＥＴで構成すも
フォトダイオードの一端をサンプル用ＦＥ Ｔ、
第１のリセット用ＦＥＴのドレインに接続し サンプル
用ＦＥＴのソースは蓄積容量および増幅用ＦＥＴのゲー
トに接続し 第１のリセット用ＦＥＴのソースは画素間
で共通のリセット電源に接続すも また 増幅用ＦＥＴ
のソースはアクセス用ＦＥＴのドレインに接続し アク
セス用ＦＥＴのソースは画素間で共通の画像信号出力ラ
インに接続すａ 第２のリセット用ＦＥＴのドレインお
よびソースはそれぞれ蓄積容量およびリセット電源に接
続す４ アクセス用ＦＥＴのゲートおよび第２のリセッ
ト用ＦＥＴのゲートにはそれぞれ順次、走査回路からの
走査信号を与える。サンプル用ＦＥＴのゲートは画素間
で共通に接続し外部駆動回路からサンプル用パルスを与
え それに引き続いて外部駆動回路から第１のリセット
用ＦＥＴのゲートを共通に接続してなるリセット端子に
リセット用パルスを与える。その後、走査回路を動作さ
せて順次、蓄積画像信号を読み取も作用 読み取り時間外の一定時肌 全画素−斉にサンプルＦＥ
Ｔを導通させて、フォトダイオードに蓄積された各画素
の信号電荷を一斉に蓄積容量に導き、その黴 一定時肌
第１のリセット用ＦＥＴを一斉に導通させてフォトダ
イオードの一端をリセット電圧にすム その後、読み取
り開始信号と共に走査回路を動作させて、各蓄積容量に
蓄えられた画像信号を増幅後、画像信号出力ラインに出
力させた後、第２のリセット用ＦＥＴを導通させて蓄積
容量の端子電圧をＶｒｓにリセットする。
フォトダイオードの一端をサンプル用ＦＥ Ｔ、
第１のリセット用ＦＥＴのドレインに接続し サンプル
用ＦＥＴのソースは蓄積容量および増幅用ＦＥＴのゲー
トに接続し 第１のリセット用ＦＥＴのソースは画素間
で共通のリセット電源に接続すも また 増幅用ＦＥＴ
のソースはアクセス用ＦＥＴのドレインに接続し アク
セス用ＦＥＴのソースは画素間で共通の画像信号出力ラ
インに接続すａ 第２のリセット用ＦＥＴのドレインお
よびソースはそれぞれ蓄積容量およびリセット電源に接
続す４ アクセス用ＦＥＴのゲートおよび第２のリセッ
ト用ＦＥＴのゲートにはそれぞれ順次、走査回路からの
走査信号を与える。サンプル用ＦＥＴのゲートは画素間
で共通に接続し外部駆動回路からサンプル用パルスを与
え それに引き続いて外部駆動回路から第１のリセット
用ＦＥＴのゲートを共通に接続してなるリセット端子に
リセット用パルスを与える。その後、走査回路を動作さ
せて順次、蓄積画像信号を読み取も作用 読み取り時間外の一定時肌 全画素−斉にサンプルＦＥ
Ｔを導通させて、フォトダイオードに蓄積された各画素
の信号電荷を一斉に蓄積容量に導き、その黴 一定時肌
第１のリセット用ＦＥＴを一斉に導通させてフォトダ
イオードの一端をリセット電圧にすム その後、読み取
り開始信号と共に走査回路を動作させて、各蓄積容量に
蓄えられた画像信号を増幅後、画像信号出力ラインに出
力させた後、第２のリセット用ＦＥＴを導通させて蓄積
容量の端子電圧をＶｒｓにリセットする。
本発明によれば全画素の画像信号のサンプルタイミング
は一致Ｌ 第３図に示すように 画素を複数のブロック
に分割して複数の出力ラインから各画像信号を出力させ
てＬ ブロックの境界で線状の読み取り欠陥は発生しな
（ち また リセット用ＦＥＴの動作は全画素−斉で読
み取り時間外に行えるたム 十分な時間を確保でき残像
も発生しなｔ、Ｘ。
は一致Ｌ 第３図に示すように 画素を複数のブロック
に分割して複数の出力ラインから各画像信号を出力させ
てＬ ブロックの境界で線状の読み取り欠陥は発生しな
（ち また リセット用ＦＥＴの動作は全画素−斉で読
み取り時間外に行えるたム 十分な時間を確保でき残像
も発生しなｔ、Ｘ。
実施例
以下、本発明の一実施例を図面を参照しながら説明する
。第１図は本発明によるリニアイメージセンサの等価回
路であも 各画素はフォトダイオード１ （１ａ、 １ｂ〜１ｄ）
、増幅用ＦＥＴ２ （２ａ、 ２ｂ〜２ｄ）、アクセ
ス用ＦＥＴ３ （３ａ、 ３ ｂ 〜３ ｄ）、第
１のリセット用ＦＥＴ４ （４ａ、 ４ ｂ 〜４
ｄ）、サンプル用ＦＥＴ６ （６ａ、 ６ｂ〜６ｄ）、
蓄積容量７（７ａ、７ｂ〜７ｄ）、第２のリセット用Ｆ
ＥＴ８ （８ａ、 ８ｂ〜８ｄ）からなａ 同図テハ
蓄積容量はサンプル用ＦＥＴのソースとグランド間に接
続している力（グランドの代わりに正電源の間に接続し
てもよ賎 なお蓄積容量はＦＥＴのソースまたはドレイ
ンおよびゲート、配線等の寄生容量で代用できも ５は
シフトレジスタからなる走査回路で、その並列出力端子
はアクセス用ＦＥＴ３および第２のリセット用ＦＥＴ８
のゲートに接続されていも 各画素のアクセス用ＦＥＴ
３のソース端子を画素間で共通に接続して画像信号出力
端子９としていも 各画素のサンプル用ＦＥＴ６のゲー
ト端子を共通に接続してサンプル信号入力端子１０とし
各画素の第１リセツト用ＦＥＴ４のゲート端子を共通
に接続してリセット信号入力端子１１とすも な抵 第
１のリセット用ＦＥＴはフォトダイオードの端子電圧を
リセットするためのものであり、第２のリセット用ＦＥ
Ｔは蓄積容量をリセットするためのものであａ 第１図
では図面を簡略化するために画素数は４個である力丈
走査回路および画素数を増大することにより、実用的な
画素数のリニアイメージセンサを構成することができも 次に 本発明のリニアイメージセンサの動作を説明する
。第４図は本発明によるイメージセンサの動作タイミン
グチャートであり、サンプル信号ＳＡ、フォトダイオー
ドのリセット信号Ｒ５、走査用クロック信号ＣＫ、スタ
ート信号ＳＴと共に走査回路の並列出力信号Ｙｌ、Ｙ２
．Ｙ（、Ｙ４および画像出力信号を図示していム リセ
ット信号によって第１リセツト用ＦＥＴを一斉に導通さ
せることにより、フォトダイオードの端子電圧を一定値
（Ｖｄｄ−Ｖｒｓ）に設定すム これにより、フォトダ
イオードに一定の電荷が蓄えられも 蓄積時間中の光電
流によりフォトダイオードは放電し これが光信号電荷
となも この光信号電荷の一部をサンプル信号によって
サンプル用ＦＥＴを一斉に導通させることにより、蓄積
容量に導く。
。第１図は本発明によるリニアイメージセンサの等価回
路であも 各画素はフォトダイオード１ （１ａ、 １ｂ〜１ｄ）
、増幅用ＦＥＴ２ （２ａ、 ２ｂ〜２ｄ）、アクセ
ス用ＦＥＴ３ （３ａ、 ３ ｂ 〜３ ｄ）、第
１のリセット用ＦＥＴ４ （４ａ、 ４ ｂ 〜４
ｄ）、サンプル用ＦＥＴ６ （６ａ、 ６ｂ〜６ｄ）、
蓄積容量７（７ａ、７ｂ〜７ｄ）、第２のリセット用Ｆ
ＥＴ８ （８ａ、 ８ｂ〜８ｄ）からなａ 同図テハ
蓄積容量はサンプル用ＦＥＴのソースとグランド間に接
続している力（グランドの代わりに正電源の間に接続し
てもよ賎 なお蓄積容量はＦＥＴのソースまたはドレイ
ンおよびゲート、配線等の寄生容量で代用できも ５は
シフトレジスタからなる走査回路で、その並列出力端子
はアクセス用ＦＥＴ３および第２のリセット用ＦＥＴ８
のゲートに接続されていも 各画素のアクセス用ＦＥＴ
３のソース端子を画素間で共通に接続して画像信号出力
端子９としていも 各画素のサンプル用ＦＥＴ６のゲー
ト端子を共通に接続してサンプル信号入力端子１０とし
各画素の第１リセツト用ＦＥＴ４のゲート端子を共通
に接続してリセット信号入力端子１１とすも な抵 第
１のリセット用ＦＥＴはフォトダイオードの端子電圧を
リセットするためのものであり、第２のリセット用ＦＥ
Ｔは蓄積容量をリセットするためのものであａ 第１図
では図面を簡略化するために画素数は４個である力丈
走査回路および画素数を増大することにより、実用的な
画素数のリニアイメージセンサを構成することができも 次に 本発明のリニアイメージセンサの動作を説明する
。第４図は本発明によるイメージセンサの動作タイミン
グチャートであり、サンプル信号ＳＡ、フォトダイオー
ドのリセット信号Ｒ５、走査用クロック信号ＣＫ、スタ
ート信号ＳＴと共に走査回路の並列出力信号Ｙｌ、Ｙ２
．Ｙ（、Ｙ４および画像出力信号を図示していム リセ
ット信号によって第１リセツト用ＦＥＴを一斉に導通さ
せることにより、フォトダイオードの端子電圧を一定値
（Ｖｄｄ−Ｖｒｓ）に設定すム これにより、フォトダ
イオードに一定の電荷が蓄えられも 蓄積時間中の光電
流によりフォトダイオードは放電し これが光信号電荷
となも この光信号電荷の一部をサンプル信号によって
サンプル用ＦＥＴを一斉に導通させることにより、蓄積
容量に導く。
光信号電荷の量に比例して蓄積容量のアノード電位が変
化し これを増幅用ＦＥＴ、アクセス用ＦＥＴを介して
画像信号が端子９から取り出されも各蓄積容量はアクセ
スに引き続くパルスによって第２リセツト用ＦＥＴを介
してＶｒｓにリセットされも 発明の効果 本発明によれば 画素間で画像信号の読み取りタイミン
グを一致させることが可能になり、画素を複数のブロッ
クに分割してブロック単位で並列出力させた場合に耘
ブロックの境界でのサンプル領域の連続性は保たれ 読
み取り品質は低下しなｔ〜 従って、本発明のリニアイ
メージセンサは情報処理機器の入力装置として極めて有
用であり、その産業上の効果は太き（〜
化し これを増幅用ＦＥＴ、アクセス用ＦＥＴを介して
画像信号が端子９から取り出されも各蓄積容量はアクセ
スに引き続くパルスによって第２リセツト用ＦＥＴを介
してＶｒｓにリセットされも 発明の効果 本発明によれば 画素間で画像信号の読み取りタイミン
グを一致させることが可能になり、画素を複数のブロッ
クに分割してブロック単位で並列出力させた場合に耘
ブロックの境界でのサンプル領域の連続性は保たれ 読
み取り品質は低下しなｔ〜 従って、本発明のリニアイ
メージセンサは情報処理機器の入力装置として極めて有
用であり、その産業上の効果は太き（〜
第１図は本発明によるリニアイメージセンサの等価回路
＠ 第２図は従来例による増幅型ＭＯＳイメージセンサ
の等価回路医 第３図（ａ）、（ｂ）はそれぞれ従来例
および本発明によるＭＯＳリニアイメージセンサのサン
プル領域を示す阻 第４図は本発明のリニアイメージセ
ンサの動作タイミングチャートである。 １・・・フォトダイオード、２・・・増幅用ＦＥＴ、３
・・・アクセス用ＦＥＴ、４・・・第１のリセット用Ｆ
ＥＴ、５・・・走査回路、６・・・サンプル用ＦＥＴ。 ７・・・蓄積容量、８・・・第２のリセット用ＦＥＴ０
代理人の氏名 弁理士 粟野重孝 ほか１名鉛 図 隣ン 主定査
＠ 第２図は従来例による増幅型ＭＯＳイメージセンサ
の等価回路医 第３図（ａ）、（ｂ）はそれぞれ従来例
および本発明によるＭＯＳリニアイメージセンサのサン
プル領域を示す阻 第４図は本発明のリニアイメージセ
ンサの動作タイミングチャートである。 １・・・フォトダイオード、２・・・増幅用ＦＥＴ、３
・・・アクセス用ＦＥＴ、４・・・第１のリセット用Ｆ
ＥＴ、５・・・走査回路、６・・・サンプル用ＦＥＴ。 ７・・・蓄積容量、８・・・第２のリセット用ＦＥＴ０
代理人の氏名 弁理士 粟野重孝 ほか１名鉛 図 隣ン 主定査
Claims (3)
- （１）フォトダイオード、サンプル用ＦＥＴ、第１およ
び第２のリセット用ＦＥＴ、蓄積容量、増幅用ＦＥＴ、
アクセス用ＦＥＴからなる各画素と走査回路から構成し
、フォトダイオードに蓄えられた光信号電荷を一斉に蓄
積容量に移した後、その蓄積容量の端子電圧を増幅後、
順次読み出すことを特徴とするリニアイメージセンサ。 - （２）サンプル用ＦＥＴのゲートは画素間で共通に接続
してサンプル信号の入力端子とし、第１のリセット用Ｆ
ＥＴのゲートは画素間で共通に接続してリセット信号の
入力端子とし、各アクセスＦＥＴのゲートおよび第２の
リセット用ＦＥＴのゲートにはそれぞれ順次、走査回路
からの走査信号を与えることを特徴とする請求項１記載
のリニアイメージセンサ。 - （３）サンプル用パルスをサンプル用ＦＥＴのゲートに
与え、それに引き続いて第１のリセット用ＦＥＴのゲー
トにリセット用パルスを与えた後、走査回路を動作させ
て順次、画像信号を読み取ることを特徴とする請求項１
記載のリニアイメージセンサの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18893290A JPH0477171A (ja) | 1990-07-17 | 1990-07-17 | リニアイメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18893290A JPH0477171A (ja) | 1990-07-17 | 1990-07-17 | リニアイメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0477171A true JPH0477171A (ja) | 1992-03-11 |
Family
ID=16232420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18893290A Pending JPH0477171A (ja) | 1990-07-17 | 1990-07-17 | リニアイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0477171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777669A (en) * | 1993-02-19 | 1998-07-07 | Fuji Xerox Co., Ltd. | Image reading device |
-
1990
- 1990-07-17 JP JP18893290A patent/JPH0477171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777669A (en) * | 1993-02-19 | 1998-07-07 | Fuji Xerox Co., Ltd. | Image reading device |
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