JPH08256292A - 画像センサアレイ - Google Patents

Abstract

(57)【要約】 【課題】 ポリシリコンＴＦＴを画像センサのデータ及
びゲートラインを多重化するように構成し周辺コンタク
ト数を減少し画像センサの実装を簡便化する。 【解決手段】 画像センサアレイであって；外部ゲート
ターミナルと；各々が外部ゲートターミナルと動作的に
接続する複数のアレイゲートラインと；基板上に構成さ
れる複数の多重化ゲートポリシリコン薄膜トランジスタ
であって、各ポリシリコンＴＦＴが複数のゲートライン
の内の対応する１つと動作的に接続することと；各々が
ゲートポリシリコンＴＦＴの内の対応する１つのゲート
と動作的に接続する複数のゲートイネーブルラインと；
複数のアレイデータラインと；基板上に構成されるアモ
ルファスシリコンＴＦＴとセンサのマトリックスであっ
て、アモルファスシリコンＴＦＴがゲートラインとデー
タラインとの交点に位置されること；とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は二次元画像形成に関
する。更に詳細には本発明は、同一基板上に集積される
アモルファス薄膜トランジスタ（ＴＦＴ）及びポリシリ
コン薄膜トランジスタ（ＴＦＴ）で二次元画像センサア
レイを形成するデバイス及び方法に関する。ポリシリコ
ンＴＦＴは画像センサのデータライン及びゲートライン
に多重化を行うように構成されるので、周辺コンタクト
（接触）の数を減少して画像センサのパッケージ（実
装）を簡便化する。

【０００２】

【従来技術及び発明が解決しようとする課題】アモルフ
ァスシリコンから作られるアドレス可能二次元画像セン
サアレイについては、エム．マツムラ等により論じられ
て（ＩＥＥＥエレクトロン・デバイス・レター、ＥＤＬ
１号、Ｐ．１８２、１９８０年）、ストリート等により
論証された（マテリアル・リサーチ・ソサエティ・シン
ポジウム議事録２５８号、Ｐ．１１２７、１９９２
年）。ストリート等は、ｘ線画像形成に適した蛍光体と
共に大領域アモルファスシリコンアレイの使用について
記載する（マテリアル・リサーチ・ソサエティ・シンポ
ジウム議事録１９２号、Ｐ．４４１、１９９０年）。

【０００３】図１に従来の二次元画像センサの等価回路
図を示す。

【０００４】センサ部分は画像センサの構造ユニットで
あり、これは上に光電トランスデューサである受光素子
（フォトダイオード）１２とスイッチング素子である薄
膜トランジスタ（ＴＦＴ）１４とが形成された基板１０
を含む。複数のこのようなセンサ部分は二次元マトリッ
クスアレイに行列に構成されてセンス領域(sensing are
a)を形成する。

【０００５】図２は、本発明による画像センサの１ピク
セルに関する等価回路図を示す。認識されるように、図
２はピクセル構成の１タイプを表し、また他の構成も本
発明と関連付けて使用可能である。光が逆バイアス電圧
（Ｖ_B ）が供給されるフォトダイオード（ＰＤ）に向け
られると、光電流（ｉｐ）は生成されて、フォトダイオ
ード容量（Ｃ_PD）、必要に応じて追加される容量（Ｃ
_ADD ）、及び薄膜トランジスタ（ＴＦＴ）のオーバラッ
プ容量（Ｃ_GD）に提供される。ここで、これらの容量は
全てＰＤ側にある。ＴＦＴがゲートパルスによりオンに
スイッチされるまで、電荷はＰＤ側の容量に予め定めら
れた時間格納され、このことにより電荷はＴＦＴの信号
ライン容量（Ｃ_L ）及びオーバラップ容量（Ｃ_GS）に移
送される。これらの容量は共に信号ライン側の容量であ
る。

【０００６】データライン信号は、外部読出し増幅器
（例えば、図１の参照番号２２参照）に伝送されて電圧
検出増幅器又は電荷感度増幅器によりセンスされる。電
荷移送の終了に次いで信号ライン側の電位（Ｖ_L ）又は
電荷を検出した後、電荷のリセットはリセットスイッチ
により行われ、ＰＤから次の行に生成される電荷を移送
する。

【０００７】各センサ部分中の受光素子１２の一方の側
はバイアスラインに接続され、他方の側は薄膜トランジ
スタ１４のドレインに接続される。個々の薄膜トランジ
スタのゲートは行毎に共通ゲートライン１６に接続され
る。このようなゲートライン１６は行毎に外部シフトレ
ジスタ１８と接続され、外部シフトレジスタ１８は行毎
に薄膜トランジスタのオンとオフの切り換えを制御す
る。薄膜トランジスタ１４のソース電極は列毎に共通デ
ータライン２０に接続される。このようなデータライン
は順に外部アナログマルチプレクサ又は分類された増幅
回路２２に接続され電荷を受光素子から読みだす。

【０００８】上記記載された構成を有する画像センサで
は、電荷を表面の光又は照度の量に従って受光素子１２
で生成し、薄膜トランジスタ１４がオンとオフにされる
と、電荷は行毎に外部アナログマルチプレクサ２２へ順
次移送され、次に読み込まれて出力画像信号を生成す
る。

【０００９】上記記載された従来の二次元画像センサで
は、（行毎にＴＦＴを制御する）ゲートライン１６は、
外部シフトレジスタ１８のターミナル（端子）と一対一
で対応するように提供されるので、ゲートライン１６と
同じだけ多くのターミナルを外部シフトレジスタ１８に
提供する必要があった。更に、センサ部分で生成される
電荷は共通ゲートライン１６の動作により外部アナログ
マルチプレクサ２２に読み込まれるので、デタライン２
０と同じだけ多くのターミナルを外部アナログマルチプ
レクサ２２に提供する必要もあった。このことは画像セ
ンサのエッジに沿って少なくともｎ＋ｍのコンタクト
（接点）を生じる結果となる。この場合、ｎはデータラ
イン数であり、ｍはゲートライン数である。

【００１０】アモルファスシリコン（ａ−Ｓｉ）及び多
結晶シリコン（ｐｏｌｙ−Ｓｉ）は共に、上記記載した
二次元画像センサのような大領域電子装置における使用
や、フラットパネル（平面）アクティブマトリックスデ
ィスプレイ装置等によく適することが示されていた。ア
モルファスシリコンＴＦＴは、それらの容易さ及び製造
コストのために商業製品におけるスイッチング素子とし
て日常的に使用される。アモルファスシリコンＴＦＴ
は、ソースバイアスへの１０Ｖドレインでほぼ１０^-15
Ａ／μｍの幅の非常に低い漏洩電流、及び高分解能（解
像度）の１０００ライン画像の電荷ピクセルへの適切な
駆動電流、を有する。

【００１１】外部駆動電子回路と読出し電子回路との間
の接続を簡便化するためにこれらのアレイとの外部接続
の数を減らすことは望ましい。外部コンタクト（接点）
数の減少は、アモルファスシリコンＴＦＴと同一基板上
に高速ドライバ電子回路を集積することを要する。レー
ザー結晶化されたａ−ＳｉＴＦＴは、それらの高速性、
ピクセルａ−ＳｉＴＦＴとの類似性及びプロセス互換性
に適しているためにこの集積に適する。大きな二次元ア
レイでは、ＴＦＴの線形アレイだけが結晶化されて周辺
ドライバ電子回路を提供する必要があり、残りのａ−Ｓ
ｉはそれらの低い漏洩特性のために維持される。

【００１２】ａ−Ｓｉ及びｐｏｌｙ−Ｓｉの両方のＴＦ
Ｔをガラス基板上に製造することに関して報告されてい
る。このような製造は、頂部ゲートデバイスと底部ゲー
トデバイスに対してｐｏｌｙ−Ｓｉ及びａ−Ｓｉの両方
のＴＦＴを集積することを含む。しかしながら、頂部ゲ
ート構造はａ−ＳｉＴＦＴに対して良くないことが知ら
れている。従って、底部ゲートデバイスに対するｐｏｌ
ｙ−Ｓｉ及びａ−Ｓｉの両ＴＦＴの集積はより有用に思
われる。このような集積プロセスは、レーザ処理と水素
パッシベーション( 表面処理) ステップを含むことが異
なり、ポリシリコンＴＦＴを形成する。この製造方法に
関する詳細な議論は、エム．ハック、ピー．メイ、アー
ル．ルジャン、及びエイ．ジー．ルイスによる、「大領
域の画像形成及びディスプレイ装置用の集積された従来
の及びレーザの結晶化アモルファスシリコン薄膜トラン
ジスタ(INTEGRATED CONVENTIONAL AND LASER CRYSTALLI
ZED AMORPHOUS SILICON THIN-FILM TRANSISTORS FOR LA
SER AREA IMAGING AND DISPLAY APPLICATIONS)」と題さ
れた論説〔ノン・クリスタルライン・ソリッドのジャー
ナル、１６４〜１６６ページ（１９９３年）、７２７〜
７３０ページ〕、及びアール．アイ．ジョンソン、ジ
ー．ビー．アンダーソン、ディー．ケイ．フォーク及び
エス．イー．レディによる「ハイブリッド薄膜トランジ
スタ用のプラズマ増大された化学蒸着アモルファスシリ
コンのレーザ脱水素／結晶化(LASER DEHYDROGENATION/C
RYSTALLIZATION OF PLASMA-ENHANCED CHEMICAL VAPOR D
EPOSITEDAMORPHOUS SILICON FOR HYBRID THIN-FILM TRA
NSISTORS)」と題された論説〔App. Phys. Lett.、64(9)
、１９９４年２月２８日〕で論じられ、これらは共に
本明細書に援用される。

【００１３】Ｎ×Ｍマトリックスセンサとして形成さ
れ、単一基板上にポリシリコンＴＦＴとアモルファスシ
リコンＴＦＴを与える上記記載された画像センサは、コ
ンタクト（接触）又は投影画像形成による非常に高速の
原稿入力の可能性を有する。更に、ｘ線及び他の電離線
放射画像形成の用途が考えられる。しかしながらこのよ
うなＮ×Ｍマトリックスセンサアレイは、その最も単純
な形態において、そのエッジに沿って総計でｎ＋ｍコン
タクトをまだ必要とする。従って、１インチ当たり２０
０スポット（ｓｐｉ）、３００ｓｐｉ、又はより高度の
分解能を有するほぼ１４×１８インチ又はそれよりも大
きな大きさのこのようなデバイスを構成しようとする
と、周知の実装テクノロジーは極度にきゅうくつにな
る。このような構成の下では、コンタクトはアレイの２
つの側に制限されるので、２００ｓｐｉのアレイに対し
て１２７μｍ、及び３００ｓｐｉのアレイに対して８５
μｍのピッチを必要とする。このことは結線に関してコ
ストを増して全体の有効性を減少する主な問題を生じ、
そしてこれをまだテープ自動ボンディング（接合）実装
で行うことができない。

【００１４】本発明は、これらの欠点及び下記に記載さ
れるであろう他のことを克服することである。

【００１５】

【課題を解決するための手段】請求項１に記載の本発明
は：画像センサアレイであって；外部ゲートターミナル
と；各々が外部ゲートターミナルと動作的に接続する複
数のアレイゲートラインと；基板上に構成され、各々が
複数のゲートラインの内の対応する１つと動作的に接続
する複数の多重化ゲートポリシリコン薄膜トランジスタ
（ＴＦＴ）と；各々がゲートポリシリコンＴＦＴの内の
対応する１つのゲートと動作的に接続する複数のゲート
イネーブルラインと；複数のアレイデータラインと；基
板上に構成され、ゲートラインとデータラインとの交点
に位置されるアモルファスシリコンＴＦＴとセンサとの
マトリックスと；を含む。

【００１６】本発明の一態様によれば、一枚の基板上に
構成される複数のゲートポリシリコン薄膜トランジスタ
（ＴＦＴ）を有する画像センサが提供され、各ポリシリ
コン薄膜トランジスタが複数のゲートラインとゲートイ
ネーブルクロック（gate enable clock)の内の対応する
１つと接続され、これらのゲートラインとゲートイネー
ブルクロックがゲートポリシリコンＴＦＴの内の対応す
る１つのゲートとそれぞれ接続される。複数のデータポ
リシリコン薄膜トランジスタ（ＴＦＴ）はゲートポリシ
リコンＴＦＴと同一基板上に構成され、各データポリシ
リコンＴＦＴが複数のデータラインとデータイネーブル
クロックの内の対応する１つと接続され、これらのデー
タラインとデータイネーブルクロックがデータポリシリ
コンＴＦＴの内の対応する１つのゲートと接続される。
ポリシリコンＴＦＴと同一基板上に構成されるアモルフ
ァスシリコンＴＦＴのマトリックスはゲートポリシリコ
ンＴＦＴとデータポリシリコンＴＦＴとの間に位置され
る。

【００１７】本発明の別の態様によれば、ゲートポリシ
リコンＴＦＴは基板の外周部に位置され、レーザ結晶化
されたアモルファスシリコンＴＦＴである。

【００１８】本発明のより限定された態様によれば、上
記参照された画像センサは複数のゲートラインの内の１
つと接続される複数のゲート基準アモルファスシリコン
ＴＦＴを含み、ゲート基準アモルファスシリコンＴＦＴ
の各々が固定的な「オン」状態で接続され、ゲートライ
ンを予め定められたＶ_0FF と接続するように構成（配
置）される。

【００１９】本発明の別の態様によれば、多重化回路は
画像全体をただ１回の単一露光(exprosure) により読出
すように構成及び動作される。

【００２０】本発明の更に別の態様によれば、ｐｏｌｙ
−Ｓｉシフトレジスタは基板上に構成されてアレイを制
御するために使用される。

【００２１】本発明の１つの利点は、出力コンタクトの
量を画像センサから減らすことにより画像センサの実装
の容易さを高めることにある。

【００２２】本発明の別の利点は、データをアレイから
読みだし、望ましくない電荷を除去し、出力を多重化す
ることにある。

【００２３】更に別の本発明の利点は画像センサの高速
性である。

【００２４】本発明の更なる利点は、好適な実施の形態
の詳細な記載を読解することにより当業者に明白になる
であろう。

【００２５】

【発明の実施の形態】本発明は様々なパーツ（部品）並
びにパーツの構成において、及び様々なステップ（工
程）並びにステップの構成において具体化し得る。図面
は単に好適な実施の形態を説明するためのものであり、
発明を限定するものとして構成されるべきではない。

【００２６】本発明は説明される実施の形態を特に参照
して下記で詳細に記載されるが、理解されるように発明
をそれらの実施の形態に限定することは意図されず、反
対にその目的は、請求項で定義された発明の精神及び範
囲に従う変更、代替、及びその等価物をカバーすること
である。

【００２７】アモルファスシリコン（ａ−Ｓｉ）及び多
結晶シリコン（ｐｏｌｙ−Ｓｉ）デバイスの集積は、大
領域電子装置(large-area electronic applications)に
とって重要である。ａ−Ｓｉ膜中の原子水素(atomic hy
drogen) （Ｈ）によりこのような集積に関する問題が生
じる。プラズマ強化化学蒸着法(PECVD;plasma enhanced
chemical vapor deposition) により蒸着されるａ−Ｓ
ｉは、通常約１０原子％である大量のＨを含む。Ｈはａ
−Ｓｉデバイスの良好な電子性能に必要不可欠である
が、それによりレーザ結晶化(laser crystallization)
に困難が生じる。上記援用された論説に記載されたレー
ザ結晶化において、結晶化デバイスは、高品質ａ−Ｓｉ
ＴＦＴ底部ゲート構造の従来の生成方法に実質的に従っ
て形成される。ａ−ＳｉＴＦＴ及びレーザ結晶化された
ｐｏｌｙ−ＳｉのＴＦＴは共に周知のＰＥＣＶＤ蒸着及
び処理ステップを用いて製造される。

【００２８】このようなプロセスの特定の例は、まずゲ
ート電極を形成するためにパターン形成される４０〜１
５０ｎｍの合金、次いで窒化シリコンからなる１００〜
２００ｎｍのデュアル層ゲート誘電体、次いでシリコン
ジオキサイド（二酸化珪素）を必要とする。個々の絶縁
体層の各々の厚みは、ニトライド膜がスレショルド電圧
Ｖ_thを減少し、オキサイド膜が高いＶ_thにいたるので、
要求されるＶ_thに依存する。目的はａ−ＳｉＴＦＴ及び
ｐｏｌｙ−ＳｉＴＦＴの両方に対して同時に正確なＶ_th
を与えるデュアル層誘電体を得ることである。このデュ
アル層誘電体により高性能のａ−ＳｉＴＦＴ及びｐｏｌ
ｙ−ＳｉＴＦＴを一緒に製造することができる。次に、
６０〜１００ｎｍのａ−Ｓｉが蒸着される。次に、基板
上の結晶化される領域はエクサイマーレーザーで３回走
査される。各回とも高電力で走査して結晶化を終える前
に膜から水素を除去することにより、アブレーション
（磨耗）問題を回避する。２５０℃で水素化（水素添
加）後、頂部シリコンジオキサイド膜は、蒸着され次に
裏側露光を用いてゲート電極からパターン形成される。
これはチャネル領域を保護し、ａ−ＳｉＴＦＴ及びｐｏ
ｌｙ−ＳｉＴＦＴの両方にオームソース及びドレインコ
ンタクトを形成するために使用されるエッチングストッ
プをｎ⁺ ａ−Ｓｉに提供する。最終的に金属ソース及び
ドレインコンタクトが加えられて、デバイスは表面処理
（パッシベート）される。

【００２９】上記レーザ脱水素化／結晶化プロセスを実
施する場合、ｎ−チャネル底部ゲートｐｏｌｙ−Ｓｉ及
びａ−ＳｉＴＦＴはガラス基板上に製造された。図３は
上記プロセスを用いて開発されたデバイス構造の線図を
提供する。ゲートは、金属蒸着とパターン形成により形
成される。ゲート絶縁体は窒化シリコンとシリコンジオ
キサイド（ＳｉＯ₂ ）からなり、窒化シリコン層がゲー
ト電極と隣接し、ＳｉＯ₂ 層が窒化シリコン層の上にあ
りＴＦＴチャネルと隣接する。窒化物及びオキサイドフ
ィルムのための蒸着温度は３５０℃であった。デュアル
誘電ゲートのこの構造はａ−Ｓｉ及びｐｏｌｙ−ＳｉＴ
ＦＴの両方に小さな正のスレショルド電圧を提供する。
選択的なレーザ脱水素化／結晶化プロセス中の平均基板
温度は高くとも２００℃であり、この温度は誘電膜蒸着
のための最高温度３５０℃よりかなり低い。製造物の残
りは、チャネル保護層ＳｉＯ₂ 及びソースとドレイン用
のリンドープされたａ−Ｓｉと金属コンタクトからな
る。

【００３０】既に示されたように、選択パターンを基板
上に結晶化することにより２０〜１００ｃｍ² ／Ｖｓｅ
ｃの範囲で動作する高性能、高移動度(high mobility)
のＴＦＴが構成され得る。

【００３１】図１に示されるような従来技術のテクノロ
ジーが２００ｓｐｉ、３００ｓｐｉ又はより高度な分解
能を有する実用的な画像センサの生成に適用される場
合、実装（パーッケージング）問題が生じる。特に、こ
のようなイメージャ(imager)はコンタクト（接触）又は
投影画像形成により非常に高速の原稿入力用の可能性を
有するが、アレイからのコンタクト（接点）数が製造の
複雑さ及びコストを増す。センサのＮ×Ｍマトリックス
からなるイメージャアレイは、その最も簡便な形態で、
そのエッジにｎ＋ｍコンタクトの総数を必要とする。２
００ｓｐｉ、３００ｓｐｉ、又はより高度な分解能を有
する大きさが１４×１８インチ又はより大きなデバイス
の場合、４つの個々のアレイのタイリング(tiling 、タ
イル張り)は、コンタクトをアレイの２つの側に限り、
２００ｓｐｉのアレイに対して１２７μｍ及び３００ｓ
ｐｉのアレイに対して８５μｍのピッチを有することが
現在のところ必要である。

【００３２】これらの問題を克服するために、ポリシリ
コンＴＦＴを画像センサの駆動回路として用いるゲート
ライン及びデータラインの両方の低レベル多重化スキー
ムを提案する。残りのアレイはａ−ＳｉＴＦＴとして、
それらの低い漏洩電流及びそれらの製造の容易さと製造
コストのために維持される。

【００３３】図４は本発明に従って画像センサを示し、
該図において基板Ａの周辺エッジは結晶化されて画像セ
ンサの駆動回路として使用される、ｐｏｌｙ−ＳｉＴＦ
Ｔ３０を形成する。内側即ち基板Ａのセンサアレイ３２
はピクセルａ−ＳｉＴＦＴを含む。ピクセルａ−ＳｉＴ
ＦＴは結晶化されておらず画像センサのスイッチング素
子として作用する。ａ−ＳｉＴＦＴとｐｏｌｙ−ＳｉＴ
ＦＴの間のほぼ１〜２ｍｍのギャップ３４は意図的に発
達された。このギャップ３４は結晶化されたＴＦＴと結
晶化されていないＴＦＴとの間に明確な境界を提供す
る。

【００３４】図５は本発明による４対１ゲート多重化ス
キームを示す。ゲートマルチプレクサ４０はセンサアレ
イ３２とゲートコンタクト（又は外部ゲートターミナ
ル）４２との間に位置される。ゲートマルチプレクサ４
０はセンサアレイ３２からゲートライン４６ａ〜４６ｄ
に接続される４つのポリシリコンＴＦＴ４４ａ〜４４ｄ
を含む。ポリシリコンＴＦＴ４４ａ〜４４ｄのゲート
は、それらのゲートを４つのイネーブルクロックライン
１〜４即ち４８ａ〜４８ｄの内の１つと接続するゲート
を有する。ポリシリコンＴＦＴ４４ａ〜４４ｄは、ポイ
ント（点）５０で一緒に結合されてゲートコンタクト４
２と接続される。

【００３５】図６は、図５のゲートマルチプレクサ４０
といくぶん同様の方法で設計されたデータマルチプレク
サ６０を示す。マルチプレクサ６０は２対１マルチプレ
クサであり、２つのデータライン６２ａ及び６２ｂは、
データコンタクト（外部ゲートターミナル）又は読出し
チップ６４への出力のために多重化される。各データラ
イン６２ａ及び６２ｂはデータをセンサアレイ３２から
受けとる。各データラインは対応するポリシリコンＴＦ
Ｔ６６ａ及び６６ｂと接続され、ポリシリコンＴＦＴ６
６ａ及び６６ｂがイネーブルクロックライン１及び２即
ち６８ａ及び６８ｂによりスイッチされる。

【００３６】上記図はゲートライン用の４対１多重化ス
キーム及びデータライン用の２対１多重化スキームを有
する構成について記載する。しかしながら他の比率も可
能であることは認識されるだろう。

【００３７】マルチプレクサ４０及び６０のオペレーシ
ョンモードは、データライン用のクロックイネーブル１
即ち６８ａを作動させ、次に既に記載された多重化スキ
ームを用いて全ゲートラインを走査する。このような動
作のための時間は、データサブフレームとよばれ、それ
はこの例では全体のアレイリフレッシュ時間の１／２で
ある。次にデータライン用のクロックイネーブル２即ち
６８ｂを作動させてアレイ全体を再走査する。

【００３８】この多重化事象のシーケンスについては次
に更に詳細に記載する。事象シーケンスは、作動される
クロックイネーブル１即ち４８ａと外部シフトレジスタ
（図示せず）からオンにされる全外部ゲートとを含む。
これはＡゲートサブフレームのゲートラインの１／４を
読みだす結果となり、従ってクロックイネーブル１は全
体のフレーム時間の１／８時間作動される。この時間の
後で、クロックイネーブル１が作動停止され(deactivat
ed) てクロックイネーブル２即ち４８ｂが作動され、そ
して全外部ゲートが外部シフトレジスタからオンとな
る。これはクロックイネーブル３即ち４８ｃ及び最終的
にはクロックイネーブル４即ち４８ｄに関して繰り返さ
れる。従って、各アレイラインは外部シフトレジスタ
（図示せず）により高低の両レベルで駆動される。

【００３９】一方、３／４の時間の間、アレイゲートラ
インはオフにされるゲートマルチプレクサＴＦＴに接続
されるので、これらのゲートラインはフローティング
（浮遊）する。ポリシリコンＴＦＴ中の自然漏洩がＴＦ
Ｔをオフ状態に十分維持することが期待されるが、図７
は図５の代替を提供してポリシリコンＴＦＴをオフ状態
に確実に駆動する。

【００４０】図７では、複数のａ−ＳｉＴＦＴ７０ａ〜
７０ｄは、ポリシリコンＴＦＴ４４ａ〜４４ｄとセンサ
アレイ３２からのゲートラインとの間に配置される。こ
れらのａ−ＳｉＴＦＴは、ＤＣ基準を典型的には５Ｖの
負のオフ状態電圧Ｖ_0FF にする。ａ−Ｓｉ：ＨＴＦＴ７
０ａ〜７０ｄは、固定（常時）「オン」状態に配置され
るので、ゲートラインを典型的には１〜５ＭΩである抵
抗を介してＶ_OFF に接続する。少なくともａ−ＳｉＴＦ
Ｔの抵抗よりも小さい大きさのオーダーであるポリシリ
コンＴＦＴのずっと低い抵抗は、オンにスイッチされる
とこの電圧をオーバライドする。

【００４１】図６のデータマルチプレクサ６０に更に注
目すると、データクロックイネーブル１即ちライン６８
ａは、完全なフレーム周期の１／２であるサブフレーム
に対して全体アレイがゲートラインにより走査されると
共に作動されオンに持続される。次に、第２のデータブ
ロックイネーブルライン６８ｂは作動され、全体アレイ
が再び走査される。このアプローチはポリシリコンパス
ＴＦＴからデータライン上へのフィードスルー電荷が存
在しないという利点を有する。

【００４２】使用可能でないデータラインは、ピクセル
から移送される電荷のためにチャージアップ(charge u
p) される。電荷が漏れてなくならない場合、問題が生
じることがある。従って、必要であれば電荷はＴＦＴ７
２ａと７２ｂの第２セットを図６に示されるようにデー
タラインへ接続することによって除去され得る。それら
のＴＦＴは使用可能でないライン上でアースに対してオ
ープン（開) し、使用可能であるデータライン上でクロ
ーズ（閉）する。要求される電流フローは小さいので、
ポリシリコンＴＦＴよりもこのａ−Ｓｉ：ＨＴＦＴを十
分に使用できる。

【００４３】図５、図６及び図７に示される実施の形態
に特に注目すると、４００ｓｐｉの分解能を有する４０
００×４０００ピクセルアレイが望ましいと考えられ
る。更に、ピクセル容量がおおよそ０．５ｐＦ、ゲート
ラインとデータラインの容量がおおよそ１００ｐＦ、及
び１分当たり３００ページに相当するフレーム時間が２
００ｍｓｅｃであると考えられる。これは、ドキュメン
ト（文書、原稿）走査用の性能要求の上側端における分
解能及びフレーム速度を表す。２つのデータサブフレー
ムが存在するために、ライン時間は略２５μ秒〔２×１
０^-3／（２×４０００）秒〕であり、ゲートパルス長は
１２μ秒である。ゲートラインを適切にスイッチするた
めに、ＲＣ時定数は約２μ秒以下になるべきであり、結
果としてＴＦＴのオン抵抗は５×１０³ Ωになるべきで
ある。これは、レーザ結晶化されたポリシリコンの場合
に典型的である２０ｃｍ² Ｖ秒の移動度とすると、ほぼ
５０のＴＦＴ幅／長さ（Ｗ／Ｌ）を必要とする。

【００４４】上記推定されたライン時間内で読出しチッ
プ６４は、特定の設計に依存してデータラインを１度か
又は２度サンプルする必要があり、データラインを放電
するリセットパルスを加える。従って、データラインの
ＲＣ時定数はほぼ０．２５μ秒となる必要があり、これ
は２．５×１０³ ΩになるＴＦＴのオン抵抗を必要とす
る。従って、ＴＦＴはほぼ１００のＷ／Ｌを有する必要
があり、これは１０μｍのチャネル長に対してＷ＝１ｍ
ｍを必要とする。必要であれば、読出しチップは電圧に
対してより多くの時間が整定可能になるように設計され
る。

【００４５】マルチプレクサ４０と６０を製造するため
に、ポリシリコンＴＦＴはレーザプロセスがセンサＴＦ
Ｔを結晶化しないくらいアレイ３２から十分に離れなけ
ればならない。数ミリの間隔即ちギャップ３４により示
される１、２ｍｍの間隔は、十分であると思われ、また
それはコンタクト領域の便利な大きさと一致する。

【００４６】示されるように、本発明の更なる利点はよ
り高速のフレーム速度でより低い分解能画像を容易に得
ることができことである。全てのイネーブルラインを高
（ハイ）に結合することにより隣接ピクセルからの光信
号は各読出しライン上で結合され、４×２ピクセルの連
続グループを通して画像を平均化する。この例では、よ
り粗い１０００×２０００のピクセル画像を４０Ｈｚの
８倍早いフレーム速度で得ることができ、これは高分解
能ディスプレイ上にライブビデオとしてディスプレイさ
れ得る。認識されるように、より早いフレーム速度はよ
り高度な多重化により達成され得る。

【００４７】ライト（光）の単一フラッシュ露光を使用
でき、その後でアレイ全体を一回に読出す画像センサの
ａ−Ｓｉ及びｐｏｌｙ−Ｓｉアレイの構成が発達され得
ることも確認される。更に、ゲートラインが４サイクル
によってよりも連続的オーダー（順序）でアドレスされ
るということは有益である。このようなアレイは、例え
ば患者へ複数の放射露光をしないことが望ましい医学的
な画像形成用途に関して有益である。この代替スキーム
は各ゲート駆動装置８０が２つのゲートライン８２ａ及
び８２ｂをアドレスするゲート多重化構成を用いて実施
される。図８（Ｂ）は、画像全体を単一の露光で読みだ
すことができるタイミングシーケンスを示す。ゲートイ
ネーブルライン８４ａ〜８４ｄは、ゲート駆動装置８０
からの「オン」と「オフ」電圧が単一フレームで走査さ
れるようなシーケンスでパルスされる。認識されるよう
に、説明の簡素化のためにこの例は２対１ゲート多重化
スキームによるが、多重化の追加レベルは可能である。

【００４８】このような単一露光状況のためのデータ多
重化は、図６に示されるデータマルチプレクサ構成を用
いることによっても行われ得る。この場合、データライ
ン６２ａ及び６２ｂは各ゲートイネーブル期間中に連続
的にイネーブルにされることによりアレイからの出力が
単一露光期間中に十分に読みだされることになる。この
例のこのような読出しを得るためのタイミングチャート
が図９（Ａ）に提供される。更に認識されるように、全
データラインが各ゲートイネーブル期間中に読出される
ので、ａ−ＳｉＴＦＴ（図６の７２ａ〜７２ｂ）を必要
としない図９（Ｂ）に開示されるタイプのデータマルチ
プレクサを使用することができる。

【００４９】図１０（Ａ）はレーザ結晶化ＴＦＴがオン
ボード(on-board)シフトレジスタ９０として構成される
本発明の別の実施の形態を示す。従って、外部ゲート駆
動装置を用いてゲート信号をマルチプレクサへ送る代わ
りに、オンボードシフトレジスタ９０を使用してゲート
信号を画像センサの全ゲートラインに提供する。図５
は、４ラインに応答しそれらを駆動するゲート駆動用の
１つのゲートコンタクト４２を有するゲートマルチプレ
クサを示す。従って、４０００ゲートラインがあった場
合、４０００ゲートラインに対して１０００ゲートコン
タクトを有することが必要になるであろう。上記図５の
構成よりも図１０（Ａ）の実施の形態では、シフトレジ
スタ９０は、ライン９３からのクロック発振器９４によ
り発生されたクロック制御信号と一緒に作動する８本の
外部接続９２を有し、外部接続９２を使用して、アレイ
３２のゲートライン、即ち４０００ゲートラインを駆動
することができる。シフトレジスタは、周知のシフトレ
ジスタ構成に構成される非常に多数のｐｏｌｙ−ＳｉＴ
ＦＴを有する。先ず、シフトレジスタ９０はセンサアレ
イで使用されるａ−Ｓｉと同一基板上にａ−ＳｉＴＦＴ
として形成される。次に、先に記載した結晶化プロセス
に着手してシフトレジスタのＴＦＴをｐｏｌｙ−ＳｉＴ
ＦＴへ変換する。

【００５０】図１０（Ｂ）はシフトレジスタ９０の１ス
テージを示す。２０ボルトの供給電圧Ｖ_DDに対して図１
０（Ａ）に従って構成されるシフトレジスタによれば、
５０ＫＨｚまでのオペレーションを実行することができ
る。図１０（Ｂ）では、参照番号９６はＮ型金属酸化膜
半導体（ＮＭＯＳ）負荷を表し、θ₁ 及びθ₂ は位相ク
ロックのずれ（out of phase clock) であり、そして−
θ₁ 及び−θ₂ はそれらの逆信号である。シフトレジス
タ９０は、上記説明を用いて複数のステージで構成され
得る。認識されるように当業者に周知である他のシフト
レジスタ構成も使用可能である。

【００５１】本発明は、ａ−ＳｉＴＦＴ及びａ−Ｓｉフ
ォトダイオードを使用するアレイに関して記載された。
認識されるように、フォトダイオードスイッチング素子
及び光導電体のような他の素子からなるアレイも使用可
能である。更に、マトリックス中に素子を構成する他の
マテリアル（材料）を使用することも可能である。

【００５２】本発明は好適な実施の形態を参照して記載
された。この明細書を読解すると、他のものへの変更及
び代替えが生じることは明白である。このような全ての
変更及び代替えは、それらが請求項又はその等価物の範
囲内にある限り含まれることが意図される。

【図面の簡単な説明】

【図１】従来技術で既知の画像センサを示す。

【図２】図１に示されたような画像センサの単一ピクセ
ル素子を示す。

【図３】ａ−Ｓｉ及びｐｏｌｙ−Ｓｉ底部ゲートＴＦＴ
の構成を示す線図である。

【図４】単一基板上に集積されたａ−ＳｉＴＦＴ及びｐ
ｏｌｙ−ＳｉＴＦＴを示す。

【図５】ポリシリコンＴＦＴの４対１ゲート多重化スキ
ームの概略図である。

【図６】ポリシリコンＴＦＴの２対１データ多重化スキ
ームの概略図である。

【図７】図５に示された４対１ゲート多重化スキームの
別の実施の形態である。

【図８】（Ａ）は全画像データを読出すために画像セン
サのただ１回の単一露光が必要とされるゲート多重化ス
キームであり、（Ｂ）は（Ａ）のゲート多重化スキーム
のオペレーションのためのタイミングチャートである。

【図９】（Ａ）は画像センサの単一露光を必要とするデ
ータ多重化オペレーションのためのタイミングチャート
であり、（Ｂ）は画像センサの単一露光を必要とするデ
ータ多重スキームの代替回路構成を提供する。

【図１０】（Ａ）はシフトレジスタとして構成されるレ
ーザ結晶化されたＴＦＴを有する画像センサを示し、
（Ｂ）は（Ａ）に示されたシフトレジスタのようなシフ
トレジスタの１ステージをより詳細に示す。

【符号の説明】

３０ ポリシリコンＴＦＴ ３２ センサアレイ ３４ ギャップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード エル．ウェイスフィールド アメリカ合衆国 94024 カリフォルニア 州 ロス アルトス オールド ランチ ロード 11520 (72)発明者 ロバート エイ．ストリート アメリカ合衆国 94306 カリフォルニア 州 パロ アルト ラパラ アヴェニュー 894

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画像センサアレイであって、 外部ゲートターミナルと、 各々が外部ゲートターミナルと動作的に接続する複数の
   アレイゲートラインと、 基板上に構成され、各々が複数のゲートラインの内の対
   応する１つと動作的に接続する複数の多重化ゲートポリ
   シリコン薄膜トランジスタ（ＴＦＴ）と、 各々がゲートポリシリコンＴＦＴの内の対応する１つの
   ゲートと動作的に接続する複数のゲートイネーブルライ
   ンと、 複数のアレイデータラインと、 基板上に構成され、ゲートラインとデータラインとの交
   点に位置されるアモルファスシリコンＴＦＴとセンサと
   のマトリックスと、 を含む画像センサアレイ。