JPH06125084A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06125084A JPH06125084A JP29765192A JP29765192A JPH06125084A JP H06125084 A JPH06125084 A JP H06125084A JP 29765192 A JP29765192 A JP 29765192A JP 29765192 A JP29765192 A JP 29765192A JP H06125084 A JPH06125084 A JP H06125084A
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Abstract
(57)【要約】 （修正有）
【目的】 薄膜状絶縁ゲイト型半導体装置を用いて、ダ
イナミック駆動をおこなう集積回路の最適な構成および
プロセスを提供する。 【構成】 薄膜状絶縁ゲイト型トランジスタを有するダ
イナミック回路を構成する際に、リーク電流の小さなＴ
ＦＴを形成するために、活性層の厚さを７０ｎｍ以下と
し、かつ、その他の高速動作を要求されるＴＦＴでは、
活性層の厚さを７０ｎｍ以上とする。
イナミック駆動をおこなう集積回路の最適な構成および
プロセスを提供する。 【構成】 薄膜状絶縁ゲイト型トランジスタを有するダ
イナミック回路を構成する際に、リーク電流の小さなＴ
ＦＴを形成するために、活性層の厚さを７０ｎｍ以下と
し、かつ、その他の高速動作を要求されるＴＦＴでは、
活性層の厚さを７０ｎｍ以上とする。
Description
【０００１】
【産業上の利用分野】本発明は集積回路とその作製方法
に関する。具体的には、液晶表示装置やダイナミックＲ
ＡＭ（ＤＲＡＭ）のように、マトリクス構造を有し、ス
イッチング素子としてＭＯＳ型もしくはＭＩＳ（金属−
絶縁体−半導体）型電界効果型素子（以上を、ＭＯＳ型
素子と総称する）を有し、ダイナミックな動作をおこな
うことを特徴とするマトリクス装置（電気光学表示装
置、半導体メモリー装置を含む）、およびそのための駆
動回路、あるいはイメージセンサーのような集積化され
た駆動回路を有する半導体回路に関する。特に本発明
は、ＭＯＳ型素子として絶縁表面上に形成された薄膜半
導体トランジスタ等の薄膜半導体素子を使用する装置に
関し、薄膜トランジスタの活性層がポリシリコンより形
成されたポリシリコン薄膜トランジスタを有する装置に
関する。
に関する。具体的には、液晶表示装置やダイナミックＲ
ＡＭ（ＤＲＡＭ）のように、マトリクス構造を有し、ス
イッチング素子としてＭＯＳ型もしくはＭＩＳ（金属−
絶縁体−半導体）型電界効果型素子（以上を、ＭＯＳ型
素子と総称する）を有し、ダイナミックな動作をおこな
うことを特徴とするマトリクス装置（電気光学表示装
置、半導体メモリー装置を含む）、およびそのための駆
動回路、あるいはイメージセンサーのような集積化され
た駆動回路を有する半導体回路に関する。特に本発明
は、ＭＯＳ型素子として絶縁表面上に形成された薄膜半
導体トランジスタ等の薄膜半導体素子を使用する装置に
関し、薄膜トランジスタの活性層がポリシリコンより形
成されたポリシリコン薄膜トランジスタを有する装置に
関する。
【０００２】
【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板状に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用すること、あるいは同じく
絶縁基板状に形成されたイメージセンサーの駆動回路に
利用することが目的であり、利用する半導体の材料・結
晶状態によって、アモルファスシリコンＴＦＴやポリシ
リコン（多結晶シリコンともいう）ＴＦＴというように
区別されている。
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板状に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用すること、あるいは同じく
絶縁基板状に形成されたイメージセンサーの駆動回路に
利用することが目的であり、利用する半導体の材料・結
晶状態によって、アモルファスシリコンＴＦＴやポリシ
リコン（多結晶シリコンともいう）ＴＦＴというように
区別されている。
【０００３】もっとも、最近ではポリシリコンとアモル
ファスの中間的な状態を呈する材料も利用する研究がな
されている。中間的な状態については議論がなされてい
るが、本明細書では、何らかの熱的プロセス（例えば、
４５０℃以上の温度での熱アニールやレーザー光等の強
力なエネルギーを照射すること）によって何らかの結晶
状態に達したものを全てポリシリコンと称することとす
る。
ファスの中間的な状態を呈する材料も利用する研究がな
されている。中間的な状態については議論がなされてい
るが、本明細書では、何らかの熱的プロセス（例えば、
４５０℃以上の温度での熱アニールやレーザー光等の強
力なエネルギーを照射すること）によって何らかの結晶
状態に達したものを全てポリシリコンと称することとす
る。
【０００４】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術としてポリシリコンＴＦＴが用
いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。
も、いわゆるＳＯＩ技術としてポリシリコンＴＦＴが用
いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。
【０００５】さらに、絶縁基板上の半導体回路では、基
板と配線との容量結合がないため、非常な高速動作が可
能であり、超高速マイクロプロセッサーや超高速メモリ
ーとして利用する技術が提案されている。
板と配線との容量結合がないため、非常な高速動作が可
能であり、超高速マイクロプロセッサーや超高速メモリ
ーとして利用する技術が提案されている。
【０００６】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
【０００７】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、マトリクス規模の小さい液晶ディスプレー
のアクティブマトリクスのトランジスタのように、それ
ほどの高速動作が要求されず、一方の導電型だけで十分
であり、かつ、電荷保持能力の高いＴＦＴが必要とされ
る用途に利用されている。しかしながら、より高度な応
用、例えば、大規模マトリクスの液晶ディスプレーには
アモルファスシリコンＴＦＴを利用することは困難であ
った。また、当然のことながら、高速動作が要求される
ディスプレーの周辺回路やイメージセンサーの駆動回路
には利用できなかった。また、同じくマトリクス構成で
あるとはいえ、半導体メモリー装置に利用することも困
難であった。
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、マトリクス規模の小さい液晶ディスプレー
のアクティブマトリクスのトランジスタのように、それ
ほどの高速動作が要求されず、一方の導電型だけで十分
であり、かつ、電荷保持能力の高いＴＦＴが必要とされ
る用途に利用されている。しかしながら、より高度な応
用、例えば、大規模マトリクスの液晶ディスプレーには
アモルファスシリコンＴＦＴを利用することは困難であ
った。また、当然のことながら、高速動作が要求される
ディスプレーの周辺回路やイメージセンサーの駆動回路
には利用できなかった。また、同じくマトリクス構成で
あるとはいえ、半導体メモリー装置に利用することも困
難であった。
【０００８】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ2 ／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ2 ／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ2 ／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ2 ／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。
【０００９】また、ポリシリコンでは、ＮＭＯＳのＴＦ
Ｔだけでなく、ＰＭＯＳのＴＦＴも同様に得られるので
ＣＭＯＳ回路を形成することが可能で、例えば、アクテ
ィブマトリクス方式の液晶表示装置においては、アクテ
ィブマトリクス部分のみならず、周辺回路（ドライバー
等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆる
モノリシック構造を有するものが知られている。前述の
ＳＲＡＭに使用されるＴＦＴもこの点に注目したもので
あり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジ
スタとしている。
Ｔだけでなく、ＰＭＯＳのＴＦＴも同様に得られるので
ＣＭＯＳ回路を形成することが可能で、例えば、アクテ
ィブマトリクス方式の液晶表示装置においては、アクテ
ィブマトリクス部分のみならず、周辺回路（ドライバー
等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆる
モノリシック構造を有するものが知られている。前述の
ＳＲＡＭに使用されるＴＦＴもこの点に注目したもので
あり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジ
スタとしている。
【００１０】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
ポリシリコンＴＦＴはセルフアラインプロセスが採用で
きるため、寄生容量が著しく抑えられるという特徴を持
つ。
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
ポリシリコンＴＦＴはセルフアラインプロセスが採用で
きるため、寄生容量が著しく抑えられるという特徴を持
つ。
【００１１】しかしながら、ポリシリコンＴＦＴはゲイ
トに電圧が印加されていないとき（非選択時）のリーク
電流がアモルファスシリコンＴＦＴに比べて大きく、液
晶ディスプレーで使用するには、このリーク電流を補う
ための補助容量を設け、さらにＴＦＴを２段直列にして
リーク電流を減じるという手段が講じられた。
トに電圧が印加されていないとき（非選択時）のリーク
電流がアモルファスシリコンＴＦＴに比べて大きく、液
晶ディスプレーで使用するには、このリーク電流を補う
ための補助容量を設け、さらにＴＦＴを２段直列にして
リーク電流を減じるという手段が講じられた。
【００１２】例えば、アモルファスシリコンＴＦＴの高
いＯＦＦ抵抗を利用し、なおかつ、同一基板上にモノリ
シックに高い移動度を有するポリシリコンＴＦＴの周辺
回路を形成しようとすれば、アモルファスシリコンを形
成して、これに選択的にレーザーを照射して、周辺回路
のみを結晶化せしめるという方法が提案されている。
いＯＦＦ抵抗を利用し、なおかつ、同一基板上にモノリ
シックに高い移動度を有するポリシリコンＴＦＴの周辺
回路を形成しようとすれば、アモルファスシリコンを形
成して、これに選択的にレーザーを照射して、周辺回路
のみを結晶化せしめるという方法が提案されている。
【００１３】しかしながら、現在のところ、レーザー照
射プロセスの信頼性の問題（例えば、照射エネルギーの
面内均一性が悪い等）から歩留りが低く、また、アクテ
ィブマトリクス領域には移動度の低いアモルファスシリ
コンＴＦＴを使用することになるので、より高度な利用
は困難であった。レーザー照射プロセスについては、よ
り信頼性が高く、コストの低い熱アニールが望まれた。
また、製品の付加価値を高める意味から最低でもＴＦＴ
の移動度は５ｃｍ2 ／Ｖｓが望まれた。
射プロセスの信頼性の問題（例えば、照射エネルギーの
面内均一性が悪い等）から歩留りが低く、また、アクテ
ィブマトリクス領域には移動度の低いアモルファスシリ
コンＴＦＴを使用することになるので、より高度な利用
は困難であった。レーザー照射プロセスについては、よ
り信頼性が高く、コストの低い熱アニールが望まれた。
また、製品の付加価値を高める意味から最低でもＴＦＴ
の移動度は５ｃｍ2 ／Ｖｓが望まれた。
【００１４】
【発明が解決しようとする課題】本発明はこのような困
難な課題に対して解答を与えんとするものであるが、そ
のためにプロセスが複雑化し、歩留り低下やコスト上昇
を招くことは望ましくない。本発明の主旨とするところ
は、高移動度が要求されるＴＦＴと低リーク電流が要求
されるＴＦＴという２種類のＴＦＴを最小限のプロセス
の変更によって、量産性を維持しつつ、容易に作り分け
ることにある。
難な課題に対して解答を与えんとするものであるが、そ
のためにプロセスが複雑化し、歩留り低下やコスト上昇
を招くことは望ましくない。本発明の主旨とするところ
は、高移動度が要求されるＴＦＴと低リーク電流が要求
されるＴＦＴという２種類のＴＦＴを最小限のプロセス
の変更によって、量産性を維持しつつ、容易に作り分け
ることにある。
【００１５】
【問題を解決する方法】本発明の適用される半導体回路
は普遍的なものではない。本発明は、特に液晶表示装置
等の電界の効果によって光の透過性や反射性が変化する
材料を利用し、対向する電極との間にこれらの材料をは
さみ、対向電極との間に電界をかけて、画像表示をおこ
なうためのアクティブマトリクス回路や、ＤＲＡＭのよ
うなキャパシタに電荷を蓄積することによって記憶を保
持するメモリー装置や、同じくＭＯＳトランジスタのＭ
ＯＳ構造部をキャパシタとして、あるいはその他のキャ
パシタによって、次段の回路を駆動するダイナミックシ
フトレジスタのようなダイナミック回路を有する回路、
さらには、イメージセンサーの駆動回路のようなデジタ
ル回路とアナログ的な信号出力を制御する回路とを有す
る回路等に適している。特に、ダイナミック回路とスタ
テッィク回路の混載された回路に適した発明である。
は普遍的なものではない。本発明は、特に液晶表示装置
等の電界の効果によって光の透過性や反射性が変化する
材料を利用し、対向する電極との間にこれらの材料をは
さみ、対向電極との間に電界をかけて、画像表示をおこ
なうためのアクティブマトリクス回路や、ＤＲＡＭのよ
うなキャパシタに電荷を蓄積することによって記憶を保
持するメモリー装置や、同じくＭＯＳトランジスタのＭ
ＯＳ構造部をキャパシタとして、あるいはその他のキャ
パシタによって、次段の回路を駆動するダイナミックシ
フトレジスタのようなダイナミック回路を有する回路、
さらには、イメージセンサーの駆動回路のようなデジタ
ル回路とアナログ的な信号出力を制御する回路とを有す
る回路等に適している。特に、ダイナミック回路とスタ
テッィク回路の混載された回路に適した発明である。
【００１６】従来、高い移動度のＴＦＴを作るために
は、活性層の結晶性を高めることが必要とされた。その
ためには、結晶化温度を８００℃以上に高めることが有
効であったが、そのような条件では使用に耐える基板が
著しく制約されてしまうので、望ましい方法ではない。
一方、活性層の厚さを７０ｎｍ以上、好ましくは１００
ｎｍ以上とすることによっても結晶性が向上することが
発見された。逆に、活性層の厚さが７０ｎｍ以下、典型
的には５０ｎｍ以下のものでは、結晶性は良くなかっ
た。
は、活性層の結晶性を高めることが必要とされた。その
ためには、結晶化温度を８００℃以上に高めることが有
効であったが、そのような条件では使用に耐える基板が
著しく制約されてしまうので、望ましい方法ではない。
一方、活性層の厚さを７０ｎｍ以上、好ましくは１００
ｎｍ以上とすることによっても結晶性が向上することが
発見された。逆に、活性層の厚さが７０ｎｍ以下、典型
的には５０ｎｍ以下のものでは、結晶性は良くなかっ
た。
【００１７】本発明はこのような、活性層の厚さによっ
て結晶性が制御できることに注目し、この性質によって
必要な特性を有するＴＦＴを同一基板上に得ることを特
徴とする。
て結晶性が制御できることに注目し、この性質によって
必要な特性を有するＴＦＴを同一基板上に得ることを特
徴とする。
【００１８】例えば、活性層の結晶化を５５０〜７５０
℃でおこなった場合、活性層の厚さが１００ｎｍのＴＦ
Ｔでは、ＮＭＯＳ、ＰＭＯＳの電界移動度は、それぞ
れ、３０〜８０ｃｍ2 ／Ｖｓ、２０〜６０ｃｍ2 ／Ｖｓ
であったが、活性層の厚さが５０ｎｍのものではでは、
ＮＭＯＳ、ＰＭＯＳの電界移動度は、それぞれ、１０〜
３０ｃｍ2 ／Ｖｓ、５〜２０ｃｍ2 ／Ｖｓと低下した。
このことは、活性層の厚さによって結晶化に違いがある
ことと一致する。
℃でおこなった場合、活性層の厚さが１００ｎｍのＴＦ
Ｔでは、ＮＭＯＳ、ＰＭＯＳの電界移動度は、それぞ
れ、３０〜８０ｃｍ2 ／Ｖｓ、２０〜６０ｃｍ2 ／Ｖｓ
であったが、活性層の厚さが５０ｎｍのものではでは、
ＮＭＯＳ、ＰＭＯＳの電界移動度は、それぞれ、１０〜
３０ｃｍ2 ／Ｖｓ、５〜２０ｃｍ2 ／Ｖｓと低下した。
このことは、活性層の厚さによって結晶化に違いがある
ことと一致する。
【００１９】しかしながら、さらに興味深いことには、
このような活性層の厚さの違いによって、リーク電流も
異なることが発見された。その様子は図１に示されてい
る。図１において、（Ａ）はＰＭＯＳの、（Ｂ）はＮＭ
ＯＳの特性をそれぞれ示し、また、ａおよびｃは活性層
の厚さが１００ｎｍの、ｂおよびｄは活性層の厚さが５
０ｎｍのものを示している。図から明らかなように、Ｎ
ＭＯＳ、ＰＭＯＳとも、活性層の厚さが５０ｎｍのＴＦ
Ｔの方が、１００ｎｍのものよりも１〜３桁程度小さ
い。本発明人の研究によれば、このような効果は活性層
の厚さが７０ｎｍの前後で、極めて劇的に変化が生じる
ことが明らかになった。
このような活性層の厚さの違いによって、リーク電流も
異なることが発見された。その様子は図１に示されてい
る。図１において、（Ａ）はＰＭＯＳの、（Ｂ）はＮＭ
ＯＳの特性をそれぞれ示し、また、ａおよびｃは活性層
の厚さが１００ｎｍの、ｂおよびｄは活性層の厚さが５
０ｎｍのものを示している。図から明らかなように、Ｎ
ＭＯＳ、ＰＭＯＳとも、活性層の厚さが５０ｎｍのＴＦ
Ｔの方が、１００ｎｍのものよりも１〜３桁程度小さ
い。本発明人の研究によれば、このような効果は活性層
の厚さが７０ｎｍの前後で、極めて劇的に変化が生じる
ことが明らかになった。
【００２０】本発明は、この特性を利用したもので、高
移動度が要求されるＴＦＴにおいては、活性層の厚さを
７０ｎｍ以上、好ましくは１００ｎｍ以上とする一方、
移動度よりも低リーク電流が要求されるＴＦＴでは、活
性層の厚さを７０ｎｍ以下、好ましくは５０ｎｍ以下と
なるように、同一基板上に厚さの異なる実質真性なシリ
コン層を２層もしくはそれ以上積層し、厚いシリコン層
を前者のＴＦＴの活性層とし、薄いシリコン層を後者の
ＴＦＴの活性層とする。この際には、これらのシリコン
層の間に、厚さ１００ｎｍ以上の絶縁膜を形成すること
が望まれる。絶縁膜の材質としては酸化珪素が適してい
る。
移動度が要求されるＴＦＴにおいては、活性層の厚さを
７０ｎｍ以上、好ましくは１００ｎｍ以上とする一方、
移動度よりも低リーク電流が要求されるＴＦＴでは、活
性層の厚さを７０ｎｍ以下、好ましくは５０ｎｍ以下と
なるように、同一基板上に厚さの異なる実質真性なシリ
コン層を２層もしくはそれ以上積層し、厚いシリコン層
を前者のＴＦＴの活性層とし、薄いシリコン層を後者の
ＴＦＴの活性層とする。この際には、これらのシリコン
層の間に、厚さ１００ｎｍ以上の絶縁膜を形成すること
が望まれる。絶縁膜の材質としては酸化珪素が適してい
る。
【００２１】本発明の別の方法は、上記のように２層の
ポリシリコン層を形成するかわりに、シリコン層におい
て、厚さの異なる領域を形成し、シリコン層の厚い領域
には、高移動度のＴＦＴを形成し、薄い領域には低リー
クのＴＦＴを形成する。このようなシリコン層の厚さを
場所によって変えるには、シリコン層の堆積を２段階に
分けておこなうか、堆積したシリコン層を選択的にエッ
チングすればよい。
ポリシリコン層を形成するかわりに、シリコン層におい
て、厚さの異なる領域を形成し、シリコン層の厚い領域
には、高移動度のＴＦＴを形成し、薄い領域には低リー
クのＴＦＴを形成する。このようなシリコン層の厚さを
場所によって変えるには、シリコン層の堆積を２段階に
分けておこなうか、堆積したシリコン層を選択的にエッ
チングすればよい。
【００２２】本発明においては、活性層は４５０℃以上
の熱アニールによって、高移動度ＴＦＴと低リーク電流
ＴＦＴの双方の活性層の結晶化をおこなう。ここで、熱
アニールを用いるのは、均一性において優れているから
である。なお、熱アニールの工程は、ゲイト電極が形成
された後でも、ソース／ドレインが形成された後でも構
わない。
の熱アニールによって、高移動度ＴＦＴと低リーク電流
ＴＦＴの双方の活性層の結晶化をおこなう。ここで、熱
アニールを用いるのは、均一性において優れているから
である。なお、熱アニールの工程は、ゲイト電極が形成
された後でも、ソース／ドレインが形成された後でも構
わない。
【００２３】熱アニールの温度は、基板やその他の材料
によって制約を受ける。基板材料の制約に関しては、シ
リコンや石英を基板として使用した場合には、最高１１
００℃の熱アニールまで可能である。例えば、典型的な
無アルカリガラスであるコーニング社の７０５９ガラス
の場合には、６５０℃以下の温度でのアニールが望まし
い。しかし、本発明では、基板以外に、各ＴＦＴにおい
て必要とされる特性を考慮して設定されなければならな
い。一般に、アニール温度が高ければＴＦＴの結晶成長
が進み、移動度が高くなるとともに、リーク電流が増大
する。したがって、本発明のごとき、同一基板上に異な
る特性のＴＦＴを得るには、アニールの温度は、４５０
〜８００℃、好ましくは５５０〜７５０℃とすべきであ
る。
によって制約を受ける。基板材料の制約に関しては、シ
リコンや石英を基板として使用した場合には、最高１１
００℃の熱アニールまで可能である。例えば、典型的な
無アルカリガラスであるコーニング社の７０５９ガラス
の場合には、６５０℃以下の温度でのアニールが望まし
い。しかし、本発明では、基板以外に、各ＴＦＴにおい
て必要とされる特性を考慮して設定されなければならな
い。一般に、アニール温度が高ければＴＦＴの結晶成長
が進み、移動度が高くなるとともに、リーク電流が増大
する。したがって、本発明のごとき、同一基板上に異な
る特性のＴＦＴを得るには、アニールの温度は、４５０
〜８００℃、好ましくは５５０〜７５０℃とすべきであ
る。
【００２４】本発明の１つの例は、液晶等のアクティブ
マトリクス回路の表示部分において、ポリシリコンＴＦ
Ｔをスイッチングトランジスタとして用い、アクティブ
マトリクス領域のＴＦＴの活性層の厚さを７０ｎｍ以
下、好ましくは１０〜５０ｎｍとし、一方、周辺回路に
使用されるＴＦＴの活性層の厚さを、７０ｎｍ以上、好
ましくは１００〜３００ｎｍとすることである。
マトリクス回路の表示部分において、ポリシリコンＴＦ
Ｔをスイッチングトランジスタとして用い、アクティブ
マトリクス領域のＴＦＴの活性層の厚さを７０ｎｍ以
下、好ましくは１０〜５０ｎｍとし、一方、周辺回路に
使用されるＴＦＴの活性層の厚さを、７０ｎｍ以上、好
ましくは１００〜３００ｎｍとすることである。
【００２５】前記のような表示回路部（アクティブマト
リクス）とその駆動回路（周辺回路）とを有する装置に
おいて、駆動回路をＣＭＯＳ回路とすることがのぞまし
い。この場合、回路の全てがＣＭＯＳである必要はない
が、トランスミッションゲイトやインバータ回路はＣＭ
ＯＳ化されるのが望ましい。そのような装置の概念図を
図２（Ａ）に示した。図には絶縁基板７上にデータドラ
イバー１とゲイトドライバー２が構成され、また、中央
部にＴＦＴを有するアクティブマトリクス３が構成さ
れ、これらのドライバー部とアクティブマトリクスとが
ゲイト線５、データ線６によって接続された表示装置が
示されている。アクティブマトリクス３はＮＭＯＳある
いはＰＭＯＳのＴＦＴ（図面ではＰＭＯＳ）を有する画
素セル４の集合体である。
リクス）とその駆動回路（周辺回路）とを有する装置に
おいて、駆動回路をＣＭＯＳ回路とすることがのぞまし
い。この場合、回路の全てがＣＭＯＳである必要はない
が、トランスミッションゲイトやインバータ回路はＣＭ
ＯＳ化されるのが望ましい。そのような装置の概念図を
図２（Ａ）に示した。図には絶縁基板７上にデータドラ
イバー１とゲイトドライバー２が構成され、また、中央
部にＴＦＴを有するアクティブマトリクス３が構成さ
れ、これらのドライバー部とアクティブマトリクスとが
ゲイト線５、データ線６によって接続された表示装置が
示されている。アクティブマトリクス３はＮＭＯＳある
いはＰＭＯＳのＴＦＴ（図面ではＰＭＯＳ）を有する画
素セル４の集合体である。
【００２６】ドライバー部のＣＭＯＳ回路に関しては、
高移動度を得るために活性層における酸素や窒素、炭素
等の不純物の濃度は１０18ｃｍ-3以下、好ましくは１０
17ｃｍ-3以下とすることが望まれる。その結果、例え
ば、ＴＦＴのしきい値電圧は、ＮＭＯＳでは０．５〜２
Ｖ、ＰＭＯＳでは−０．５〜−３Ｖ、さらに移動度は、
ＮＭＯＳでは３０〜１５０ｃｍ2 ／Ｖｓ、ＰＭＯＳでは
２０〜１００ｃｍ2 ／Ｖｓであった。
高移動度を得るために活性層における酸素や窒素、炭素
等の不純物の濃度は１０18ｃｍ-3以下、好ましくは１０
17ｃｍ-3以下とすることが望まれる。その結果、例え
ば、ＴＦＴのしきい値電圧は、ＮＭＯＳでは０．５〜２
Ｖ、ＰＭＯＳでは−０．５〜−３Ｖ、さらに移動度は、
ＮＭＯＳでは３０〜１５０ｃｍ2 ／Ｖｓ、ＰＭＯＳでは
２０〜１００ｃｍ2 ／Ｖｓであった。
【００２７】一方、アクティブマトリクス部において
は、リーク電流が、ドレイン電圧１Ｖで１ｐＡ程度の小
さな素子を単独もしくは複数直列にして用いることによ
って、補助容量を小さくすることができ、さらには全く
不必要とすることができた。
は、リーク電流が、ドレイン電圧１Ｖで１ｐＡ程度の小
さな素子を単独もしくは複数直列にして用いることによ
って、補助容量を小さくすることができ、さらには全く
不必要とすることができた。
【００２８】本発明の２つめの例はＤＲＡＭのような半
導体メモリーに関するものである。半導体メモリー装置
は、単結晶ＩＣでは既に速度の限界に達している。これ
以上の高速動作をおこなわせるには、トランジスタの電
流容量をより大きくすることが必要であるが、それは消
費電流の一段の増加の原因になるばかりではなく、特に
キャパシタに電荷を蓄えることによって記憶動作をおこ
なうＤＲＡＭに関しては、キャパシタの容量をこれ以
上、拡大できない以上、駆動電圧を上げることによって
対応するしか方法がない。
導体メモリーに関するものである。半導体メモリー装置
は、単結晶ＩＣでは既に速度の限界に達している。これ
以上の高速動作をおこなわせるには、トランジスタの電
流容量をより大きくすることが必要であるが、それは消
費電流の一段の増加の原因になるばかりではなく、特に
キャパシタに電荷を蓄えることによって記憶動作をおこ
なうＤＲＡＭに関しては、キャパシタの容量をこれ以
上、拡大できない以上、駆動電圧を上げることによって
対応するしか方法がない。
【００２９】単結晶ＩＣが速度の限界に達したといわれ
るのは、一つには基板と配線の容量によって、大きな損
失が生じているからである。もし、基板に絶縁物を使用
すれば、消費電流をあげなくとも十分に高速な駆動が可
能である。このような理由からＳＯＩ（絶縁物上の半導
体）構造のＩＣが提案されている。
るのは、一つには基板と配線の容量によって、大きな損
失が生じているからである。もし、基板に絶縁物を使用
すれば、消費電流をあげなくとも十分に高速な駆動が可
能である。このような理由からＳＯＩ（絶縁物上の半導
体）構造のＩＣが提案されている。
【００３０】ＤＲＡＭにおいても、１Ｔｒ／セル構造の
場合には、先の液晶表示装置と回路構成がほとんど同じ
であり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／
セル構造）でも、記憶ビット部のＴＦＴに本発明の活性
層の厚さが７０ｎｍ以下、好ましくは１０〜５０ｎｍの
リーク電流の小さいＴＦＴを使用する。一方、その駆動
回路は十分な高速動作を必要とされるので、前記の液晶
表示装置と同様に、活性層の厚さが７０ｎｍ以上、好ま
しくは１００〜３００ｎｍのＴＦＴを用い、また、消費
電力を抑制する目的からは同様にＣＭＯＳ化することが
望ましい。
場合には、先の液晶表示装置と回路構成がほとんど同じ
であり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／
セル構造）でも、記憶ビット部のＴＦＴに本発明の活性
層の厚さが７０ｎｍ以下、好ましくは１０〜５０ｎｍの
リーク電流の小さいＴＦＴを使用する。一方、その駆動
回路は十分な高速動作を必要とされるので、前記の液晶
表示装置と同様に、活性層の厚さが７０ｎｍ以上、好ま
しくは１００〜３００ｎｍのＴＦＴを用い、また、消費
電力を抑制する目的からは同様にＣＭＯＳ化することが
望ましい。
【００３１】このような半導体メモリー装置において
も、基本的なブロック構成は図２（Ａ）のものと同じで
ある。例えば、ＤＲＡＭにおいては、１がコラムデコー
ダー、２がローデコーダー、３が記憶素子部、４が単位
記憶ビット、５がビット線、６がワード線、７が（絶
縁）基板である。
も、基本的なブロック構成は図２（Ａ）のものと同じで
ある。例えば、ＤＲＡＭにおいては、１がコラムデコー
ダー、２がローデコーダー、３が記憶素子部、４が単位
記憶ビット、５がビット線、６がワード線、７が（絶
縁）基板である。
【００３２】本発明の第３の応用例は、イメージセンサ
ー等の駆動回路である。図２（Ｂ）には、イメージセン
サーの１ビットの回路例を示したが、図中のフリップ・
フロップ回路８およびバッファー回路９は、通常、ＣＭ
ＯＳ回路によって構成され、走査線に印加される高速パ
ルスに追随できるだけの高速の応答が要求される。一
方、その信号出力段のＴＦＴ１０は、フォトダイオード
によってキャパシターに蓄積された電荷をシフトレジス
タ部８、９からの信号によって、データ線に放出するダ
ムの役目を負っている。
ー等の駆動回路である。図２（Ｂ）には、イメージセン
サーの１ビットの回路例を示したが、図中のフリップ・
フロップ回路８およびバッファー回路９は、通常、ＣＭ
ＯＳ回路によって構成され、走査線に印加される高速パ
ルスに追随できるだけの高速の応答が要求される。一
方、その信号出力段のＴＦＴ１０は、フォトダイオード
によってキャパシターに蓄積された電荷をシフトレジス
タ部８、９からの信号によって、データ線に放出するダ
ムの役目を負っている。
【００３３】このようなＴＦＴ１０には、高速応答もさ
ることながら、リーク電流の少ないことも要求される。
したがって、このような回路において、回路８、９のＴ
ＦＴの活性層の厚さは７０ｎｍ以上、好ましくは１００
〜３００ｎｍとすることが望まれる。一方のＴＦＴ１０
においては、活性層の厚さは７０ｎｍ以下、好ましくは
１０〜５０ｎｍであることが望まれる。この場合、ＴＦ
Ｔ１０においてはリーク電流と移動度がその目的に合致
するように活性層の厚さを最適化しなければならないこ
とは言うまでもない。
ることながら、リーク電流の少ないことも要求される。
したがって、このような回路において、回路８、９のＴ
ＦＴの活性層の厚さは７０ｎｍ以上、好ましくは１００
〜３００ｎｍとすることが望まれる。一方のＴＦＴ１０
においては、活性層の厚さは７０ｎｍ以下、好ましくは
１０〜５０ｎｍであることが望まれる。この場合、ＴＦ
Ｔ１０においてはリーク電流と移動度がその目的に合致
するように活性層の厚さを最適化しなければならないこ
とは言うまでもない。
【００３４】
〔実施例１〕 図３に本実施例を示す。本実施例は、Ｔ
ＦＴ型液晶表示装置の周辺回路およびアクティブマトリ
クス領域にポリシリコンＴＦＴを形成したものである。
ＦＴ型液晶表示装置の周辺回路およびアクティブマトリ
クス領域にポリシリコンＴＦＴを形成したものである。
【００３５】まず、コーニング７０５９基板１０１上
に、スパッタ法によって第１の下地酸化膜１０２を厚さ
２０〜２００ｎｍ堆積した。さらに、その上にモノシラ
ンもしくはジシランを原料とするプラズマＣＶＤ法もし
くは減圧ＣＶＤ法によって、第１のアモルファスシリコ
ン膜１０３を厚さ３０〜５０ｎｍ堆積した。このときに
は、アモルファスシリコン膜中の酸素および窒素の濃度
は１０18ｃｍ-2以下、好ましくは１０17ｃｍ-2以下とす
る。この目的には減圧ＣＶＤ法が適している。本実施例
では、酸素濃度は１０17ｃｍ-2以下とした。このアモル
ファスシリコン膜の上に再びスパッタ法によって第２の
酸化珪素膜（厚さ１００〜１５０ｎｍ）１０４を形成し
た。さらに、同様な手段によって、第２のアモルファス
シリコン膜１０５を堆積した。この様子を図３（Ａ）に
示す。
に、スパッタ法によって第１の下地酸化膜１０２を厚さ
２０〜２００ｎｍ堆積した。さらに、その上にモノシラ
ンもしくはジシランを原料とするプラズマＣＶＤ法もし
くは減圧ＣＶＤ法によって、第１のアモルファスシリコ
ン膜１０３を厚さ３０〜５０ｎｍ堆積した。このときに
は、アモルファスシリコン膜中の酸素および窒素の濃度
は１０18ｃｍ-2以下、好ましくは１０17ｃｍ-2以下とす
る。この目的には減圧ＣＶＤ法が適している。本実施例
では、酸素濃度は１０17ｃｍ-2以下とした。このアモル
ファスシリコン膜の上に再びスパッタ法によって第２の
酸化珪素膜（厚さ１００〜１５０ｎｍ）１０４を形成し
た。さらに、同様な手段によって、第２のアモルファス
シリコン膜１０５を堆積した。この様子を図３（Ａ）に
示す。
【００３６】その後、図３（Ｂ）に示すように、周辺回
路領域のみを残して、他の第２のアモルファスシリコン
膜を除去した。そして、残ったアモルファスシリコン膜
１０６をマスクとして、第２の酸化珪素膜１０４を除去
し、結局、周辺回路領域のみに第２の酸化珪素膜１０７
および第２のアモルファスシリコン膜１０６を残し、他
の領域は第１のアモルファスシリコン膜１０３を露出せ
しめた。
路領域のみを残して、他の第２のアモルファスシリコン
膜を除去した。そして、残ったアモルファスシリコン膜
１０６をマスクとして、第２の酸化珪素膜１０４を除去
し、結局、周辺回路領域のみに第２の酸化珪素膜１０７
および第２のアモルファスシリコン膜１０６を残し、他
の領域は第１のアモルファスシリコン膜１０３を露出せ
しめた。
【００３７】さらに、図３（Ｃ）に示すように、ＴＦＴ
を形成する島状の領域１０８（周辺回路用）および１０
９（マトリクスＴＦＴ用）を形成した。そして、図３
（Ｄ）に示すようにスパッタ法等の手段によってゲイト
酸化膜１１０を形成した。スパッタ法の代わりに、ＴＥ
ＯＳ（テトラ・エトキシ・シラン）等を使用して、プラ
ズマＣＶＤ法によって成膜してもよい。特に本実施例で
は、島状領域の段差が大きいので、ステップカバレージ
のよい成膜方法が必要とされるが、ＴＥＯＳを使用した
成膜はこの目的に適している。ただし、この場合には、
成膜時あるいは成膜後に６５０℃以上の温度で０．５〜
３時間アニールすることが望ましい。
を形成する島状の領域１０８（周辺回路用）および１０
９（マトリクスＴＦＴ用）を形成した。そして、図３
（Ｄ）に示すようにスパッタ法等の手段によってゲイト
酸化膜１１０を形成した。スパッタ法の代わりに、ＴＥ
ＯＳ（テトラ・エトキシ・シラン）等を使用して、プラ
ズマＣＶＤ法によって成膜してもよい。特に本実施例で
は、島状領域の段差が大きいので、ステップカバレージ
のよい成膜方法が必要とされるが、ＴＥＯＳを使用した
成膜はこの目的に適している。ただし、この場合には、
成膜時あるいは成膜後に６５０℃以上の温度で０．５〜
３時間アニールすることが望ましい。
【００３８】その後、図３（Ｅ）に示すように、厚さ２
００ｎｍ〜５μｍのＮ型シリコン膜をＬＰＣＶＤ法によ
って形成して、これをパターニングし、各島状領域にゲ
イト電極１１１〜１１３を形成した。Ｎ型シリコン膜の
代わりに、タンタル、クロム、チタン、タングステン、
モリブテン等の比較的耐熱性の良好な金属材料を使用し
てもよい。
００ｎｍ〜５μｍのＮ型シリコン膜をＬＰＣＶＤ法によ
って形成して、これをパターニングし、各島状領域にゲ
イト電極１１１〜１１３を形成した。Ｎ型シリコン膜の
代わりに、タンタル、クロム、チタン、タングステン、
モリブテン等の比較的耐熱性の良好な金属材料を使用し
てもよい。
【００３９】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクと
して自己整合的に不純物を注入した。この際には、最初
に全面にフォスフィン（ＰＨ3 ）をドーピングガスとし
て燐を注入し、その後、図の島状領域１０８の右側およ
びマトリクス領域をフォトレジストで覆って、ジボラン
（Ｂ2 Ｈ6 ）をドーピングガスとして、島状領域１０８
の左側に硼素を注入した。ドーズ量は、燐は２〜８×１
０15ｃｍ-2、硼素は４〜１０×１０15ｃｍ-2とし、硼素
のドーズ量が燐を上回るように設定した。
ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクと
して自己整合的に不純物を注入した。この際には、最初
に全面にフォスフィン（ＰＨ3 ）をドーピングガスとし
て燐を注入し、その後、図の島状領域１０８の右側およ
びマトリクス領域をフォトレジストで覆って、ジボラン
（Ｂ2 Ｈ6 ）をドーピングガスとして、島状領域１０８
の左側に硼素を注入した。ドーズ量は、燐は２〜８×１
０15ｃｍ-2、硼素は４〜１０×１０15ｃｍ-2とし、硼素
のドーズ量が燐を上回るように設定した。
【００４０】さらに、５５０〜７５０℃で２〜２４時間
アニールすることによって、結晶化をおこなった。本実
施例では、６００℃で２４時間熱アニールをおこなっ
た。このアニール工程によって、イオンの注入された領
域のみならず、それまでアモルファス状態であったゲイ
ト電極の下にある活性層も結晶化せしめることができ
た。しかしながら、島状領域１０８の活性層は１００〜
１５０ｎｍと、マトリクス領域１０９のもの（厚さ３０
〜５０ｎｍ）より厚いので、前者の結晶性の方が良好で
あった。以上の工程によって、Ｐ型の領域１１４、およ
びＮ型の領域１１５、１１６が形成された。これらの領
域のシート抵抗は２００〜８００Ω／□であった。
アニールすることによって、結晶化をおこなった。本実
施例では、６００℃で２４時間熱アニールをおこなっ
た。このアニール工程によって、イオンの注入された領
域のみならず、それまでアモルファス状態であったゲイ
ト電極の下にある活性層も結晶化せしめることができ
た。しかしながら、島状領域１０８の活性層は１００〜
１５０ｎｍと、マトリクス領域１０９のもの（厚さ３０
〜５０ｎｍ）より厚いので、前者の結晶性の方が良好で
あった。以上の工程によって、Ｐ型の領域１１４、およ
びＮ型の領域１１５、１１６が形成された。これらの領
域のシート抵抗は２００〜８００Ω／□であった。
【００４１】その後、図３（Ｆ）に示すように、全面に
層間絶縁物１１７として、スパッタ法によって酸化珪素
膜を厚さ３００〜１０００ｎｍ形成した。これは、プラ
ズマＣＶＤ法による酸化珪素膜であってもよい。特に、
ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカ
バレージの良好な酸化珪素膜が得られる。
層間絶縁物１１７として、スパッタ法によって酸化珪素
膜を厚さ３００〜１０００ｎｍ形成した。これは、プラ
ズマＣＶＤ法による酸化珪素膜であってもよい。特に、
ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカ
バレージの良好な酸化珪素膜が得られる。
【００４２】その後、画素電極１２２として、スパッタ
法によってＩＴＯ膜を形成し、これをパターニングし
た。そして、ＴＦＴのソース／ドレイン（不純物領域）
にコンタクトホールを形成し、クロム配線１１８〜１２
１を形成した。図３（Ｆ）には左側のＮＴＦＴとＰＴＦ
Ｔでインバータ回路が形成されていることが示されてい
る。配線１１８〜１２１は、シート抵抗を下げるためク
ロムあるいは窒化チタンを下地とするアルミニウムとの
多層配線であってもよい。最後に、水素中で３５０℃で
２時間アニールして、シリコン活性層のダングリングボ
ンドを減らした。以上の工程によって周辺回路とアクテ
ィブマトリクス回路を一体化して形成できた。本実施例
では、厚さの異なる２層のシリコン膜を堆積することに
よって、２種類のＴＦＴを形成することができたが、同
様に３種類の厚さの異なるシリコン膜を形成して、３つ
の特性の異なるＴＦＴを形成することも可能であり、さ
らに多くの種類のＴＦＴを同一基板上に形成することも
可能である。
法によってＩＴＯ膜を形成し、これをパターニングし
た。そして、ＴＦＴのソース／ドレイン（不純物領域）
にコンタクトホールを形成し、クロム配線１１８〜１２
１を形成した。図３（Ｆ）には左側のＮＴＦＴとＰＴＦ
Ｔでインバータ回路が形成されていることが示されてい
る。配線１１８〜１２１は、シート抵抗を下げるためク
ロムあるいは窒化チタンを下地とするアルミニウムとの
多層配線であってもよい。最後に、水素中で３５０℃で
２時間アニールして、シリコン活性層のダングリングボ
ンドを減らした。以上の工程によって周辺回路とアクテ
ィブマトリクス回路を一体化して形成できた。本実施例
では、厚さの異なる２層のシリコン膜を堆積することに
よって、２種類のＴＦＴを形成することができたが、同
様に３種類の厚さの異なるシリコン膜を形成して、３つ
の特性の異なるＴＦＴを形成することも可能であり、さ
らに多くの種類のＴＦＴを同一基板上に形成することも
可能である。
【００４３】〔実施例２〕 図４に本実施例を示す。本
実施例は、アモルファスシリコンのＰＩＮ接合を利用し
たイメージセンサーの駆動回路（ＣＭＯＳロジック部お
よびサンプル＆ホールド（ＳＨ）部）にポリシリコンＴ
ＦＴを形成したものである。
実施例は、アモルファスシリコンのＰＩＮ接合を利用し
たイメージセンサーの駆動回路（ＣＭＯＳロジック部お
よびサンプル＆ホールド（ＳＨ）部）にポリシリコンＴ
ＦＴを形成したものである。
【００４４】まず、コーニング７０５９基板２０１上
に、スパッタ法によって下地酸化膜２０２を厚さ２０〜
２００ｎｍ堆積した。さらに、その上にモノシランもし
くはジシランを原料とするプラズマＣＶＤ法もしくは減
圧ＣＶＤ法によって、アモルファスシリコン膜２０３を
厚さ１５０〜２５０ｎｍ堆積した。このときには、アモ
ルファスシリコン膜中の酸素および窒素の濃度は１０18
ｃｍ-2以下、好ましくは１０17ｃｍ-2以下とする。この
目的には減圧ＣＶＤ法が適している。本実施例では、酸
素濃度は１０17ｃｍ-2以下とした。そして、このアモル
ファスシリコン膜を選択的にエッチングして、厚い領域
２０４（エッチングされていない部分で、厚さは１５０
〜２００ｎｍ。ＣＭＯＳ回路に使用する。）と薄い領域
２０５（エッチングされた部分で、厚さは３０〜５０ｎ
ｍ。ＳＨ部に使用する。）を形成した。この様子を図４
（Ａ）に示す。
に、スパッタ法によって下地酸化膜２０２を厚さ２０〜
２００ｎｍ堆積した。さらに、その上にモノシランもし
くはジシランを原料とするプラズマＣＶＤ法もしくは減
圧ＣＶＤ法によって、アモルファスシリコン膜２０３を
厚さ１５０〜２５０ｎｍ堆積した。このときには、アモ
ルファスシリコン膜中の酸素および窒素の濃度は１０18
ｃｍ-2以下、好ましくは１０17ｃｍ-2以下とする。この
目的には減圧ＣＶＤ法が適している。本実施例では、酸
素濃度は１０17ｃｍ-2以下とした。そして、このアモル
ファスシリコン膜を選択的にエッチングして、厚い領域
２０４（エッチングされていない部分で、厚さは１５０
〜２００ｎｍ。ＣＭＯＳ回路に使用する。）と薄い領域
２０５（エッチングされた部分で、厚さは３０〜５０ｎ
ｍ。ＳＨ部に使用する。）を形成した。この様子を図４
（Ａ）に示す。
【００４５】このような、エッチングを使用する方法の
代わりに、最初に厚さ３０〜５０ｎｍのアモルファスシ
リコン膜を形成し、これにフォトレジストを塗布して、
パターニングし、さらに、シリコン膜を重ねて厚さ５０
〜１７０ｎｍ堆積した後、リフトオフ法によって、パタ
ーニングされた領域のシリコン膜を除去してもよい。
代わりに、最初に厚さ３０〜５０ｎｍのアモルファスシ
リコン膜を形成し、これにフォトレジストを塗布して、
パターニングし、さらに、シリコン膜を重ねて厚さ５０
〜１７０ｎｍ堆積した後、リフトオフ法によって、パタ
ーニングされた領域のシリコン膜を除去してもよい。
【００４６】次に、６００℃で２４時間アニールするこ
とによって、アモルファスシリコン膜の結晶化をおこな
った。その後、これらのＳｉ膜を島状にパターニング
し、例えば、図４（Ｂ）のように、ＣＭＯＳ回路領域２
０６とＳＨのＴＦＴ領域２０７を形成した。さらに、図
４（Ｃ）に示すように、これらの島状領域を覆って、ス
パッタ法によって酸化珪素膜（厚さ５０〜１５０ｎｍ）
を形成し、これをゲイト絶縁膜２０８とした。その後、
厚さ２００ｎｍ〜５μｍのクロム膜をスパッタ法によっ
て形成して、これをパターニングし、各島状領域にゲイ
ト電極２０９〜２１１を形成した。
とによって、アモルファスシリコン膜の結晶化をおこな
った。その後、これらのＳｉ膜を島状にパターニング
し、例えば、図４（Ｂ）のように、ＣＭＯＳ回路領域２
０６とＳＨのＴＦＴ領域２０７を形成した。さらに、図
４（Ｃ）に示すように、これらの島状領域を覆って、ス
パッタ法によって酸化珪素膜（厚さ５０〜１５０ｎｍ）
を形成し、これをゲイト絶縁膜２０８とした。その後、
厚さ２００ｎｍ〜５μｍのクロム膜をスパッタ法によっ
て形成して、これをパターニングし、各島状領域にゲイ
ト電極２０９〜２１１を形成した。
【００４７】その後、図４（Ｄ）に示すように、イオン
ドーピング法によって、各ＴＦＴの島状シリコン膜中
に、ゲイト電極部をマスクとして自己整合的に不純物を
注入した。この際には、最初に全面にフォスフィン（Ｐ
Ｈ3 ）をドーピングガスとして燐を注入し、その後、図
の島状領域２０６の左側のみをフォトレジストで覆っ
て、ジボラン（Ｂ2 Ｈ6 ）をドーピングガスとして、島
状領域２０６の左側と島状領域２０７に硼素を注入し
た。ドーズ量は、燐は２〜８×１０15ｃｍ-2、硼素は４
〜１０×１０15ｃｍ-2とし、硼素のドーズ量が燐を上回
るように設定した。
ドーピング法によって、各ＴＦＴの島状シリコン膜中
に、ゲイト電極部をマスクとして自己整合的に不純物を
注入した。この際には、最初に全面にフォスフィン（Ｐ
Ｈ3 ）をドーピングガスとして燐を注入し、その後、図
の島状領域２０６の左側のみをフォトレジストで覆っ
て、ジボラン（Ｂ2 Ｈ6 ）をドーピングガスとして、島
状領域２０６の左側と島状領域２０７に硼素を注入し
た。ドーズ量は、燐は２〜８×１０15ｃｍ-2、硼素は４
〜１０×１０15ｃｍ-2とし、硼素のドーズ量が燐を上回
るように設定した。
【００４８】ドーピング工程によって、シリコン膜の結
晶性が破壊されるが、そのシート抵抗は１ｋΩ／□程度
とすることも可能であった。しかし、この程度のシート
抵抗では大きすぎる場合には、さらに、６００℃で２〜
２４時間アニールすることによって、より、シート抵抗
を低下させることが可能である。また、レーザー光の如
き強光を照射することによっても同様の降下が得られ
る。
晶性が破壊されるが、そのシート抵抗は１ｋΩ／□程度
とすることも可能であった。しかし、この程度のシート
抵抗では大きすぎる場合には、さらに、６００℃で２〜
２４時間アニールすることによって、より、シート抵抗
を低下させることが可能である。また、レーザー光の如
き強光を照射することによっても同様の降下が得られ
る。
【００４９】以上の工程によって、Ｎ型の領域２１２、
およびＰ型の領域２１３、２１４が形成された。これら
の領域のシート抵抗は２００〜８００Ω／□であった。
その後、全面に層間絶縁物２１５として、スパッタ法に
よって酸化珪素膜を厚さ３００〜１０００ｎｍ形成し
た。これは、プラズマＣＶＤ法による酸化珪素膜であっ
てもよい。特に、ＴＥＯＳを原料とするプラズマＣＶＤ
法ではステップカバレージの良好な酸化珪素膜が得られ
る。
およびＰ型の領域２１３、２１４が形成された。これら
の領域のシート抵抗は２００〜８００Ω／□であった。
その後、全面に層間絶縁物２１５として、スパッタ法に
よって酸化珪素膜を厚さ３００〜１０００ｎｍ形成し
た。これは、プラズマＣＶＤ法による酸化珪素膜であっ
てもよい。特に、ＴＥＯＳを原料とするプラズマＣＶＤ
法ではステップカバレージの良好な酸化珪素膜が得られ
る。
【００５０】その後、ＴＦＴのソース／ドレイン（不純
物領域）にコンタクトホールを形成し、アルミ配線２１
６〜２１９を形成した。図４（Ｅ）には左側のＮＴＦＴ
とＰＴＦＴでインバータ回路が形成されていることが示
されている。最後に、水素中で３５０℃で２時間アニー
ルして、シリコン膜のダングリングボンドを減らした。
以上の工程によってイメージセンサーの駆動回路におい
て、ＣＭＯＳ回路領域とＳＨ領域を同一基板上に同時に
一体化して形成できた。イメージセンサーを完成させる
には、この後に、アモルファス光電素子を形成すればよ
い。
物領域）にコンタクトホールを形成し、アルミ配線２１
６〜２１９を形成した。図４（Ｅ）には左側のＮＴＦＴ
とＰＴＦＴでインバータ回路が形成されていることが示
されている。最後に、水素中で３５０℃で２時間アニー
ルして、シリコン膜のダングリングボンドを減らした。
以上の工程によってイメージセンサーの駆動回路におい
て、ＣＭＯＳ回路領域とＳＨ領域を同一基板上に同時に
一体化して形成できた。イメージセンサーを完成させる
には、この後に、アモルファス光電素子を形成すればよ
い。
【００５１】
【発明の効果】以上の説明からも明らかなように、本発
明は、従来のポリシリコンＴＦＴの作製プロセスにおい
て、ＴＦＴの活性層となるシリコン層の厚さ変更すると
いう、最小の変更によって、課題を解決することができ
た。
明は、従来のポリシリコンＴＦＴの作製プロセスにおい
て、ＴＦＴの活性層となるシリコン層の厚さ変更すると
いう、最小の変更によって、課題を解決することができ
た。
【００５２】本発明によって、特にダイナミックな回路
およびそのような回路を有する装置の信頼性と性能を高
めることができた。従来、特に液晶表示装置のアクティ
ブマトリクスのような目的に対してはポリシリコンＴＦ
ＴはＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困難
があったが、本発明によってそのような問題はほぼ解決
されたと思われる。さらに、実施例２に示したように絶
縁基板上のイメージセンサーの駆動回路にも利用でき
る。実施例では示さなかったが、単結晶半導体集積回路
の立体化の手段として用いられるＴＦＴにおいても本発
明を実施することによって効果を挙げられることは明白
であろう。
およびそのような回路を有する装置の信頼性と性能を高
めることができた。従来、特に液晶表示装置のアクティ
ブマトリクスのような目的に対してはポリシリコンＴＦ
ＴはＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困難
があったが、本発明によってそのような問題はほぼ解決
されたと思われる。さらに、実施例２に示したように絶
縁基板上のイメージセンサーの駆動回路にも利用でき
る。実施例では示さなかったが、単結晶半導体集積回路
の立体化の手段として用いられるＴＦＴにおいても本発
明を実施することによって効果を挙げられることは明白
であろう。
【００５３】例えば、周辺論理回路を単結晶半導体上の
半導体回路で構成し、その上に層間絶縁物を介してＴＦ
Ｔを設け、これによってメモリー素子部を構成すること
もできる。この場合には、メモリー素子部を本発明のＰ
ＭＯＳのＴＦＴを使用したＤＲＡＭ回路とし、その駆動
回路は単結晶半導体回路にＣＭＯＳ化されて構成されて
いる。しかも、このような回路をマイクロプロセッサー
に利用した場合には、メモリー部を２階に上げることに
なるので、面積を節約することができる。このように本
発明は産業上、極めて有益な発明であると考えられる。
半導体回路で構成し、その上に層間絶縁物を介してＴＦ
Ｔを設け、これによってメモリー素子部を構成すること
もできる。この場合には、メモリー素子部を本発明のＰ
ＭＯＳのＴＦＴを使用したＤＲＡＭ回路とし、その駆動
回路は単結晶半導体回路にＣＭＯＳ化されて構成されて
いる。しかも、このような回路をマイクロプロセッサー
に利用した場合には、メモリー部を２階に上げることに
なるので、面積を節約することができる。このように本
発明は産業上、極めて有益な発明であると考えられる。
【図１】 （Ａ）ＰＭＯＳのＴＦＴのゲイト電圧−ドレ
イン電流特性を示す。 （Ｂ）ＮＭＯＳのＴＦＴのゲイト電圧−ドレイン電流特
性を示す。 （いずれも、横軸はゲイト電圧（ＶG ）、縦軸はドレイ
ン電圧（ＶD ）
イン電流特性を示す。 （Ｂ）ＮＭＯＳのＴＦＴのゲイト電圧−ドレイン電流特
性を示す。 （いずれも、横軸はゲイト電圧（ＶG ）、縦軸はドレイ
ン電圧（ＶD ）
【図２】 （Ａ）本発明をアクティブマトリクス装置に
応用した場合のブロック図を示す。 （Ｂ）本発明をイメージセンサーの駆動回路に応用した
場合の回路例を示す。
応用した場合のブロック図を示す。 （Ｂ）本発明をイメージセンサーの駆動回路に応用した
場合の回路例を示す。
【図３】 実施例の工程を示す。
【図４】 実施例の工程を示す。
１０１ 絶縁基板 １０２ 第１の下地酸化膜 １０３ 第１のアモルファスシリコン膜 １０４ 第２の酸化珪素膜 １０５ 第２のアモルファスシリコン膜 １０６ 残った第２のアモルファスシリコン膜 １０７ 残った第２の酸化珪素膜 １０８ 島状半導体領域（周辺回路用） １０９ 島状半導体領域（マトリクス用） １１０ ゲイト絶縁膜 １１１ ゲイト電極（ＰＴＦＴ用） １１２ ゲイト電極（ＮＴＦＴ用） １１３ ゲイト電極（アクティブマトリクスＴ
ＦＴ用） １１４ Ｐ型不純物領域 １１５、１１６ Ｎ型不純物領域 １１７ 層間絶縁物 １１８〜１２１ 金属配線 １２２ 画素電極（ＩＴＯ）
ＦＴ用） １１４ Ｐ型不純物領域 １１５、１１６ Ｎ型不純物領域 １１７ 層間絶縁物 １１８〜１２１ 金属配線 １２２ 画素電極（ＩＴＯ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ
Claims (6)
- 【請求項１】 同一基板上に少なくとも２つのポリシリ
コン薄膜トランジスタを有する集積回路において、 ポリシリコン薄膜トランジスタの活性層は４５０℃以上
の熱アニールによって結晶化され、 そのうちの少なくとも１つのポリシリコン薄膜トランジ
スタはその活性層の厚さが７０ｎｍ以下であり、他のポ
リシリコン薄膜トランジスタの活性層の厚さは７０ｎｍ
以上であることを特徴とするポリシリコン薄膜トランジ
スタ集積回路。 - 【請求項２】 同一基板上に少なくとも２つのポリシリ
コン薄膜トランジスタを有する集積回路において、 ポリシリコン薄膜トランジスタの活性層は４５０℃以上
の熱アニールによって結晶化されたことと、 そのうちの少なくとも１つのポリシリコン薄膜トランジ
スタはその活性層の下に厚さ５０ｎｍ以上の絶縁膜をは
さんで、前記活性層とは異なる厚さの別の実質真性なポ
リシリコン層を有することを特徴とするポリシリコン薄
膜トランジスタ集積回路。 - 【請求項３】 同一基板上に形成された複数の薄膜トラ
ンジスタによって構成されたイメージセンサーの駆動回
路において、 薄膜トランジスタの活性層は４５０℃以上の熱アニール
によって結晶化されたことと、 信号出力段の薄膜トランジスタの活性層の厚さが７０ｎ
ｍ以下であることと、 他の薄膜トランジスタの活性層の厚さが７０ｎｍ以上で
あること、とを特徴とするイメージセンサー。 - 【請求項４】 薄膜トランジスタによって構成されたア
クティブマトリクス領域とその駆動回路を同一基板上に
有する液晶ディスプレー装置において、薄膜トランジス
タの活性層は４５０℃以上の熱アニールによって結晶化
されたことと、 アクティブマトリクスを構成する薄膜トランジスタの活
性層の厚さが７０ｎｍ以下であることと、 周辺回路を構成する薄膜トランジスタの活性層の厚さが
７０ｎｍ以上であること、とを特徴とする液晶ディスプ
レー。 - 【請求項５】 絶縁表面上に形成された薄膜トランジス
タを有する半導体メモリー装置において、 その周辺回路およびメモリー素子領域は、活性層が４５
０℃以上の熱アニールによって結晶化された薄膜トラン
ジスタによって形成され、 各薄膜トランジスタのゲイト電極がビット線に、その不
純物領域（ソース、ドレイン）の一方がワード線に接続
され、他の不純物領域はキャパシタに接続されたことを
特徴とする半導体メモリー装置において、 メモリー素子領域の薄膜トランジスタの活性層の厚さが
７０ｎｍ以下であることと、 周辺回路を構成する薄膜トランジスタの活性層の厚さが
７０ｎｍ以上であること、とを特徴とする半導体メモリ
ー装置。 - 【請求項６】 絶縁表面上にアモルファスもしくはそれ
と同等な低い結晶性を有する第１の半導体被膜を形成す
る工程と、 前記半導体被膜上に厚さが１００ｎｍ以上の絶縁膜を形
成する工程と、 前記絶縁被膜上に、第１の半導体被膜とは厚さが異な
り、アモルファスもしくはそれと同等な低い結晶性を有
する第２の半導体被膜を形成する工程と、第２の半導体
被膜およびその下の絶縁膜を除去して、第１の半導体被
膜が露出した領域を形成する工程と、 ４５０℃以上の熱アニールによって、前記第１および第
２の半導体被膜を結晶化せしめる工程と、 前記半導体をパターニングして複数の島状領域を形成す
る工程と、 前記島状領域にゲイト電極を設ける工程と、 前記島状領域に選択的に、あるいは自己整合的に不純物
を導入して不純物領域（ソース、ドレイン）を形成する
工程とを有することを特徴とする薄膜トランジスタ集積
回路の作製方法。
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|---|---|---|---|
| JP29765192A JP3173747B2 (ja) | 1992-10-09 | 1992-10-09 | 半導体装置の製造方法 |
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| JP3173747B2 JP3173747B2 (ja) | 2001-06-04 |
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| JP29765192A Expired - Fee Related JP3173747B2 (ja) | 1992-10-09 | 1992-10-09 | 半導体装置の製造方法 |
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| EP0766294A2 (en) * | 1995-09-29 | 1997-04-02 | Canon Kabushiki Kaisha | Thin film semiconducteur devices and methods of manufacturing the same |
| JPH11154714A (ja) * | 1997-09-20 | 1999-06-08 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよびその製造方法 |
| US6288412B1 (en) | 1994-01-26 | 2001-09-11 | Sanyo Electric Co., Ltd. | Thin film transistors for display devices having two polysilicon active layers of different thicknesses |
| JP2001332496A (ja) * | 2001-03-30 | 2001-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2001338877A (ja) * | 2001-03-30 | 2001-12-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6927418B2 (en) | 2003-03-28 | 2005-08-09 | Fujitsu Display Technologies Corporation | Thin film transistor substrate and manufacturing method thereof |
| JP2007208273A (ja) * | 1997-09-20 | 2007-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2008079799A (ja) * | 2006-09-27 | 2008-04-10 | Ryukoku Univ | 人工網膜およびその製造方法 |
| US7385223B2 (en) | 2003-04-24 | 2008-06-10 | Samsung Sdi Co., Ltd. | Flat panel display with thin film transistor |
| US7915723B2 (en) | 2004-01-29 | 2011-03-29 | Casio Computer Co., Ltd. | Transistor array, manufacturing method thereof and image processor |
| JP2011258303A (ja) * | 2010-05-14 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014160535A (ja) * | 2010-04-07 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9496022B2 (en) | 2014-05-29 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including power management unit for refresh operation |
| JP2019208052A (ja) * | 2015-12-28 | 2019-12-05 | 株式会社半導体エネルギー研究所 | 撮像装置 |
| CN113454755A (zh) * | 2019-02-19 | 2021-09-28 | 应用材料公司 | 多晶硅衬垫 |
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-
1992
- 1992-10-09 JP JP29765192A patent/JP3173747B2/ja not_active Expired - Fee Related
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| EP0766294A2 (en) * | 1995-09-29 | 1997-04-02 | Canon Kabushiki Kaisha | Thin film semiconducteur devices and methods of manufacturing the same |
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| US6214684B1 (en) | 1995-09-29 | 2001-04-10 | Canon Kabushiki Kaisha | Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator |
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