JP3457072B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
- Publication number
- JP3457072B2 JP3457072B2 JP28140594A JP28140594A JP3457072B2 JP 3457072 B2 JP3457072 B2 JP 3457072B2 JP 28140594 A JP28140594 A JP 28140594A JP 28140594 A JP28140594 A JP 28140594A JP 3457072 B2 JP3457072 B2 JP 3457072B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type semiconductor
- active matrix
- peripheral logic
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）を複数個有する半導体回路とその作製方法に関す
るものである。本発明によって作製される半導体回路
は、ガラス等の絶縁基板上、単結晶シリコン等の半導体
基板上、いずれにも形成される。特に本発明は、モノリ
シック型アクティブマトリクス回路（液晶ディスプレー
等に使用される）のように、低いオフ電流が要求される
マトリクス回路と、それを駆動するために高速動作が要
求される周辺回路を有する半導体回路において効果を発
揮する。本発明は、特に４５０℃以下の低温で絶縁基板
上に上記の回路を形成する場合に有効である。
ＦＴ）を複数個有する半導体回路とその作製方法に関す
るものである。本発明によって作製される半導体回路
は、ガラス等の絶縁基板上、単結晶シリコン等の半導体
基板上、いずれにも形成される。特に本発明は、モノリ
シック型アクティブマトリクス回路（液晶ディスプレー
等に使用される）のように、低いオフ電流が要求される
マトリクス回路と、それを駆動するために高速動作が要
求される周辺回路を有する半導体回路において効果を発
揮する。本発明は、特に４５０℃以下の低温で絶縁基板
上に上記の回路を形成する場合に有効である。
【０００２】
【従来の技術】絶縁基板上に、薄膜状の活性層（活性領
域ともいう）を有する絶縁ゲイト型の半導体装置の研究
がなされている。特に、薄膜状の絶縁ゲイト型トランジ
スタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研
究されている。これらは、透明な絶縁基板上に形成さ
れ、マトリクス構造を有する液晶等の表示装置におい
て、各画素の制御用に利用することやマトリクスの駆動
回路（周辺論理回路）に利用することが目的であり、利
用する半導体の材料・結晶状態によって、アモルファス
シリコンＴＦＴや結晶性シリコンＴＦＴというように区
別されている。
域ともいう）を有する絶縁ゲイト型の半導体装置の研究
がなされている。特に、薄膜状の絶縁ゲイト型トランジ
スタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研
究されている。これらは、透明な絶縁基板上に形成さ
れ、マトリクス構造を有する液晶等の表示装置におい
て、各画素の制御用に利用することやマトリクスの駆動
回路（周辺論理回路）に利用することが目的であり、利
用する半導体の材料・結晶状態によって、アモルファス
シリコンＴＦＴや結晶性シリコンＴＦＴというように区
別されている。
【０００３】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
【０００４】しかしながら、アモルファス半導体によっ
て形成したＴＦＴは非選択時のリーク電流（オフ電流）
が小さいという特徴を持つ。通常のアクティブマトリク
ス回路の駆動においては、選択時には順バイアス電圧
（Ｎチャネル型では正、Ｐチャネル型では負の電圧）を
印加し、それ以外の非選択時にはその逆の電圧を印加す
る。非選択時にＴＦＴのソース／ドレイン間の絶縁性が
不十分であると画素に蓄積された電荷がただちに放出さ
れてしまい、コントラストの高い映像が得られないの
で、アクティブマトリクス回路のスイッチング素子とし
てＴＦＴを使用するには逆バイアスでもリーク電流が小
さいことが必要である。
て形成したＴＦＴは非選択時のリーク電流（オフ電流）
が小さいという特徴を持つ。通常のアクティブマトリク
ス回路の駆動においては、選択時には順バイアス電圧
（Ｎチャネル型では正、Ｐチャネル型では負の電圧）を
印加し、それ以外の非選択時にはその逆の電圧を印加す
る。非選択時にＴＦＴのソース／ドレイン間の絶縁性が
不十分であると画素に蓄積された電荷がただちに放出さ
れてしまい、コントラストの高い映像が得られないの
で、アクティブマトリクス回路のスイッチング素子とし
てＴＦＴを使用するには逆バイアスでもリーク電流が小
さいことが必要である。
【０００５】そして、このような目的にはアモルファス
シリコンＴＦＴが適している。しかも、この目的におい
ては、それほどの高速動作が要求されず、単一の導電型
だけで十分である。しかしながら、高速動作が要求され
る周辺論理回路には利用できなかった。
シリコンＴＦＴが適している。しかも、この目的におい
ては、それほどの高速動作が要求されず、単一の導電型
だけで十分である。しかしながら、高速動作が要求され
る周辺論理回路には利用できなかった。
【０００６】一方、結晶性半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。結晶性シリコンでは、Ｎチャネル型のＴＦ
Ｔだけでなく、Ｐチャネル型のＴＦＴも同様に得られる
のでＣＭＯＳ回路を形成することが可能で、例えば、ア
クティブマトリクス方式の液晶表示装置においては、ア
クティブマトリクス部分のみならず、周辺回路（ドライ
バー等）をもＣＭＯＳの結晶性ＴＦＴで構成する、いわ
ゆるモノリシック構造を有するものが知られている。
体よりも電界移動度が大きく、したがって、高速動作が
可能である。結晶性シリコンでは、Ｎチャネル型のＴＦ
Ｔだけでなく、Ｐチャネル型のＴＦＴも同様に得られる
のでＣＭＯＳ回路を形成することが可能で、例えば、ア
クティブマトリクス方式の液晶表示装置においては、ア
クティブマトリクス部分のみならず、周辺回路（ドライ
バー等）をもＣＭＯＳの結晶性ＴＦＴで構成する、いわ
ゆるモノリシック構造を有するものが知られている。
【０００７】しかしながら、結晶性シリコンＴＦＴはオ
フ電流がアモルファスシリコンＴＦＴに比べて大きく、
液晶ディスプレーで使用するには、このオフ電流を低減
するための大きな補助容量を設け、さらにＴＦＴを２段
直列にするという手段が講じられている。
フ電流がアモルファスシリコンＴＦＴに比べて大きく、
液晶ディスプレーで使用するには、このオフ電流を低減
するための大きな補助容量を設け、さらにＴＦＴを２段
直列にするという手段が講じられている。
【０００８】図３には、液晶ディスプレーに用いられる
モノリシック型アクティブマトリクス回路のブロック図
を示す。周辺論理（ドライバー）回路として、ソースド
ライバー、ゲイトドライバーが設けられ、特にソースド
ライバーはシフトレジスタと映像信号を送るためのスイ
ッチ素子が設けられる。また、アクティブマトリクス回
路（画素）領域にはトランジスタとキャパシタからなる
画素回路が形成され、マトリクス領域と周辺論理回路と
は、多くの配線によって接続される。
モノリシック型アクティブマトリクス回路のブロック図
を示す。周辺論理（ドライバー）回路として、ソースド
ライバー、ゲイトドライバーが設けられ、特にソースド
ライバーはシフトレジスタと映像信号を送るためのスイ
ッチ素子が設けられる。また、アクティブマトリクス回
路（画素）領域にはトランジスタとキャパシタからなる
画素回路が形成され、マトリクス領域と周辺論理回路と
は、多くの配線によって接続される。
【０００９】周辺論理回路に用いるＴＦＴはシフトレジ
スタ、スイッチ、バッファーとも高速動作が要求され
る。また、アクティブマトリクス回路に用いるＴＦＴは
低オフ電流が要求されたる。しかし、それらの特性は物
理的に矛盾するものであり、同一基板上に同一プロセス
で形成することは非常に困難であった。
スタ、スイッチ、バッファーとも高速動作が要求され
る。また、アクティブマトリクス回路に用いるＴＦＴは
低オフ電流が要求されたる。しかし、それらの特性は物
理的に矛盾するものであり、同一基板上に同一プロセス
で形成することは非常に困難であった。
【００１０】
【発明が解決しようとする課題】本発明はこのような問
題に鑑みてなされたものである。すなわち、基板上の周
辺論理回路の部分のみを選択的に結晶化せしめて、高速
動作の可能な結晶性シリコンＴＦＴを作製し、その他の
部分はアモルファスシリコン状態のままとして、低オフ
電流のアモルファスシリコンＴＦＴとすれば、上記の矛
盾は解決できる。
題に鑑みてなされたものである。すなわち、基板上の周
辺論理回路の部分のみを選択的に結晶化せしめて、高速
動作の可能な結晶性シリコンＴＦＴを作製し、その他の
部分はアモルファスシリコン状態のままとして、低オフ
電流のアモルファスシリコンＴＦＴとすれば、上記の矛
盾は解決できる。
【００１１】
【課題を解決するための手段】本発明では、ＴＦＴのチ
ャネル形成領域を形成するためのアモルファスシリコン
膜を形成したのち、主として周辺論理回路を構成する部
分のアモルファスシリコン膜をパルスレーザー光の選択
的照射によって、これを結晶化せしめることを特徴とす
るものである。その他の領域は、アクティブマトリクス
回路の部分も含めてアモルファスシリコンのままであ
る。本発明では、レーザーのビームは線状でも長方形状
でもよい。
ャネル形成領域を形成するためのアモルファスシリコン
膜を形成したのち、主として周辺論理回路を構成する部
分のアモルファスシリコン膜をパルスレーザー光の選択
的照射によって、これを結晶化せしめることを特徴とす
るものである。その他の領域は、アクティブマトリクス
回路の部分も含めてアモルファスシリコンのままであ
る。本発明では、レーザーのビームは線状でも長方形状
でもよい。
【００１２】すなわち、本発明の作製方法は、
（１）絶縁表面上にＮ型もしくはＰ型の導電型を有する
半導体被膜を選択的に形成する （２）前記Ｎ型もしくはＰ型の導電型を有する半導体被
膜上に実質的に真性なアモルファス半導体被膜を形成す
る （３）前記半導体被膜のうち主として周辺論理回路を形
成する領域に選択的にパルスレーザー光を照射すること
によって、該領域の実質的に真性な半導体を結晶化せし
める （４）前記半導体被膜上にゲイト絶縁膜として機能する
絶縁被膜を形成する （５）前記絶縁被膜上にゲイト電極およびゲイト配線を
形成する工程と、を有することを特徴とする。
半導体被膜を選択的に形成する （２）前記Ｎ型もしくはＰ型の導電型を有する半導体被
膜上に実質的に真性なアモルファス半導体被膜を形成す
る （３）前記半導体被膜のうち主として周辺論理回路を形
成する領域に選択的にパルスレーザー光を照射すること
によって、該領域の実質的に真性な半導体を結晶化せし
める （４）前記半導体被膜上にゲイト絶縁膜として機能する
絶縁被膜を形成する （５）前記絶縁被膜上にゲイト電極およびゲイト配線を
形成する工程と、を有することを特徴とする。
【００１３】上記において半導体被膜はシリコンを主成
分とする材料を用いることが好ましいがその他の材料で
あってもよい。選択的な照射をおこなうには、フォトレ
ジストその他の材料によってマスクを形成する方法や、
メタルマスク等を用いる方法が採用できる。さらに、レ
ーザーのビームの形状によっては、マスクを用いずとも
選択的なレーザー照射が可能である。
分とする材料を用いることが好ましいがその他の材料で
あってもよい。選択的な照射をおこなうには、フォトレ
ジストその他の材料によってマスクを形成する方法や、
メタルマスク等を用いる方法が採用できる。さらに、レ
ーザーのビームの形状によっては、マスクを用いずとも
選択的なレーザー照射が可能である。
【００１４】もっとも、微細加工においては、僅かのレ
ーザー光のもれも周囲に大きな影響を与えることがあ
る。したがって、適切なマスクを用いることも必要とさ
れる。いうまでもなく、周辺論理回路領域とアクティブ
マトリクス回路領域が非常に近い場合には、通常のフォ
トリソグラフィー工程によるマスク形成は不可欠であ
る。また、より精度の要求がゆるやかな場合にはメタル
マスクのように、基板に密着しないで用いられるマスク
を使用してもよい。
ーザー光のもれも周囲に大きな影響を与えることがあ
る。したがって、適切なマスクを用いることも必要とさ
れる。いうまでもなく、周辺論理回路領域とアクティブ
マトリクス回路領域が非常に近い場合には、通常のフォ
トリソグラフィー工程によるマスク形成は不可欠であ
る。また、より精度の要求がゆるやかな場合にはメタル
マスクのように、基板に密着しないで用いられるマスク
を使用してもよい。
【００１５】明らかにブロックが距離を隔てて構成され
ている場合には、特別なマスクを用いなくても良いが、
マトリクスと周辺回路は１００μｍ以上、好ましくは１
ｍｍ以上離れていることが望ましい。
ている場合には、特別なマスクを用いなくても良いが、
マトリクスと周辺回路は１００μｍ以上、好ましくは１
ｍｍ以上離れていることが望ましい。
【００１６】図２には典型的なモノリシック型アクティ
ブマトリクス回路の構成を示す。モノリシック型アクテ
ィブマトリクス回路は絶縁基板２０の上にソースドライ
バー２１（２１’）とゲイトドライバー２２（２
２’）、アクティブマトリクス回路２３とゲイト配線２
５、ソース配線２６が設けられる。ソース／ゲイトドラ
イバーの数・配置に関して、図２（Ａ）、（Ｂ）あるい
はそれ以外のバリエーションがある。アクティブマトリ
クス回路２３にはＴＦＴと容量、画素電極から構成され
る画素回路２４が無数に存在する。
ブマトリクス回路の構成を示す。モノリシック型アクテ
ィブマトリクス回路は絶縁基板２０の上にソースドライ
バー２１（２１’）とゲイトドライバー２２（２
２’）、アクティブマトリクス回路２３とゲイト配線２
５、ソース配線２６が設けられる。ソース／ゲイトドラ
イバーの数・配置に関して、図２（Ａ）、（Ｂ）あるい
はそれ以外のバリエーションがある。アクティブマトリ
クス回路２３にはＴＦＴと容量、画素電極から構成され
る画素回路２４が無数に存在する。
【００１７】このうち、本発明でレーザー照射によって
シリコン膜を結晶化せしめる必要がある領域はソースド
ライバーとゲイトドライバーである。したがって、アク
ティブマトリクス回路２３をマスク２７によって覆った
状態でレーザーを照射すればよい。あるいは、領域２７
を避けて、適当な形状のレーザー光を走査してもよい。
（図２）
シリコン膜を結晶化せしめる必要がある領域はソースド
ライバーとゲイトドライバーである。したがって、アク
ティブマトリクス回路２３をマスク２７によって覆った
状態でレーザーを照射すればよい。あるいは、領域２７
を避けて、適当な形状のレーザー光を走査してもよい。
（図２）
【００１８】また、このようにして作製される本発明の
モノリシック型アクティブマトリクス回路の薄膜トラン
ジスタは順スタガー型（すなわち、ソース／ドレイン電
極・配線とゲイト電極がゲイト絶縁膜に対して逆の方向
にある構造）であり、前記周辺駆動回路中の薄膜トラン
ジスタのチャネル形成領域は主としてパルスレーザー光
の照射によって結晶化された半導体からなり、前記アク
ティブマトリクス回路中の薄膜トランジスタのチャネル
形成領域はアモルファス状態の半導体であることを特徴
とする。
モノリシック型アクティブマトリクス回路の薄膜トラン
ジスタは順スタガー型（すなわち、ソース／ドレイン電
極・配線とゲイト電極がゲイト絶縁膜に対して逆の方向
にある構造）であり、前記周辺駆動回路中の薄膜トラン
ジスタのチャネル形成領域は主としてパルスレーザー光
の照射によって結晶化された半導体からなり、前記アク
ティブマトリクス回路中の薄膜トランジスタのチャネル
形成領域はアモルファス状態の半導体であることを特徴
とする。
【００１９】本発明においては、ゲイト電極・配線の材
料としてはアルミニウム等の低抵抗の金属材料が好まし
い。また、本発明で使用するパルスレーザーとしては、
ＫｒＦ、ＡｒＦ、ＸｅＣｌ、ＸｅＦ等のエキシマーレー
ザーのような紫外光レーザーが望ましい。
料としてはアルミニウム等の低抵抗の金属材料が好まし
い。また、本発明で使用するパルスレーザーとしては、
ＫｒＦ、ＡｒＦ、ＸｅＣｌ、ＸｅＦ等のエキシマーレー
ザーのような紫外光レーザーが望ましい。
【００２０】
【作用】本発明では、上記の選択的なレーザー照射によ
る結晶化の特徴を生かして、アモルファスシリコン膜の
一部を選択的に結晶化させて、アクティブマトリクス回
路の周辺論理回路の結晶シリコンＴＦＴに用い、他のア
モルファス状態の部分をアクティブマトリクス回路領域
のアモルファスシリコンＴＦＴとして用いることを特徴
とする。この結果、低リーク電流と高速動作という矛盾
するトランジスタを有する回路を同一基板上に同時に形
成することができる。以下に実施例を用いて、より詳細
に本発明を説明する。
る結晶化の特徴を生かして、アモルファスシリコン膜の
一部を選択的に結晶化させて、アクティブマトリクス回
路の周辺論理回路の結晶シリコンＴＦＴに用い、他のア
モルファス状態の部分をアクティブマトリクス回路領域
のアモルファスシリコンＴＦＴとして用いることを特徴
とする。この結果、低リーク電流と高速動作という矛盾
するトランジスタを有する回路を同一基板上に同時に形
成することができる。以下に実施例を用いて、より詳細
に本発明を説明する。
【００２１】
【実施例】図１に本実施例を示す。図の左側が周辺論理
回路領域、右側がアクティブマトリクス回路領域であ
る。まず、コーニング７０５９基板上に、スパッタ法に
よって下地酸化膜１０１を厚さ２０００Å堆積した。さ
らに、その上にスパッタ法によって厚さ５００ÅのＩＴ
Ｏ（インディウム錫酸化物）膜を形成し、これをエッチ
ングして、周辺論理回路領域の配線１０２、１０３、１
０４、アクティブマトリクス回路領域の配線１０５、お
よび画素電極１０６を形成した。
回路領域、右側がアクティブマトリクス回路領域であ
る。まず、コーニング７０５９基板上に、スパッタ法に
よって下地酸化膜１０１を厚さ２０００Å堆積した。さ
らに、その上にスパッタ法によって厚さ５００ÅのＩＴ
Ｏ（インディウム錫酸化物）膜を形成し、これをエッチ
ングして、周辺論理回路領域の配線１０２、１０３、１
０４、アクティブマトリクス回路領域の配線１０５、お
よび画素電極１０６を形成した。
【００２２】その後、モノシランもしくはジシランを原
料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法によっ
て、アモルファスシリコン膜を厚さ５００〜１５００Å
堆積した。このときには、アモルファスシリコン膜中の
酸素濃度は１０18原子／ｃｍ3 以下が好ましかった。そ
して、イオンドーピング法によって燐および硼素をドー
ピングした。ドーピングは公知のＣＭＯＳ作製の手法と
同様におこなった。すなわち、最初に全面に燐をドーピ
ングし、その後、Ｎチャネル型ＴＦＴを形成する領域を
フォトレジストのマスクで被覆し、Ｐチャネル型ＴＦＴ
を形成する領域に硼素をドーピングした。
料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法によっ
て、アモルファスシリコン膜を厚さ５００〜１５００Å
堆積した。このときには、アモルファスシリコン膜中の
酸素濃度は１０18原子／ｃｍ3 以下が好ましかった。そ
して、イオンドーピング法によって燐および硼素をドー
ピングした。ドーピングは公知のＣＭＯＳ作製の手法と
同様におこなった。すなわち、最初に全面に燐をドーピ
ングし、その後、Ｎチャネル型ＴＦＴを形成する領域を
フォトレジストのマスクで被覆し、Ｐチャネル型ＴＦＴ
を形成する領域に硼素をドーピングした。
【００２３】本実施例では、燐のドーピングの際のドー
ピングガスとしてはフォスフィン（ＰＨ3 ）を水素で５
％に希釈したものを用いた。硼素のドーピングの際のド
ーピングガスとしてはジボラン（Ｂ2 Ｈ6 ）を水素で５
％に希釈したものを用いた。加速電圧は、燐、硼素とも
５〜３０ｋＶが適当であった。ドーズ量は１×１０14〜
５×１０15原子／ｃｍ2 、例えば、燐は２×１０14原子
／ｃｍ2 、硼素は５×１０14原子／ｃｍ2 とした。
ピングガスとしてはフォスフィン（ＰＨ3 ）を水素で５
％に希釈したものを用いた。硼素のドーピングの際のド
ーピングガスとしてはジボラン（Ｂ2 Ｈ6 ）を水素で５
％に希釈したものを用いた。加速電圧は、燐、硼素とも
５〜３０ｋＶが適当であった。ドーズ量は１×１０14〜
５×１０15原子／ｃｍ2 、例えば、燐は２×１０14原子
／ｃｍ2 、硼素は５×１０14原子／ｃｍ2 とした。
【００２４】その後、ＴＦＴのチャネル形成領域となる
部分（ソース／ドレインの間の部分）をエッチングし
て、Ｎ型半導体領域１０７、１０８、１１１、１１２と
Ｐ型半導体領域１０９、１１０を形成した。そして、そ
の上に厚さ１００〜５００Å、例えば、２００Åの実質
的に真性な水素化アモルファスシリコン膜１１３をプラ
ズマＣＶＤ法によって形成した。
部分（ソース／ドレインの間の部分）をエッチングし
て、Ｎ型半導体領域１０７、１０８、１１１、１１２と
Ｐ型半導体領域１０９、１１０を形成した。そして、そ
の上に厚さ１００〜５００Å、例えば、２００Åの実質
的に真性な水素化アモルファスシリコン膜１１３をプラ
ズマＣＶＤ法によって形成した。
【００２５】さらに、図１（Ａ）に示すように、非密着
性のマスク１１４を用いて、ＫｒＦエキシマーレーザー
光（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射し
て、シリコン膜のうち、周辺論理回路領域（図の左側）
のみ結晶化させた。レーザーのエネルギー密度は２００
〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ
／ｃｍ2 とした。マスクで覆われた領域（アクティブマ
トリクス回路領域を含む）にはレーザー光が到達しない
ので、アモルファスシリコンのままであった。また、レ
ーザーの照射された領域では真性のシリコン膜１１３の
みではなく、Ｎ型、Ｐ型の領域１０７〜１１０も結晶化
された。（図１（Ａ））
性のマスク１１４を用いて、ＫｒＦエキシマーレーザー
光（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射し
て、シリコン膜のうち、周辺論理回路領域（図の左側）
のみ結晶化させた。レーザーのエネルギー密度は２００
〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ
／ｃｍ2 とした。マスクで覆われた領域（アクティブマ
トリクス回路領域を含む）にはレーザー光が到達しない
ので、アモルファスシリコンのままであった。また、レ
ーザーの照射された領域では真性のシリコン膜１１３の
みではなく、Ｎ型、Ｐ型の領域１０７〜１１０も結晶化
された。（図１（Ａ））
【００２６】その後、これらのシリコン膜（Ｎ型および
Ｐ型半導体領域と真性のシリコン膜）を島状にエッチン
グし、周辺回路の島状領域１２１、１２２、１２３を形
成した。同時に周辺論理回路のＮチャネル型ＴＦＴのソ
ース１１５、ドレイン１１６、周辺論理回路のＰチャネ
ル型ＴＦＴのソース１１８、ドレイン１１７、アクティ
ブマトリクス回路のＮチャネル型ＴＦＴのソース１１
９、ドレイン１２０も形成された。（図１（Ｂ））
Ｐ型半導体領域と真性のシリコン膜）を島状にエッチン
グし、周辺回路の島状領域１２１、１２２、１２３を形
成した。同時に周辺論理回路のＮチャネル型ＴＦＴのソ
ース１１５、ドレイン１１６、周辺論理回路のＰチャネ
ル型ＴＦＴのソース１１８、ドレイン１１７、アクティ
ブマトリクス回路のＮチャネル型ＴＦＴのソース１１
９、ドレイン１２０も形成された。（図１（Ｂ））
【００２７】そして、一酸化二窒素（Ｎ2 Ｏ）と酸素
（Ｏ2 ）を原料とするプラズマＣＶＤ法によって厚さ１
２００Åの酸化珪素膜１２４を全面に堆積した。これは
ゲイト絶縁膜あるいは保持容量の誘電体として機能す
る。そのため、十分に低い界面準位密度や高い耐圧が要
求される。本実施例では、モノシラン１０ＳＣＣＭ、一
酸化二窒素１００ＳＣＣＭで反応室に導入し、基板温度
４３０℃、反応圧力０．３Ｔｏｒｒ、投入電力（１３．
５６ＭＨｚ）２５０Ｗとした。これらの条件は使用する
反応装置によって変動する。上記の条件で作製した酸化
珪素膜の成膜速度は約１０００Å／分であり、フッ酸
１、酢酸５０、フッ化アンモニウム５０の混合溶液（２
０℃）におけるエッチング速度は約１０００Å／分であ
った。
（Ｏ2 ）を原料とするプラズマＣＶＤ法によって厚さ１
２００Åの酸化珪素膜１２４を全面に堆積した。これは
ゲイト絶縁膜あるいは保持容量の誘電体として機能す
る。そのため、十分に低い界面準位密度や高い耐圧が要
求される。本実施例では、モノシラン１０ＳＣＣＭ、一
酸化二窒素１００ＳＣＣＭで反応室に導入し、基板温度
４３０℃、反応圧力０．３Ｔｏｒｒ、投入電力（１３．
５６ＭＨｚ）２５０Ｗとした。これらの条件は使用する
反応装置によって変動する。上記の条件で作製した酸化
珪素膜の成膜速度は約１０００Å／分であり、フッ酸
１、酢酸５０、フッ化アンモニウム５０の混合溶液（２
０℃）におけるエッチング速度は約１０００Å／分であ
った。
【００２８】さらに、スパッタ法によって厚さ２０００
〜８０００Å、例えば、３０００Åのチタン膜を堆積
し、これをエッチングしてゲイト電極１２５、１２６、
１２７および保持容量の電極１２８を形成した。最後に
プラズマＣＶＤ法によって、厚さ３０００Åの窒化珪素
膜１２９をパッシベーション膜して形成した。以上の工
程により、周辺論理回路の結晶性シリコンのＮチャネル
型およびＰチャネル型ＴＦＴ（周辺ｐ−Ｓｉ Ｎ−ｃｈ
ＴＦＴおよび周辺ｐ−Ｓｉ Ｐ−ｃｈ ＴＦＴ）とア
クティブマトリクス回路のＮチャネル型アモルファスシ
リコンＴＦＴ（画素ａ−Ｓｉ Ｎ−ｃｈ ＴＦＴ）、さ
らには保持容量を形成できた。（図１（Ｃ））
〜８０００Å、例えば、３０００Åのチタン膜を堆積
し、これをエッチングしてゲイト電極１２５、１２６、
１２７および保持容量の電極１２８を形成した。最後に
プラズマＣＶＤ法によって、厚さ３０００Åの窒化珪素
膜１２９をパッシベーション膜して形成した。以上の工
程により、周辺論理回路の結晶性シリコンのＮチャネル
型およびＰチャネル型ＴＦＴ（周辺ｐ−Ｓｉ Ｎ−ｃｈ
ＴＦＴおよび周辺ｐ−Ｓｉ Ｐ−ｃｈ ＴＦＴ）とア
クティブマトリクス回路のＮチャネル型アモルファスシ
リコンＴＦＴ（画素ａ−Ｓｉ Ｎ−ｃｈ ＴＦＴ）、さ
らには保持容量を形成できた。（図１（Ｃ））
【００２９】ＴＦＴの構造は周辺論理回路とアクティブ
マトリクス回路で異ならせてもよい。例えば、図１
（Ｄ）のように、アクティブマトリクス回路のＴＦＴの
ゲイト電極をドレインから距離ｘだけ離したオフセット
構造とすると、よりオフ電流を低減できる。（図１
（Ｄ））
マトリクス回路で異ならせてもよい。例えば、図１
（Ｄ）のように、アクティブマトリクス回路のＴＦＴの
ゲイト電極をドレインから距離ｘだけ離したオフセット
構造とすると、よりオフ電流を低減できる。（図１
（Ｄ））
【００３０】周辺論理回路のように高速動作をおこなう
には、チャネル形成領域を構成する半導体が結晶性であ
るとともに、ソース／ドレインも結晶性でそのシート抵
抗が低いことが必要である。本実施例では、周辺論理回
路の作製において、レーザー照射をおこなうが、その際
にはチャネル形成領域のみでなく、ソース／ドレインに
相当する部分まで結晶化されるので、上記の問題はな
い。ソース／ドレインの結晶性をより向上させるにはシ
リコン膜中にニッケル、白金、パラジウム、コバルト、
鉄等のアモルファスシリコンの結晶化を助長する触媒元
素を１×１０17〜２×１０19原子／ｃｍ3 添加するとよ
い。
には、チャネル形成領域を構成する半導体が結晶性であ
るとともに、ソース／ドレインも結晶性でそのシート抵
抗が低いことが必要である。本実施例では、周辺論理回
路の作製において、レーザー照射をおこなうが、その際
にはチャネル形成領域のみでなく、ソース／ドレインに
相当する部分まで結晶化されるので、上記の問題はな
い。ソース／ドレインの結晶性をより向上させるにはシ
リコン膜中にニッケル、白金、パラジウム、コバルト、
鉄等のアモルファスシリコンの結晶化を助長する触媒元
素を１×１０17〜２×１０19原子／ｃｍ3 添加するとよ
い。
【００３１】
【発明の効果】以上に示したごとく、本発明によって、
マトリクス領域のＴＦＴと周辺回路領域のＴＦＴの特性
の最適なものとすることができ、特性の優れたモノリシ
ック型アクティブマトリクス回路を作製することができ
る。しかも、実質的に同一プロセスによっておこなうこ
とができるため、量産性には何ら問題はなかった。この
ように本発明は工業上有益である。
マトリクス領域のＴＦＴと周辺回路領域のＴＦＴの特性
の最適なものとすることができ、特性の優れたモノリシ
ック型アクティブマトリクス回路を作製することができ
る。しかも、実質的に同一プロセスによっておこなうこ
とができるため、量産性には何ら問題はなかった。この
ように本発明は工業上有益である。
【図１】 本発明によるＴＦＴの作製方法を示す。
【図２】 モノリシック型アクティブマトリクス回路の
構成例
構成例
【図３】 モノリシック型アクティブマトリクス回路の
ブロック図
ブロック図
１０１ 絶縁基板
１０２〜１０５ 配線（ＩＴＯ）
１０６ 画素電極
１０７、１０８ Ｎ型半導体領域
１０９、１１０ Ｐ型半導体領域
１１１、１１２ Ｎ型半導体領域
１１３ 真性シリコン膜
１１４ マスク
１１５〜１２０ ソース／ドレイン
１２１〜１２３ 島状シリコン領域
１２４ ゲイト絶縁膜
１２５〜１２７ ゲイト電極
１２８ 保持容量電極
１２９ パッシベーション膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 27/08 331
G02F 1/1368
Claims (4)
- 【請求項１】アクティブマトリクス回路のＮチャネル型
アモルファスシリコン薄膜トランジスタ、周辺論理回路
の結晶性シリコンのＮチャネル型薄膜トランジスタ及び
Ｐチャネル型薄膜トランジスタを同一基板上に有する半
導体装置の作製方法であって、 絶縁表面を有する基板上に周辺論理回路領域の配線とア
クティブマトリクス回路領域の画素電極及び配線を形成
し、前記周辺論理回路領域の前記配線上にＮ型半導体領域又
はＰ型半導体領域を形成し、 前記アクティブマトリクス回路領域の前記画素電極及び
前記配線上にＮ型半導体領域を形成し、 前記Ｎ型半導体領域及び前記Ｐ型半導体領域上にアモル
ファスシリコン膜を形成し、 前記アクティブマトリクス回路領域上にマスクを形成
し、前記マスクを用いて前記周辺論理回路領域 にレーザー光
を照射して、前記周辺論理回路領域の前記アモルファス
シリコン膜のみを結晶化して結晶性シリコン膜とし、 前記レーザー光を照射した後、前記結晶性シリコン膜、
前記アモルファスシリコン膜、前記Ｎ型半導体領域及び
前記Ｐ型半導体領域をエッチングすることにより、前記
アクティブマトリクス回路領域の前記配線及び前記画素
電極上に前記Ｎ型半導体領域でなるソース及びドレイン
と前記アモルファスシリコン膜でなる島状領域を形成
し、前記周辺論理回路領域の前記配線上に前記Ｎ型半導
体領域又は前記Ｐ型半導体領域でなるソース及びドレイ
ンと前記結晶性シリコン膜でなる島状領域を形成し、 前記アクティブマトリクス回路領域及び前記周辺論理回
路領域の前記島状領域上にゲイト絶縁膜を形成し、 前記アクティブマトリクス回路領域及び前記周辺論理回
路領域それぞれの前記島状領域上に前記ゲイト絶縁膜を
介してゲイト電極を形成する ことを特徴とする半導体装
置の作製方法。 - 【請求項２】アクティブマトリクス回路のＮチャネル型
アモルファスシリコン薄膜トランジスタ、周辺論理回路
の結晶性シリコンのＮチャネル型薄膜トランジスタ及び
Ｐチャネル型薄膜トランジスタを同一基板上に有する半
導体装置の作製方法であって、 絶縁表面を有する基板上に周辺論理回路領域の配線とア
クティブマトリクス回路領域の画素電極及び配線を形成
し、前記周辺論理回路領域の前記配線上にＮ型半導体領域又
はＰ型半導体領域を形成し、 前記アクティブマトリクス回路領域の前記画素電極及び
前記配線上にＮ型半導体領域を形成し、 前記Ｎ型半導体領域及び前記Ｐ型半導体領域上にアモル
ファスシリコン膜を形成し、 前記アクティブマトリクス回路の前記Ｎチャネル型アモ
ルファスシリコン薄膜トランジスタを形成する領域上に
マスクを形成し、前記マスクを用いて前記周辺論理回路領域 にレーザー光
を照射して、前記周辺論理回路領域の前記アモルファス
シリコン膜のみを結晶化して結晶性シリコン膜とし、 前記レーザー光を照射した後、前記結晶性シリコン膜、
前記アモルファスシリコン膜、前記Ｎ型半導体領域及び
前記Ｐ型半導体領域をエッチングすることにより、前記
アクティブマトリクス回路領域の前記配線及び前記画素
電極上に前記Ｎ型半導体領域でなるソース及びドレイン
と前記アモルファスシリコン膜でなる島状領域を形成
し、前記周辺論理回路領域の前記配線上に前記Ｎ型半導
体領域又は前記Ｐ型半導体領域でなるソース及びドレイ
ンと前記結晶性シリコン膜でなる島状領域を形成し、 前記アクティブマトリクス回路領域及び前記周辺論理回
路領域の前記島状領域上にゲイト絶縁膜を形成し、 前記アクティブマトリクス回路領域及び前記周辺論理回
路領域それぞれの前記島状領域上に前記ゲイト絶縁膜を
介してゲイト電極を形成する ことを特徴とする半導体装
置の作製方法。 - 【請求項３】請求項１または請求項２において、前記ア
クティブマトリクス回路の前記Ｎチャネル型アモルファ
スシリコン薄膜トランジスタをオフセット構造とするこ
とを特徴とする半導体装置の作製方法。 - 【請求項４】請求項３において、前記オフセット構造
は、前記ゲイト電極を前記ドレインから一定距離だけ離
して形成した構造であることを特徴とする半導体装置の
作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28140594A JP3457072B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28140594A JP3457072B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125192A JPH08125192A (ja) | 1996-05-17 |
| JP3457072B2 true JP3457072B2 (ja) | 2003-10-14 |
Family
ID=17638696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28140594A Expired - Fee Related JP3457072B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3457072B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3491571B2 (ja) | 1999-07-13 | 2004-01-26 | 日本電気株式会社 | 半導体薄膜の形成方法 |
| KR100846464B1 (ko) * | 2002-05-28 | 2008-07-17 | 삼성전자주식회사 | 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법 |
| JP5564879B2 (ja) | 2009-10-01 | 2014-08-06 | 三菱電機株式会社 | 非晶質半導体膜の結晶化方法、並びに薄膜トランジスタ、半導体装置、表示装置、及びその製造方法 |
| JP2014194962A (ja) * | 2013-03-28 | 2014-10-09 | Tokyo Electron Ltd | 照射制御方法及び照射制御装置 |
-
1994
- 1994-10-20 JP JP28140594A patent/JP3457072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125192A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7410847B2 (en) | Semiconductor device having semiconductor circuit formed by semiconductor elements and method for manufacturing the same | |
| JP3442500B2 (ja) | 半導体回路の作製方法 | |
| JP3747360B2 (ja) | アクティブマトリクス電気光学装置 | |
| JP3312083B2 (ja) | 表示装置 | |
| US5569936A (en) | Semiconductor device employing crystallization catalyst | |
| JPH05190568A (ja) | 絶縁ゲート薄膜トランジスタの製造方法 | |
| JP3173747B2 (ja) | 半導体装置の製造方法 | |
| JP3359689B2 (ja) | 半導体回路およびその作製方法 | |
| US5827760A (en) | Method for fabricating a thin film transistor of a liquid crystal display device | |
| JP3431682B2 (ja) | 半導体回路の作製方法 | |
| JP3514891B2 (ja) | 半導体装置およびその作製方法 | |
| JP3457072B2 (ja) | 半導体装置の作製方法 | |
| JP3266861B2 (ja) | アクティブマトリクス装置 | |
| JP3431681B2 (ja) | 半導体回路の作製方法 | |
| JPH06112490A (ja) | ポリシリコン薄膜トランジスタ集積回路、イメージセンサ、液晶ディスプレー、半導体メモリー装置およびその製造方法 | |
| JP4437511B2 (ja) | 電気光学装置の作製方法 | |
| JP3316201B2 (ja) | 半導体回路 | |
| JP3431903B2 (ja) | 半導体回路及び半導体装置 | |
| JP3530749B2 (ja) | アクティブマトリクス装置 | |
| JP3530750B2 (ja) | アクティブマトリクス装置 | |
| JPH0982970A (ja) | 非単結晶半導体装置およびその製造方法 | |
| JPH07162005A (ja) | 半導体集積回路およびその作製方法 | |
| JPH11295761A (ja) | 表示装置及びその製造方法 | |
| JPH11330488A (ja) | 半導体装置およびその作製方法 | |
| JP2001250961A (ja) | 半導体回路の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |