JPH06268212A - 半導体回路およびその作製方法 - Google Patents
半導体回路およびその作製方法Info
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- JPH06268212A JPH06268212A JP5079000A JP7900093A JPH06268212A JP H06268212 A JPH06268212 A JP H06268212A JP 5079000 A JP5079000 A JP 5079000A JP 7900093 A JP7900093 A JP 7900093A JP H06268212 A JPH06268212 A JP H06268212A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】 結晶性シリコンの活性層を有する薄膜トラン
ジスタとアモルファスシリコンの活性層を有する薄膜ト
ランジスタを有する半導体回路およびそのような回路を
作製するための方法を提供する。 【構成】 アモルファスシリコン膜に密着して触媒元素
を有する物質を形成し、もしくはアモルファスシリコン
膜中に触媒元素を導入し、このアモルファスシリコン膜
を、通常のアモルファスシリコンの結晶化温度よりも低
い温度でアニールすることによって、選択的に結晶化を
おこない、結晶化した領域をアクティブマトリクス回路
の周辺駆動回路に使用される結晶シリコンＴＦＴに、ア
モルファスのままの領域を画素回路に使用されるアモル
ファスシリコンＴＦＴに用いる。
ジスタとアモルファスシリコンの活性層を有する薄膜ト
ランジスタを有する半導体回路およびそのような回路を
作製するための方法を提供する。 【構成】 アモルファスシリコン膜に密着して触媒元素
を有する物質を形成し、もしくはアモルファスシリコン
膜中に触媒元素を導入し、このアモルファスシリコン膜
を、通常のアモルファスシリコンの結晶化温度よりも低
い温度でアニールすることによって、選択的に結晶化を
おこない、結晶化した領域をアクティブマトリクス回路
の周辺駆動回路に使用される結晶シリコンＴＦＴに、ア
モルファスのままの領域を画素回路に使用されるアモル
ファスシリコンＴＦＴに用いる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）を複数個有する半導体回路および作製方法に関す
るものである。本発明によって作製される薄膜トランジ
スタは、ガラス等の絶縁基板上、単結晶シリコン等の半
導体基板上、いずれにも形成される。特に本発明は、モ
ノリシック型アクティブマトリクス回路（液晶ディスプ
レー等に使用される）のように、低速動作のマトリクス
回路と、それを駆動する高速動作の周辺回路を有する半
導体回路に関する。
ＦＴ）を複数個有する半導体回路および作製方法に関す
るものである。本発明によって作製される薄膜トランジ
スタは、ガラス等の絶縁基板上、単結晶シリコン等の半
導体基板上、いずれにも形成される。特に本発明は、モ
ノリシック型アクティブマトリクス回路（液晶ディスプ
レー等に使用される）のように、低速動作のマトリクス
回路と、それを駆動する高速動作の周辺回路を有する半
導体回路に関する。
【０００２】
【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板上に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用することや駆動回路に利用
することが目的であり、利用する半導体の材料・結晶状
態によって、アモルファスシリコンＴＦＴや結晶性シリ
コンＴＦＴというように区別されている。
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板上に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用することや駆動回路に利用
することが目的であり、利用する半導体の材料・結晶状
態によって、アモルファスシリコンＴＦＴや結晶性シリ
コンＴＦＴというように区別されている。
【０００３】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
【０００４】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、液晶ディスプレーのアクティブマトリクス
の画素回路のトランジスタのように、それほどの高速動
作が要求されず、一方の導電型だけで十分であり、か
つ、電荷保持能力の高いＴＦＴが必要とされる用途に利
用されている。しかしながら、高速動作が要求される周
辺回路には利用できなかった。
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、液晶ディスプレーのアクティブマトリクス
の画素回路のトランジスタのように、それほどの高速動
作が要求されず、一方の導電型だけで十分であり、か
つ、電荷保持能力の高いＴＦＴが必要とされる用途に利
用されている。しかしながら、高速動作が要求される周
辺回路には利用できなかった。
【０００５】一方、結晶半導体は、アモルファス半導体
よりも電界移動度が大きく、したがって、高速動作が可
能である。結晶性シリコンでは、ＮＭＯＳのＴＦＴだけ
でなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯ
Ｓ回路を形成することが可能で、例えば、アクティブマ
トリクス方式の液晶表示装置においては、アクティブマ
トリクス部分のみならず、周辺回路（ドライバー等）を
もＣＭＯＳの結晶性ＴＦＴで構成する、いわゆるモノリ
シック構造を有するものが知られている。
よりも電界移動度が大きく、したがって、高速動作が可
能である。結晶性シリコンでは、ＮＭＯＳのＴＦＴだけ
でなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯ
Ｓ回路を形成することが可能で、例えば、アクティブマ
トリクス方式の液晶表示装置においては、アクティブマ
トリクス部分のみならず、周辺回路（ドライバー等）を
もＣＭＯＳの結晶性ＴＦＴで構成する、いわゆるモノリ
シック構造を有するものが知られている。
【０００６】しかしながら、結晶性シリコンＴＦＴはゲ
イトに電圧が印加されていないとき（非選択時）のリー
ク電流がアモルファスシリコンＴＦＴに比べて大きく、
液晶ディスプレーで使用するには、このリーク電流を補
うための補助容量を設け、さらにＴＦＴを２段直列にし
てリーク電流を減じるという手段が講じられた。
イトに電圧が印加されていないとき（非選択時）のリー
ク電流がアモルファスシリコンＴＦＴに比べて大きく、
液晶ディスプレーで使用するには、このリーク電流を補
うための補助容量を設け、さらにＴＦＴを２段直列にし
てリーク電流を減じるという手段が講じられた。
【０００７】図３には、液晶ディスプレーに用いられる
アクティブマトリクス回路のブロック図を示す。基板７
上には周辺ドライバー回路として、列デコーダー１、行
デコーダー２が設けられ、また、マトリクス領域３には
トランジスタとキャパシタからなる画素回路４が形成さ
れ、マトリクス領域と周辺回路とは、配線５、６によっ
て接続される。周辺回路に用いるＴＦＴは高速動作が、
また、画素回路に用いるＴＦＴは低リーク電流が要求さ
れたが、それらの特性は物理的に矛盾するものである
が、同一基板上に同一プロセスで形成することが求めら
れていた。
アクティブマトリクス回路のブロック図を示す。基板７
上には周辺ドライバー回路として、列デコーダー１、行
デコーダー２が設けられ、また、マトリクス領域３には
トランジスタとキャパシタからなる画素回路４が形成さ
れ、マトリクス領域と周辺回路とは、配線５、６によっ
て接続される。周辺回路に用いるＴＦＴは高速動作が、
また、画素回路に用いるＴＦＴは低リーク電流が要求さ
れたが、それらの特性は物理的に矛盾するものである
が、同一基板上に同一プロセスで形成することが求めら
れていた。
【０００８】通常、結晶性シリコンを得るには６００℃
程度の温度での長時間のアニールか、もしくは１０００
℃以上の高温でのアニールが必要であった。例えば、ア
モルファスシリコンＴＦＴの高いＯＦＦ抵抗を利用し、
なおかつ、同一基板上にモノリシックに高い移動度を有
するポリシリコンＴＦＴの周辺回路を形成しようとする
ことは上記のアニール工程においてアモルファスシリコ
ンが結晶化してしまうため不可能であった。
程度の温度での長時間のアニールか、もしくは１０００
℃以上の高温でのアニールが必要であった。例えば、ア
モルファスシリコンＴＦＴの高いＯＦＦ抵抗を利用し、
なおかつ、同一基板上にモノリシックに高い移動度を有
するポリシリコンＴＦＴの周辺回路を形成しようとする
ことは上記のアニール工程においてアモルファスシリコ
ンが結晶化してしまうため不可能であった。
【０００９】
【発明が解決しようとする課題】本発明はこのような困
難な課題に対して解答を与えんとするものであるが、そ
のためにプロセスが複雑化し、歩留り低下やコスト上昇
を招くことは望ましくない。本発明の主旨とするところ
は、高移動度が要求されるＴＦＴと低リーク電流が要求
されるＴＦＴという２種類のＴＦＴを最小限のプロセス
の変更によって、量産性を維持しつつ、容易に作り分け
ることにある。
難な課題に対して解答を与えんとするものであるが、そ
のためにプロセスが複雑化し、歩留り低下やコスト上昇
を招くことは望ましくない。本発明の主旨とするところ
は、高移動度が要求されるＴＦＴと低リーク電流が要求
されるＴＦＴという２種類のＴＦＴを最小限のプロセス
の変更によって、量産性を維持しつつ、容易に作り分け
ることにある。
【００１０】
【課題を解決するための手段】本発明者の研究の結果、
実質的にアモルファス状態のシリコン被膜に微量の触媒
材料を添加することによって結晶化を促進させ、結晶化
温度を低下させ、結晶化時間を短縮できることが明らか
になった。触媒材料としては、ニッケル（Ｎｉ）、鉄
（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）の単体、も
しくはそれらの珪化物等の化合物が適している。具体的
には、これらの触媒元素を有する膜、粒子、クラスター
等をアモルファスシリコン膜の下、もしくは上に密着し
て形成し、あるいはイオン注入法等の方法によってアモ
ルファスシリコン膜中にこれらの触媒元素を導入し、そ
の後、これを適当な温度、典型的には５８０℃以下の温
度で熱アニールすることによって結晶化させることがで
きる。
実質的にアモルファス状態のシリコン被膜に微量の触媒
材料を添加することによって結晶化を促進させ、結晶化
温度を低下させ、結晶化時間を短縮できることが明らか
になった。触媒材料としては、ニッケル（Ｎｉ）、鉄
（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）の単体、も
しくはそれらの珪化物等の化合物が適している。具体的
には、これらの触媒元素を有する膜、粒子、クラスター
等をアモルファスシリコン膜の下、もしくは上に密着し
て形成し、あるいはイオン注入法等の方法によってアモ
ルファスシリコン膜中にこれらの触媒元素を導入し、そ
の後、これを適当な温度、典型的には５８０℃以下の温
度で熱アニールすることによって結晶化させることがで
きる。
【００１１】さらに化学的気相成長法（ＣＶＤ法）によ
ってアモルファスシリコン膜を形成する際には原料ガス
中に、また、スパッタリング等の物理的気相法でアモル
ファスシリコン膜を形成する際には、ターゲットや蒸着
源等の成膜材料中に、これらの触媒材料を添加しておい
てもよい。当然のことであるが、アニール温度が高いほ
ど結晶化時間は短いという関係がある。また、ニッケ
ル、鉄、コバルト、白金の濃度が大きいほど結晶化温度
が低く、結晶化時間が短いという関係がある。本発明人
の研究では、結晶化を進行させるには、これらのうちの
少なくとも１つの元素の濃度が１×１０17ｃｍ-3以上、
好ましくは５×１０18ｃｍ-3以上存在することが必要で
あることがわかった。
ってアモルファスシリコン膜を形成する際には原料ガス
中に、また、スパッタリング等の物理的気相法でアモル
ファスシリコン膜を形成する際には、ターゲットや蒸着
源等の成膜材料中に、これらの触媒材料を添加しておい
てもよい。当然のことであるが、アニール温度が高いほ
ど結晶化時間は短いという関係がある。また、ニッケ
ル、鉄、コバルト、白金の濃度が大きいほど結晶化温度
が低く、結晶化時間が短いという関係がある。本発明人
の研究では、結晶化を進行させるには、これらのうちの
少なくとも１つの元素の濃度が１×１０17ｃｍ-3以上、
好ましくは５×１０18ｃｍ-3以上存在することが必要で
あることがわかった。
【００１２】なお、上記触媒材料はいずれもシリコンに
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して１×１０20ｃｍ-3を越え
ないことが望まれる。
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して１×１０20ｃｍ-3を越え
ないことが望まれる。
【００１３】さらに、注目すべき事柄は、このような触
媒材料の存在しない領域では全く結晶化を進行させるこ
となく、アモルファス状態を維持できることである。例
えば、通常、このような触媒材料を有しない、典型的に
はその濃度が１×１０17ｃｍ-3以下、好ましくは１×１
０16ｃｍ-3以下のアモルファスシリコンの結晶化は６０
０℃以上の温度で開始されるが、５８０℃以下では全く
進行しない。ただし、３００℃以上の雰囲気ではアモル
ファスシリコン中のダングリングボンドを中和するのに
必要な水素が離脱するので、良好な半導体特性を得るに
はアニールは水素雰囲気でおこなわれることが望まれ
る。
媒材料の存在しない領域では全く結晶化を進行させるこ
となく、アモルファス状態を維持できることである。例
えば、通常、このような触媒材料を有しない、典型的に
はその濃度が１×１０17ｃｍ-3以下、好ましくは１×１
０16ｃｍ-3以下のアモルファスシリコンの結晶化は６０
０℃以上の温度で開始されるが、５８０℃以下では全く
進行しない。ただし、３００℃以上の雰囲気ではアモル
ファスシリコン中のダングリングボンドを中和するのに
必要な水素が離脱するので、良好な半導体特性を得るに
はアニールは水素雰囲気でおこなわれることが望まれ
る。
【００１４】本発明では、上記の触媒材料による結晶化
の特徴を生かして、アモルファスシリコン膜を形成し
て、一部を選択的に結晶化させて、アクティブマトリク
ス回路の周辺回路の結晶シリコンＴＦＴに用い、他のア
モルファス状態の部分をマトリクス領域（画素回路）の
アモルファスシリコンＴＦＴとして用いることを特徴と
する。この結果、低リーク電流と高速動作という矛盾す
るトランジスタを有する回路を同一基板上に同時に形成
することができる。以下に実施例を用いて、より詳細に
本発明を説明する。
の特徴を生かして、アモルファスシリコン膜を形成し
て、一部を選択的に結晶化させて、アクティブマトリク
ス回路の周辺回路の結晶シリコンＴＦＴに用い、他のア
モルファス状態の部分をマトリクス領域（画素回路）の
アモルファスシリコンＴＦＴとして用いることを特徴と
する。この結果、低リーク電流と高速動作という矛盾す
るトランジスタを有する回路を同一基板上に同時に形成
することができる。以下に実施例を用いて、より詳細に
本発明を説明する。
【００１５】
【実施例】〔実施例１〕 本実施例は同一基板上に実質
的に同一プロセスによって、結晶シリコンＴＦＴとアモ
ルファスシリコンＴＦＴを形成する例を示す。図１に本
実施例の作製工程の断面図を示す。まず、基板（コーニ
ング７０５９）１０上にスパッタリング法によって厚さ
２０００Åの酸化珪素の下地膜１１を形成した。さら
に、プラズマＣＶＤ法によって、厚さ５００〜１５００
Å、例えば１５００Åの真性（Ｉ型）のアモルファスシ
リコン膜１２を堆積した。連続して、スパッタリング法
によって、厚さ５〜２００Å、例えば２０Åの珪化ニッ
ケル膜（化学式ＮｉＳｉx 、０．４≦ｘ≦２．５、例え
ば、ｘ＝２．０）１３を図に示すように選択的に形成し
た。（図１（Ａ））
的に同一プロセスによって、結晶シリコンＴＦＴとアモ
ルファスシリコンＴＦＴを形成する例を示す。図１に本
実施例の作製工程の断面図を示す。まず、基板（コーニ
ング７０５９）１０上にスパッタリング法によって厚さ
２０００Åの酸化珪素の下地膜１１を形成した。さら
に、プラズマＣＶＤ法によって、厚さ５００〜１５００
Å、例えば１５００Åの真性（Ｉ型）のアモルファスシ
リコン膜１２を堆積した。連続して、スパッタリング法
によって、厚さ５〜２００Å、例えば２０Åの珪化ニッ
ケル膜（化学式ＮｉＳｉx 、０．４≦ｘ≦２．５、例え
ば、ｘ＝２．０）１３を図に示すように選択的に形成し
た。（図１（Ａ））
【００１６】そして、これを水素還元雰囲気下（好まし
くは、水素の分圧が０．１〜１気圧）、５００℃で４時
間アニールして結晶化させた。この結果、珪化ニッケル
膜１３の下方のアモルファスシリコン膜は結晶化して結
晶シリコン膜１２ａとなった。一方、珪化ニッケル膜の
存在しなかった領域のシリコン膜はアモルファス状態の
まま（１２ｂ）であった。（図１（Ｂ））
くは、水素の分圧が０．１〜１気圧）、５００℃で４時
間アニールして結晶化させた。この結果、珪化ニッケル
膜１３の下方のアモルファスシリコン膜は結晶化して結
晶シリコン膜１２ａとなった。一方、珪化ニッケル膜の
存在しなかった領域のシリコン膜はアモルファス状態の
まま（１２ｂ）であった。（図１（Ｂ））
【００１７】得られたシリコン膜をフォトリソグラフィ
ー法によってパターニングし、島状シリコン領域１４ａ
（結晶シリコン領域）および１４ｂ（アモルファスシリ
コン領域）を形成した。さらに、スパッタリング法によ
って厚さ１０００Åの酸化珪素膜１５をゲイト絶縁膜と
して堆積した。スパッタリングには、ターゲットとして
酸化珪素を用い、スパッタリング時の基板温度は２００
〜４００℃、例えば３５０℃、スパッタリング雰囲気は
酸素とアルゴンで、アルゴン／酸素＝０〜０．５、例え
ば０．１以下とした。引き続いて、減圧ＣＶＤ法によっ
て、厚さ６０００〜８０００Å、例えば６０００Åのシ
リコン膜（０．１〜２％の燐を含む）を堆積した。な
お、この酸化珪素とシリコン膜の成膜工程は連続的にお
こなうことが望ましい。そして、シリコン膜をパターニ
ングして、ゲイト電極１６ａ、１６ｂ、１６ｃを形成し
た。（図１（Ｃ））
ー法によってパターニングし、島状シリコン領域１４ａ
（結晶シリコン領域）および１４ｂ（アモルファスシリ
コン領域）を形成した。さらに、スパッタリング法によ
って厚さ１０００Åの酸化珪素膜１５をゲイト絶縁膜と
して堆積した。スパッタリングには、ターゲットとして
酸化珪素を用い、スパッタリング時の基板温度は２００
〜４００℃、例えば３５０℃、スパッタリング雰囲気は
酸素とアルゴンで、アルゴン／酸素＝０〜０．５、例え
ば０．１以下とした。引き続いて、減圧ＣＶＤ法によっ
て、厚さ６０００〜８０００Å、例えば６０００Åのシ
リコン膜（０．１〜２％の燐を含む）を堆積した。な
お、この酸化珪素とシリコン膜の成膜工程は連続的にお
こなうことが望ましい。そして、シリコン膜をパターニ
ングして、ゲイト電極１６ａ、１６ｂ、１６ｃを形成し
た。（図１（Ｃ））
【００１８】次に、プラズマドーピング法によって、シ
リコン領域にゲイト電極をマスクとして不純物（燐およ
びホウ素）を注入した。ドーピングガスとして、フォス
フィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ6 ）を用い、
前者の場合は、加速電圧を６０〜９０ｋＶ、例えば８０
ｋＶ、後者の場合は、４０〜８０ｋＶ、例えば６５ｋＶ
とした。ドース量は１×１０15〜８×１０15ｃｍ-2、例
えば、燐を２×１０15ｃｍ-2、ホウ素を５×１０15とし
た。この結果、Ｐ型の不純物領域１７ａ、Ｎ型の不純物
領域１７ｂおよび１７ｃが形成された。なお、この際に
は、燐のドーピングの後に、ニッケルを１×１０13〜１
×１０15ｃｍ-2、例えば５×１０14ｃｍ-2ドーピングし
た。（図１（Ｄ））
リコン領域にゲイト電極をマスクとして不純物（燐およ
びホウ素）を注入した。ドーピングガスとして、フォス
フィン（ＰＨ3 ）およびジボラン（Ｂ2 Ｈ6 ）を用い、
前者の場合は、加速電圧を６０〜９０ｋＶ、例えば８０
ｋＶ、後者の場合は、４０〜８０ｋＶ、例えば６５ｋＶ
とした。ドース量は１×１０15〜８×１０15ｃｍ-2、例
えば、燐を２×１０15ｃｍ-2、ホウ素を５×１０15とし
た。この結果、Ｐ型の不純物領域１７ａ、Ｎ型の不純物
領域１７ｂおよび１７ｃが形成された。なお、この際に
は、燐のドーピングの後に、ニッケルを１×１０13〜１
×１０15ｃｍ-2、例えば５×１０14ｃｍ-2ドーピングし
た。（図１（Ｄ））
【００１９】その後、水素還元雰囲気中、５００℃で４
時間アニールすることによって、不純物を活性化させ
た。このとき、先に結晶化された領域１４ａにはニッケ
ルが拡散しているので、このアニールによって再結晶化
が容易に進行し、また、島状半導体領域１４ｂにおいて
も、燐のドーピングされた領域１７ｃにはニッケルも同
時にドーピングされているので、この程度のアニールで
も十分に結晶化した。こうして不純物領域１７ａ〜１７
ｃが活性化した。なお、アモルファスシリコンＴＦＴの
活性領域にはニッケルが存在しないので結晶化しなかっ
た。続いて、厚さ６０００Åの酸化珪素膜１８を層間絶
縁物としてプラズマＣＶＤ法によって形成し、これにコ
ンタクトホールを形成して、金属材料、例えば、窒化チ
タンとアルミニウムの多層膜によって結晶シリコンＴＦ
Ｔの電極・配線１９ａ、１９ｂ、１９ｃ、アモルファス
シリコンＴＦＴの電極・配線１９ｄ、１９ｅを形成し
た。最後に、１気圧の水素雰囲気で３５０℃、３０分の
アニールをおこなった。以上の工程によって半導体回路
が完成した。（図１（Ｅ）） 得られたＴＦＴの活性領域に含まれるニッケルの濃度を
２次イオン質量分析（ＳＩＭＳ）法によって測定したと
ころ、結晶シリコンＴＦＴでは、１×１０18〜５×１０
18ｃｍ-3のニッケルが観測されたが、アモルファスシリ
コンではニッケルは測定限界（１×１０16ｃｍ-3）以下
であった。
時間アニールすることによって、不純物を活性化させ
た。このとき、先に結晶化された領域１４ａにはニッケ
ルが拡散しているので、このアニールによって再結晶化
が容易に進行し、また、島状半導体領域１４ｂにおいて
も、燐のドーピングされた領域１７ｃにはニッケルも同
時にドーピングされているので、この程度のアニールで
も十分に結晶化した。こうして不純物領域１７ａ〜１７
ｃが活性化した。なお、アモルファスシリコンＴＦＴの
活性領域にはニッケルが存在しないので結晶化しなかっ
た。続いて、厚さ６０００Åの酸化珪素膜１８を層間絶
縁物としてプラズマＣＶＤ法によって形成し、これにコ
ンタクトホールを形成して、金属材料、例えば、窒化チ
タンとアルミニウムの多層膜によって結晶シリコンＴＦ
Ｔの電極・配線１９ａ、１９ｂ、１９ｃ、アモルファス
シリコンＴＦＴの電極・配線１９ｄ、１９ｅを形成し
た。最後に、１気圧の水素雰囲気で３５０℃、３０分の
アニールをおこなった。以上の工程によって半導体回路
が完成した。（図１（Ｅ）） 得られたＴＦＴの活性領域に含まれるニッケルの濃度を
２次イオン質量分析（ＳＩＭＳ）法によって測定したと
ころ、結晶シリコンＴＦＴでは、１×１０18〜５×１０
18ｃｍ-3のニッケルが観測されたが、アモルファスシリ
コンではニッケルは測定限界（１×１０16ｃｍ-3）以下
であった。
【００２０】〔実施例２〕 本実施例は、結晶シリコン
ＴＦＴを周辺ドライバー回路に、また、アモルファスシ
リコンＴＦＴを画素回路に用いたものである。図２に本
実施例の作製工程の断面図を示す。基板（コーニング７
０５９）２０上にスパッタリングによって厚さ５００〜
２０００Å、例えば１０００Åのタンタル被膜を形成
し、これをパターニングしてアモルファスシリコンＴＦ
Ｔのゲイト電極配線２１を形成した。タンタルの配線の
周囲には、陽極酸化によって厚さ１０００〜３０００
Å、例えば１５００Åの陽極酸化膜２２を設けた。
ＴＦＴを周辺ドライバー回路に、また、アモルファスシ
リコンＴＦＴを画素回路に用いたものである。図２に本
実施例の作製工程の断面図を示す。基板（コーニング７
０５９）２０上にスパッタリングによって厚さ５００〜
２０００Å、例えば１０００Åのタンタル被膜を形成
し、これをパターニングしてアモルファスシリコンＴＦ
Ｔのゲイト電極配線２１を形成した。タンタルの配線の
周囲には、陽極酸化によって厚さ１０００〜３０００
Å、例えば１５００Åの陽極酸化膜２２を設けた。
【００２１】そして、スパッタリング法によって、厚さ
２０００Åの酸化珪素膜２３を形成した。この酸化珪素
膜２３は、アモルファスシリコンＴＦＴのゲイト絶縁膜
として機能すると同時に、結晶シリコンＴＦＴの下地絶
縁膜としても機能する。その後、プラズマＣＶＤ法によ
って、厚さ２００〜１５００Å、例えば５００Åのアモ
ルファスシリコン膜２４を堆積した。そして、アモルフ
ァスシリコン膜２４をフォトレジスト２５でマスクし
て、イオン注入法によって選択的にニッケルイオンを注
入し、ニッケルが１×１０18〜２×１０19ｃｍ-3、例え
ば、５×１０18ｃｍ-3だけ含まれるような領域２６を作
製した。
２０００Åの酸化珪素膜２３を形成した。この酸化珪素
膜２３は、アモルファスシリコンＴＦＴのゲイト絶縁膜
として機能すると同時に、結晶シリコンＴＦＴの下地絶
縁膜としても機能する。その後、プラズマＣＶＤ法によ
って、厚さ２００〜１５００Å、例えば５００Åのアモ
ルファスシリコン膜２４を堆積した。そして、アモルフ
ァスシリコン膜２４をフォトレジスト２５でマスクし
て、イオン注入法によって選択的にニッケルイオンを注
入し、ニッケルが１×１０18〜２×１０19ｃｍ-3、例え
ば、５×１０18ｃｍ-3だけ含まれるような領域２６を作
製した。
【００２２】この領域２６の深さは２００〜５００Åと
し、加速エネルギーはそれに合わせて最適なものを選択
した。また、結晶性シリコンＴＦＴにおいて活性領域と
なるべき領域にはニッケルが注入されないようにした。
ただし、チャネル長は２０μｍ以下、好ましくは１０μ
ｍ以下とした。それ以上のチャネル長では活性領域全体
を結晶化させることができなかった。（図２（Ａ））
し、加速エネルギーはそれに合わせて最適なものを選択
した。また、結晶性シリコンＴＦＴにおいて活性領域と
なるべき領域にはニッケルが注入されないようにした。
ただし、チャネル長は２０μｍ以下、好ましくは１０μ
ｍ以下とした。それ以上のチャネル長では活性領域全体
を結晶化させることができなかった。（図２（Ａ））
【００２３】そして、０．１〜１気圧の水素雰囲気下、
５５０℃で８時間アニールして結晶化させた。この結晶
化工程によって、ニッケルの注入された領域はもちろ
ん、その領域に挟まれた領域やその周囲（図２（Ｂ）に
おいて２４ａで示す）も結晶化した。５５０℃、８時間
のアニールでは横方向に約１０μｍの結晶化が進行し
た。一方、ニッケルが注入されなかった領域２４ｂはア
モルファス状態のままであった。（図２（Ｂ））
５５０℃で８時間アニールして結晶化させた。この結晶
化工程によって、ニッケルの注入された領域はもちろ
ん、その領域に挟まれた領域やその周囲（図２（Ｂ）に
おいて２４ａで示す）も結晶化した。５５０℃、８時間
のアニールでは横方向に約１０μｍの結晶化が進行し
た。一方、ニッケルが注入されなかった領域２４ｂはア
モルファス状態のままであった。（図２（Ｂ））
【００２４】その後、このシリコン膜をパターニングし
て、島状シリコン領域２７ａ（結晶シリコン領域）およ
び２７ｂ（アモルファスシリコン領域）を形成した。さ
らに、テトラ・エトキシ・シラン（Ｓｉ（ＯＣ2 Ｈ5 ）
4 、ＴＥＯＳ）と酸素を原料として、プラズマＣＶＤ法
によって結晶シリコンＴＦＴのゲイト絶縁膜として、厚
さ１０００Åの酸化珪素２８を形成した。原料には、上
記ガスに加えて、トリクロロエチレン（Ｃ2 ＨＣｌ3 ）
を用いた。成膜前にチャンバーに酸素を４００ＳＣＣＭ
流し、基板温度３００℃、全圧５Ｐａ、ＲＦパワー１５
０Ｗでプラズマを発生させ、この状態を１０分保った。
その後、チャンバーに酸素３００ＳＣＣＭ、ＴＥＯＳを
１５ＳＣＣＭ、トリクロロエチレンを２ＳＣＣＭを導入
して、酸化珪素膜の成膜をおこなった。基板温度、ＲＦ
パワー、全圧は、それぞれ３００℃、７５Ｗ、５Ｐａで
あった。成膜完了後、チャンバーに１００Ｔｏｒｒの水
素を導入し、３５０℃で３５分の水素アニールをおこな
った。
て、島状シリコン領域２７ａ（結晶シリコン領域）およ
び２７ｂ（アモルファスシリコン領域）を形成した。さ
らに、テトラ・エトキシ・シラン（Ｓｉ（ＯＣ2 Ｈ5 ）
4 、ＴＥＯＳ）と酸素を原料として、プラズマＣＶＤ法
によって結晶シリコンＴＦＴのゲイト絶縁膜として、厚
さ１０００Åの酸化珪素２８を形成した。原料には、上
記ガスに加えて、トリクロロエチレン（Ｃ2 ＨＣｌ3 ）
を用いた。成膜前にチャンバーに酸素を４００ＳＣＣＭ
流し、基板温度３００℃、全圧５Ｐａ、ＲＦパワー１５
０Ｗでプラズマを発生させ、この状態を１０分保った。
その後、チャンバーに酸素３００ＳＣＣＭ、ＴＥＯＳを
１５ＳＣＣＭ、トリクロロエチレンを２ＳＣＣＭを導入
して、酸化珪素膜の成膜をおこなった。基板温度、ＲＦ
パワー、全圧は、それぞれ３００℃、７５Ｗ、５Ｐａで
あった。成膜完了後、チャンバーに１００Ｔｏｒｒの水
素を導入し、３５０℃で３５分の水素アニールをおこな
った。
【００２５】引き続いて、スパッタリング法によって、
厚さ６０００〜８０００Å、例えば６０００Åのアルミ
ニウム膜（２％のシリコンを含む）を堆積した。アルミ
ニウムの代わりにタンタル、チタン、タングステン、モ
リブテンでもよい。なお、この酸化珪素２８とアルミニ
ウム膜の成膜工程は連続的におこなうことが望ましい。
そして、アルミニウム膜をパターニングして、ＴＦＴの
ゲイト電極２９ａ、２９ｂを形成した。さらに、このア
ルミニウム配線の表面を陽極酸化して、表面に酸化物層
を形成した。陽極酸化は、酒石酸の１〜５％エチレング
リコール溶液中でおこなった。得られた酸化物層の厚さ
は２０００Åであった。また、裏面からの露光によっ
て、アモルファスシリコンＴＦＴのシリコン上にゲイト
電極２１に自己整合的にフォトレジストのマスク３０を
形成した。（図２（Ｃ））
厚さ６０００〜８０００Å、例えば６０００Åのアルミ
ニウム膜（２％のシリコンを含む）を堆積した。アルミ
ニウムの代わりにタンタル、チタン、タングステン、モ
リブテンでもよい。なお、この酸化珪素２８とアルミニ
ウム膜の成膜工程は連続的におこなうことが望ましい。
そして、アルミニウム膜をパターニングして、ＴＦＴの
ゲイト電極２９ａ、２９ｂを形成した。さらに、このア
ルミニウム配線の表面を陽極酸化して、表面に酸化物層
を形成した。陽極酸化は、酒石酸の１〜５％エチレング
リコール溶液中でおこなった。得られた酸化物層の厚さ
は２０００Åであった。また、裏面からの露光によっ
て、アモルファスシリコンＴＦＴのシリコン上にゲイト
電極２１に自己整合的にフォトレジストのマスク３０を
形成した。（図２（Ｃ））
【００２６】次に、プラズマドーピング法によって、シ
リコン領域に不純物（燐）を注入した。ドーピングガス
として、フォスフィン（ＰＨ3 ）を用い、加速電圧を６
０〜９０ｋＶ、例えば８０ｋＶとした。ドース量は１×
１０15〜８×１０15ｃｍ-2、例えば、２×１０15ｃｍ-2
とした。このようにしてＮ型の不純物領域３１ａおよび
３１ｃを形成した。さらに、今度は左側の結晶シリコン
ＴＦＴ（Ｎチャネル型ＴＦＴ）およびアモルファスシリ
コンＴＦＴ（マトリクス領域）をフォトレジストでマス
クして、再び、プラズマドーピング法で右側の結晶シリ
コンＴＦＴ（ＰチャネルＴＦＴ）のシリコン領域に不純
物（ホウ素）を注入した。ドーピングガスとして、ジボ
ラン（Ｂ2 Ｈ6 ）を用い、加速電圧を５０〜８０ｋＶ、
例えば６５ｋＶとした。ドース量は１×１０15〜８×１
０15ｃｍ-2、例えば、先に注入された燐より多い５×１
０15ｃｍ-2とした。このようにしてＰ型の不純物領域３
１ｂを形成した。
リコン領域に不純物（燐）を注入した。ドーピングガス
として、フォスフィン（ＰＨ3 ）を用い、加速電圧を６
０〜９０ｋＶ、例えば８０ｋＶとした。ドース量は１×
１０15〜８×１０15ｃｍ-2、例えば、２×１０15ｃｍ-2
とした。このようにしてＮ型の不純物領域３１ａおよび
３１ｃを形成した。さらに、今度は左側の結晶シリコン
ＴＦＴ（Ｎチャネル型ＴＦＴ）およびアモルファスシリ
コンＴＦＴ（マトリクス領域）をフォトレジストでマス
クして、再び、プラズマドーピング法で右側の結晶シリ
コンＴＦＴ（ＰチャネルＴＦＴ）のシリコン領域に不純
物（ホウ素）を注入した。ドーピングガスとして、ジボ
ラン（Ｂ2 Ｈ6 ）を用い、加速電圧を５０〜８０ｋＶ、
例えば６５ｋＶとした。ドース量は１×１０15〜８×１
０15ｃｍ-2、例えば、先に注入された燐より多い５×１
０15ｃｍ-2とした。このようにしてＰ型の不純物領域３
１ｂを形成した。
【００２７】その後、レーザーアニール法によって不純
物の活性化をおこなった。レーザーとしてはＫｒＦエキ
シマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅ
ｃ）を用いたが、その他のレーザー、例えば、ＸｅＦエ
キシマーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシ
マーレーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレ
ーザー（波長１９３ｎｍ）等を用いてもよい。レーザー
のエネルギー密度は、２００〜４００ｍＪ／ｃｍ2 、例
えば２５０ｍＪ／ｃｍ2 とし、１か所につき２〜１０シ
ョット、例えば２ショット照射した。レーザー照射時
に、基板を２００〜４５０℃程度に加熱してもよい。基
板を加熱した場合には最適なレーザーエネルギー密度が
温度によって変わることに注意しなければならない。な
お、アモルファスシリコンＴＦＴの活性領域は、その上
にマスク３０が存在するため結晶化しなかった。この結
果、結晶シリコンＴＦＴの不純物領域３１ａ、３１ｂお
よびアモルファスシリコンＴＦＴの不純物領域３１ｃが
活性化された。（図２（Ｄ））
物の活性化をおこなった。レーザーとしてはＫｒＦエキ
シマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅ
ｃ）を用いたが、その他のレーザー、例えば、ＸｅＦエ
キシマーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシ
マーレーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレ
ーザー（波長１９３ｎｍ）等を用いてもよい。レーザー
のエネルギー密度は、２００〜４００ｍＪ／ｃｍ2 、例
えば２５０ｍＪ／ｃｍ2 とし、１か所につき２〜１０シ
ョット、例えば２ショット照射した。レーザー照射時
に、基板を２００〜４５０℃程度に加熱してもよい。基
板を加熱した場合には最適なレーザーエネルギー密度が
温度によって変わることに注意しなければならない。な
お、アモルファスシリコンＴＦＴの活性領域は、その上
にマスク３０が存在するため結晶化しなかった。この結
果、結晶シリコンＴＦＴの不純物領域３１ａ、３１ｂお
よびアモルファスシリコンＴＦＴの不純物領域３１ｃが
活性化された。（図２（Ｄ））
【００２８】続いて、層間絶縁物として厚さ２０００Å
の酸化珪素膜３２をＴＥＯＳを原料とするプラズマＣＶ
Ｄ法によって形成し、さらに、スパッタリング法によっ
て、厚さ５００〜１０００Å、例えば８００Åのインジ
ウム錫酸化膜（ＩＴＯ）を堆積した。そして、これをエ
ッチングして画素電極３３を形成した。さらに、層間絶
縁物３２ににコンタクトホールを形成して、金属材料、
例えば、窒化チタンとアルミニウムの多層膜によって結
晶シリコンＴＦＴ（周辺ドライバー回路）のソース、ド
レイン電極・配線３４ａ、３４ｂ、３４ｃおよびアモル
ファスシリコンＴＦＴ（画素回路）の電極・配線３４
ｄ、３４ｅを形成した。以上の工程によって半導体回路
が完成した。（図２（Ｅ））
の酸化珪素膜３２をＴＥＯＳを原料とするプラズマＣＶ
Ｄ法によって形成し、さらに、スパッタリング法によっ
て、厚さ５００〜１０００Å、例えば８００Åのインジ
ウム錫酸化膜（ＩＴＯ）を堆積した。そして、これをエ
ッチングして画素電極３３を形成した。さらに、層間絶
縁物３２ににコンタクトホールを形成して、金属材料、
例えば、窒化チタンとアルミニウムの多層膜によって結
晶シリコンＴＦＴ（周辺ドライバー回路）のソース、ド
レイン電極・配線３４ａ、３４ｂ、３４ｃおよびアモル
ファスシリコンＴＦＴ（画素回路）の電極・配線３４
ｄ、３４ｅを形成した。以上の工程によって半導体回路
が完成した。（図２（Ｅ））
【００２９】作製された半導体回路において、結晶シリ
コンＴＦＴ（周辺ドライバー回路）の特性は従来の６０
０℃のアニールによって結晶化する工程によって作製さ
れたものとは何ら劣るところはなかった。例えば、本実
施例によって作成したシフトレジスタは、ドレイン電圧
１５Ｖで１１ＭＨｚ、１７Ｖで１６ＭＨｚの動作を確認
できた。また、信頼性の試験においても従来のものとの
差を見出せなかった。さらに、アモルファスシリコンＴ
ＦＴ（画素回路）の特性に関しては、リーク電流は１０
-13 Ａ以下であった。
コンＴＦＴ（周辺ドライバー回路）の特性は従来の６０
０℃のアニールによって結晶化する工程によって作製さ
れたものとは何ら劣るところはなかった。例えば、本実
施例によって作成したシフトレジスタは、ドレイン電圧
１５Ｖで１１ＭＨｚ、１７Ｖで１６ＭＨｚの動作を確認
できた。また、信頼性の試験においても従来のものとの
差を見出せなかった。さらに、アモルファスシリコンＴ
ＦＴ（画素回路）の特性に関しては、リーク電流は１０
-13 Ａ以下であった。
【００３０】
【発明の効果】本発明によって、同一基板上に、同一プ
ロセスによって、高速動作が可能な結晶性シリコンＴＦ
Ｔと低リーク電流を特徴とするアモルファスシリコンＴ
ＦＴを形成することができた。これを液晶ディスプレー
に応用した場合には、量産性の向上と特性の改善が図ら
れる。
ロセスによって、高速動作が可能な結晶性シリコンＴＦ
Ｔと低リーク電流を特徴とするアモルファスシリコンＴ
ＦＴを形成することができた。これを液晶ディスプレー
に応用した場合には、量産性の向上と特性の改善が図ら
れる。
【００３１】また、本発明は、例えば、５００℃という
ような低温、かつ、４時間という短時間でシリコンの結
晶化をおこなうことによっても、スループットを向上さ
せることができる。加えて、従来、６００℃以上のプロ
セスを採用した場合にはガラス基板の縮みやソリが歩留
り低下の原因として問題となっていたが、本発明を利用
することによってそのような問題点は一気に解消してし
まう。
ような低温、かつ、４時間という短時間でシリコンの結
晶化をおこなうことによっても、スループットを向上さ
せることができる。加えて、従来、６００℃以上のプロ
セスを採用した場合にはガラス基板の縮みやソリが歩留
り低下の原因として問題となっていたが、本発明を利用
することによってそのような問題点は一気に解消してし
まう。
【００３２】このことは、大面積の基板を一度に処理で
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの半導体
回路（的理楠回路等）を切りだすことによって単価を大
幅に低下させることができる。このように本発明は工業
上有益な発明である。
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの半導体
回路（的理楠回路等）を切りだすことによって単価を大
幅に低下させることができる。このように本発明は工業
上有益な発明である。
【図１】 実施例１の作製工程断面図を示す。
【図２】 実施例２の作製工程断面図を示す。
【図３】 モノリシック型アクティブマトリクス回路
の構成例を示す。
の構成例を示す。
１０・・・基板 １１・・・下地絶縁膜（酸化珪素） １２・・・アモルファスシリコン膜 １３・・・珪化ニッケル膜 １４・・・島状シリコン領域 １５・・・ゲイト絶縁膜（酸化珪素） １６・・・ゲイト電極（燐ドープされたシリコン） １７・・・ソース、ドレイン領域 １８・・・層間絶縁物 １９・・・金属配線・電極（窒化チタン／アルミニウ
ム）
ム）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ 8617−4Ｍ (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (10)
- 【請求項１】 基板上に、結晶性シリコン膜の活性領域
を有する薄膜トランジスタと、アモルファスシリコン膜
の活性領域を有する薄膜トランジスタとを有する半導体
回路において、前記結晶性シリコン膜およびアモルファ
スシリコン膜は同一層内にあり、前記結晶性シリコン膜
中には、１０17ｃｍ-3またはそれ以上の濃度の触媒元素
を有し、前記アモルファスシリコン膜での触媒元素の濃
度は、１０17ｃｍ-3未満であることを特徴とする半導体
回路。 - 【請求項２】 請求項１において、該結晶性シリコン膜
中の触媒元素の濃度は５×１０18ｃｍ-3以上であること
を特徴とする半導体回路。 - 【請求項３】 請求項１において、該アモルファスシリ
コン膜中の触媒元素の濃度は１×１０16ｃｍ-3以下であ
ることを特徴とする半導体回路。 - 【請求項４】 請求項１において、触媒元素は、ニッケ
ル、鉄、コバルト、白金の少なくとも１つであることを
特徴とする半導体回路。 - 【請求項５】 請求項１において、アモルファスシリコ
ン膜の活性領域を有する薄膜トランジスタをアクティブ
マトリクス領域のトランジスタに使用したことを特徴と
する半導体回路。 - 【請求項６】 請求項１において、結晶性シリコン膜の
活性領域を有する薄膜トランジスタをシフトレジスタ回
路に使用したことを特徴とする半導体回路。 - 【請求項７】 請求項１において、触媒元素の濃度は２
次イオン質量分析法によって測定された最小値によって
定義されることを特徴とする半導体回路。 - 【請求項８】 基板上に、結晶性シリコン膜の活性領域
を有する薄膜トランジスタと、アモルファスシリコン膜
の活性領域を有する薄膜トランジスタとを有する半導体
回路において、前記結晶性シリコン膜およびアモルファ
スシリコン膜は同一層内にあり、前記結晶性シリコン膜
中に含有される触媒元素の濃度は前記アモルファスシリ
コン膜での触媒元素の濃度の１０倍以上であるあること
を特徴とする半導体回路。 - 【請求項９】 アモルファスシリコン膜およびそれに密
着して触媒元素を有する物質を選択的に形成する第１の
工程と、 通常のアモルファスシリコンの結晶化温度よりも低い温
度においてアニールすることにより、前記触媒元素の密
着した部分のアモルファスシリコン膜を結晶化させる第
２の工程と、 少なくとも１つのアモルファスシリコンの領域と少なく
とも１つの結晶性シリコンの領域をパターニングする第
３の工程と、 前記アモルファスシリコンの領域と結晶性シリコンの領
域に、それぞれ少なくとも１つのゲイト電極を形成する
第４の工程とを有することを特徴とする半導体回路の作
製方法。 - 【請求項１０】 アモルファスシリコン膜に触媒元素を
導入する第１の工程と、 通常のアモルファスシリコンの結晶化温度よりも低い温
度においてアニールすることにより、前記触媒元素の密
着した部分のアモルファスシリコン膜を結晶化させる第
２の工程と、 少なくとも１つのアモルファスシリコンの領域と少なく
とも１つの結晶性シリコンの領域をパターニングする第
３の工程と、 前記アモルファスシリコンの領域と結晶性シリコンの領
域に、それぞれ少なくとも１つのゲイト電極を形成する
第４の工程とを有することを特徴とする半導体回路の作
製方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07900093A JP3359689B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体回路およびその作製方法 |
| TW083102004A TW278219B (ja) | 1993-03-12 | 1994-03-08 | |
| US08/207,124 US5569936A (en) | 1993-03-12 | 1994-03-08 | Semiconductor device employing crystallization catalyst |
| CN94102725A CN1126179C (zh) | 1993-03-12 | 1994-03-12 | 晶体管和半导体电路 |
| KR1019940004933A KR100197780B1 (ko) | 1993-03-12 | 1994-03-12 | 트랜지스터 및 반도체 회로 제조 방법 |
| CNB981163203A CN1221018C (zh) | 1993-03-12 | 1994-03-12 | 晶体管和半导体电路的制造方法 |
| US08/467,986 US5595923A (en) | 1993-03-12 | 1995-06-06 | Method of forming a thin film transistor |
| KR1019980013731A KR100229055B1 (en) | 1993-03-12 | 1998-04-17 | Transistor and semiconductor device circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07900093A JP3359689B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体回路およびその作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000064002A Division JP3316201B2 (ja) | 1993-03-12 | 2000-03-08 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268212A true JPH06268212A (ja) | 1994-09-22 |
| JP3359689B2 JP3359689B2 (ja) | 2002-12-24 |
Family
ID=13677644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07900093A Expired - Lifetime JP3359689B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体回路およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3359689B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275807A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 半導体回路およびその作製方法 |
| JPH06275806A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 半導体回路およびその作製方法 |
| JPH06275808A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 半導体回路およびその作製方法 |
| US5550070A (en) * | 1993-12-27 | 1996-08-27 | Sharp Kabushiki Kaisha | Method for producing crystalline semiconductor film having reduced concentration of catalyst elements for crystallization and semiconductor device having the same |
| US5696003A (en) * | 1993-12-20 | 1997-12-09 | Sharp Kabushiki Kaisha | Method for fabricating a semiconductor device using a catalyst introduction region |
| US5705829A (en) * | 1993-12-22 | 1998-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device formed using a catalyst element capable of promoting crystallization |
| US5869362A (en) * | 1993-12-02 | 1999-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US5946560A (en) * | 1993-03-22 | 1999-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method of forming the same |
| US5977559A (en) * | 1995-09-29 | 1999-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor having a catalyst element in its active regions |
| US6072193A (en) * | 1997-05-30 | 2000-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| US6162667A (en) * | 1994-03-28 | 2000-12-19 | Sharp Kabushiki Kaisha | Method for fabricating thin film transistors |
| US6242290B1 (en) | 1997-07-14 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming a TFT by adding a metal to a silicon film promoting crystallization, forming a mask, forming another silicon layer with group XV elements, and gettering the metal through opening in the mask |
| US6300659B1 (en) | 1994-09-30 | 2001-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and fabrication method for same |
| US6399454B1 (en) | 1997-07-14 | 2002-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor film and method of manufacturing a semiconductor device |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| US6627487B2 (en) * | 1994-10-07 | 2003-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8012782B2 (en) | 1995-03-18 | 2011-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
| US8723182B2 (en) | 1997-01-20 | 2014-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-03-12 JP JP07900093A patent/JP3359689B2/ja not_active Expired - Lifetime
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346486B2 (en) | 1993-03-22 | 2002-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Transistor device and method of forming the same |
| JPH06275806A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 半導体回路およびその作製方法 |
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| US5705829A (en) * | 1993-12-22 | 1998-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device formed using a catalyst element capable of promoting crystallization |
| US6955954B2 (en) | 1993-12-22 | 2005-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6624445B2 (en) | 1993-12-22 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method of manufacturing the same |
| US5550070A (en) * | 1993-12-27 | 1996-08-27 | Sharp Kabushiki Kaisha | Method for producing crystalline semiconductor film having reduced concentration of catalyst elements for crystallization and semiconductor device having the same |
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| US8723182B2 (en) | 1997-01-20 | 2014-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9389477B2 (en) | 1997-01-20 | 2016-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
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| US7026197B2 (en) | 1997-07-14 | 2006-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| KR100570541B1 (ko) * | 1997-07-14 | 2006-10-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체막제조방법및반도체장치제조방법 |
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|---|---|
| JP3359689B2 (ja) | 2002-12-24 |
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