KR100570541B1 - 반도체막제조방법및반도체장치제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 막을 제조하는 방법에서, 먼저 비정질 규소 막(102)의 표면에 도면 부호 103으로 표시된 것과 같이 니켈 원소들이 유지된다. 그런 다음 열처리를 실시하여 결정성 규소 막(104)을 얻는다. 이 때, 니켈 원소들의 작용에 의해 결정화가 현저하게 향상된다. 이 결정화 동안에 니켈 원소들이 막(film)에 확산된다. 그런 다음, 열 산화 막이 장벽 막으로서 형성되고, 고농도의 인(phosphorus)을 포함하는 규소 막(106)이 형성된다. 열 처리를 실시함으로써, 결정성 규소 막(104)의 니켈 소자들을 규소 막(106)으로 이동시킨다. 이 방법에서, 결정 규소 막(104)의 니켈 농도는 낮아진다.

Description

반도체 막 제조 방법 및 반도체 장치 제조 방법
1. 발명의 분야
본 발명은 결정성 규소 막을 제조하는 방법 및 결정성 규소 막을 이용하는 반도체 장치를 제조하는 방법에 관한 것이다.
2. 관련 기술의 설명
절연 표면에 형성된 규소 막을 이용하는 박막 트랜지스터(이후로 TFT로 칭함)는 공지되어 있다.
현재 실용화되고 있는 박막 트랜지스터의 구조로는 비결정 규소를 이용한 것이 있고 고온 폴리실리콘이라는 결정성 규소 막을 이용하는 것이 있다.
비정질 규소 막을 이용하는 것은 유리 기판을 이용할 수 있기 때문에 액티브 매트릭스형 액정 표시 장치에 급속히 이용되고 있다.
그렇지만, 비정질 규소 막을 이용하는 TFT는 전기적 특성이 낮기 때문에, 액티브 매트릭스 회로에서 이용하는 것을 제외하고는 특별한 응용 분야가 없다.
한편, 액정 패널 내에 구동 회로를 포함하거나 더 높은 표시 기능을 얻기 위해서는 높은 특성을 갖는 TFT를 얻는 것이 필요하다. 또한, 액티브 매트릭스 이외에 응용 범위를 넓게 하기 위해서는 비정질 규소 막을 이용하는 TFT보다 특성이 더 높은 TFT가 필요하다.
결정성 규소 막을 얻는 기술을 이용하여 고온 p-Si 가 얻어지는데, 이것은 900℃ 이상과 같은 고온에서 열 처리를 이용한다.
높은 특성이 필요한 관점에서는, 결정성 규소 막을 이용하는 것이 보다 좋다. 그렇지만, 고온 p-Si를 제조하는데 필요한 열 처리의 온도에서 유리 기판을 기판으로서 사용할 수 없다는 문제가 있다.
박막 트랜지스터는 LCD 장치에서 주로 이용되는데 유리 기판을 기판으로서 이용할 수 있어야 하는 것이 요구된다.
게다가, 프로세스 마진과 제조 비용을 낮추기 위해서는 프로세스 온도를 낮추는 것이 요구된다.
상기 문제를 해결하기 위한 수단으로서, 결정성 규소 막을 보다 낮은 온도에서 얻기 위한 기술이 연구되어 왔다.
이 프로세스를 고온 폴리실리콘을 제조하기 위한 프로세스(고온 프로세스)에 대응해서 저온 프로세스라 부른다.
이 저온 프로세스를 통해 제조된 결정성 규소 막을 저온 폴리규소 막이라 부른다.
저온 폴리규소 막들을 제조하는 기술들은 레이저 방사를 이용하는 방법과 가열을 이용하는 방법으로 크게 나누어진다.
레이저 방사를 이용하는 방법에 있어서는, 레이저 광이 비정질 규소 막 표면 근처에서 순간적으로 직접 흡착되기 때문에, 비정질 규소 막 표면이 즉시 가열될 뿐이며 전체 표면은 가열되지 않는다. 그래서, 레이저 광의 방사는 실질적으로 가열을 실시하지 않는 단계라 할 수 있다.
그렇지만, 이 방법은 레이저 발진기의 안정성에 문제가 있으며, 또한 넓은 영역에의 적용에서 문제가 있다. 게다가, 얻어진 결정성 규소 막의 결정성도 충분하지 못하다.
한편, 현재의 환경에 있어서, 유리 기판이 견딜 수 있는 온도에서 열 처리에 의해서 필요한 결정성 규소 막을 얻을 수 없다.
이러한 현재의 문제들을 개선하기 위한 기술로서, 본 출원과 동일한 양수인의 미심사중인 일본 특허 출원 헤이6-268212호에 기재된 기술이 있다.
이 기술에 따르면, 규소의 결정화를 촉진하기 위해, 니켈로 대표되는 금속 원소를 비정질 규소 막 표면에 유지시키고, 그런 다음 열 처리를 실시함으로써, 유리 기판이 견딜 수 있는 이전의 온도보다 더 낮은 온도에서 필요한 결정성을 갖는 결정성 규소 막을 얻을 수 있다.
니켈을 이용하는 이 결정화 기술은 필요한 결정성을 갖는 결정성 규소 막을 유리 기판이 견딜 수 있는 그러한 저온에서 열 처리에 의해 얻을 수 있기 때문에 유용하다.
그렇지만, 결정화에 이용되는 니켈이 활성층에 남아있는 것을 방지하는 것이 불가능하며, 이로 인해 특성이 불안정하게 되고 TFT의 신뢰성이 낮아지게 된다.
본 발명의 목적은 규소의 결정화를 촉진하기 위한 금속 원소를 이용하여 결정성 규소 막을 얻는 상술한 기술에서, 얻어진 규소 막에 남아 있는 니켈 원소의 영향을 제거하기 위한 구성을 제공하는 것이다.
본 발명에 따라, 반도체 막을 제조하는 방법은, 규소의 결정화를 촉진하기 위한 금속 원소의 작용에 의해 결정화된 규소 막을 형성하는 단계; 상기 규소 막 표면의 적어도 일부에 장벽 막을 형성하는 단계; 장벽 막 상에 15족의 원소를 함유하는 규소 막을 형성하는 단계; 열 처리를 실시하여 결정화된 규소 막으로부터 15족의 원소를 함유하는 규소 막으로 금속 원소를 이동시키는 단계; 및 15족의 원소를 함유하는 규소 막을 제거하는 단계를 포함하는 것을 특징으로 한다.
위에서 언급한 본 발명에서, 규소의 결정화를 촉진하기 위한 금속 원소로서, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb, 및 In으로부터 선택된 한 종류 또는 복수 종류들의 원소들을 이용할 수 있다.
그렇지만, 규소의 결정화를 촉진하기 위한 금속 원소로서는 니켈을 이용하는 것이 특히 양호하다. 니켈을 이용하는 경우에, 본 명세서에 기재된 본 발명이 가장 현저하게 얻어질 수 있다.
장벽 막(barrier film)으로서는, 산화막, 질화막, 및 산화질화규소 막으로부터 선택된 막이 이용될 수 있다. 산화막으로서는, 자연 산화막(natural oxide film), 열 산화막(thermal oxide film), 또는 플라즈마 CVD법에 의해 형성된 산화 규소 막을 이용할 수 있다.
이 장벽 막은 규소 막의 연속적인 에칭에서 에칭 스토퍼(etching stopper)로서 이용된다. 그래서, 장벽 막이 에칭 스토퍼의 기능을 갖는 것이 중요하다.
15족의 원소로서는 P, As, 및 Sb로부터 선택되는 원소를 이용할 수 있다.
특히, 15족의 원소로서 P(인)를 이용하는 것이 가장 양호하다. 본 명세서에 기재된 본 발명은 결정화를 촉진하기 위한 금속 원소로서 니켈을 이용하고 15족의 원소로서 인을 이용하는 경우에 특히 현저한 효과를 낼 수 있다.
게다가, 금속 원소를 이동시키기 위한 열 처리를 450℃ 내지 750℃의 범위로부터 선택되는 온도에서 실시하는 것이 중요하다.
위에서 언급한 반도체 막을 이용함으로써 박막 트랜지스터 및 이 박막 트랜지스터를 이용하는 반도체 장치를 제조할 수 있다.
먼저, 구체적인 제조 단계들을 도시하는 도 1a 내지 1e를 참조해서 본 발명의 요점을 간략하게 설명한다. 먼저, 규소의 결정화를 촉진하기 위한 금속 원소로서의 니켈을 도면 부호 103으로 표시한 바와 같이 비정질 규소 막의 표면 상에 유시킨다(도 1a).
열 처리를 실시하여 비정질 규소 막을 결정화시킴으로써 결정성 규소 막(104)이 얻어진다. 이 때, 니켈 원소들은 규소 막(104)으로 확산된다(도 1b).
열 산화막(105)이 형성되고, 그 후 고농도의 인을 함유하는 비정질 규소 막(106)이 형성된다(도 1c).
다음에, 열 처리를 실시하여 규소 막(104)에 존재하는 니켈 원소들을 인을 함유하는 규소 막(106)으로 이동시킨다.
그런 다음, 열 산화막(105)을 에칭 스토퍼로서 이용해서 니켈 원소들을 흡착한 규소 막(106)을 제거한다.
이 방법에서, 니켈 원소의 작용에 의해 보다 높은 결정성이 얻어지고 니켈 원소의 농도가 더 낮아지는 규소 막(104)을 얻을 수 있다.
본 발명의 양호한 실시예들을 보다 상세히 서술한다.
[실시예 1]
도 1a 내지 1e는 본 실시예의 제조 단계들을 도시한다. 본 실시예에서, 결정성 규소 막이 유리 기판 상에 형성된다.
먼저, 두께가 50 ㎚인 비정질 규소 막이 저압 CVD법에 의해 유리 기판(101) 상에 형성된다.
본 실시예에서, 코닝 1737(Corning 1737) 유리 기판(일그러짐 점(distortion point) 667℃)이 유리 기판(101)으로서 이용된다. 일반적으로, 일그러짐 점은 유리 기판의 내열 온도(heat-resistance temperature)에 대한 표준이 될 수 있다.
비정질 규소 막의 막 형성 방법으로서 플라즈마 CVD 법이 이용될 수 있다. 하지만, 결정화를 방해하는 수소 내용물의 문제점을 고려하면, 저압 CVD 방법을 이용하는 것이 양호하다.
비정질 규소 막이 유리 기판의 표면상에 직접 형성되는 예가 본 실시예에 도시되었지만, 산화규소 막, 질화규소 막, 산화질화규소 막이 비정질 규소 막의 하부 층(under layer)으로서 형성되도록 그러한 구성을 채용할 수도 있다.
비정질 규소 막을 형성한 후, 중량에 대해 10 ppm 농도의 니켈을 함유하는 니켈 초산염 용액이 인가되고 또한 스핀 코터(spin coater)를 이용한 스핀 드라이(spin drying)를 실시해서 잔여 용액을 날려 없앤다.
이 방법에서, 도 1a에 도면 부호 103으로 도시된 바와 같이 니켈 원소들이 비정질 규소 막(102)의 표면에 유지되는 상태가 얻어진다.
니켈의 도입 방법으로는, 본 실시예에서 도시된 것과 같이 용액을 이용한 방법이 가장 간편하고 생산성도 매우 높다. 게다가, 이 방법은 또한 니켈의 도입 양이 니켈의 농도를 조절함으로써 쉽게 조정될 수 있다는 이점이 있다.
니켈을 도입하는 다른 방법들로는, CVD 법, 스퍼터링 법(sputtering method), 증착법(evaporation method), 가스 흡착법(adsorption method), 이온 주입법 등이 이용될 수 있다.
도 1a에 도시된 상태가 얻어진 후, 이 상태에서 열 처리를 실시해서 비정질 규소 막(102)을 결정화함으로써 도 1b에 도시된 결정성 규소 막(104)이 얻어진다.
이 열 처리는 600℃, 8시간 조건하에서 질소 분위기 중에서 실시된다. 이 열 처리는 450℃ 내지 유리 기판의 일그러짐 점의 범위의 온도에서 실시될 수도 있다.
일반적으로, 니켈을 도입하지 않는 경우에, 비정질 규소 막은 600℃, 8시간 조건하에서는 결정화되지 않는다.
위에서 언급한 열 처리에서, 비정질 규소 막(102)의 표면 위에 접해서 유지되는 니켈 원소는 막으로 확산된다. 이 때, 결정화가 진행된다.
이 단계는 니켈을 막으로 확산시킴으로써 결정화가 촉진된다고 말할 수 있다.
1 × 1018 atoms/cm3 내지 5 × 1018 atoms/cm3 의 농도를 갖는 니켈 원소가 상기 결정성 규소 막(104)에 존재한다. 상기 값은 SIMS (2차 이온 분석 방법(Secondary Ion Mass Spectroscopy))에 의해 얻어진 값이다.
도 1b에 도시된 바와 같은 결정성 규소 막(104)이 얻어진 후, 도 1c에 도시된 산화 막(105)이 형성된다.
여기서, 산소 분위기 중에서 640℃, 2 시간의 열 처리가 실시되어 두께가 약 10 ㎚ 인 열 산화막(105)이 형성된다. 여기서 열 산화막을 형성하는 것은 상기 열 산화막이 가장 밀집하고 후에 에칭 스토퍼로서 가장 효과적으로 기능하기 때문이다.
상기 열 산화막(105)의 두께는 20 ㎚를 넘지 않는 것이 좋다. 상기 열 산화막을 형성하는 도중에 염소(chlorine)로 대표되는 할로겐 원소를 첨가할 수도 있다.
플라즈마 CVD 법 또는 열 CVD 법에 의해 형성된 산화규소 막, 플라즈마 CVD 법에 의해 형성된 질화규소 막, 산화질화규소 막 등이 열 산화막으로서 이용될 수 있다.
다음, 고농도의 인으로 도핑되고 200㎚의 두께를 갖는 비정질성 규소 막(106)을 형성한다(도 1c).
이 비정질성 규소 막(106)은 다음의 조건들을 만족하는 것이 중요하다.
(1) 비정질성 규소 막(106)의 두께는 규소 막(104)의 두께보다 두꺼워야 하는데 약 2배 정도가 양호하다.
(2) 인의 농도는 규소 막(104)의 니켈의 농도보다 높아야 하는데, 약 5배 정도가 양호하다.
위의 (1) 및 (2)의 조건이 만족된다면, 다음의 열 처리에서, 결정성 규소 막(104)의 니켈 원소들이 규소 막(106)으로 효과적으로 이동될 수 있다.
본 실시예에서, 98 체적%의 실란(silane)과 2 체적%의 포스핀(phosphine)의 혼합으로 막 형성 가스를 이용하는 플라즈마 CVD 법에 의해 1020 atoms/cm3의 인을 함유하는 비정질 규소 막(106)이 형성된다.
도 1c에 도시된 상태를 이 방법으로 얻은 후, 열 처리를 다시 실시한다. 이 단계에서, 결정성 규소 막(104)의 니켈 원소들은 산화막(105)을 통해 규소 막(106)으로 이동된다(도 1d).
도 1d는 니켈 원소가 규소 막(104)에서 규소 막(106)으로 화살표 방향으로 이동되는 상태를 도시한다.
인과 니켈은 다양한 결합 상태들을 가지는데, 결합 상태들은 매우 안정적이다. 그래서, 규소 막(104)에서 규소 막(106)으로 이동된 니켈 원소들은 규소 막(106)의 인과 결합하고 여기에서 고정화된다. 즉, 니켈 원소들이 규소 막(104)에서 규소 막(106)으로 이동되는 상태가 얻어진다.
이것은 니켈 원소가 규소 막(104)에서 규소 막(106)으로 게터링되는 상태로 간주할 수 있다.
또한, 위의 단계에서 산화막이 두껍다면 니켈 원소의 이동이 차단되기 때문에 산화막의 두께에 주의를 기울여야만 한다.
위의 열 처리를 600℃, 4 시간의 조건하에 질소 분위기 중에서 실시한다.
이 열 처리는 450℃ 내지 750℃ 의 범위에서 실시될 수 있다. 온도가 상기 범위 아래이면, 니켈의 이동이 활동적으로 진행되지 않는다. 온도가 상기 온도 범위 위이면, 규소 막(106)의 인의 이동이 실제로 이루어져서, 니켈이 규소 막(106)으로 이동되고 거기서 고정되는 그러한 작용을 얻을 수가 없게 된다.
이 단계에서, 비정질 규소 막(106)이 결정화되지만, 이것은 특별히 문제가 되지는 않는다.
이 방법에서, 규소 막(104)의 니켈 원소들은 규소 막(106)으로 이끌려 오게 되어, 니켈의 농도가 낮아진 규소 막(104)이 얻어질 수 있다. 이 규소 막(104)은 니켈의 작용에 의해 높은 결정성을 가지게 되며, 이 막은 막의 니켈 농도가 낮아지는 그러한 상태에서 얻어진다.
다음, 규소 막(106)은 적절한 에칭 방법에 의해 제거되어 도 1e에 도시된 바와 같은 상태가 얻어진다. 이 때, 산화막(105)은 에칭 스토퍼로서 작용한다. 산화막(105)이 존재하지 않으면, 결정성 규소 막(104)도 또한 에칭된다. 가스 에칭을 이용하는 경우에, 에칭 가스로서 ClF3를 이용할 수 있다. 또한, 습식 에칭을 이용하는 경우에는 히드라진(hydrazine) 또는 N2H4-H2O2 용액이 에칭제(etchant)로서 이용될 수 있다.
다음, 산화막(105)은 제거되어 유리 기판 위에 형성된 결정성 규소 막(104)이 얻어진다(도 1f).
본 실시예에서, 산화막(105)을 제거하는 것을 설명하였지만, 상기 산화막(105)을 보호막으로서 이용할 수 있으며, 게다가 나중에 장치를 형성할 때 그것을 이용하기 위해 남겨 놓을 수도 있다.
[실시예 2]
본 실시예는 결정성 막이 실시예 1과는 상이한 제조 방법을 이용해서 제조되는 예를 도시한다.
도 2a 내지 2f는 이 실시예의 제조 단계를 도시한다. 먼저, 도 2a에 도시된 바와 같이, 저압 CVD 법에 의해 코닝 1737(Corning 1737) 유리 기판 상에 비정질 규소 막(102)이 50㎚의 두께로 형성된다.
본 실시예에 도시된 결정 성장의 모드를 실시하는 경우에, 비정질 규소 막을 개시 막(starting film)으로서 형성하는 방법으로서 저압 CVD 법을 이용하는 것이 바람직하다.
비정질 규소 막(102)을 형성한 후, 도시되지 않은 규소 막이 200㎚의 두께로 형성된다. 도시되지 않은 산화규소 막을 패턴화함으로써, 마스크(201)가 형성된다. 이 마스크(201)에는 오프닝(opening)(202)이 제공된다. 이 오프닝(202)은 도면의 앞쪽으로부터 깊이 쪽으로의 세로 방향을 갖는 슬릿(slit) 형상으로 형성된다.
다음, 중량에 대해 니켈 농도가 10 ppm인 니켈 초산염 용액을 인가한다. 그런 다음 잔여 니켈 용액을 스핀 코터를 이용해서 제거한다.
이 방법에서, 도면 부호 203으로 표시된 바와 같이 니켈 원소들이 표면 상에 유지되는 상태가 얻어진다.
이 상태에서, 오프닝(202)이 제공되는 영역에서, 니켈 원소가 비정질 규소 막(102)의 표면 상에 선택적으로 유지되는 상태가 얻어진다. 즉, 비정질 규소 막(102)의 일부 표면 상에 니켈 원소가 슬릿 형상으로 유지되는 상태가 얻어진다.
이 방법에서, 도 2a에 도시된 상태가 얻어진다. 다음, 560℃, 14 시간 동안, 질소 분위기 중에서 열 처리를 실시한다.
이 단계에서, 니켈 원소들은 상기 오프닝(202)이 설치되어 있는 영역으로부터 비정질 규소 막(102)으로 확산되며, 이 확산에 따라 도 2b의 화살표 방향으로 결정화가 진행된다.
이 결정화는 막 표면과 거의 평행인 방향으로 또한 오프닝(202)이 연장 방향에 수직인 방향으로 실시된다. 이 결정 성장을 가로 성장(lateral growth)이라 칭한다. 이 결정 성장(가로 성장)은 100㎛ 이상으로 연장될 수 있다.
온도가 570℃ 또는 그 이하의 열 조건하에서 결정 성장을 위한 상기 열 처리를 실시하는 것이 양호하다. 그 이유는 온도가 열 온도 조건보다 높으면, 가로 성장이 자연 결정화(natural crystallization)(니켈의 작용과는 관계없는 미세한 영역에서의 결정 성장)의 영향에 의해 차단되기 때문이다.
그렇지만, 열 처리의 온도가 낮게되면, 가로 성장 자체의 성장 속도도 낮아지게 되어 프로세싱 시간이 길어지는 문제가 발생한다.
도 2b에 도시된 결정 성장이 종료된 후, 산화규소 막으로 만들어진 마스크(201)가 제거된다.
그런 다음, 열 산화막(105)이 도 2c에 도시된 바와 같이 형성된다. 막 성장 조건은 실시예 1과 동일하다. 게다가, 실시예 1과 동일한 조건하에서, 고농도의 인을 함유하는 비정질 규소 막(106)이 형성된다.
그 후, 실시예 1에 도시된 방법에 따라, 도 2d에 도시된 바와 같이, 규소 막(104)의 니켈 원소들이 규소 막(106)으로 이동된다.
또한, 규소 막(106)을 도 2e에 도시된 바와 같이 제거하고, 또한 열 산화막(105)도 제거한다.
이 방법에서, 니켈 원소가 이용될 때, 가로 성장이라 부르는 특이한 결정 성장 형태를 가지며, 막의 니켈 원소들을 감소시킨 결정성 규소가 얻어진다.
[실시예 3]
본 실시예에서는, 실시예 1 또는 실시예 2에 설명된 제조 방법을 통해 얻어진 결정성 규소 막을 이용해서 TFT를 제조한다.
먼저, 실시예 1 또는 실시예 2의 제조 단계들에 따라 결정성 규소 막이 얻어진다. 다음, 이 결정성 규소 막을 패턴화하여 도 3a의 패턴(307)을 얻는다.
그런 다음, 게이트 절연막으로 되는 산화규소 막(308)을 플라즈마 CVD 방법을 이용해서 120 ㎚의 두께로 형성한다.
다음, 게이트 전극을 형성하기 위한 도시되지 않은 알루미늄 막을 스퍼터링 법을 이용해서 400 ㎚의 두께로 형성한다. 이 알루미늄은 스칸듐(scandium)을 0.18중량% 함유하는 타겟(target)을 이용하여 형성된다.
스칸듐을 알루미늄 막에 함유시키는 이유는, 나중의 단계에서 알루미늄의 임의 성장에 의해 발생되는 히록(hillock)이나 위스커(whiskers)라 칭하는 못 모양이나 바늘 모양의 돌출부가 형성되는 것을 억제하기 위해서이다.
다음, 레지스트 마스크(300)를 이용해서 도시되지 않은 알루미늄 막을 형성해서 도 3a에 도시된 패턴(309)을 형성한다.
다음, 상기 레지스트 마스크(300)가 남아 있는 상태에서 알루미늄 패턴(309)을 양극(anode)으로서 이용해서 양극 산화(anodic oxidation)를 실시한다.
이 단계에서, 3%(체적)의 수산(oxalic acid)을 함유하는 용액을 전해 용액으로서 이용하고, 알루미늄 패턴을 양극으로서 이용하고, 플라티늄을 음극으로서 이용해서, 두 전극들 사이에 전류를 흐르게 한다. 이 방법에서, 양극 산화막(311)이 형성된다(도 3b).
이 단계는 레지스트 막(300)이 남아 있는 상태에서 실시되기 때문에, 알루미늄 패턴(309)의 측 상에 311로 표시된 바와 같이 양극 산화막이 형성된다. 도면 부호 310이 표시하는 것은 남아 있는 알루미늄 막 패턴이다.
본 실시예에서, 양극 산화막(311)의 성장 거리는 400 ㎚로 한다. 본 실시예에서 형성된 양극 산화막(311)은 다공성(porous)이다.
양극 산화막(311)을 형성한 후, 레지스트 막(300)은 제거된다. 그런 다음, 양극 산화를 다시 실시한다. 이 단계에서, 3(체적)%의 주석산(tartaric acid)을 함유하는 에틸렌 글리콜 용액(ethylene glycol solution)과 암모니아수가 중화된 것을 전해 용액으로서 이용한다.
이 단계에서, 전해 용액이 다공성의 양극 산화막(311)의 내부로 침투하기 때문에 도면 부호 312로 표시된 양극 산화막이 형성된다.
즉, 알루미늄 패턴(310)의 표면 위에 양극 산화막(312)이 형성된다. 알루미늄 패턴(310)은 나중에 게이트 전극이 된다.
양극 산화막(312)은 70 ㎚의 두께로 형성된다. 이 양극 산화막은 밀집한 막질을 갖는다.
이 방법에서, 도 3b에 도시된 상태가 얻어진다.
다음, 게이트 전극(310)과, 상기 게이트 전극 주위의 밀집한 막질(dense film quality)을 갖는 양극 산화막(312), 및 다공성의 양극 산화막(311)을 마스크들로서 이용해서 산화규소 막(308)의 노출된 부분을 제거한다.
여기서, 수직 이방성(vertical anisotropy)을 갖는 건식 에칭 방법(RIE 방법)을 이용해서 노출된 산화규소 막(308)을 제거한다. 이 방법에서, 도 3c에 도시된 상태가 얻어진다. 여기서, 도면 부호 313으로 표시된 산화규소 막막(게이트 절연막)은 잔존한다.
다음, 플라즈마 도핑 방법을 이용해서 인의 도핑이 실행된다. 플라즈마 도핑 방법이란 도펀트(dopant)를 함유하는 원료 가스를 플라즈마화하고, 이로부터 도펀트 이온을 인출하고, 상기 이온을 전계를 이용해서 가속시켜, 가속된 이온을 도핑될 영역으로 주입하는, 도핑 방법을 말한다. 일반적으로, 플라즈마 도핑 방법은 자장을 이용하는 질량 분리(mass separation)가 실시되지 않는 방법이다.
한편, 질량 분리(mass separation)가 실시되고 분리된 도펀트가 가속되어 주입되는 IC 등의 제조에 종종 이용되는 방법을 이온 주입법이라 한다.
플라즈마 도핑 방법이 큰 면적을 다룰 수 있는 우수성이 있기는 하지만 도펀트 가스에 함유되어 있는 다른 원소들, 예를 들어 수소 도핑이 행해지는 문제를 갖고 있다.
이 도핑을 이용해서 영역들(314, 316)에 인의 도핑을 실시한다. 이 도핑된 영역을 편의상 고농도 불순물 영역들이라 칭하기로 한다. 또한, 영역들(314, 316)은 나중에 소스 및 드레인이 된다.
이 도핑이 정상적인 도핑 조건하에서 실시되면 소스 및 드레인 영역들을 충분히 형성할 수 있다.
영역(315)은 도핑이 실시되지 않은 영역으로서 잔존한다.
다음, 다공성 양극 산화막(311)을 제거하여 도 3d에 도시된 상태를 얻는다. 플라즈마 도핑 방법에 의해 인의 도핑을 다시 실시한다. 이 단계는 도 3c에 도시된 단계의 도핑에서보다도 더 낮은 도즈(dose)로 실시된다.
이 방법에서, 소스 및 드레인 영역들보다도 더 낮은 도즈로 도핑이 실시된 저농도 불순물 영역들(317, 319)이 형성된다. 도핑이 실시되지 않았던 영역(318)을 채널 영역으로 규정한다(도 3d).
다음, 엑시머 레이저 광의 방사를 실시해서 도핑된 영역들을 활성화한다. 구체적으로는, 도핑에 의해 야기된 도핑된 영역의 손상들이 어닐되고, 도핑된 영역들의 도펀트는 활성화된다.
밀집한 질막을 갖는 양극 산화막(312)의 두께만큼 채널 영역에 인접해서 고저항 영역이 형성되지만, 양극 산화막(312)의 두께가 70 ㎚와 같은 얇은 두께이기 때문에, 그 존재는 무시할 수 있다.
다음, 도 2e에 도시된 바와 같이, 플라즈마 CVD 방법에 의해 질화규소 막(322)이 층간 절연막(interlayer insulating film)으로서 250 ㎚의 두께로 형성된다. 또한, 스핀 코팅 방법을 이용해서 아크릴 수지막(323)을 형성한다. 아크릴 수지막(323)의 두께는 최소의 부분에서 700 ㎚으로 한다.
또한, 접촉 구멍들(contact hole)을 형성하고, 소스 전극(324)과 드레인 전극(325)을 형성한다. 이 방법에서, 도 3e에 도시된 TFT(박막 트랜지스터)를 완성한다.
이 방법에서, 종래 기술보다 결정성이 더 높은 활성층이 유리 기판으로서 형성될 수 있으며, 높은 특성의 TFT가 얻어질 수 있다.
[실시예 4]
본 실시예에서는 실시예 1 또는 실시예 2에 설명된 제조 단계들에서, 니켈의 게터링(gettering)을 실시하기 위한 규소 막(106)의 활성화 단계의 예를 설명한다.
먼저, 실시예 1의 경우를 설명한다. 이 경우에, 도 1c에 도시된 상태에서, 선형 빔(linear beam) 모양의 KrF 엑시머 레이저 빔을 비정질 규소 막(106)에 방사한다.
이에 의해, 비정질 규소 막(106)의 인이 활성화되고 후속하는 게터링 단계에서 게터링 효과가 향상될 수 있다.
여기서, 레이저 빔 방사의 예를 설명하였지만 이 어닐링(annealing)은 적외선 방사를 이용해서 실시될 수도 있다.
실시예 2의 경우에는 도 2c에 도시된 상태에서 레이저 빔 방사가 실시된다. 선택적으로, 적외선 방사가 실시될 수도 있다.
[실시예 5]
본 실시예에서는, 바텀(bottom) 게이트형 TFT를 제조하는 경우의 예를 설명한다. 도 4a 내지 4d는 본 실시예의 제조 단계들을 도시한다.
먼저, 유리 기판(401) 상에 게이트 전극(402)이 형성된다. 본 실시예에서는 하부층(under layer)이 유리 기판 상에 형성되지 않는 예가 도시된다(도 4a).
후속하는 열 처리 단계를 견딜 수 있는 게이트 전극(402)용 재료를 선택할 필요가 있다. 여기서, 스퍼터링 법에 의해 형성된 두께가 400 ㎚인 탄탈막(tantalum film)을 게이트 전극(402)으로서 이용한다(도 4a).
게이트 전극(402)이 형성된 후, 게이트 절연막으로 되는 산화규소 막(403)을 플라즈마 CVD 법을 이용해서 100 ㎚ 의 두께로 형성한다.
다음, 비정질 규소 막(404)을 플라즈마 CVD 법을 이용해서 50 ㎚의 두께로 형성한다. 비정질 규소 막을 형성하는 방법으로서, 저압 CVD 법이 플라즈마 CVD 법 대신에 이용될 수도 있다.
다음, 비정질 규소 막의 노출된 전체 표면에 니켈 초산 용액을 인가해서 도면 부호 405로 표시된 바와 같이 니켈 원소가 표면 위에 접해서 유지되는 상태를 얻는다(도 4a).
여기서, 니켈 원소들이 비정질 규소 막의 전체 표면에 도입되는 예를 도시하였으나, 가로 성장을 실시하는 위해 니켈을 선택적으로 도입하도록 마스크가 제공되는 구조가 채택될 수 있다.
다음, 600℃에서 8시간 동안 열 처리를 실시해서 비정질 규소 막(404)을 결정화함으로써, 결정성 규소 막(406)을 얻는다(도 4b).
다음, 10 ㎚의 두께를 갖는 산화규소 막으로 이루어진 열 산화막(407)이 형성된다. 또한, 고농도의 인으로 도핑되는 200 ㎚의 두께를 갖는 비정질 규소 막(408)을 플라즈마 CVD 법을 이용해서 형성한다.
여기서, 상기 비정질 규소 막(408)은 실란 99 체적%와 포스핀 1체적%의 혼합의 막 형성 가스를 이용해서 플라즈마 CVD 법에 의해 형성된다.
다음, 600℃에서 2시간 동안 열 처리를 실시해서 결정성 규소 막(406)의 니켈 원소들을 비정질 규소 막(408)으로 이동시킨다. 즉, 결정성 규소 막(406)의 니켈 원소들은 비정질 규소 막(408)으로 게터링시킨다.
다음, 비정질 규소 막(408)과 열 산화막(407)을 제거한다. 그런 다음, 결정성 규소 막(406)을 패턴화하여 패턴(410)을 얻는다. 비정질성 규소 막의 패턴(410)은 TFT의 활성층으로 된다(도 4c).
그런 다음, 활성층에 대해 인의 도핑을 선택적으로 실시하도록 도시되지 않은 도핑용 마스크를 제공한다.
이 단계에서, 영역(411, 413)은 인으로 도핑된다. 본 실시예에서, N-채널 TFT를 제조하는 예를 설명하였지만, P-채널 TFT를 제조할 때, 그것은 붕소 도핑이 실시되면 충분하다.
도핑이 완료된 후, 레이저 어닐링을 실시해서 도핑된 영역을 활성화한다.
이 방법에서, 소스 영역(411), 채널 영역(412), 및 드레인 영역(413)을 형성한다(도 4d).
다음, 플라즈마 CVD 법에 의해 층간 절연막으로서 질화규소 막(414)을 300 ㎚의 두께로 형성한다. 또한, 아크릴 수지막(415)을 스핀 코팅 방법을 이용해서 형성한다.
폴리이미드, 폴리아미드, 폴리이미드아미드, 및 에폭시 등의 수지 재료를 상기 아크릴 수지막 대신에 이용할 수 있다.
층간 절연막을 형성한 후, 접촉 구멍들을 형성하고, 소스 전극(416)과 드레인 전극(417)을 형성한다. 이 방법에서, 도 4d에 도시된 바텀 게이트형 TFT를 완성한다.
[실시예 6]
본 실시예에서는 TFT들을 이용하는 집적 회로들의 예들을 설명한다. 집적 회로의 예들로는 CPU, 메모리, 각종 연산 회로들, 증폭 회로, 스위치 회로 등이 열거된다. 도 5에 TFT들을 이용한 집적 회로의 개요 및 그 일부의 단면을 도시한다.
[실시예 7]
본 명세서에 기재된 박막 트랜지스터는 각종의 평면 패널 디스플레이들, 평면 패널 디스플레이를 구비한 정보 처리 단말기, 및 비디오 카메라 등에 이용될 수 있다. 본 명세서에서는, 이들 장치들을 반도체 장치로 일반적으로 칭한다.
다양한 반도체 장치들의 구체적인 구성들의 예들을 후술한다. 도 6a내지 6f는 각종의 반도체 장치들의 예들을 보여준다. 이들 반도체 장치들 각각은 적어도 그것의 일부를 위해 TFT를 이용한다.
도 6a는 휴대용 정보 처리 단말기를 도시한다. 이 정보 처리 단말기는 액티브 매트릭스형 액정 디스플레이 또는 액티브 매트릭스형 EL 디스플레이(2005)를 구비한 본체(2001)와 외부로부터의 정보를 취하는 카메라부(2002)를 구비한다. 또한, 내부에는 집적 회로(2006)가 설치되어 있다.
카메라부(2002)에는 영상 수신부(2003)와 조작 스위치(2004)가 배치되어 있다.
미래에는 상기 정보 처리 단말기가 휴대하기 간편하게 소형경량화될 것으로 기대된다.
그러한 구조에서, 액티브 매트릭스형 디스플레이(2005)가 형성되어 있는 기판 상에 주변 구동 회로, 연산 회로, 및 메모리 회로를 TFT들로 집적화하는 것이 바람직하다.
도 6b는 헤드 마운트 디스플레이(head mount display)를 도시한다. 이 장치는 액티브 매트릭스형 액정 디스플레이 또는 EL 디스플레이(2102)를 구비한 본체(2101)를 포함한다. 본체(2101)는 밴드(2103)에 의해서 헤드 위에 장착될 수 있다.
도 6c는 안테나(2204)가 인공 위성으로부터 신호를 수신하고 그 신호에 기초해서 본체(2201)에 배치된 액티브 매트릭스형 액정 디스플레이(2202) 상에 지형 정보가 표시되는 기능을 갖는 자동차 네비게이션 시스템을 도시한다.
EL 형 디스플레이 장치가 디스플레이(2202)용으로서 채용될 수 있다. 어느 경우이든지 디스플레이는 TFT들을 이용한 액티브 매트릭스형 평면 패널 디스플레이이다.
본체(2201)에는 작동 스위치(2203)가 배치되어 있어서 다양한 작동들을 할 수 있다.
도 6d는 휴대용 전화기를 도시한다. 이 장치는 액티브 매트릭스형 액정 디스플레이 장치(2204), 조작 스위치(2305), 오디오 입력부(2303), 오디오 출력부(2302), 및 안테나(2306)를 구비한 본체(2301)를 포함한다.
최근에는 도 6a에 도시된 바와 같이 휴대용 정보 처리 단말기와 도 6d에 도시된 바와 같은 휴대용 전화기를 조합한 구성이 상품화되고 있다.
도 6e는 휴대용 비디오 카메라를 도시한다. 이 장치는 영상 수신부(2406), 오디오 입력부(2403), 조작 스위치(2404), 액티브 매트릭스형 액정 디스플레이(2402), 및 배터리(2405)를 구비하는 본체(2401)를 포함한다. 또한, 집적 회로(2407)도 제공된다.
도 6f는 정면 투사형 액정 디스플레이 장치를 도시한다. 이 장치는 본체(2501)에 배치된 광원(2502)으로부터의 광이 반사형 액정 디스플레이 장치(2503)에 의해 광학적으로 변조되고 광학 시스템(2504)에 의해 확대되어 영상이 스크린(2505) 상에 투사되는 기능을 갖는다.
이 실시예에서는, 액정 디스플레이 장치용으로 반사형이 이용된다. 그렇지만, 투과형 액정 디스플레이 장치가 이용될 수도 있다. 이 경우에, 광학 시스템을 변경할 수 있다.
이들 예들에서는, 액정 디스플레이 장치들을 주로 설명하였다. 그렇지만, EL 디스플레이 장치를 액티브 매트릭스형 디스플레이 장치로서 채용할 수도 있다.
[실시예 8]
본 실시예에서는, 위의 실시예들의 구성에서 SixGe1-x(0＜x＜1)의 막이 규소막용으로 이용된다.
예를 들어, 실시예 1의 경우에서는 비정질 규소 막(102)이 SixGe1-x(0＜x＜1)의 막으로 변형될 수 있다. 또한, 인으로 도핑된 막(106)은 SixGe1-x(0＜x＜1)의 막으로 변형될 수도 있다.
본 명세서에 기재된 본 발명을 이용함으로써, 규소의 결정화를 촉진하는 금속 원소를 사용하는 결정성 규소 막을 얻는 기술에서, 얻어진 규소 막에 잔존하는 니켈 원소의 영향을 제거할 수 있는 구성을 제공할 수 있다.
본 발명은 규소의 결정화를 촉진하기 위한 금속 원소를 이용하여 결정성 규소 막을 얻는 상술한 기술에서, 얻어진 규소 막에 남아 있는 니켈 원소의 영향을 제거하기 위한 구성을 제공한다.
도 1a 내지 1f는 결정성 규소 막을 얻는 단계에 대한 도시도.
도 2a 내지 2f는 결정성 규소 막을 얻는 단계에 대한 도시도.
도 3a 내지 3e는 TFT의 제조 단계에 대한 도시도.
도 4a 내지 4d는 TFT의 제조 단계에 대한 도시도.
도 5는 TFTs를 이용하는 집적 회로에 대한 개략도.
도 6a 내지 6f는 TFTs를 이용하는 장치에 대한 개요도.
*도면의 주요 부호에 대한 간단한 설명
101 : 유리 기판 102 : 비정질 규소 막
103 : 표면에 접해서 유지되는 니켈 원소
104 : 결정성 규소 막 105 : 열 산화 막
106 : 고농도의 인으로 도핑된 비정질 규소 막

Claims (21)

  1. 반도체 막을 제조하는 방법에 있어서:
    규소를 포함하는 반도체 막에 결정화를 촉진하기 위한 금속 함유 물질을 제공하는 단계;
    상기 반도체 막을 결정화하는 단계;
    상기 반도체 막 표면의 적어도 일부 상에 장벽 막을 형성하는 단계;
    상기 장벽 막 상에 15족의 원소를 함유하는 층을 형성하는 단계;
    열 처리를 실시하여 상기 장벽 막을 통해 상기 결정화된 반도체 막에서 상기 층으로 상기 금속을 이동시키는 단계; 및
    상기 이동시키는 단계 후 상기 층을 제거하는 단계를 포함하고,
    상기 층의 두께는 상기 반도체 막의 두께보다 두꺼운, 반도체 막 제조 방법.
  2. 제 1 항에 있어서, 상기 금속은 니켈을 포함하는, 반도체 막 제조 방법.
  3. 제 1 항에 있어서, 상기 금속은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb, In, 및 이들의 조합으로 구성되는 군으로부터 선택되는 반도체 막 제조 방법.
  4. 제 1 항에 있어서, 상기 장벽 막은 산화물, 질화물, 및 질화산화규소(silicon nitride oxide)로 구성되는 군으로부터 선택되는 물질을 포함하는 반도체 막 제조 방법.
  5. 제 1 항에 있어서, 상기 장벽 막은 상기 층을 제거하는 단계 동안에 에칭 스토퍼(etching stopper)로서 작용하는, 반도체 막 제조 방법.
  6. 제 1 항에 있어서, 상기 15족의 원소는 P(인)인, 반도체 막 제조 방법.
  7. 제 1 항에 있어서, 상기 15족의 원소는 P, As, 및 Sb로 구성되는 군으로부터 선택되는, 반도체 막 제조 방법.
  8. 제 1 항에 있어서, 상기 열 처리는 450℃ 내지 750℃ 범위의 온도에서 실시되는, 반도체 막 제조 방법.
  9. 제 1 항에 있어서, 상기 반도체 막은 SixGe1-x(0＜x＜1)를 포함하는, 반도체 막 제조 방법.
  10. 반도체 장치 제조 방법에 있어서:
    비정질 규소를 포함하는 반도체 막을 기판의 절연 표면상에 형성하는 단계;
    촉매 물질을 상기 반도체 막과 접촉하게 배치하는 단계;
    상기 반도체 막과 상기 촉매 물질을 가열하여 상기 반도체 막을 결정화하는 단계;
    결정화된 반도체 막 상에 장벽 막을 형성하는 단계;
    상기 장벽 막 상에 게터링 물질(gettering material)을 함유하는 층을 형성하는 단계;
    상기 반도체 막에 함유된 촉매 물질이 상기 장벽 막을 통해 상기 층의 상기 게터링 물질에 의해 흡착되도록, 상기 결정화된 반도체 막과 상기 층을 가열하는 단계; 및
    상기 결정화된 반도체 막의 가열 후에 상기 층을 제거하는 단계를 포함하고,
    상기 게터링 물질의 농도는 상기 촉매 물질의 농도보다 높은, 반도체 장치 제조 방법.
  11. 제 10 항에 있어서, 상기 장벽 막은 산화규소를 포함하는, 반도체 장치 제조 방법.
  12. 제 10 항에 있어서, 상기 게터링 물질을 함유하는 상기 층은 인으로 도핑된 비정질 규소를 포함하는, 반도체 장치 제조 방법.
  13. 반도체 장치 제조 방법에 있어서:
    비정질 규소를 포함하는 반도체 막을 기판의 절연 표면상에 형성하는 단계;
    촉매 물질을 상기 반도체 막과 접촉하게 배치하는 단계;
    상기 반도체 막과 상기 촉매 물질을 가열하여 상기 반도체 막을 결정화하는 단계;
    상기 결정화된 반도체 막 상에 장벽 막을 형성하는 단계;
    상기 장벽 막상에 게터링 물질을 함유하는 층을 형성하는 단계;
    상기 반도체 막에 함유된 촉매 물질이 상기 장벽 막을 통해 상기 층의 상기 게터링 물질에 의해 흡착되도록, 상기 결정화된 반도체 막과 상기 층을 가열하는 단계; 및
    상기 결정화된 반도체 막의 가열 후에 상기 층을 제거하는 단계를 포함하며,
    상기 장벽 막은, 상기 촉매 물질이 상기 장벽 막을 통해 상기 결정화된 반도체 막에서 상기 층으로 확산하도록 충분히 얇은, 반도체 장치 제조 방법.
  14. 반도체 장치를 제조하는 방법에 있어서:
    기판의 절연 표면상에 비정질 규소를 포함하는 반도체 막을 형성하는 단계;
    결정화 촉진 물질을 상기 반도체 막과 접촉하게 배치하는 단계;
    상기 반도체 막 및 상기 결정화 촉진 물질을 가열함으로써 상기 반도체 막을 결정화하는 단계;
    상기 결정화된 반도체 막상에 20nm 또는 그 이하의 두께를 갖는 장벽 막을 형성하는 단계;
    상기 장벽 막 상에 게터링 물질을 함유하는 층을 형성하는 단계;
    상기 결정화된 반도체 막에 함유된 상기 결정화 촉진 물질이 상기 장벽 막을 통해 상기 층의 상기 게터링 물질에 의해 흡착되도록, 상기 결정화된 반도체 막을 기열하는 단계; 및
    상기 결정화된 반도체 막의 가열 후에 상기 층을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  15. 반도체 장치를 제조하는 방법에 있어서:
    기판의 절연 표면상에 비정질 규소를 포함하는 반도체 막을 형성하는 단계;
    결정화 촉진 물질을 상기 반도체 막과 접촉하게 배치하는 단계;
    상기 반도체 막 및 상기 결정화 촉진 물질을 가열함으로써 상기 반도체 막을 결정화하는 단계;
    상기 결정화된 반도체 막상에 장벽 막을 형성하는 단계;
    상기 장벽 막상에 게터링 물질을 함유하는 층을 형성하는 단계;
    상기 결정화된 반도체 막에 함유된 상기 결정화 촉진 물질이 상기 장벽 막을 통해 상기 층의 상기 게터링 물질에 의해 흡착되도록, 상기 결정화된 반도체 막을 가열하는 단계; 및
    상기 결정화된 반도체 막의 가열 후에 상기 층을 제거하는 단계를 포함하고,
    상기 층의 두꼐는 상기 반도체 막의 두께보다 큰, 반도체 장치 제조 방법.
  16. 반도체 장치를 제조하는 방법에 있어서:
    기판의 절연 표면상에 비정질 규소를 포함하는 반도체 막을 형성하는 단계;
    결정화 촉진 물질을 상기 반도체 막과 접촉하게 배치하는 단계;
    상기 반도체 막 및 상기 결정화 촉진 물질을 가열함으로써 상기 반도체 막을 결정화하는 단계;
    상기 결정화된 반도체 막상에 장벽 막을 형성하는 단계;
    상기 장벽 막 상에 게터링 물질을 포함하는 층을 형성하는 단계;
    상기 결정화된 반도체 막에 함유된 상기 결정화 촉진 물질이 상기 장벽 막을 통해 상기 층의 상기 게터링 물질에 의해 흡착되도록, 상기 결정화된 반도체 막을 가열하는 단계; 및
    상기 결정화된 반도체 막의 가열 후에 상기 층을 제거하는 단계를 포함하고,
    상기 가열은 450 내지 750℃의 온도에서 행해지고,
    상기 층의 두께가 상기 반도체 막의 두께보다 큰, 반도체 장치 제조 방법.
  17. 제 13 항 내지 제 16항 중 어느 한 항에 있어서,
    상기 층은 비정질 규소를 포함하는, 반도체 장치 제조 방법.
  18. 제 13 항 내지 제 16항 중 어느 한 항에 있어서,
    상기 장벽 막은 산화규소, 질화규소 및 산화질화규소로 구성되는 군으로부터 선택되는 물질을 포함하는, 반도체 장치 제조 방법.
  19. 제 10 항, 제 13 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 촉매 물질 또는 결정화 촉진 물질은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, Ge, Pb, In, 및 이들의 조합으로 구성되는 군으로부터 선택되는, 반도체 장치 제조 방법.
  20. 제 13 항 내지 제 16항 중 어느 한 항에 있어서,
    상기 게터링 물질은 P, As 및 Sb로 구성되는 군으로부터 선택되는, 반도체 장치 제조 방법.
  21. 제 10 항, 제 13 항 내지 제 16항 중 어느 한 항에 있어서, 상기 반도체 막은 SixGe1-x(0＜x＜1)를 포함하는, 반도체 장치 제조 방법.
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