JPH0540278A - 駆動回路一体型アクテイブマトリクスアレイの製造方法 - Google Patents
駆動回路一体型アクテイブマトリクスアレイの製造方法Info
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- JPH0540278A JPH0540278A JP19633291A JP19633291A JPH0540278A JP H0540278 A JPH0540278 A JP H0540278A JP 19633291 A JP19633291 A JP 19633291A JP 19633291 A JP19633291 A JP 19633291A JP H0540278 A JPH0540278 A JP H0540278A
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Abstract
クティブマトリクスアレイにおいて、高いスループット
を維持しながらも周辺回路部、画素部共に良好な特性を
有するTFTを形成し、良好な表示性能を得ることを目
的とする。 【構成】本発明は、駆動回路一体型アクティブマトリク
スアレイの製造方法において、TFTの活性層としてa
−Si膜4を形成する工程と、前記a−Si膜4の周辺
回路部のみをレーザアニールする工程と、レーザアニー
ル後残りの領域のa−Si膜を固相成長法により結晶化
する工程とを有することを特徴とする。
Description
られる駆動回路一体型アクティブマトリクスアレイの製
造方法に関する。
が増加し、ゲート線およびデータ線数が増加する。この
時、表示部であるアクティブマトリクスアレイの外部に
走査回路、あるいはサンプルホールド回路およびシフト
レジスタからなる信号回路を構成するLSIチップをボ
ンディング等により接続するのは非常に困難となり、液
晶表示素子のコストアップにつながる。そこでこの問題
を解決するために、図2に示すようにアクティブマトリ
クスアレイと同一基板上に、走査回路21あるいは信号
回路22を形成する方法が提案され実用化されている
(SIDシンポジウムダイジェスト’84pp.316
−319)。
るTFTは高速動作が要求され、アクティブマトリクス
アレイ内のTFTは特性の均一性が第一に要求される。
これらの条件を満足するTFTとしてこれまでのところ
多結晶シリコンTFTが主流を占めており、盛んに研究
開発が行われている。この駆動回路一体型アクティブマ
トリクスアレイを構成する多結晶シリコンTFTのチャ
ネルとなる多結晶シリコン薄膜(活性層)を形成する方
法として従来次のような方法が用いられてきた。すなわ
ち、(1)LPCVD法により620℃程度の温度で形
成する。(2)CVD法等により低温でアモルファスシ
リコン(a−Si)薄膜を形成した後、固相成長法によ
り多結晶化する。(3)CVD法等によりa−Siある
いはPoly−Si薄膜を形成した後、レーザを照射し
溶融再結晶化する。上記3つの方法のうち(3)のレー
ザアニール法は基本素子性能では現在最も性能の高いT
FTが得られる。
多結晶シリコンを形成する方法には、材料に関して次の
2つの方法がある。(1)a−Si薄膜をレーザアニー
ルする。(2)Poly−Si薄膜をレーザアニールす
る。
スアレイをレーザアニールする場合、レーザを照射する
領域に関して、次の2つの方法がある。(ァ)周辺回路
部およびアクティブマトリクスアレイ部をレーザアニー
ルする。(ィ)周辺回路部のみをレーザアニールする。
(1)の方法の方が粒径の大きな多結晶シリコン薄膜が
形成されるので、特性が良好なTFTが得られる。また
照射する領域に関しては、周辺回路部はマトリクス部に
比べ面積が小さいので(ィ)の方法を用いた方が、スル
ープットが格段に良い。ところが、上記(1)と(ィ)
の方法を同時に選択した場合、即ちa−Si薄膜を形成
した後、周辺回路部のみをレーザアニールした場合を考
えると、マトリクス部に形成されるTFTはa−SiT
FTとなり、良好なTFT特性は得られないという問題
が生じる。
工程と、周辺回路部のみをレーザアニールする工程を同
時に選択しながらも、良好な特性を有する駆動回路一体
型アクティブマトリクスアレイを提供することである。
板上に形成された複数のゲート線と複数のデータ線と前
記各配線の交点に形成されたスイッチング用TFTと前
記TFTのソース電極に接続された透明画素電極とから
なるアクティブマトリクスアレイと、前記ゲート線に接
続された走査回路および前記データ線に接続された信号
回路のうち少なくとも一方をアクティブマトリクスアレ
イと同一基板上に形成した駆動回路一体型アクティブマ
トリクスアレイの製造方法において、前記TFTの活性
層としてa−Si膜を形成する工程と前記走査回路部の
みa−Si膜をレーザアニール結晶化する工程とアニー
ル工程後、残されたa−Si膜を固相成長法により結晶
化する工程を有することを特徴とする駆動回路一体型ア
クティブマトリクスアレイの製造方法である。
トリクスアレイにおいて、大部分の面積を占めるアクテ
ィブマトリクスアレイを固相成長法により形成し、占有
面積の小さい周辺回路のみをレーザアニールするため、
基板全面をレーザアニールするのに比べ高いスループッ
トが得られる。しかも、a−Si薄膜をレーザアニール
するため、Poly−Si薄膜をレーザアニールする場
合に比べ良好な特性を有するTFTを形成することがで
きる。また、アクティブマトリクスアレイ部のTFTの
活性層はa−Si薄膜を形成した後に固相成長法を用い
て多結晶化するために、アレイ内で均一な特性を有する
多結晶シリコンTFTが形成できる。この固相成長時
に、すでにレーザアニールにより結晶化された領域は膜
質の変化を生じない。このため周辺回路部のみレーザア
ニールを行い、この後固相成長を行うことにより、周辺
回路部のTFTの高い性能を維持したまま画素部TFT
の性能を向上できる。この結果、高いTFT性能とスル
ープット均一性を両立でき、表示特性が均一な液晶表示
素子を形成することができる。さらにCVD法のみで形
成した多結晶シリコンTFTに比べ特性が優れているた
めTFTのサイズを小さくすることができ、開口率を高
くすることができる。
する。図1(f)に本発明により作製した2種類のTF
Tの概略図を示す。図1(f)中のTFT9は活性層を
レーザアニールして形成したTFTで、TFT10は活
性層を固相成長法により多結晶化して形成したTFTで
ある。なおTFT9は走査回路に用いられるTFTを表
し、TFT10はマトリクス部に用いられるTFTを示
す。このように同一基板上に製造法の異なる2種類のT
FTを形成している点を特徴とするTFT9、10の構
成について説明すると、図1(f)に示すようにガラス
基板1上にMo薄膜2及び2n+ Poly−Si薄膜3
からなるソース・ドレイン電極が形成されており、さら
にソース・ドレイン電極を覆うようにしてレーザアニー
ル法により多結晶化したPoly−Si薄膜5及び固相
成長法により多結晶化したPoly−Si薄膜6が形成
されている。さらにガラス基板1及びPoly−Si薄
膜5、6上に二酸化シリコン(SiO2 )からなるゲー
ト絶縁膜7が形成されており、ゲート絶縁膜上にAlか
らなるゲート電極8が形成されている。
(a)に示すように透明なガラス基板1上にスパッタ法
によりMo薄膜2を1000A成膜した後、LPCVD
法によりリンをドープしたn+ Poly−Si薄膜3を
500A形成し、フォトリソグラフィ法によりソース・
ドレイン電極を形成する。次に図1(b)に示すように
ガラス基板1及びソース・ドレイン電極2、3上にLP
CVD法によりアモルファスシリコン(a−Si)薄膜
4を500Aの厚さに形成する。次に図1(c)に示す
ように走査回路部のa−Si薄膜4にキセノンクロライ
ド(XeCl)エキシマレーザを照射し多結晶化し、P
oly−Si薄膜5を形成する。次に、図1(d)に示
すように窒素雰囲気中600℃で24時間加熱して固相
成長を行いa−Si薄膜4のレーザアニールを施してい
ない領域を多結晶化しPoly−Si薄膜6を形成す
る。この時すでにレーザアニールにより結晶化された領
域の膜質の変化はない。
ラフィ法によりPoly−Si薄膜5、6をソース・ド
レイン電極を覆うようにパターニングして島状構造を形
成する。
及びPoly−Si薄膜5、6上に、LPCVD法によ
りSiO2 のゲート絶縁膜7を1500Aの厚さに形成
した後、スパッタ法によりAlを3000Aの厚さに成
膜しフォトリソグラフィ法によりパターニングしてゲー
ト電極8を形成する。
るTFTの活性層をレーザアニール法により多結晶化
し、マトリクス部に用いるTFTの活性層を固相成長法
により多結晶化することにより、特性の異なる2種類の
TFTを同一基板上に形成することができ、周辺回路部
及びマトリクス部共にそれぞれの要求性能を満足するT
FTを形成することができる。
したものであるが、逆スタガ型構造、プレーナ構造等、
基本素子構造の異なるものについても同様に実現が可能
であった。
ーザアニールしマトリクス部を固相成長により多結晶シ
リコン薄膜を形成することにより、開口率が高くしかも
表示特性が良好で均一な駆動回路一体型液晶表示素子を
作製することができた。
クスアレイの製造工程(a)〜(f)を示す断面図であ
る。
コン薄膜 6 固相成長法により多結晶化した多結晶シリコン薄
膜 7 ゲート絶縁膜 8 ゲート電極 9 活性層をレーザアニールして形成したTFT 10 活性層を固相成長により形成したTFT 21 走査回路 22 信号回路 23 スイッチング用TFT 24 蓄積容量 25 液晶容量 26 ゲート線 27 データ線
Claims (1)
- 【請求項1】 透明絶縁性基板上に形成された複数のゲ
ート線と複数のデータ線と前記各配線の交点に形成され
たスイッチング用TFTと前記TFTのソース電極に接
続された透明画素電極とからなるアクティブマトリクス
アレイと、前記ゲート線に接続された走査回路および前
記データ線に接続された信号回路のうち少なくとも一方
をアクティブマトリクスアレイと同一基板上に形成した
駆動回路一体型アクティブマトリクスアレイの製造方法
において、前記TFTの活性層としてa−Si膜を形成
する工程と前記走査回路部のみa−Si膜をレーザアニ
ール結晶化する工程とアニール工程後、残されたa−S
i膜を固相成長法により結晶化する工程を有することを
特徴とする駆動回路一体型アクティブマトリクスアレイ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19633291A JP3089718B2 (ja) | 1991-08-06 | 1991-08-06 | 駆動回路一体型アクティブマトリクスアレイおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19633291A JP3089718B2 (ja) | 1991-08-06 | 1991-08-06 | 駆動回路一体型アクティブマトリクスアレイおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0540278A true JPH0540278A (ja) | 1993-02-19 |
JP3089718B2 JP3089718B2 (ja) | 2000-09-18 |
Family
ID=16356071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19633291A Expired - Lifetime JP3089718B2 (ja) | 1991-08-06 | 1991-08-06 | 駆動回路一体型アクティブマトリクスアレイおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3089718B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08264796A (ja) * | 1995-03-18 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
US6509212B1 (en) | 1994-03-09 | 2003-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
US6723590B1 (en) | 1994-03-09 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
JP2005005724A (ja) * | 2004-07-06 | 2005-01-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその製造方法 |
US6872607B2 (en) | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
US6890840B2 (en) | 2001-11-28 | 2005-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device, utilizing a laser beam for crystallization |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101682288B1 (ko) | 2015-02-02 | 2016-12-05 | 한국기술교육대학교 산학협력단 | 쓰레기 분리수거 장치 |
-
1991
- 1991-08-06 JP JP19633291A patent/JP3089718B2/ja not_active Expired - Lifetime
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US6509212B1 (en) | 1994-03-09 | 2003-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
US6723590B1 (en) | 1994-03-09 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
US7504288B1 (en) | 1994-03-09 | 2009-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
JPH08264796A (ja) * | 1995-03-18 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
US6872607B2 (en) | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
US7229864B2 (en) | 2000-03-21 | 2007-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
US7384832B2 (en) | 2000-03-21 | 2008-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
US6890840B2 (en) | 2001-11-28 | 2005-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device, utilizing a laser beam for crystallization |
US7449376B2 (en) | 2001-11-28 | 2008-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
JP2005005724A (ja) * | 2004-07-06 | 2005-01-06 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその製造方法 |
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Publication number | Publication date |
---|---|
JP3089718B2 (ja) | 2000-09-18 |
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