JP3089718B2 - 駆動回路一体型アクティブマトリクスアレイおよびその製造方法 - Google Patents
駆動回路一体型アクティブマトリクスアレイおよびその製造方法Info
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- JP3089718B2 JP3089718B2 JP19633291A JP19633291A JP3089718B2 JP 3089718 B2 JP3089718 B2 JP 3089718B2 JP 19633291 A JP19633291 A JP 19633291A JP 19633291 A JP19633291 A JP 19633291A JP 3089718 B2 JP3089718 B2 JP 3089718B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示素子等に用い
られる駆動回路一体型アクティブマトリクスアレイおよ
びその製造方法に関する。
られる駆動回路一体型アクティブマトリクスアレイおよ
びその製造方法に関する。
【０００２】
【従来の技術】液晶表示素子の高精細化に伴い、画素数
が増加し、ゲート線およびデータ線数が増加する。この
時、表示部であるアクティブマトリクスアレイの外部に
走査回路、あるいはサンプルホールド回路およびシフト
レジスタからなる信号回路を構成するＬＳＩチップをボ
ンディング等により接続するのは非常に困難となり、液
晶表示素子のコストアップにつながる。そこでこの問題
を解決するために、図２に示すようにアクティブマトリ
クスアレイと同一基板上に、走査回路２１あるいは信号
回路２２を形成する方法が提案され実用化されている
（ＳＩＤシンポジウムダイジェスト’８４ｐｐ．３１６
−３１９）。
が増加し、ゲート線およびデータ線数が増加する。この
時、表示部であるアクティブマトリクスアレイの外部に
走査回路、あるいはサンプルホールド回路およびシフト
レジスタからなる信号回路を構成するＬＳＩチップをボ
ンディング等により接続するのは非常に困難となり、液
晶表示素子のコストアップにつながる。そこでこの問題
を解決するために、図２に示すようにアクティブマトリ
クスアレイと同一基板上に、走査回路２１あるいは信号
回路２２を形成する方法が提案され実用化されている
（ＳＩＤシンポジウムダイジェスト’８４ｐｐ．３１６
−３１９）。
【０００３】一般に駆動回路即ち走査回路および信号回
路に用いられるＴＦＴは高速動作が要求され、アクティ
ブマトリクスアレイ内のＴＦＴは特性の均一性が第一に
要求される。これらの条件を満足するＴＦＴとしてこれ
までのところ多結晶シリコンＴＦＴが主流を占めてお
り、盛んに研究開発が行われている。この駆動回路一体
型アクティブマトリクスアレイを構成する多結晶シリコ
ンＴＦＴのチャネルとなる多結晶シリコン薄膜（活性
層）を形成する方法として従来次のような方法が用いら
れてきた。すなわち、（１）ＬＰＣＶＤ法により６２０
℃程度の温度で形成する。（２）ＣＶＤ法等により低温
でアモルファスシリコン（ａ−Ｓｉ）薄膜を形成した
後、固相成長法により多結晶化する。（３）ＣＶＤ法等
によりａ−Ｓｉあるいは多結晶シリコン（Ｐｏｌｙ−Ｓ
ｉ）薄膜を形成した後、レーザを照射し溶融再結晶化す
る。上記３つの方法のうち（３）のレーザアニール法は
基本素子性能では現在最も性能の高いＴＦＴが得られ
る。
路に用いられるＴＦＴは高速動作が要求され、アクティ
ブマトリクスアレイ内のＴＦＴは特性の均一性が第一に
要求される。これらの条件を満足するＴＦＴとしてこれ
までのところ多結晶シリコンＴＦＴが主流を占めてお
り、盛んに研究開発が行われている。この駆動回路一体
型アクティブマトリクスアレイを構成する多結晶シリコ
ンＴＦＴのチャネルとなる多結晶シリコン薄膜（活性
層）を形成する方法として従来次のような方法が用いら
れてきた。すなわち、（１）ＬＰＣＶＤ法により６２０
℃程度の温度で形成する。（２）ＣＶＤ法等により低温
でアモルファスシリコン（ａ−Ｓｉ）薄膜を形成した
後、固相成長法により多結晶化する。（３）ＣＶＤ法等
によりａ−Ｓｉあるいは多結晶シリコン（Ｐｏｌｙ−Ｓ
ｉ）薄膜を形成した後、レーザを照射し溶融再結晶化す
る。上記３つの方法のうち（３）のレーザアニール法は
基本素子性能では現在最も性能の高いＴＦＴが得られ
る。
【０００４】
【発明が解決しようとする課題】レーザアニールにより
多結晶シリコンを形成する方法には、材料に関して次の
２つの方法がある。（１）ａ−Ｓｉ薄膜をレーザアニー
ルする。（２）Ｐｏｌｙ−Ｓｉ薄膜をレーザアニールす
る。
多結晶シリコンを形成する方法には、材料に関して次の
２つの方法がある。（１）ａ−Ｓｉ薄膜をレーザアニー
ルする。（２）Ｐｏｌｙ−Ｓｉ薄膜をレーザアニールす
る。
【０００５】さらに駆動回路一体型アクティブマトリク
スアレイをレーザアニールする場合、レーザを照射する
領域に関して、次の２つの方法がある。（ァ）駆動回路
部およびアクティブマトリクスアレイ部をレーザアニー
ルする。（ィ）駆動回路部のみをレーザアニールする。
スアレイをレーザアニールする場合、レーザを照射する
領域に関して、次の２つの方法がある。（ァ）駆動回路
部およびアクティブマトリクスアレイ部をレーザアニー
ルする。（ィ）駆動回路部のみをレーザアニールする。
【０００６】上記の各方法について、材料に関しては
（１）の方法の方が粒径の大きな多結晶シリコン薄膜が
形成されるので、特性が良好なＴＦＴが得られる。また
照射する領域に関しては、駆動回路部はマトリクス部に
比べ面積が小さいので（ィ）の方法を用いた方が、スル
ープットが格段に良い。ところが、上記（１）と（ィ）
の方法を同時に選択した場合、即ちａ−Ｓｉ薄膜を形成
した後、駆動回路部のみをレーザアニールした場合を考
えると、マトリクス部に形成されるＴＦＴはａ−ＳｉＴ
ＦＴとなり、良好なＴＦＴ特性は得られないという問題
が生じる。
（１）の方法の方が粒径の大きな多結晶シリコン薄膜が
形成されるので、特性が良好なＴＦＴが得られる。また
照射する領域に関しては、駆動回路部はマトリクス部に
比べ面積が小さいので（ィ）の方法を用いた方が、スル
ープットが格段に良い。ところが、上記（１）と（ィ）
の方法を同時に選択した場合、即ちａ−Ｓｉ薄膜を形成
した後、駆動回路部のみをレーザアニールした場合を考
えると、マトリクス部に形成されるＴＦＴはａ−ＳｉＴ
ＦＴとなり、良好なＴＦＴ特性は得られないという問題
が生じる。
【０００７】本発明の目的は、ａ−Ｓｉ薄膜を形成する
工程と、駆動回路部のみをレーザアニールする工程を同
時に選択しながらも、良好な特性を有する駆動回路一体
型アクティブマトリクスアレイを提供することである。
工程と、駆動回路部のみをレーザアニールする工程を同
時に選択しながらも、良好な特性を有する駆動回路一体
型アクティブマトリクスアレイを提供することである。
【０００８】
【課題を解決するための手段】第１の発明は、透明絶縁
性基板上に形成された複数のゲート線と複数のデータ線
と前記各配線の交点に形成されたスイッチング用ＴＦＴ
と前記スイッチング用ＴＦＴのソース電極に接続された
透明画素電極とからなるアクティブマトリクスアレイ
と、前記ゲート線に接続された走査回路および前記デー
タ線に接続された信号回路のうち少なくとも一方をアク
ティブマトリクスアレイと同一基板上に形成した駆動回
路一体型アクティブマトリクスアレイにおいて、少なく
とも前記スイッチング用ＴＦＴの活性層は固相成長法に
より形成され、前記走査回路または信号回路を構成する
ＴＦＴの活性層はレーザアニール法により形成されてい
ることを特徴とする駆動回路一体型アクティブマトリク
スアレイである。第２の発明は、透明絶縁性基板上に形
成された複数のゲート線と複数のデータ線と前記各配線
の交点に形成されたスイッチング用ＴＦＴと前記スイッ
チング用ＴＦＴのソース電極に接続された透明画素電極
とからなるアクティブマトリクスアレイと、前記ゲート
線に接続された走査回路および前記データ線に接続され
た信号回路のうち少なくとも一方をアクティブマトリク
スアレイと同一基板上に形成した駆動回路一体型アクテ
ィブマトリクスアレイの製造方法において、ａ−Ｓｉ膜
を形成する工程と前記走査回路または信号回路を構成す
るＴＦＴの活性層となるａ−Ｓｉ膜をレーザアニール結
晶化する工程とアニール工程後、前記スイッチング用Ｔ
ＦＴの活性層となるａ−Ｓｉ膜を固相成長法により結晶
化する工程を有することを特徴とする駆動回路一体型ア
クティブマトリクスアレイの製造方法である。
性基板上に形成された複数のゲート線と複数のデータ線
と前記各配線の交点に形成されたスイッチング用ＴＦＴ
と前記スイッチング用ＴＦＴのソース電極に接続された
透明画素電極とからなるアクティブマトリクスアレイ
と、前記ゲート線に接続された走査回路および前記デー
タ線に接続された信号回路のうち少なくとも一方をアク
ティブマトリクスアレイと同一基板上に形成した駆動回
路一体型アクティブマトリクスアレイにおいて、少なく
とも前記スイッチング用ＴＦＴの活性層は固相成長法に
より形成され、前記走査回路または信号回路を構成する
ＴＦＴの活性層はレーザアニール法により形成されてい
ることを特徴とする駆動回路一体型アクティブマトリク
スアレイである。第２の発明は、透明絶縁性基板上に形
成された複数のゲート線と複数のデータ線と前記各配線
の交点に形成されたスイッチング用ＴＦＴと前記スイッ
チング用ＴＦＴのソース電極に接続された透明画素電極
とからなるアクティブマトリクスアレイと、前記ゲート
線に接続された走査回路および前記データ線に接続され
た信号回路のうち少なくとも一方をアクティブマトリク
スアレイと同一基板上に形成した駆動回路一体型アクテ
ィブマトリクスアレイの製造方法において、ａ−Ｓｉ膜
を形成する工程と前記走査回路または信号回路を構成す
るＴＦＴの活性層となるａ−Ｓｉ膜をレーザアニール結
晶化する工程とアニール工程後、前記スイッチング用Ｔ
ＦＴの活性層となるａ−Ｓｉ膜を固相成長法により結晶
化する工程を有することを特徴とする駆動回路一体型ア
クティブマトリクスアレイの製造方法である。
【０００９】
【作用】本発明によれば、駆動回路一体型アクティブマ
トリクスアレイにおいて、大部分の面積を占めるアクテ
ィブマトリクスアレイを固相成長法により形成し、占有
面積の小さい駆動回路のみをレーザアニールするため、
基板全面をレーザアニールするのに比べ高いスループッ
トが得られる。しかも、ａ−Ｓｉ薄膜をレーザアニール
するため、Ｐｏｌｙ−Ｓｉ薄膜をレーザアニールする場
合に比べ良好な特性を有するＴＦＴを形成することがで
きる。また、アクティブマトリクスアレイ部のＴＦＴの
活性層はａ−Ｓｉ薄膜を形成した後に固相成長法を用い
て多結晶化するために、アレイ内で均一な特性を有する
多結晶シリコンＴＦＴが形成できる。この固相成長時
に、すでにレーザアニールにより結晶化された領域は膜
質の変化を生じない。このため駆動回路部のみレーザア
ニールを行い、この後固相成長を行うことにより、駆動
回路部のＴＦＴの高い性能を維持したまま画素部ＴＦＴ
の性能を向上できる。この結果、高いＴＦＴ性能とスル
ープット均一性を両立でき、表示特性が均一な液晶表示
素子を形成することができる。さらにＣＶＤ法のみで形
成した多結晶シリコンＴＦＴに比べ特性が優れているた
めＴＦＴのサイズを小さくすることができ、開口率を高
くすることができる。
トリクスアレイにおいて、大部分の面積を占めるアクテ
ィブマトリクスアレイを固相成長法により形成し、占有
面積の小さい駆動回路のみをレーザアニールするため、
基板全面をレーザアニールするのに比べ高いスループッ
トが得られる。しかも、ａ−Ｓｉ薄膜をレーザアニール
するため、Ｐｏｌｙ−Ｓｉ薄膜をレーザアニールする場
合に比べ良好な特性を有するＴＦＴを形成することがで
きる。また、アクティブマトリクスアレイ部のＴＦＴの
活性層はａ−Ｓｉ薄膜を形成した後に固相成長法を用い
て多結晶化するために、アレイ内で均一な特性を有する
多結晶シリコンＴＦＴが形成できる。この固相成長時
に、すでにレーザアニールにより結晶化された領域は膜
質の変化を生じない。このため駆動回路部のみレーザア
ニールを行い、この後固相成長を行うことにより、駆動
回路部のＴＦＴの高い性能を維持したまま画素部ＴＦＴ
の性能を向上できる。この結果、高いＴＦＴ性能とスル
ープット均一性を両立でき、表示特性が均一な液晶表示
素子を形成することができる。さらにＣＶＤ法のみで形
成した多結晶シリコンＴＦＴに比べ特性が優れているた
めＴＦＴのサイズを小さくすることができ、開口率を高
くすることができる。
【００１０】
【実施例】本発明の一実施例について図１を用いて説明
する。図１（ｆ）に本発明により作製した２種類のＴＦ
Ｔの概略図を示す。図１（ｆ）中のＴＦＴ９は活性層を
レーザアニールして形成したＴＦＴで、ＴＦＴ１０は活
性層を固相成長法により多結晶化して形成したＴＦＴで
ある。なおＴＦＴ９は駆動回路に用いられるＴＦＴを表
し、ＴＦＴ１０はマトリクス部に用いられるＴＦＴを示
す。このように同一基板上に製造法の異なる２種類のＴ
ＦＴを形成している点を特徴とするＴＦＴ９、１０の構
成について説明すると、図１（ｆ）に示すようにガラス
基板１上にＭｏ薄膜２及びｎ+ Ｐｏｌｙ−Ｓｉ薄膜３か
らなるソース・ドレイン電極が形成されており、さらに
ソース・ドレイン電極を覆うようにしてレーザアニール
法により多結晶化したＰｏｌｙ−Ｓｉ薄膜５及び固相成
長法により多結晶化したＰｏｌｙ−Ｓｉ薄膜６が形成さ
れている。さらにガラス基板１及びＰｏｌｙ−Ｓｉ薄膜
５、６上に二酸化シリコン（ＳｉＯ2 ）からなるゲート
絶縁膜７が形成されており、ゲート絶縁膜上にＡｌから
なるゲート電極８が形成されている。
する。図１（ｆ）に本発明により作製した２種類のＴＦ
Ｔの概略図を示す。図１（ｆ）中のＴＦＴ９は活性層を
レーザアニールして形成したＴＦＴで、ＴＦＴ１０は活
性層を固相成長法により多結晶化して形成したＴＦＴで
ある。なおＴＦＴ９は駆動回路に用いられるＴＦＴを表
し、ＴＦＴ１０はマトリクス部に用いられるＴＦＴを示
す。このように同一基板上に製造法の異なる２種類のＴ
ＦＴを形成している点を特徴とするＴＦＴ９、１０の構
成について説明すると、図１（ｆ）に示すようにガラス
基板１上にＭｏ薄膜２及びｎ+ Ｐｏｌｙ−Ｓｉ薄膜３か
らなるソース・ドレイン電極が形成されており、さらに
ソース・ドレイン電極を覆うようにしてレーザアニール
法により多結晶化したＰｏｌｙ−Ｓｉ薄膜５及び固相成
長法により多結晶化したＰｏｌｙ−Ｓｉ薄膜６が形成さ
れている。さらにガラス基板１及びＰｏｌｙ−Ｓｉ薄膜
５、６上に二酸化シリコン（ＳｉＯ2 ）からなるゲート
絶縁膜７が形成されており、ゲート絶縁膜上にＡｌから
なるゲート電極８が形成されている。
【００１１】次に製造方法について説明する。まず図１
（ａ）に示すように透明なガラス基板１上にスパッタ法
によりＭｏ薄膜２を１００ｎｍ成膜した後、ＬＰＣＶＤ
法によりリンをドープしたｎ+ Ｐｏｌｙ−Ｓｉ薄膜３を
５０ｎｍ形成し、フォトリソグラフィ法によりソース・
ドレイン電極を形成する。次に図１（ｂ）に示すように
ガラス基板１及びソース・ドレイン電極２、３上にＬＰ
ＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）薄膜
４を５０ｎｍの厚さに形成する。次に図１（ｃ）に示す
ように走査回路部のａ−Ｓｉ薄膜４にキセノンクロライ
ド（ＸｅＣｌ）エキシマレーザを照射し多結晶化し、Ｐ
ｏｌｙ−Ｓｉ薄膜５を形成する。次に、図１（ｄ）に示
すように窒素雰囲気中６００℃で２４時間加熱して固相
成長を行いａ−Ｓｉ薄膜４のレーザアニールを施してい
ない領域を多結晶化しＰｏｌｙ−Ｓｉ薄膜６を形成す
る。この時すでにレーザアニールにより結晶化された領
域の膜質の変化はない。
（ａ）に示すように透明なガラス基板１上にスパッタ法
によりＭｏ薄膜２を１００ｎｍ成膜した後、ＬＰＣＶＤ
法によりリンをドープしたｎ+ Ｐｏｌｙ−Ｓｉ薄膜３を
５０ｎｍ形成し、フォトリソグラフィ法によりソース・
ドレイン電極を形成する。次に図１（ｂ）に示すように
ガラス基板１及びソース・ドレイン電極２、３上にＬＰ
ＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）薄膜
４を５０ｎｍの厚さに形成する。次に図１（ｃ）に示す
ように走査回路部のａ−Ｓｉ薄膜４にキセノンクロライ
ド（ＸｅＣｌ）エキシマレーザを照射し多結晶化し、Ｐ
ｏｌｙ−Ｓｉ薄膜５を形成する。次に、図１（ｄ）に示
すように窒素雰囲気中６００℃で２４時間加熱して固相
成長を行いａ−Ｓｉ薄膜４のレーザアニールを施してい
ない領域を多結晶化しＰｏｌｙ−Ｓｉ薄膜６を形成す
る。この時すでにレーザアニールにより結晶化された領
域の膜質の変化はない。
【００１２】次に図１（ｅ）に示すようにフォトリソグ
ラフィ法によりＰｏｌｙ−Ｓｉ薄膜５、６をソース・ド
レイン電極を覆うようにパターニングして島状構造を形
成する。
ラフィ法によりＰｏｌｙ−Ｓｉ薄膜５、６をソース・ド
レイン電極を覆うようにパターニングして島状構造を形
成する。
【００１３】次に図１（ｆ）に示すようにガラス基板１
及びＰｏｌｙ−Ｓｉ薄膜５、６上に、ＬＰＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を１５０ｎｍの厚さに形成
した後、スパッタ法によりＡｌを３００ｎｍの厚さに成
膜しフォトリソグラフィ法によりパターニングしてゲー
ト電極８を形成する。
及びＰｏｌｙ−Ｓｉ薄膜５、６上に、ＬＰＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を１５０ｎｍの厚さに形成
した後、スパッタ法によりＡｌを３００ｎｍの厚さに成
膜しフォトリソグラフィ法によりパターニングしてゲー
ト電極８を形成する。
【００１４】このように本発明により、走査回路に用い
るＴＦＴの活性層をレーザアニール法により多結晶化
し、マトリクス部に用いるＴＦＴの活性層を固相成長法
により多結晶化することにより、特性の異なる２種類の
ＴＦＴを同一基板上に形成することができ、駆動回路部
及びマトリクス部共にそれぞれの要求性能を満足するＴ
ＦＴを形成することができる。
るＴＦＴの活性層をレーザアニール法により多結晶化
し、マトリクス部に用いるＴＦＴの活性層を固相成長法
により多結晶化することにより、特性の異なる２種類の
ＴＦＴを同一基板上に形成することができ、駆動回路部
及びマトリクス部共にそれぞれの要求性能を満足するＴ
ＦＴを形成することができる。
【００１５】本方法はスタガ型構造ＴＦＴを用いて製作
したものであるが、逆スタガ型構造、プレーナ構造等、
基本素子構造の異なるものについても同様に実現が可能
であった。
したものであるが、逆スタガ型構造、プレーナ構造等、
基本素子構造の異なるものについても同様に実現が可能
であった。
【００１６】
【発明の効果】以上説明した通り、駆動回路部のみをレ
ーザアニールしマトリクス部を固相成長により多結晶シ
リコン薄膜を形成することにより、開口率が高くしかも
表示特性が良好で均一な駆動回路一体型液晶表示素子を
作製することができた。
ーザアニールしマトリクス部を固相成長により多結晶シ
リコン薄膜を形成することにより、開口率が高くしかも
表示特性が良好で均一な駆動回路一体型液晶表示素子を
作製することができた。
【図１】本発明による駆動回路一体型アクティブマトリ
クスアレイの製造工程（ａ）〜（ｆ）を示す断面図であ
る。
クスアレイの製造工程（ａ）〜（ｆ）を示す断面図であ
る。
【図２】液晶表示素子の構成図である。
１ ガラス基板 ２ Ｍｏソース・ドレイン電極 ３ ｎ+ 多結晶シリコンソース・ドレイン電極 ４ アモルファスシリコン ５ レーザアニール法により多結晶化した多結晶シリ
コン薄膜 ６ 固相成長法により多結晶化した多結晶シリコン薄
膜 ７ ゲート絶縁膜 ８ ゲート電極 ９ 活性層をレーザアニールして形成したＴＦＴ １０ 活性層を固相成長により形成したＴＦＴ ２１ 走査回路 ２２ 信号回路 ２３ スイッチング用ＴＦＴ ２４ 蓄積容量 ２５ 液晶容量 ２６ ゲート線 ２７ データ線
コン薄膜 ６ 固相成長法により多結晶化した多結晶シリコン薄
膜 ７ ゲート絶縁膜 ８ ゲート電極 ９ 活性層をレーザアニールして形成したＴＦＴ １０ 活性層を固相成長により形成したＴＦＴ ２１ 走査回路 ２２ 信号回路 ２３ スイッチング用ＴＦＴ ２４ 蓄積容量 ２５ 液晶容量 ２６ ゲート線 ２７ データ線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1345 H01L 29/786
Claims (2)
- 【請求項１】 透明絶縁性基板上に形成された複数のゲ
ート線と複数のデータ線と前記各配線の交点に形成され
たスイッチング用ＴＦＴと前記スイッチング用ＴＦＴの
ソース電極に接続された透明画素電極とからなるアクテ
ィブマトリクスアレイと、前記ゲート線に接続された走
査回路および前記データ線に接続された信号回路のうち
少なくとも一方をアクティブマトリクスアレイと同一基
板上に形成した駆動回路一体型アクティブマトリクスア
レイにおいて、少なくとも前記スイッチング用ＴＦＴの
活性層は固相成長法により形成され、前記走査回路また
は信号回路を構成するＴＦＴの活性層はレーザアニール
法により形成されていることを特徴とする駆動回路一体
型アクティブマトリクスアレイ。 - 【請求項２】 透明絶縁性基板上に形成された複数のゲ
ート線と複数のデータ線と前記各配線の交点に形成され
たスイッチング用ＴＦＴと前記スイッチング用ＴＦＴの
ソース電極に接続された透明画素電極とからなるアクテ
ィブマトリクスアレイと、前記ゲート線に接続された走
査回路および前記データ線に接続された信号回路のうち
少なくとも一方をアクティブマトリクスアレイと同一基
板上に形成した駆動回路一体型アクティブマトリクスア
レイの製造方法において、ａ−Ｓｉ膜を形成する工程と
前記走査回路または信号回路を構成するＴＦＴの活性層
となるａ−Ｓｉ膜をレーザアニール結晶化する工程とア
ニール工程後、前記スイッチング用ＴＦＴの活性層とな
るａ−Ｓｉ膜を固相成長法により結晶化する工程を有す
ることを特徴とする駆動回路一体型アクティブマトリク
スアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19633291A JP3089718B2 (ja) | 1991-08-06 | 1991-08-06 | 駆動回路一体型アクティブマトリクスアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19633291A JP3089718B2 (ja) | 1991-08-06 | 1991-08-06 | 駆動回路一体型アクティブマトリクスアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540278A JPH0540278A (ja) | 1993-02-19 |
| JP3089718B2 true JP3089718B2 (ja) | 2000-09-18 |
Family
ID=16356071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19633291A Expired - Lifetime JP3089718B2 (ja) | 1991-08-06 | 1991-08-06 | 駆動回路一体型アクティブマトリクスアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089718B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101682288B1 (ko) | 2015-02-02 | 2016-12-05 | 한국기술교육대학교 산학협력단 | 쓰레기 분리수거 장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6723590B1 (en) | 1994-03-09 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
| KR100321541B1 (ko) | 1994-03-09 | 2002-06-20 | 야마자끼 순페이 | 능동 매트릭스 디스플레이 장치의 작동 방법 |
| JP3638656B2 (ja) * | 1995-03-18 | 2005-04-13 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| US6872607B2 (en) | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2003163221A (ja) | 2001-11-28 | 2003-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4387258B2 (ja) * | 2004-07-06 | 2009-12-16 | 株式会社半導体エネルギー研究所 | 半導体集積回路およびその製造方法 |
-
1991
- 1991-08-06 JP JP19633291A patent/JP3089718B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101682288B1 (ko) | 2015-02-02 | 2016-12-05 | 한국기술교육대학교 산학협력단 | 쓰레기 분리수거 장치 |
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| Publication number | Publication date |
|---|---|
| JPH0540278A (ja) | 1993-02-19 |
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