JPH05316348A - 画像読み取り装置及び画像読み取り方法 - Google Patents

Abstract

(57)【要約】 【目的】 画像処理回路を複雑にすることなく簡単な構
成で、隣接信号線間のクロストークの補正を行ない、ま
た残像の補正を行なうことで、高精度の読み取りを行な
うことができる画像読み取り装置を提供する。 【構成】 イメージセンサからの出力について、隣合う
３本の共通信号線の電位とそれらの間の結合容量、負荷
容量との関係式を基に隣接信号線間のクロストークを補
正することができ、またライン単位で前回と本回の２回
分のスキャンデータとフォトダイオード部、配線部との
容量との関係式を基に受光素子に残る残像を補正するこ
とができる画像読み取り装置としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ，イメー
ジスキャナ及びディジタルコピア等の画像読み取り装置
に係り、特に隣接信号線間のクロストークの補正又は画
素における残像の補正を行なうことで、精度の高い読み
取りができる画像読み取り装置及び画像読み取り方法に
関する。

【０００２】

【従来の技術】近年、ファクシミリやスキャナ等の画像
入力部の小型化を図るために、密着型イメージセンサの
開発が盛んである。従来の画像読み取り装置の１つとし
て、受光素子で発生した電荷を薄膜トランジスタ（以降
ＴＦＴと記述）を使って特定のブロック単位でマトリク
ス配線部の負荷容量に転送し、その電位を順次読み出す
ＴＦＴ駆動型イメージセンサがある（特開昭６２−６７
８６４号公報参照）。

【０００３】また、図６の構成概略図に示すように、Ｔ
ＦＴ駆動型イメージセンサであって、同様の読み取り方
法で受光素子アレイ１の受光素子とそれに対応するスイ
ッチング素子とをブロック単位に接続し、隣接するブロ
ック内のスイッチング素子間の配線の接続を距離の近い
順に接続し、更に隣合うブロック同士を接続する配線は
アレイの主走査方向に対してアレイの両側に交互に配置
することで、信号線２同士が交差することがないように
して、信号線２が相互に影響し合うことがなく、信号線
２の配線容量に蓄積された電荷を駆動用ＩＣ３から正確
に読み出すことができるイメージセンサも提案されてい
る（特開平３−２０４９７０号公報参照）。尚、図６で
は、説明を簡単にするために受光素子とスイッチング素
子とをまとめて１つのブロックとして描いている。

【０００４】上記のような配線構造のイメージセンサの
場合、信号線同士が交差することにより形成される結合
容量によって、一方の信号線の電位変化により他方の信
号線もその電位変化の影響を受けるクロストークの現象
は、信号線同士が交差しないため信号線交差によるクロ
ストークの影響はないが、上記イメージセンサでは、隣
接する信号線同士が並行で長いため配線間に結合容量が
僅かながら形成されて、並行に隣接する信号線間におい
てクロストークが発生するとの問題点があった。

【０００５】そこで、このクロストークをなくす技術と
して、従来のマトリクス配線構造のＴＦＴ駆動型イメー
ジセンサでは、信号線間にシールド線を挿入する方法が
用いられており（特開昭６３−４４７５９号公報参照）
また、図６に示す配線構造のイメージセンサでは、信号
線に並行して信号線間にシールド線を挿入する方法が用
いられていた（特開平４−２４９６５号公報参照）。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の画像読み取り装置では、並行に配列された信号線の
距離が長いために隣接する信号線間にシールド線を設け
てもクロストークを完全に除去することができず、その
ため正確な出力が得られず、イメージセンサにおける階
調の再現性が悪くなるとの問題点があった。また、シー
ルド効果を高めるシールド線を設けると、アレイの幅が
大きくなり、コストの低下及び歩留りの低下になるとの
問題点があった。

【０００７】また、上記従来の画像読み取り装置では、
画素密度を高くして高解像度化しようとすると、一画素
の面積が小さくなって感度が低下するため配線部での負
荷容量を小さくする必要があり、負荷容量を小さくする
と今度は転送されずに受光素子に残る電荷が多くなって
残像が発生し、正確な画像が読み取れないと言う問題点
があった。

【０００８】本発明は上記実情に鑑みて為されたもの
で、画像処理回路を複雑にすることなく簡単な構成で、
隣接信号線間のクロストークの補正を行ない、また残像
の補正を行なうことで、高精度の読み取りを行なうこと
ができる画像読み取り装置及び画像読み取り方法を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、各受光素子が各画
素に対応して前記受光素子を複数個配列したイメージセ
ンサを有する画像読み取り装置において、前記イメージ
センサからの出力をディジタル信号に変換するＡ／Ｄ変
換手段と、前記Ａ／Ｄ変換手段の出力からオフセット分
を補正するオフセット補正手段と、前記オフセット補正
手段からの出力を画素単位に記憶する第１の記憶手段
と、前記第１の記憶手段からの出力を画素単位に記憶す
る第２の記憶手段と、前記第２の記憶手段からの出力を
画素単位に記憶する第３の記憶手段と、前記第１の記憶
手段からの出力と前記第２の記憶手段からの出力との差
をとる第１の差分手段と、前記第３の記憶手段からの出
力と前記第２の記憶手段からの出力との差をとる第２の
差分手段と、前記第１の差分手段からの出力を予め設定
された係数で乗算する第１の乗算手段と、前記第２の差
分手段からの出力を予め設定された係数で乗算する第２
の乗算手段と、前記第１の乗算手段からの出力と前記第
２の乗算手段からの出力と前記第２の記憶手段からの出
力とを加算する加算手段とを設けたことを特徴としてい
る。

【００１０】上記従来例の問題点を解決するための請求
項２記載の発明は、複数の受光素子をライン状に配列し
たイメージセンサを有する画像読み取り装置において、
前記イメージセンサからの出力をディジタル信号に変換
するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段の出力から
オフセット分を補正するオフセット補正手段と、前記オ
フセット補正手段からの出力をライン単位に記憶する第
１の記憶手段と、前記第１の記憶手段からの出力をライ
ン単位に記憶する第２の記憶手段と、前記第１の記憶手
段からの出力と前記第２の記憶手段からの出力との差を
とる差分手段と、前記差分手段からの出力を予め設定さ
れた係数で乗算する乗算手段と、前記乗算手段からの出
力を前記第１の記憶手段からの出力に加算する加算手段
とを設けたことを特徴としている。

【００１１】上記従来例の問題点を解決するための請求
項３記載の発明は、複数の受光素子を１ブロックとし
て、複数ブロックを主走査方向にライン状に配列した受
光素子アレイと、前記受光素子にそれぞれ接続し、前記
受光素子で発生した電荷をブロック毎に転送する複数の
スイッチング素子と、前記スイッチング素子にそれぞれ
接続し、前記電荷を転送する複数の信号線から成る配線
群と、前記配線群の信号線に接続し、前記電荷を時系列
に出力する駆動用ＩＣとを有するイメージセンサを用い
た画像読み取り装置において、前記駆動用ＩＣからの補
正対象の信号線の出力Ｖ2'を保持する第２のラッチと、
前記信号線の両側に隣接する信号線の出力Ｖ1'，Ｖ3'を
保持する第１のラッチ，第３のラッチと、｛Ｖ2'−Ｖ
1'｝を算出する第１の差分回路と、｛Ｖ2'−Ｖ3'｝を算
出する第２の差分回路と、前記配線群における信号線が
形成する負荷容量ＣL と隣接する信号線間の結合容量Ｃ
C との容量比α（＝ＣC ／ＣL ）を記憶し、｛α×（Ｖ
2'−Ｖ1'）｝を算出する第１の乗算回路と、前記容量比
αを記憶し、｛α×（Ｖ2'−Ｖ3'）｝を算出する第２の
乗算回路と、｛Ｖ2'＋α（Ｖ2'−Ｖ1'）＋α（Ｖ2'−Ｖ
3'）｝を算出して補正した信号線の出力Ｖ2 を出力する
加算回路とを有することを特徴としている。

【００１２】上記従来例の問題点を解決するための請求
項４記載の発明は、複数の受光素子を１ブロックとし
て、複数ブロックを主走査方向にライン状に配列した受
光素子アレイと、前記受光素子にそれぞれ接続し、前記
受光素子で発生した電荷をブロック毎に転送する複数の
スイッチング素子と、前記スイッチング素子にそれぞれ
接続し、前記電荷を転送する複数の信号線から成る配線
群と、前記配線群の信号線が接続し、前記電荷を時系列
に出力する駆動用ＩＣとを有するイメージセンサを用い
た画像読み取り装置での画像読み取り方法において、前
記駆動用ＩＣからの補正対象の信号線の出力をＶ2'と
し、前記信号線の両側に隣接する信号線の出力をＶ1'，
Ｖ3'とすると、前記配線群における信号線が形成する負
荷容量ＣL と隣接する信号線間の結合容量ＣC との容量
比α（＝ＣC ／ＣL ）を用いて、補正した信号線の出力
Ｖ2 をＶ2 ＝Ｖ2'＋α（Ｖ2'−Ｖ1'）＋α（Ｖ2'−Ｖ
3'）で得ることを特徴としている。

【００１３】上記従来例の問題点を解決するための請求
項５記載の発明は、請求項３記載の画像読み取り装置に
おいて、配線群の両端の信号線の外側にダミー配線を設
け、前記ダミー配線を固定電位とし、補正対象の信号線
が前記配線群の端部の信号線であり、隣接する信号線の
一方が前記ダミー配線であるときに、隣接する信号線の
出力Ｖ1'，Ｖ3'の内、前記ダミー配線に該当する信号線
の出力を前記固定電位とすることを特徴としている。

【００１４】上記従来例の問題点を解決するための請求
項６記載の発明は、複数の受光素子を１ブロックとし
て、複数ブロックを主走査方向にライン状に配列した受
光素子アレイと、前記受光素子にそれぞれ接続し、前記
受光素子で発生した電荷をブロック毎に転送する複数の
スイッチング素子と、前記スイッチング素子にそれぞれ
接続し、前記電荷を転送する複数の信号線から成る配線
群と、前記配線群の信号線に接続し、前記電荷を時系列
に出力する駆動用ＩＣとを有するイメージセンサを用い
た画像読み取り装置において、前記駆動用ＩＣからの前
記受光素子アレイの１ライン分の補正対象の出力Ｖ2'を
記憶する第１のラインメモリと、前記出力Ｖ2'の１回前
に読み取られた前記受光素子アレイの１ライン分の出力
Ｖ1'を記憶する第２のラインメモリと、（Ｖ2'−Ｖ1'）
を算出する差分回路と、前記スイッチング素子を境にし
て前記受光素子側の容量ＣP と前記各信号線側の容量Ｃ
L との容量比β（＝ＣP ／ＣL ）を記憶し、｛β×（Ｖ
2'−Ｖ1'）｝を算出する乗算回路と、｛Ｖ2'＋β（Ｖ2'
−Ｖ1'）｝を算出して残像補正した出力Ｖ2 を出力する
加算回路とを有することを特徴としている。

【００１５】上記従来例の問題点を解決するための請求
項７記載の発明は、複数の受光素子を１ブロックとし
て、複数ブロックを主走査方向にライン状に配列した受
光素子アレイと、前記受光素子にそれぞれ接続し、前記
受光素子で発生した電荷をブロック毎に転送する複数の
スイッチング素子と、前記スイッチング素子にそれぞれ
接続し、前記電荷を転送する複数の信号線から成る配線
群と、前記配線群の信号線に接続し、前記電荷を時系列
に出力する駆動用ＩＣとを有するイメージセンサを用い
た画像読み取り装置での画像読み取り方法において、前
記駆動用ＩＣからの前記受光素子アレイの１ライン分の
補正対象の出力をＶ2'とし、前記出力Ｖ2'の１回前に読
み取られた前記受光素子アレイの１ライン分の出力Ｖ1'
とすると、前記スイッチング素子を境にして前記受光素
子側の容量ＣP と前記各信号線側の容量ＣL との容量比
β（＝ＣP ／ＣL ）とを用い、残像補正した出力Ｖ2 を
Ｖ2＝Ｖ2'＋β（Ｖ2'−Ｖ1'）で得ることを特徴として
いる。

【００１６】

【作用】請求項１記載の発明によれば、Ａ／Ｄ変換手段
でディジタル信号に変換され、オフセット補正手段でオ
フセット補正されたイメージセンサからの出力を、画素
毎に３つの記憶手段に記憶し、３つの記憶手段の内で第
２の記憶手段からの出力と隣接する画素に関する第１、
第３の記憶手段からの出力との差をそれぞれ第１、第２
の差分手段で出力し、第１、第２の乗算手段で予め設定
された係数を乗算し、第１、第２の乗算手段からの出力
を第２の記憶手段からの出力に加算回路で加算して出力
する画像読み取り装置としているので、加算回路からの
出力は画素単位に読み取られた信号線間のクロストーク
を補正した出力値とすることができるため、正確な出力
を得ることができる。

【００１７】請求項２記載の発明によれば、Ａ／Ｄ変換
手段でディジタル信号に変換され、オフセット補正手段
でオフセット補正されたイメージセンサからの出力を走
査したライン毎に２つの記憶手段に記憶し、両方の記憶
手段からの出力の差を差分手段で出力し、乗算手段で予
め設定された係数を乗算し、乗算回路からの出力を第１
の記憶手段からの出力に加算回路で加算して出力する画
像読み取り装置としているので、加算回路からの出力は
ライン単位に残像を補正した出力値とすることができる
ため、正確な出力を得ることができる。

【００１８】請求項３記載の発明によれば、補正対象の
信号線の出力Ｖ2'を第２のラッチで保持し、該信号線の
両側に隣接する信号線の出力Ｖ1'，Ｖ3'を第１のラッ
チ，第３のラッチで保持し、｛Ｖ2'−Ｖ1'｝，｛Ｖ2'−
Ｖ3'｝を第１の差分回路，第２の差分回路で算出し、配
線群における信号線が形成する負荷容量ＣL と隣接する
信号線間の結合容量ＣC との容量比α（＝ＣC ／ＣL ）
を記憶し、｛α×（Ｖ2'−Ｖ1'）｝，｛α×（Ｖ2'−Ｖ
3'）｝を第１の乗算回路，第２の乗算回路で算出し、補
正した信号線の出力Ｖ2 ｛Ｖ2 ＝Ｖ2'＋α（Ｖ2'−Ｖ
1'）＋α（Ｖ2'−Ｖ3'）｝を加算回路で出力する画像読
み取り装置としているので、加算回路からの出力は画素
単位に読み取られた信号線間のクロストークを補正した
出力値とすることができるため、正確な出力を得ること
ができる。

【００１９】請求項４記載の発明によれば、補正対象の
信号線の出力をＶ2'とし、該信号線の両側に隣接する信
号線の出力をＶ1'，Ｖ3'とすると、配線群における信号
線が形成する負荷容量ＣL と隣接する信号線間の結合容
量ＣC との容量比α（＝ＣC／ＣL ）を用いて、補正し
た信号線の出力Ｖ2 をＶ2 ＝Ｖ2'＋α（Ｖ2'−Ｖ1'）＋
α（Ｖ2'−Ｖ3'）で得る画像読み取り方法としているの
で、出力Ｖ2 は画素単位に読み取られた信号線間のクロ
ストークを補正した出力値とすることができるため、正
確な出力を得ることができる。

【００２０】請求項５記載の発明によれば、配線群の両
端の信号線の外側に固定電位のダミー配線を設け、補正
対象の信号線が配線群の端部の信号線であり、隣接する
信号線の一方が前記ダミー配線であるときに、隣接する
信号線の出力Ｖ1'，Ｖ3'の内、ダミー配線に該当する信
号線の出力を固定電位とする請求項３記載の画像読み取
り装置としているので、配線群の端部の信号線であって
も出力Ｖ1'，Ｖ3'のいずれかをダミー配線の固定電位と
して信号線間のクロストークを補正した出力Ｖ2 を得る
ことができ、正確な出力を得ることができる。

【００２１】請求項６記載の発明によれば、受光素子ア
レイの１ライン分の補正対象の出力Ｖ2'を第１のライン
メモリで記憶し、出力Ｖ2'の１回前に読み取られた１ラ
イン分の出力Ｖ1'を第２のラインメモリで記憶し、（Ｖ
2'−Ｖ1'）を差分回路で算出し、スイッチング素子を境
にして受光素子側の容量ＣP と各信号線側の容量ＣLと
の容量比β（＝ＣP ／ＣL ）を用いて｛β×（Ｖ2'−Ｖ
1'）｝を乗算回路で算出し、残像補正した出力Ｖ2 ｛Ｖ
2 ＝Ｖ2'＋β（Ｖ2'−Ｖ1'）｝を加算回路で算出して出
力する画像読み取り装置としているので、加算回路から
の出力はライン単位に残像を補正した出力値とすること
ができるため、正確な出力を得ることができる。

【００２２】請求項７記載の発明によれば、受光素子ア
レイの１ライン分の補正対象の出力をＶ2'とし、出力Ｖ
2'の１回前に読み取られた１ライン分の出力Ｖ1'とする
と、スイッチング素子を境にして受光素子側の容量ＣP
と各信号線側の容量ＣL との容量比β（＝ＣP ／ＣL ）
とを用い、残像補正した出力Ｖ2 をＶ2 ＝Ｖ2'＋β（Ｖ
2'−Ｖ1'）で得る画像読み取り方法としているので、出
力Ｖ2 はライン単位に残像を補正した出力値とすること
ができるため、正確な出力を得ることができる。

【００２３】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。本発明の一実施例に係る画像読み取り装置
のイメージセンサ部分の構成は、図６で説明したものと
ほぼ同様のものである。つまり、受光素子アレイの受光
素子とそれに対応するスイッチング素子をブロック単位
に接続し、隣接するブロック内のスイッチング素子間の
配線の接続は距離の近い順に接続し、更に隣合うブロッ
ク同士を接続する配線は主走査方向に対してアレイの両
側に交互に配置するようにしたイメージセンサであり、
信号線同士が交差することがないため、信号線が交差に
よって相互に影響し合うことがなく、信号線の配線容量
に蓄積された電荷を正確に読み出すことができるイメー
ジセンサである。尚、複数の信号線の信号線群の両端部
外側に固定電位（例えば、ＧＮＤレベル）のダミー配線
を配置することも考えられる。

【００２４】図１は、本実施例（第１の実施例）の画像
読み取り装置の薄膜トランジスタ（ＴＦＴ）駆動型イメ
ージセンサの１画素の等価回路図である。図１を使って
イメージセンサの一画素の構成と当該イメージセンサに
於ける電荷読み出しの動作を説明する。

【００２５】イメージセンサの一画素の構成について説
明すると、フォトダイオード（ＰＤ）部４には逆バイア
ス状態となるようにバイアス電圧ＶB が印加され、ＰＤ
部４には容量ＣPDが形成されている。薄膜トランジスタ
（ＴＦＴ）部５はドレイン電極、ソース電極及びゲート
電極とから構成され、ゲート・ドレイン電極間には容量
ＣGDが形成され、ゲート・ソース電極間には容量ＣGSが
形成されて、スイッチＯＮ時にゲート電極にゲート電圧
ＶG が与えられるようになっている。ＴＦＴ部５のソー
ス電極は共通電極を介して駆動用ＩＣ３に入力されるよ
うになっており、駆動用ＩＣ３内にリセットスイッチが
設けられている。そして、ＰＤ部４とＴＦＴ部５の間に
は付加容量ＣADD が形成され、更に共通信号線には負荷
容量ＣLが形成されている。

【００２６】上記イメージセンサに於ける電荷読み出し
の動作について説明すると、各ＰＤ部４で発生した電荷
はＰＤ部側に寄生する蓄積容量ＣP （＝ＣPD＋ＣGD＋Ｃ
ADD）に蓄えられる。ゲート信号の制御によりＴＦＴが
ＯＮ状態になり、蓄積容量ＣP に蓄えられた電荷は共通
信号線側の負荷容量ＣL に転送され、平衡状態になった
ところで転送は終了する。ゲート信号がＯＦＦになった
後、付加容量ＣL の電位差を駆動用ＩＣ３で検知し、検
知された電圧値を増幅して連続出力することによってイ
メージセンサの画像信号が得られるようになっている。
信号線電位の検知が終了した後、共通信号線に転送され
た電荷はリセットスイッチでリセットされ、共通信号線
電位はＧＮＤ（グランド）レベルにもどり、次のブロッ
クの読み取りが始められる。

【００２７】次に、本実施例のクロストークを補正する
画像読み取り装置を説明する前に、クロストークの原理
について説明する。ここでは隣り合う信号線間だけによ
るクロストークについて考えることにする。図２は隣接
配線間のクロストークを説明するための回路図である。

【００２８】クロストークにより歪んだ共通信号線６，
７，８の電位をそれぞれＶ1'，Ｖ2'，Ｖ3'とし、共通信
号線７に注目して本来の電位Ｖ2 を考える。共通信号線
７に於て転送された電荷Ｑは、その負荷容量ＣL と、Ｖ
1'，Ｖ3'との結合容量ＣC とに分配される。

【００２９】隣接のクロストークが無い場合は負荷容量
ＣL のみに蓄えられるわけであるが、クロストークがあ
る場合もない場合も転送される電荷Ｑは等しいことか
ら、次のような式で表わせる。 ＣL ・Ｖ2 ＝ＣL ・Ｖ2'＋ＣC ・（Ｖ2'−Ｖ1'） ＋ＣC ・（Ｖ2'−Ｖ3'）……（式１） ここで両辺をＣLで割り、α＝Ｃc ／ＣL とすると次の
ような式になる。 Ｖ2＝Ｖ2'＋α（Ｖ2'−Ｖ1'）＋α（Ｖ2'−Ｖ3'）……（式２）

【００３０】本実施例（第１の実施例）では式１，２の
関係式に基づき、隣接信号線間のクロストークの影響で
歪んだ電位を補正し、イメージセンサから正確な出力を
得るようにしたものである。

【００３１】次に、第１の実施例の画像読み取り装置の
構成について図３を使って説明する。図３は第１の実施
例の概略構成ブロック図である。第１の実施例の画像読
み取り装置は、画像信号を電圧値として読み取るイメー
ジセンサ１１と、イメージセンサ１１の出力をディジタ
ル信号に変換するＡ／Ｄコンバータ１２と、ノイズ成分
（暗電流分）を取り除くオフセット補正回路１３と、１
画素分のデータを一時記憶するラッチ回路（第１のラッ
チ１５，第２のラッチ１６，第３のラッチ１７）と、第
１のラッチ１５又は第３のラッチ１７に次のブロックの
データ又は前のブロックのデータがある場合に、出力を
ＧＮＤ（グランド）レベルに切り替える制御を行う制御
回路１４とその切り替えを行う第１のスイッチ（ＳＷ）
１８及び第２のスイッチ（ＳＷ）１９と、隣合うラッチ
からの出力の差を取る第１の差分回路２０，第２の差分
回路２１と、差分回路からの出力に予め定められた係数
を乗算する第１の乗算回路２２，第２の乗算回路２３
と、３つのラッチ出力のタイミングを調節するために第
２のラッチからの出力を遅延させる遅延回路２４と、第
１の乗算回路２２，第２の乗算回路２３からの出力と遅
延回路２４からの出力とを加算する加算回路２５と、か
ら構成されている。

【００３２】第１の実施例における動作を説明すると、
画像信号を電位値として読み取ったイメージセンサ１１
からの出力は、Ａ／Ｄコンバータ１２でアナログ信号か
らｎビットのディジタル信号に変換される。このｎビッ
トの読み取りデータはオフセット補正回路１３によりノ
イズ成分を取り除いた後、１画素（８ビット）単位で第
１のラッチ１５に一時記憶される。

【００３３】第１のラッチ１５で一時記憶されたデータ
は、次のデータが送出されると第２のラッチ１６へとシ
フトして一時記憶され、更に次のデータが送出されると
第３のラッチ１７へとシフトして一時記憶されるという
ように順々にシフトして記憶される。そして、隣合う３
つの信号線からのデータが揃ったところで次のクロスト
ーク補正の処理に移る。

【００３４】但し、第２のラッチ１６に記憶されている
データが受光素子アレイの両端の信号線のデータである
場合には、第１のラッチ１５には次のブロックのデータ
が入って来ており、また第３のラッチ１７には前のブロ
ックのデータが残っていることになるので、制御回路１
４が動作して第１のＳＷ１８又は第２のＳＷ１９を切り
替えて、次のブロックのデータ又は前のブロックのデー
タをキャンセルして、第１のラッチ１５又は第３のラッ
チ１７の出力がＧＮＤレベルになるように切り替えられ
る。ここで、図３に示すように、制御回路１４は、イメ
ージセンサ１１に与えられる読み取り開始信号（ＳＴ）
によりリセットされ、第１のＳＷ１８又は第２のＳＷ１
９の切り替えを正確に制御するものである。

【００３５】第１のラッチ１５の出力と第２のラッチ１
６の出力は、イメージセンサ１１からの画像信号（画素
単位の電圧値）がＡ／Ｄ変換されたデータであり、その
出力の差（Ｖ2'−Ｖ1'）が第１の差分回路２０でとら
れ、第１の乗算回路２２で予め共通信号線間の結合容量
と負荷容量との比（ＣC ／ＣL ）によって定められた係
数α（α＝ＣC ／ＣL ）が出力の差（Ｖ2'−Ｖ1'）に乗
算されるようになっている。

【００３６】同様に、第２のラッチ１６の出力と第３の
ラッチ１７の出力も第２の差分回路２１でその差（Ｖ2'
−Ｖ3'）がとられ、第２の乗算回路２３によって係数α
が（Ｖ2'−Ｖ3'）に乗算されるようになっている。

【００３７】一方、第１のラッチ１６の出力は、両端の
ラッチの出力が途中演算処理が為されて出力され、これ
ら出力と比較ができるように遅延回路２４によりタイミ
ングが調節され、第１の乗算回路２２の出力α（Ｖ2'−
Ｖ1'）及び第２の乗算回路２３の出力α（Ｖ2'−Ｖ3'）
とＶ2'とが加算回路２５で加算されて、Ｖ2 ＝Ｖ2'＋α
（Ｖ2'−Ｖ1'）＋α（Ｖ2'−Ｖ3'）が得られる。以上の
動作により、隣接信号線間のクロストークを補正した出
力Ｖ2 を得ることができる。

【００３８】第１の差分回路２０，第２の差分回路２
１、第１の乗算回路２２，第２の乗算回路２３の駆動を
イメージセンサ１１の駆動に対して十分に速いクロック
周波数で行なうようにすれば、遅延回路２４は不用とな
り、より高速の処理が可能となる。

【００３９】また、隣接する信号線の影響だけを考慮す
るのではなく、信号線の幅、または信号線間の幅、容量
を形成する絶縁膜の誘導率等の周囲の影響も考慮して差
分回路及び乗算回路での演算を行わせて、第２のラッチ
からの出力に加算するようにすれば、より正確な出力を
得ることができる。

【００４０】第１の実施例の画像読み取り装置によれ
ば、第１〜３のラッチ１５，１６，１７を使い、第１の
差分回路２０及び第１の乗算回路２２でα（Ｖ2'−Ｖ
1'）を計算させ、また第２の差分回路２１及び第２の乗
算回路２３でα（Ｖ2'−Ｖ3'）を計算させ、加算回路２
５でＶ2'＋α（Ｖ2'−Ｖ1'）＋α（Ｖ2'−Ｖ3'）＝Ｖ2
を出力（Ｖn ）するようにしているので、隣接する信号
線間のクロストークを補正した正確な値を得ることがで
き、高精度の読み取りができる効果がある。

【００４１】また、複数の信号線で構成される信号線群
の両端外側にＧＮＤレベルのダミー配線を設けた配線構
造である場合で、クロストーク補正対象の信号線が信号
線群の端部の信号線であるときには、第１の実施例の画
像読み取り装置における第１のＳＷ１８又は第２のＳＷ
１９を切り替えて補正対象の信号線に隣接するダミー配
線の電位と同じＧＮＤレベルにしてクロストーク補正処
理を行うことができるので、信号線群の端部の信号線で
あっても適性なクロストーク補正処理が為されることに
なり、正確な出力を得ることができ、高精度の読み取り
ができる効果がある。

【００４２】次に、別の実施例（第２の実施例）の残像
の補正を行う画像読み取り装置について説明する。この
第２の実施例を説明する前に、残像が起こる原理につい
て説明する。イメージセンサのフォトダイオード（Ｐ
Ｄ）部での発生電荷を配線容量側に転送してその電位を
読みとる方式では、ＰＤ部と配線部の容量比（ＣP ／Ｃ
L ＝β）によってＰＤ側に電荷が残留してしまうことに
なる。図４はＰＤ部と配線部の容量比（ＣP ／ＣL ＝
β）をパラメータとして、縦軸に残像率（Ｇｈｏｓｔ）
を横軸に走査（ＳＣＡＮ）の回数を取って、左半分はＰ
ｈｏｔｏ状態（原稿の白色部分に光が照射した場合）に
ついて、右半分はＤａｒｋ（原稿の黒色部分に光が照射
した場合）について、その残像の発生する状況を示した
図である。

【００４３】初期の残留電荷をＱ0 、１回目の読み取り
での発生電荷をＱ1 とすると、１回目の読み取りでのＰ
Ｄ部の電荷Ｑ1'は、Ｑ1'＝Ｑ0 ＋Ｑ1 となる。

【００４４】そのときに信号線側に転送される電荷Ｑ1t
とＰＤ側に残る電荷Ｑ1gは、以下の式で表わすことがで
きる。 Ｑ1t＝ＣL ／（ＣP ＋ＣL ）×（Ｑ0 ＋Ｑ1 ） Ｑ1g＝ＣP ／（ＣP ＋ＣL ）×（Ｑ0 ＋Ｑ1 ） このときの出力電圧Ｖ1'は、以下の通りとなるので、 Ｖ1'＝Ｑ1t／ＣL ＝（Ｑ0 ＋Ｑ1 ）／（ＣP ＋ＣL ） ＰＤ側に残る電荷Ｑ1gは、Ｑ1g＝ＣP ・Ｖ1'となる。

【００４５】同様に２回目の読み取りでの発生電荷をＱ
2 とすると、２回目の読み取りでのＰＤ部の電荷Ｑ2'
は、Ｑ2'＝Ｑ1g＋Ｑ2 となる。そのときに信号線側に転
送される電荷Ｑ2tは、以下の式で表わされる。 Ｑ2t＝ＣL ／（ＣP ＋ＣL ）×（Ｑ1g＋Ｑ2 ） この時の出力電圧Ｖ2'は、以下の通りとなる。 Ｖ2'＝Ｑ2t／ＣL ＝（Ｑ1g＋Ｑ2 ）／（ＣP ＋ＣL ） ＝（ＣP ・Ｖ1'＋Ｑ2 ）／（ＣP ＋ＣL ）

【００４６】上記の式を整理すると、以下のようにな
る。 ＣP ・Ｖ1'＋Ｑ2 ＝Ｖ2'・（ＣP ＋ＣL ） そして、２回目の読み取りでの電荷Ｑ2 は、以下の通り
表わすことができる。 Ｑ2 ＝Ｖ2'・（ＣP ＋ＣL ）−ＣP ・Ｖ1' ＝Ｖ2'・ＣL ＋ＣP ・（Ｖ2'−Ｖ1'）

【００４７】一方、発生電荷Ｑ2による出力電圧Ｖ2
は、 Ｖ2 ＝Ｑ2 ／ＣL ＝Ｖ2'＋ＣP ／ＣL ×（Ｖ2'−Ｖ1'） で表わせるので、β＝ＣP ／ＣL とすると次のような式
になる。 Ｖ2 ＝Ｖ2'＋β（Ｖ2'−Ｖ1'）……（式３）

【００４８】よって、式３により発生電荷Ｑ2 による出
力電圧Ｖ2 は、１回目の読み取りでの出力電圧Ｖ1'と２
回目の読み取りでの出力電圧Ｖ2'と、ＰＤ部と配線部と
の容量比β（β＝ＣP ／ＣL ）によって計算することが
できる。

【００４９】第２の実施例では、式３の関係式に基づ
き、イメージセンサの残像を補正してイメージセンサか
ら正確な出力を得るものである。

【００５０】次に、第２の実施例の残像補正を行なう画
像読み取り装置について図５を使って説明する。図５は
別の実施例（第２の実施例）の概略構成ブロック図であ
る。第２の実施例の画像読み取り装置は、画像信号を電
位値として読み取るイメージセンサ２６と、イメージセ
ンサ２６からの出力をディジタル信号に変換するＡ／Ｄ
コンバータ２７と、ノイズ成分を取り除くオフセット補
正回路２８と、１スキャン（ライン）分のデータを一時
記憶する第１のラインメモリ３０，第２のラインメモリ
３１と、ラインメモリにｍ画素分のデータだけを記憶す
るように制御する制御回路２９と、ラインメモリ間の差
を取る差分回路３２と、差分回路３２からの出力に予め
定められた係数を乗算する乗算回路３３と、乗算回路３
３からの出力と第１のラインメモリ３０からの出力との
タイミングを調節するため第１のラインメモリ３０から
の出力を遅延させる遅延回路３４と、遅延回路３４の出
力と乗算回路３３の出力とを加算する加算回路３５とか
ら構成されている。

【００５１】第２の実施例における動作を説明すると、
画像信号を電位値として読み取ったイメージセンサ２６
からの出力は、Ａ／Ｄコンバータ２７でアナログ信号か
らｎビットのディジタル信号に変換される。このｎビッ
トの読み取りデータはオフセット補正回路２８によりノ
イズ成分を取り除かれた後、１ライン毎に第１のライン
メモリ３０に一時記憶され、次のデータが送出されると
第２のラインメモリ３１にシフトして記憶される。

【００５２】第１のラインメモリ３０，第２のラインメ
モリ３１はシフトレジスタからなり、１スキャンで読み
込まれるｍ画素分に対応したデータが記憶できるよう
に、イメージセンサ２６に与えられる読み取り開始信号
（ＳＴ）によりリセットされる制御回路２９によってｍ
画素分のデータだけが記憶されるよう制御されるように
なっている。

【００５３】第１のラインメモリ３０の出力と１スキャ
ン前のデータである第２のラインメモリ３１の出力は差
分回路３２でその差（Ｖ2'−Ｖ1'）がとられ、乗算回路
３３で予めＰＤ側と共通信号線側の容量比（ＣP ／ＣL
）によって定められた係数β（β＝ＣP ／ＣL ）が
（Ｖ2'−Ｖ1'）に乗算される。そして、乗算回路３３か
らの出力を第１のラインメモリからの出力に加算するた
めに、遅延回路３４で第１のラインメモリ３０の出力を
遅延させ、その出力Ｖ2'と乗算回路３３の出力β（Ｖ2'
−Ｖ1'）とが加算回路３５で加算されて、Ｖ2 ＝Ｖ2'＋
β（Ｖ2'−Ｖ1'）が得られる。以上の動作により、残像
を補正した出力Ｖ2 を得ることができる。

【００５４】第２の実施例の画像読み取り装置によれ
ば、第１のラインメモリ３０及び第２のラインメモリ３
１を使って、差分回路３２で差（Ｖ2'−Ｖ1'）を計算
し、乗算回路３３でβ（Ｖ2'−Ｖ1'）を算出し、加算回
路３５で第１のラインメモリ３０からの出力Ｖ2'にβ
（Ｖ2'−Ｖ1'）を加算して、Ｖ2 ＝Ｖ2'＋β（Ｖ2'−Ｖ
1'）の出力を得ることができるので、残像の補正がで
き、高精度の読み取りができる効果がある。

【００５５】

【発明の効果】請求項１記載の発明によれば、Ａ／Ｄ変
換手段でディジタル信号に変換され、オフセット補正手
段でオフセット補正されたイメージセンサからの出力
を、画素毎に３つの記憶手段に記憶し、３つの記憶手段
の内で第２の記憶手段からの出力と隣接する画素に関す
る第１、第３の記憶手段からの出力との差をそれぞれ第
１、第２の差分手段で出力し、第１、第２の乗算手段で
予め設定された係数を乗算し、第１、第２の乗算手段か
らの出力を第２の記憶手段からの出力に加算回路で加算
して出力する画像読み取り装置としているので、加算回
路からの出力は画素単位に読み取られた信号線間のクロ
ストークを補正した出力値とすることができるため、正
確な出力を得ることができ、高精度の読み取りができる
効果がある。

【００５６】請求項２記載の発明によれば、Ａ／Ｄ変換
手段でディジタル信号に変換され、オフセット補正手段
でオフセット補正されたイメージセンサからの出力を走
査したライン毎に２つの記憶手段に記憶し、両方の記憶
手段からの出力の差を差分手段で出力し、乗算手段で予
め設定された係数を乗算し、乗算回路からの出力を第１
の記憶手段からの出力に加算回路で加算して出力する画
像読み取り装置としているので、加算回路からの出力は
ライン単位に残像を補正した出力値とすることができる
ため、正確な出力を得ることができ、高精度の読み取り
ができる効果がある。

【００５７】請求項３記載の発明によれば、補正対象の
信号線の出力Ｖ2'を第２のラッチで保持し、該信号線の
両側に隣接する信号線の出力Ｖ1'，Ｖ3'を第１のラッ
チ，第３のラッチで保持し、｛Ｖ2'−Ｖ1'｝，｛Ｖ2'−
Ｖ3'｝を第１の差分回路，第２の差分回路で算出し、配
線群における信号線が形成する負荷容量ＣL と隣接する
信号線間の結合容量ＣC との容量比α（＝ＣC ／ＣL ）
を記憶し、｛α×（Ｖ2'−Ｖ1'）｝，｛α×（Ｖ2'−Ｖ
3'）｝を第１の乗算回路，第２の乗算回路で算出し、補
正した信号線の出力Ｖ2 ｛Ｖ2 ＝Ｖ2'＋α（Ｖ2'−Ｖ
1'）＋α（Ｖ2'−Ｖ3'）｝を加算回路で出力する画像読
み取り装置としているので、加算回路からの出力は画素
単位に読み取られた信号線間のクロストークを補正した
出力値とすることができるため、正確な出力を得ること
ができ、高精度の読み取りができる効果がある。

【００５８】請求項４記載の発明によれば、補正対象の
信号線の出力をＶ2'とし、該信号線の両側に隣接する信
号線の出力をＶ1'，Ｖ3'とすると、配線群における信号
線が形成する負荷容量ＣL と隣接する信号線間の結合容
量ＣC との容量比α（＝ＣC／ＣL ）を用いて、補正し
た信号線の出力Ｖ2 をＶ2 ＝Ｖ2'＋α（Ｖ2'−Ｖ1'）＋
α（Ｖ2'−Ｖ3'）で得る画像読み取り方法としているの
で、出力Ｖ2 は画素単位に読み取られた信号線間のクロ
ストークを補正した出力値とすることができるため、正
確な出力を得ることができ、高精度の読み取りができる
効果がある。

【００５９】請求項５記載の発明によれば、配線群の両
端の信号線の外側に固定電位のダミー配線を設け、補正
対象の信号線が配線群の端部の信号線であり、隣接する
信号線の一方が前記ダミー配線であるときに、隣接する
信号線の出力Ｖ1'，Ｖ3'の内、ダミー配線に該当する信
号線の出力を固定電位とする請求項３記載の画像読み取
り装置としているので、配線群の端部の信号線であって
も出力Ｖ1'，Ｖ3'のいずれかをダミー配線の固定電位と
して信号線間のクロストークを補正した出力Ｖ2 を得る
ことができ、正確な出力を得ることができ、高精度の読
み取りができる効果がある。

【００６０】請求項６記載の発明によれば、受光素子ア
レイの１ライン分の補正対象の出力Ｖ2'を第１のライン
メモリで記憶し、出力Ｖ2'の１回前に読み取られた１ラ
イン分の出力Ｖ1'を第２のラインメモリで記憶し、（Ｖ
2'−Ｖ1'）を差分回路で算出し、スイッチング素子を境
にして受光素子側の容量ＣP と各信号線側の容量ＣLと
の容量比β（＝ＣP ／ＣL ）を用いて｛β×（Ｖ2'−Ｖ
1'）｝を乗算回路で算出し、残像補正した出力Ｖ2 ｛Ｖ
2 ＝Ｖ2'＋β（Ｖ2'−Ｖ1'）｝を加算回路で算出して出
力する画像読み取り装置としているので、加算回路から
の出力はライン単位に残像を補正した出力値とすること
ができるため、正確な出力を得ることができ、高精度の
読み取りができる効果がある。

【００６１】請求項７記載の発明によれば、受光素子ア
レイの１ライン分の補正対象の出力をＶ2'とし、出力Ｖ
2'の１回前に読み取られた１ライン分の出力Ｖ1'とする
と、スイッチング素子を境にして受光素子側の容量ＣP
と各信号線側の容量ＣL との容量比β（＝ＣP ／ＣL ）
とを用い、残像補正した出力Ｖ2 をＶ2 ＝Ｖ2'＋β（Ｖ
2'−Ｖ1'）で得る画像読み取り方法としているので、出
力Ｖ2 はライン単位に残像を補正した出力値とすること
ができるため、正確な出力を得ることができ、高精度の
読み取りができる効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例に係るイメージセンサの１
画素の等価回路図である。

【図２】 隣接間のクロストークを説明するための回路
図である。

【図３】 クロストーク補正の実施例の概略構成ブロッ
ク図である。

【図４】 残像の発生状況を示した図である。

【図５】 残像補正の実施例の概略構成ブロック図であ
る。

【図６】 画像読み取り装置のイメージセンサの構成概
略図である。

【符号の説明】

１…受光素子アレイ、 ２…信号線、 ３…駆動ＩＣ、
４…フォトダイオード（ＰＤ）、 ５…薄膜トランジ
スタ（ＴＦＴ）、 ６，７，８…共通信号線、１１…イ
メージセンサ、 １２…Ａ／Ｄコンバータ、 １３…オ
フセット補正回路、 １４…制御回路、 １５…第１の
ラッチ、 １６…第２のラッチ、 １７…第３のラッ
チ、 １８…第１のスイッチ、 １９…第２のスイッ
チ、 ２０…第１の差分回路、 ２１…第２の差分回
路、 ２２…第１の乗算回路、 ２３…第２の乗算回
路、 ２４…遅延回路、 ２５…加算回路、 ２６…イ
メージセンサ、 ２７…Ａ／Ｄコンバータ、 ２８…オ
フセット補正回路、 ２９…制御回路、 ３０…第１の
ラインメモリ、 ３１…第２のラインメモリ、 ３２…
差分回路、 ３３…乗算回路、 ３４…遅延回路、 ３
５…加算回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各受光素子が各画素に対応して前記受光
   素子を複数個配列したイメージセンサを有する画像読み
   取り装置において、前記イメージセンサからの出力をデ
   ィジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ
   変換手段の出力からオフセット分を補正するオフセット
   補正手段と、前記オフセット補正手段からの出力を画素
   単位に記憶する第１の記憶手段と、前記第１の記憶手段
   からの出力を画素単位に記憶する第２の記憶手段と、前
   記第２の記憶手段からの出力を画素単位に記憶する第３
   の記憶手段と、前記第１の記憶手段からの出力と前記第
   ２の記憶手段からの出力との差をとる第１の差分手段
   と、前記第３の記憶手段からの出力と前記第２の記憶手
   段からの出力との差をとる第２の差分手段と、前記第１
   の差分手段からの出力を予め設定された係数で乗算する
   第１の乗算手段と、前記第２の差分手段からの出力を予
   め設定された係数で乗算する第２の乗算手段と、前記第
   １の乗算手段からの出力と前記第２の乗算手段からの出
   力と前記第２の記憶手段からの出力とを加算する加算手
   段とを設けたことを特徴とする画像読み取り装置。
2. 【請求項２】 複数の受光素子をライン状に配列したイ
   メージセンサを有する画像読み取り装置において、前記
   イメージセンサからの出力をディジタル信号に変換する
   Ａ／Ｄ変換手段と、前記Ａ／Ｄ変換手段の出力からオフ
   セット分を補正するオフセット補正手段と、前記オフセ
   ット補正手段からの出力をライン単位に記憶する第１の
   記憶手段と、前記第１の記憶手段からの出力をライン単
   位に記憶する第２の記憶手段と、前記第１の記憶手段か
   らの出力と前記第２の記憶手段からの出力との差をとる
   差分手段と、前記差分手段からの出力を予め設定された
   係数で乗算する乗算手段と、前記乗算手段からの出力を
   前記第１の記憶手段からの出力に加算する加算手段とを
   設けたことを特徴とする画像読み取り装置。
3. 【請求項３】 複数の受光素子を１ブロックとして、複
   数ブロックを主走査方向にライン状に配列した受光素子
   アレイと、前記受光素子にそれぞれ接続し、前記受光素
   子で発生した電荷をブロック毎に転送する複数のスイッ
   チング素子と、前記スイッチング素子にそれぞれ接続
   し、前記電荷を転送する複数の信号線から成る配線群
   と、前記配線群の信号線に接続し、前記電荷を時系列に
   出力する駆動用ＩＣとを有するイメージセンサを用いた
   画像読み取り装置において、前記駆動用ＩＣからの補正
   対象の信号線の出力Ｖ2'を保持する第２のラッチと、前
   記信号線の両側に隣接する信号線の出力Ｖ1'，Ｖ3'を保
   持する第１のラッチ，第３のラッチと、｛Ｖ2'−Ｖ1'｝
   を算出する第１の差分回路と、｛Ｖ2'−Ｖ3'｝を算出す
   る第２の差分回路と、前記配線群における信号線が形成
   する負荷容量ＣL と隣接する信号線間の結合容量ＣC と
   の容量比α（＝ＣC ／ＣL ）を記憶し、｛α×（Ｖ2'−
   Ｖ1'）｝を算出する第１の乗算回路と、前記容量比αを
   記憶し、｛α×（Ｖ2'−Ｖ3'）｝を算出する第２の乗算
   回路と、｛Ｖ2'＋α（Ｖ2'−Ｖ1'）＋α（Ｖ2'−Ｖ
   3'）｝を算出して補正した信号線の出力Ｖ2 を出力する
   加算回路とを有することを特徴とする画像読み取り装
   置。
4. 【請求項４】 複数の受光素子を１ブロックとして、複
   数ブロックを主走査方向にライン状に配列した受光素子
   アレイと、前記受光素子にそれぞれ接続し、前記受光素
   子で発生した電荷をブロック毎に転送する複数のスイッ
   チング素子と、前記スイッチング素子にそれぞれ接続
   し、前記電荷を転送する複数の信号線から成る配線群
   と、前記配線群の信号線が接続し、前記電荷を時系列に
   出力する駆動用ＩＣとを有するイメージセンサを用いた
   画像読み取り装置での画像読み取り方法において、前記
   駆動用ＩＣからの補正対象の信号線の出力をＶ2'とし、
   前記信号線の両側に隣接する信号線の出力をＶ1'，Ｖ3'
   とすると、前記配線群における信号線が形成する負荷容
   量ＣL と隣接する信号線間の結合容量ＣC との容量比α
   （＝ＣC ／ＣL ）を用いて、補正した信号線の出力Ｖ2
   をＶ2 ＝Ｖ2'＋α（Ｖ2'−Ｖ1'）＋α（Ｖ2'−Ｖ3'）で
   得ることを特徴とする画像読み取り方法。
5. 【請求項５】 配線群の両端の信号線の外側にダミー配
   線を設け、前記ダミー配線を固定電位とし、補正対象の
   信号線が前記配線群の端部の信号線であり、隣接する信
   号線の一方が前記ダミー配線であるときに、隣接する信
   号線の出力Ｖ1'，Ｖ3'の内、前記ダミー配線に該当する
   信号線の出力を前記固定電位とすることを特徴とする請
   求項３記載の画像読み取り装置。
6. 【請求項６】 複数の受光素子を１ブロックとして、複
   数ブロックを主走査方向にライン状に配列した受光素子
   アレイと、前記受光素子にそれぞれ接続し、前記受光素
   子で発生した電荷をブロック毎に転送する複数のスイッ
   チング素子と、前記スイッチング素子にそれぞれ接続
   し、前記電荷を転送する複数の信号線から成る配線群
   と、前記配線群の信号線に接続し、前記電荷を時系列に
   出力する駆動用ＩＣとを有するイメージセンサを用いた
   画像読み取り装置において、前記駆動用ＩＣからの前記
   受光素子アレイの１ライン分の補正対象の出力Ｖ2'を記
   憶する第１のラインメモリと、前記出力Ｖ2'の１回前に
   読み取られた前記受光素子アレイの１ライン分の出力Ｖ
   1'を記憶する第２のラインメモリと、（Ｖ2'−Ｖ1'）を
   算出する差分回路と、前記スイッチング素子を境にして
   前記受光素子側の容量ＣP と前記各信号線側の容量ＣL
   との容量比β（＝ＣP ／ＣL ）を記憶し、｛β×（Ｖ2'
   −Ｖ1'）｝を算出する乗算回路と、｛Ｖ2'＋β（Ｖ2'−
   Ｖ1'）｝を算出して残像補正した出力Ｖ2 を出力する加
   算回路とを有することを特徴とする画像読み取り装置。
7. 【請求項７】 複数の受光素子を１ブロックとして、複
   数ブロックを主走査方向にライン状に配列した受光素子
   アレイと、前記受光素子にそれぞれ接続し、前記受光素
   子で発生した電荷をブロック毎に転送する複数のスイッ
   チング素子と、前記スイッチング素子にそれぞれ接続
   し、前記電荷を転送する複数の信号線から成る配線群
   と、前記配線群の信号線に接続し、前記電荷を時系列に
   出力する駆動用ＩＣとを有するイメージセンサを用いた
   画像読み取り装置での画像読み取り方法において、前記
   駆動用ＩＣからの前記受光素子アレイの１ライン分の補
   正対象の出力をＶ2'とし、前記出力Ｖ2'の１回前に読み
   取られた前記受光素子アレイの１ライン分の出力Ｖ1'と
   すると、前記スイッチング素子を境にして前記受光素子
   側の容量ＣP と前記各信号線側の容量ＣL との容量比β
   （＝ＣP ／ＣL ）とを用い、残像補正した出力Ｖ2 をＶ
   2 ＝Ｖ2'＋β（Ｖ2'−Ｖ1'）で得ることを特徴とする画
   像読み取り方法。