JPH06113136A - 画像読取装置及びその画像読取方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＴＦＴ駆動型イメ−ジセンサを用いた画像読
取装置において、１ブロック分のダミ−画素を設けるこ
とにより、少ないメモリ容量で高精度のダ−ク補正を容
易に行うことができ、低コストで小型化できる画像読取
装置及びその画像読取方法を提供する。 【構成】 受光素子１１″の他に遮光した１ブロック分
のダミ−画素２１″と、その電荷転送を行う薄膜トラン
ジスタＴ0,j (j=1〜n)を設けて、共通信号線１４に接続
し、ダミ−画素２１″に発生した電荷に対応する画像情
報を記憶するメモリ手段と、受光素子１１″に発生した
電荷に対応する画像情報からメモリ手段に記憶された画
像情報を減算する減算回路とを備えた画像読取装置であ
り、及びその画像読取方法である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメ−ジスキャナやフ
ァクシミリ等の画像の読取りを行う画像読取装置に係
り、特に画素毎のダ−ク補正を容易に行い、正確な画像
を出力できる画像読取装置及びその画像読取方法に関す
る。

【０００２】

【従来の技術】従来、画像読取装置の読取部分には、例
えば、原稿等の画像情報を１対１に投影し、電気信号に
変換する密着型イメ−ジセンサが使われていた。密着型
イメ−ジセンサには、投影した画像を多数の画素（受光
素子）に分割し、各受光素子で発生した電荷を薄膜トラ
ンジスタスイッチ素子（ＴＦＴ）を使って特定のブロッ
ク単位で配線間の容量に一時蓄積して、電気信号として
数百ＫＨｚから数百ＭＨｚまでの速度で時系列的に順次
読み出すＴＦＴ駆動型イメ−ジセンサがある（特開昭６
２−６７８６４号公報参照）。このＴＦＴ駆動型イメ−
ジセンサは、ＴＦＴの動作により単一の駆動用ＩＣで読
取りが可能となるので、イメ−ジセンサを駆動する駆動
用ＩＣの個数を少なくするものである。

【０００３】従来のＴＦＴ駆動型イメ−ジセンサは、例
えば、その等価回路図を図５に示すように、原稿幅と略
同じ長さのライン状の受光素子アレイ１１と、各受光素
子１１″に１対１に対応する複数個の薄膜トランジスタ
Ｔi,j (i=1〜N, j=1〜n)から成る電荷転送部１２と、マ
トリクス状の多層配線１３と、共通の信号線となる共通
信号線１４と、信号線の電圧値を読み取る駆動用ＩＣ１
５とから構成されている。

【０００４】受光素子アレイ１１は、Ｎ個のブロックの
受光素子群１１′に分割され、一つの受光素子群を形成
するｎ個の受光素子１１″は、フォトダイオ−ドＰi,j
(i=1〜N, j=1〜n)により等価的に表すことができる。各
受光素子１１″は、各薄膜トランジスタ素子Ｔi,j のド
レイン電極にそれぞれ接続され、そして、薄膜トランジ
スタ素子Ｔi,j のソ−ス電極は、マトリックス状に形成
された多層配線１３を介して受光素子群毎にｎ本の共通
信号線１４にそれぞれ接続され、更に共通信号線１４は
駆動用ＩＣ１５に接続されている。また、各薄膜トラン
ジスタ素子Ｔi,j のゲ−ト電極は、ブロック単位に共通
のゲ−ト線Ｇi (i=1〜N)によりゲ−トパルス発生回路１
６に接続されている。

【０００５】そして、ＴＦＴ駆動型イメ−ジセンサの電
荷転送について、図６を使って説明する。図６は、ＴＦ
Ｔ駆動型イメ−ジセンサの１画素の等価回路図である。
図６に示すように、各受光素子１１″で発生する光電荷
は一定時間受光素子の寄生容量ＣPDと薄膜トランジスタ
のドレイン・ゲ−ト間のオ−バ−ラップ容量ＣGDに蓄積
された後、薄膜トランジスタ素子Ｔi,j を電荷転送用の
スイッチとして用いてブロック毎に順次共通信号線１４
の配線容量ＣLj(j=1〜n)に転送蓄積される。尚、薄膜ト
ランジスタ素子Ｔi,j により転送される電荷は、正確に
はソ−ス・ゲ−ト間のオ−バ−ラップ容量ＣGSにも転送
されるが、配線容量ＣLjに転送された電荷の量と比べて
十分小さいので、簡略化のため配線容量ＣLjに転送され
た電荷に特に注目して説明する。

【０００６】即ち、図５に示すように、ゲ−ト線Ｇi を
介してゲ−トパルス発生回路１６からゲ−トパルスφＧ
1 が出力され、第１のブロックの薄膜トランジスタ素子
Ｔ1,1 〜Ｔ1,n がオンとなり、第１のブロックの各受光
素子１１″で発生して蓄積された電荷が各配線容量ＣLj
に転送蓄積される。そして、各配線容量ＣLjに転送蓄積
された電荷により各共通信号線１４の電位が変化し、こ
の電圧値を駆動用ＩＣ１５内のアナログスイッチＳＷj
(j=1〜n)（図示せず）を順次オンして出力端子（Ｃｏ
ｍ）１７に時系列的に抽出するものである。尚、イメ−
ジセンサの感度Ｐs は、１ライン分の読取り時間内にフ
ォトダイオ−ドで発生する電荷Ｑと配線容量ＣL と駆動
用ＩＣ１５のゲインＡによりＰs ＝Ａ・Ｑ／ＣL と表わ
すことができる。

【０００７】そして、次にゲ−トパルスφＧ2 〜φＧn
により第２〜第Ｎのブロックの薄膜トランジスタＴ2,1
〜Ｔ2,n からＴN,1 〜ＴN,n までがそれぞれオンするこ
とによりブロック毎に受光素子側の電荷が転送され、順
次読み出すことにより原稿の主走査方向の１ラインの画
像信号を得、ロ−ラ等の原稿送り手段（図示せず）によ
り原稿を移動させて原稿全体の画像信号を得るものであ
る。

【０００８】更に、上記従来の画像読取装置及びその画
像読取方法では原稿全体の画像信号を忠実に再現するに
は、光源の持つ分布と、イメ−ジセンサ自体の持つオフ
セット分布とを補正する、つまり、シェ−ディング補正
と、ダ−ク補正とが行われている。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の画像読取装置及びその画像読取方法では、駆動用Ｉ
Ｃに接続される各共通信号線の持つ配線容量のバラツキ
及び駆動用ＩＣの各増幅器の入力チャンネルに対するオ
フセット電圧のバラツキがあるために、イメ−ジセンサ
固有の問題であるダーク補正に関して、単に温度係数を
付加した一定値では全画素についてダーク補正を適性に
行うことができず、全受光素子の画素数分のメモリを用
意して全画素についてダーク補正を行わなければなら
ず、ダーク補正が容易にできないという問題点があっ
た。

【００１０】また、シェ−ディング補正を行う場合に
も、受光素子アレイの各画素において入射光量のバラツ
キがあるため、その補正にも全受光素子の画素数分のメ
モリが必要となり、ダ−ク補正とシェ−ディング補正と
でそれぞれにつき全画素数分のメモリが必要となるの
で、コストが高くなり、画像読取装置の大型化を招くと
いう問題点があった。

【００１１】本発明は上記実情に鑑みて為されたもの
で、ＴＦＴ駆動型イメ−ジセンサを用いた画像読取装置
において、１ブロック分のダミ−画素を設けることによ
り、少ないメモリ容量で高精度のダ−ク補正を容易に行
うことができ、低コストで小型化できる画像読取装置及
びその画像読取方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、複数の受光素子を
１ブロックとして複数ブロックを主走査方向にライン状
に配列した受光素子アレイと、前記受光素子にそれぞれ
接続し、前記受光素子で発生した電荷を前記ブロック単
位に転送するスイッチング素子と、前記スイッチング素
子に接続し、前記電荷を保持する容量を備えた共通信号
線と、前記共通信号線が接続し、前記電荷を画像情報と
して出力する駆動用ＩＣとを具備する画像読取装置にお
いて、前記受光素子の１ブロックと同数の遮光された別
の受光素子と、前記別の受光素子にそれぞれ接続し、前
記別の受光素子で発生した電荷を転送する別のスイッチ
ング素子とを有し、前記別のスイッチング素子が前記共
通信号線に接続し、前記別の受光素子の電荷を画像情報
として記憶するメモリ手段と、前記受光素子の電荷に対
応する画像情報から前記メモリ手段に記憶された前記別
の受光素子の電荷に対応する画像情報を減算する減算回
路とを設けたことを特徴としている。

【００１３】上記従来例の問題点を解決するための請求
項２記載の発明は、請求項１記載の画像読取装置の画像
読取方法において、前記別の受光素子で発生する電荷を
前記別のスイッチング素子で前記共通信号線の容量に転
送し、前記駆動用ＩＣで前記別の受光素子の電荷を時系
列に画像情報として出力し、該画像情報を前記メモリ手
段に記憶し、前記受光素子で発生する電荷を前記ブロッ
ク単位に前記共通信号線の容量に転送し、前記駆動用Ｉ
Ｃで前記受光素子の電荷を時系列に画像情報として出力
し、該画像情報から前記メモリ手段に記憶された前記画
像情報を前記減算回路で減算して出力することを特徴と
している。

【００１４】上記従来例の問題点を解決するための請求
項３記載の発明は、複数の受光素子を１ブロックとして
複数ブロックを主走査方向にライン状に配列した受光素
子アレイと、前記受光素子にそれぞれ接続し、前記受光
素子で発生した電荷を前記ブロック単位に転送するスイ
ッチング素子と、前記スイッチング素子に接続し、前記
電荷を保持する容量を備えた共通信号線と、前記共通信
号線が接続し、前記電荷をアナログ情報として出力する
駆動用ＩＣとを具備する画像読取装置において、前記受
光素子の１ブロックと同数の遮光された別の受光素子
と、前記別の受光素子にそれぞれ接続し、前記別の受光
素子で発生した電荷を転送する別のスイッチング素子と
を有し、前記別のスイッチング素子が前記共通信号線に
接続し、前記別の受光素子の電荷に対応するアナログ情
報と前記受光素子の電荷に対応するアナログ情報とを分
離して別々に出力するスイッチ手段と、前記スイッチ手
段から出力された前記別の受光素子の電荷に対応するア
ナログ情報をディジタル情報に変換する第１のＡ／Ｄ変
換器と、前記第１のＡ／Ｄ変換器で変換されたディジタ
ル情報を記憶するメモリ手段と、前記メモリ手段に記憶
されたディジタル情報をアナログ情報に変換するＤ／Ａ
変換器と、前記スイッチ手段から出力された前記受光素
子の電荷に対応するアナログ情報から前記Ｄ／Ａ変換器
から出力された前記別の受光素子の電荷に対応するアナ
ログ情報を減算する減算回路と、前記減算回路からの出
力をディジタル情報に変換して画像情報として出力する
第２のＡ／Ｄ変換器とを設けたことを特徴としている。

【００１５】上記従来例の問題点を解決するための請求
項４記載の発明は、請求項３記載の画像読取装置の画像
読取方法において、前記別の受光素子で発生する電荷を
前記別のスイッチング素子で前記共通信号線の容量に転
送し、前記駆動用ＩＣで前記別の受光素子の電荷を時系
列にアナログ情報として出力し、該アナログ情報を前記
スイッチ手段を介して前記第１のＡ／Ｄ変換器へ出力
し、前記第１のＡ／Ｄ変換器で該アナログ情報をディジ
タル情報へ変換して前記メモリ手段に出力し、該ディジ
タル情報を前記メモリ手段に記憶し、前記受光素子で発
生する電荷を前記ブロック単位に前記共通信号線の容量
に転送し、前記駆動用ＩＣで前記受光素子の電荷を時系
列にアナログ情報として出力し、該アナログ情報を前記
スイッチ手段を介して前記減算回路に出力し、該アナロ
グ情報が前記減算回路へ出力されるのに同期して前記メ
モリ手段に記憶されたディジタル情報が前記Ｄ／Ａ変換
器でアナログ情報に変換されて前記減算回路へ出力さ
れ、前記スイッチ手段から出力された前記受光素子の電
荷に対応するアナログ情報から前記Ｄ／Ａ変換器から出
力されたアナログ情報を前記減算回路で減算して前記第
２のＡ／Ｄ変換器へ出力し、前記第２のＡ／Ｄ変換器で
前記減算回路からの出力をディジタル情報に変換して画
像情報として出力することを特徴としている。

【００１６】

【作用】請求項１記載の発明によれば、受光素子の他に
遮光した１ブロック分の別の受光素子を設け、スイッチ
ング素子の他に別の受光素子の電荷転送を行う別のスイ
ッチング素子を設け、共通信号線に両方のスイッチング
素子を接続し、別の受光素子に発生した電荷に対応する
画像情報を記憶するメモリ手段を備え、受光素子に発生
した電荷に対応する画像情報からメモリ手段に記憶され
た画像情報を減算する減算回路を備えた画像読取装置と
しているので、各共通信号線の持つ配線容量のバラツキ
と駆動用ＩＣの持つ入力チャンネル毎のオフセット電圧
のバラツキを無くした上でダーク補正を行うことがで
き、またメモリ手段が１ブロック分の画像情報を記憶す
るだけなのでメモリ容量を小さくできる。

【００１７】請求項２記載の発明によれば、１ブロック
分の別の受光素子に発生した電荷に対応する画像情報を
メモリ手段に記憶し、受光素子に発生した電荷に対応す
る画像情報からメモリ手段に記憶された画像情報を減算
回路で減算して出力する請求項１記載の画像読取装置の
画像読取方法としているので、各共通信号線の持つ配線
容量のバラツキと駆動用ＩＣの持つ入力チャンネル毎の
オフセット電圧のバラツキを無くした上でダーク補正を
行うことができ、またメモリ手段が１ブロック分の画像
情報を記憶するだけなのでメモリ容量を小さくできる。

【００１８】請求項３記載の発明によれば、受光素子の
他に遮光した１ブロック分の別の受光素子を設け、スイ
ッチング素子の他に別の受光素子の電荷転送を行う別の
スイッチング素子を設け、共通信号線に両方のスイッチ
ング素子を接続して、別の受光素子に発生した電荷に対
応するアナログ情報を第１のＡ／Ｄ変換器に又受光素子
に発生した電荷に対応するアナログ情報を減算回路に各
々出力するスイッチ手段と、第１のＡ／Ｄ変換器で変換
されたディジタル情報を記憶するメモリ手段と、メモリ
手段内のディジタル情報をアナログ情報に変換するＤ／
Ａ変換器と、スイッチ手段から出力された受光素子の電
荷に対応するアナログ情報からＤ／Ａ変換器から出力さ
れた別の受光素子の電荷に対応するアナログ情報を減算
する減算回路と、減算回路からの出力をディジタル情報
に変換して画像情報として出力する第２のＡ／Ｄ変換器
とを備えた画像読取装置としているので、各共通信号線
の持つ配線容量のバラツキと駆動用ＩＣの持つ入力チャ
ンネル毎のオフセット電圧のバラツキを無くした上でダ
ーク補正を行うことができ、またメモリ手段が１ブロッ
ク分の画像情報を記憶するだけなのでメモリ容量を小さ
くでき、更に減算回路でアナログ情報のままダーク補正
を行えるため、第２のＡ／Ｄ変換器のダイナミックレン
ジを損うことがなく、分解能の高い画像情報を得ること
ができる。

【００１９】請求項４記載の発明によれば、１ブロック
分の別の受光素子に発生した電荷に対応するアナログ情
報をスイッチ手段を介して第１のＡ／Ｄ変換器でディジ
タル情報に変換してメモリ手段に記憶し、受光素子に発
生した電荷に対応するアナログ情報がスイッチ手段を介
して減算回路に入力されるのに同期してメモリ手段に記
憶されたディジタル情報がＤ／Ａ変換器でアナログ情報
に変換されて減算回路に入力され、スイッチ手段を介し
て出力された受光素子の電荷に対応するアナログ情報か
らＤ／Ａ変換器より出力された別の受光素子の電荷に対
応するアナログ情報を減算回路で減算し、第２のＡ／Ｄ
変換器で減算回路からの出力をディジタル情報に変換し
て画像情報として出力する請求項３記載の画像読取装置
の画像読取方法としているので、各共通信号線の持つ配
線容量のバラツキと駆動用ＩＣの持つ入力チャンネル毎
のオフセット電圧のバラツキを無くした上でダーク補正
を行うことができ、またメモリ手段が１ブロック分の画
像情報を記憶するだけなのでメモリ容量を小さくでき、
更に減算回路でアナログ情報のままダーク補正を行える
ため、第２のＡ／Ｄ変換器のダイナミックレンジを損う
ことがなく、分解能の高い画像情報を得ることができ
る。

【００２０】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係る画像読取
装置の読取部分の等価回路図である。尚、図５と同様の
構成をとる部分について同一の符号を付して説明する。
図１に示すように、本実施例の画像読取装置の読取部分
は、受光素子１１″であるフォトダイオ−ドＰi,j (i=1
〜N, j=1〜n)が主走査方向にライン状に配列されて受光
素子アレイ１１を構成しており、そして各受光素子１
１″にそれぞれ直列に電荷転送部１２の薄膜トランジス
タＴi,j (i=1〜N, j=1〜n)のドレイン電極が接続されて
いる。これらの受光素子１１″は複数ビット（ｎ）を１
ブロックとし、複数ブロック（Ｎ）配列されている。こ
こで、１ブロックを構成する受光素子を受光素子群１
１′とする。

【００２１】電荷転送用のスイッチとして働く電荷転送
部１２の薄膜トランジスタＴi,j (i=1〜N ,j=1〜n)のゲ
ート電極は、ブロック単位に共通のゲ−ト線Ｇi (i=1〜
N)を介してゲートパルス発生回路１６に接続され、ゲー
トパルス発生回路１６が出力するゲ−トパルスφＧi (i
=1〜N)によりブロック単位にトランジスタのＯＮ／ＯＦ
Ｆが制御されるようになっている。薄膜トランジスタＴ
i,j のソ−ス電極は、マトリックス状に形成された多層
配線１３を介して受光素子群１１′毎にｎ本の共通信号
線１４にそれぞれ接続され、更に共通信号線１４は駆動
用ＩＣ１５に接続されている。

【００２２】更に、ダーク補正を行うためのダミ−画素
２１″が受光素子アレイ１１とは別に１ブロック内の画
素数ｎ個分の受光素子のフォトダイオードＰ0,j (j=1〜
n)で形成され、ダミ−画素列２１′を構成している。こ
こで、ダミ−画素２１″はダーク補正を行うものである
ため、画素上面から光が入射しないように遮光してお
く。

【００２３】そして、各ダミ−画素２１″のフォトダイ
オードＰ0,j は、そのスイッチング素子となるダミ−画
素電荷転送部２２の薄膜トランジスタＴ0,j (j=1〜n)の
ドレイン電極側が接続されている。また、薄膜トランジ
スタＴ0,j (j=1〜n)のゲ−ト電極は共通のゲ−ト線Ｇ0
を介してゲ−トパルス発生回路１６に接続され、ゲ−ト
パルス発生回路１６からのゲ−トパルスφＧ0 により薄
膜トランジスタＴ0,jのオン／オフの制御が為されるも
のである。更に、ダミ−画素２１″に接続する各薄膜ト
ランジスタＴ0,j のソース電極は、図１に示すように、
薄膜トランジスタＴi,j のソ−ス電極と同様に多層配線
１３を介して共通信号線１４に接続されている。

【００２４】そして、共通信号線１４には配線容量ＣLj
(j=1〜n)が形成されており、受光素子１１″又はダミ−
画素２１″が出力する電荷が転送蓄積される。また、駆
動用ＩＣ１５は、この転送蓄積された電荷によって上昇
した共通信号線１４の電位を読み取り、時系列的に出力
端子１７から画像情報を出力するようになっている。

【００２５】ここで、ダミ−画素２１″が遮光されてい
るため、薄膜トランジスタＴ0,j のオン動作によりダー
ク状態におけるダミ−画素２１″で発生した電荷が共通
信号線１４の配線容量ＣLjに転送蓄積され、駆動用ＩＣ
１５の動作により配線容量ＣLjに蓄積された電荷が電圧
値として読み取られ、配線容量ＣLjを含む各共通信号線
１４でのダーク状態の画像情報として出力される。

【００２６】ところで、感度に影響を及ぼす容量は、共
通信号線１４の配線部で持つ容量と受光素子アレイ１１
に接続する薄膜トランジスタＴi,j のソ−ス・ゲ−ト間
の容量とダミ−画素列２２′に接続する薄膜トランジス
タＴ0,j のソ−ス・ゲ−ト間の容量との合成容量であ
る。この容量は、プロセスの変動等により各共通信号線
１４間で異なった値となり、従って、各共通信号線１４
での電位の上昇にバラツキが生じ、感度のバラツキとな
る。また、駆動用ＩＣ１５の入力チャンネルでも増幅器
に対してオフセット電圧のバラツキを持っている。

【００２７】従って、駆動用ＩＣ１５の出力端子１７か
らの各ダミー画素２１″の出力には暗状態の出力（ダー
ク）を含み、更に感度のバラツキとオフセット電圧のバ
ラツキを含むものであるから、後述する本実施例の画像
読取方法を用いて各受光素子１１″の出力から対応する
ダミー画素２１″の出力を減算して画像情報とすれば、
この画像情報は受光素子１１″の暗状態の出力（ダ−
ク）の補正がされているばかりでなく、各共通信号線１
４における感度のバラツキ及び駆動用ＩＣ１５のオフセ
ット電圧のバラツキをも補正された値となっている。

【００２８】次に、本実施例の画像読取装置のダミ−画
素列２１′の配置例について説明すると、例えば、ダミ
−画素列２１′の配置を受光素子アレイ１１の主走査方
向の延長線上に設けるようにすれば、イメージセンサの
アレイ幅を変える必要がなく受光部の構成が従来の画像
読取装置と略同様にできるので、製造が容易となる効果
がある。

【００２９】また、ダミ−画素列２１′の配置を主走査
方向の延長線上に設けず、受光素子アレイ１１の副走査
方向に設けるようにすれば、アレイ長が変わらないため
画像読取装置全体の大きさを変えることなくダミ−画素
列２１′を配置することができ、画像読取装置を小型に
することができる効果がある。

【００３０】更に、ダミ−画素列２１′を受光素子アレ
イ１１に平行に近接して配置し、かつ受光素子１１″が
電荷転送部１２の薄膜トランジスタＴi,j に接続する方
向とは反対方向にダミー画素電荷転送部２２の薄膜トラ
ンジスタＴ0,j を接続配置すれば、ダミ−画素２１″と
受光素子１１″とが近くに形成されるため、プロセスの
バラツキが少なく、また同様の温度状態となるため受光
素子の特性を精度よく補正することができる効果があ
る。

【００３１】更に、上記具体例のダミー画素列２１′及
びダミー画素電荷転送部２２を、イメージセンサの受光
素子アレイ１１及び電荷転送部１２を製造する同じ製造
工程で製造するようにすれば、新たな製造工程を設ける
必要がない。

【００３２】次に、本実施例の画像読取装置での画像読
取方法について図１及び図２を使って説明する。図２
は、本実施例の画像読取装置における画像読取のタイミ
ングチャート図である。図１及び図２に示すように、１
ライン分の読取り時間を決めるスタートパルスＳＴがゲ
ートパルス発生回路１６へ入力されると内部のロジック
回路により、先ず、ダミー画素列２１′に接続する各薄
膜トランジスタＴ0,j のゲート電極へゲートパルスφＧ
0 が与えられる。

【００３３】そして、薄膜トランジスタＴ0,j のオン動
作によりダミ−画素２１″で発生した暗状態の電荷が多
層配線１３を介して共通信号線１４の配線容量ＣLj(j=1
〜n)に転送蓄積され、配線容量ＣLjの電位がわずかに上
昇する。つまり、各受光素子１１″における暗状態にお
ける暗電流分の電荷が配線容量ＣLjに蓄積されたのと同
じことになる。

【００３４】次に、配線容量ＣLj(j=1〜n)の電位が駆動
用ＩＣ１５によって読み取られ、駆動用ＩＣ１５から時
系列にダミ−画素２１″の信号が出力される。そして、
ダミー画素２１″毎の出力信号とは、具体的には、受光
素子１１″が出力する場合の駆動用ＩＣ１５の入力チャ
ネルのオフセット電圧のバラツキ分及び共通信号線１４
の配線容量ＣLjのバラツキによる感度のバラツキを含ん
だ受光素子１１″の暗出力の電圧である。

【００３５】ダミー画素２１″の出力が終了すると、次
にゲートパルスφＧ1 がゲート線Ｇ1 に伝達され、薄膜
トランジスタＴ1,1 〜Ｔ1,n のオン動作により、受光素
子アレイ１１の第１のブロックの受光素子１１″から光
電荷が配線容量ＣLj(j=1〜n)に転送蓄積されて共通信号
線１４の電位が上昇し、駆動用ＩＣ１５が該電位を読取
るので、駆動用ＩＣ１５からは時系列に第１のブロック
の１〜ｎの受光素子１１″の信号が出力される。

【００３６】以下、同様にしてゲ−トパルスφＧ2 〜φ
ＧN までがゲ−ト線Ｇ2 〜ＧN に伝達され、共通信号線
１４に受光素子アレイ１１の第２のブロックから第Ｎの
ブロックの出力が共通信号線１４の配線容量ＣLj(j=1〜
n)に転送蓄積されて電位が上昇し、駆動用ＩＣ１５がこ
の電位を読み取り、駆動用ＩＣ１５の出力端子１７から
は時系列に第２のブロックから第Ｎのブロックの１〜ｎ
の受光素子１１″の信号が出力される。

【００３７】よって、共通信号線１４との接続順に従
い、ダミ−画素２１″からｎ個、続いて、各受光素子１
１″からｎ×Ｎ個の出力が駆動用ＩＣ１５の出力端子
（Ｃｏｍ）１７に時系列に出力されることになる。

【００３８】次に、本実施例の画像読取装置における画
像読取方法、特にダーク補正について図３を使って説明
する。図３は、本実施例の画像読取装置の構成ブロック
図である。本実施例の画像読取装置においてダ−ク補正
を行う部分は、図３に示すように、駆動用ＩＣ１５から
のアナログ出力をディジタル信号に変換するＡ／Ｄ変換
器１８と、ダミ−画素２１″からの出力のみが記憶され
るメモリ手段１９と、受光素子１１″の画像信号からメ
モリ手段１９に記憶されている対応のダミ−画素２１″
の出力デ−タを減算して出力する減算回路２０とから構
成されている。

【００３９】ダ−ク補正処理については、各部を同期さ
せるクロックパルスＣＫがゲ−トパルス発生回路１６、
駆動用ＩＣ１５、Ａ／Ｄ変換器１８、メモリ手段１９の
それぞれに入力され、また１ライン分の読取時間を決め
るスタ−トパルスＳＴがゲ−トパルス発生回路１６、駆
動用ＩＣ１５、メモリ手段１９に入力されるようになっ
ている。

【００４０】まず、スタ−トパルスＳＴがゲ−トパルス
発生回路１６に入力されると、ゲ−トパルス発生回路１
６はゲート線Ｇ0 を介してゲートパルスφＧ0 をダミー
画素電荷転送部２２の薄膜トランジスタＴ0,j のゲ−ト
電極に出力して薄膜トランジスタＴ0,j をオンし、ダミ
ー画素２１″からの出力が前記スタートパルスＳＴに対
応して駆動用ＩＣ１５から時系列にＡ／Ｄ変換器１８へ
出力され、またクロックＣＫを基準としてＡ／Ｄ変換器
１８によりディジタル信号に変換される。

【００４１】一方、スタ−トパルスＳＴが入力されたメ
モリ手段１９は、スタ−トパルスＳＴの入力後一定時間
経過するとメモリ手段１９に入力されるダミ−画素２
１″の出力のみを書き込む。つまり、一定時間経過後に
は、Ａ／Ｄ変換器１８からのダミー画素の出力タイミン
グに同期してメモリ手段１９は書き込み状態となり、全
ダミー画素２１″の出力が書き込まれるとメモリとして
の書き込みを終了するものである。従って、スタ−トパ
ルスＳＴがメモリ手段１９への書き込み開始と終了を決
定するようになっている。そして、メモリ手段１９は、
ダミ−画素２１″の出力が書き込まれた後は、受光素子
アレイ１１の１ライン分の出力がＡ／Ｄ変換器１８から
出力される間、読み出し専用のメモリとなる。

【００４２】次に、ゲ−トパルス発生回路１６は、ゲ−
トパルスφＧ1 〜φＧN を各受光素子群１１′のブロッ
ク単位に薄膜トランジスタＴi,j のゲ−ト電極へ出力す
るので、各ブロックの受光素子１１″の出力がＡ／Ｄ変
換器１８によりディジタル信号に変換され、減算回路２
０へ出力される。

【００４３】また、メモリ手段１９内には、データの書
き込み及び読み出しを行う入出力制御部と、アクセスす
るアドレスをカウントするアドレスカウンタとが設けら
れている。そして、入出力制御部でクロックＣＫに同期
した動作とスタートパルスＳＴに対応した動作を行うこ
とができ、またアドレスカウンタでデータの入出力時に
ｎ個のダミー画素のデータのアドレスをｎ回カウントし
て初期のアドレスを示すカウンタ値に戻すようになって
いる。

【００４４】そして、アドレスカウンタが、Ａ／Ｄ変換
器１８から出力される受光素子１１″の出力に対応する
ダミ−画素２１″のデ−タのアドレスをカウントしてｎ
回（１ブロックの受光素子１１″の画素数）でリセット
し、また入出力制御部がアドレスカウンタによりカウン
トされたアドレスを参照して受光素子１１″の１番目〜
ｎ番目の出力に対応するダミー画素２１″の１番目〜ｎ
番目のデ−タにアクセスして、該当するダミ−画素２
１″のデ−タを減算回路２０へ読み出し、減算回路２０
が受光素子１１″の出力からダミ−画素２１″の出力を
減算するものである。これにより、配線容量ＣLjによる
感度のバラツキ及び駆動用ＩＣ１５の入力チャンネルで
のオフセット電圧のバラツキを考慮したダ−ク補正が為
されて、補正後の出力が本実施例の画像読取装置の減算
回路２０から出力されるようになっている。

【００４５】本実施例の画像読取装置及びその画像読取
方法によれば、ＴＦＴ駆動型イメ−ジセンサに、各共通
信号線１４毎にダ−ク補正及びその他バラツキの補正を
行うダミ−画素２１″を設け、ダミ−画素２１″の出力
を受光素子１１″からの出力より先に出力させてメモリ
手段１９に記憶しておき、ブロック毎に受光素子１１″
の出力からメモリ手段１９のデ−タを減算するようにし
ているため、少ないメモリ容量でダ−ク補正等を正確に
行うことができる効果がある。また、ダミ−画素２１″
の配置により、コストの低減、装置の小型化、或いは精
度の良い補正が行える効果がある。

【００４６】また、本実施例の画像読取方法によれば、
図２に示したように、１ライン毎にダミー画素の出力と
受光素子の出力とを繰り返してその差を取るようにして
いるので、ダミー画素と受光素子とが温度等の環境が同
じであるため、ダーク補正の精度を上げることができる
効果がある。

【００４７】次に、本発明の別の実施例の画像読取装置
について図４を使って説明する。図４は、別の実施例の
画像読取装置の構成ブロック図である。尚、図３に示す
本実施例の画像読取装置と同様の構成をとる部分につい
て同一の符号を付して説明する。別の実施例の画像読取
装置は、図４に示すように、イメ−ジセンサ部分及びダ
ミ−画素、ダミ−画素電荷転送部の部分は本実施例と同
様の構成となっており、ダ−ク補正を行う部分が、駆動
用ＩＣ１５からのアナログ出力の内でダミ−画素２１″
からの出力と受光素子１１″からの出力とを分離するス
イッチ手段２３と、ダミ−画素２１″からの出力のみを
ディジタル信号に変換するＡ／Ｄ変換器１８′と、Ａ／
Ｄ変換器１８′からの出力が画像情報として記憶される
メモリ手段１９と、メモリ手段１９からの出力をアナロ
グ信号に変換するＤ／Ａ変換器２４と、受光素子１１″
からの出力よりＤ／Ａ変換器２４からの出力を減算する
減算回路２０′と、減算回路２０′から出力されるアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器２５
とから構成されている。

【００４８】ダ−ク補正処理については、各部を同期さ
せるクロックパルスＣＫがゲ−トパルス発生回路１６、
駆動用ＩＣ１５、Ａ／Ｄ変換器１８′、メモリ手段１
９、スイッチ手段２３、Ｄ／Ａ変換器２４、Ａ／Ｄ変換
器２５にそれぞれ入力され、また１ライン分の読取時間
を決めるスタ−トパルスＳＴがゲ−トパルス発生回路１
６、駆動用ＩＣ１５、スイッチ手段２３、メモリ手段１
９に入力されるようになっている。

【００４９】尚、スイッチ手段２３は、ダミー画素２
１″からの出力のみをＡ／Ｄ変換器１８′へ出力し、受
光素子１１″からの出力を減算回路２０′へ出力するよ
うに、スタ−トパルスＳＴに対応して駆動用ＩＣ１５の
出力端子をＡ／Ｄ変換器１８′又は減算回路２０′に接
続するようになっている。

【００５０】次に、別の実施例の画像読取装置における
画像読取方法について説明する。まず、スタ−トパルス
ＳＴがゲ−トパルス発生回路１６に入力されると、ゲ−
トパルス発生回路１６はゲート線Ｇ0 を介してゲートパ
ルスφＧ0 をダミー画素電荷転送部２２の薄膜トランジ
スタＴ0,j のゲ−ト電極に出力して薄膜トランジスタＴ
0,j をオンし、ダミー画素２１″からの出力がスタート
パルスＳＴに対応して駆動用ＩＣ１５から時系列に出力
され、スイッチ手段２３を介してＡ／Ｄ変換器１８′に
入力され、ディジタル信号に変換されてメモリ手段１９
へ出力される。

【００５１】ここで、スタートパルスＳＴを基準として
ダミー画素２１″からの出力を駆動用ＩＣ１５がスイッ
チ手段２３へ出力するタイミングと、スイッチ手段２３
がＡ／Ｄ変換器１８′へ接続させるタイミングと、更に
メモリ手段１９にダミー画素２１″の出力が書き込まれ
るタイミングとは同期がとられている。そして、ダミー
画素２１″からの出力がＡ／Ｄ変換器１８′を介してメ
モリ手段１９へ出力されて書き込まれ、メモリ手段１９
へのダミー画素２１″の出力の書き込みが終了すると、
スイッチ手段２３は減算回路２０′へ接続させるように
なっている。

【００５２】従って、スタ−トパルスＳＴが入力された
メモリ手段１９は、スタ−トパルスＳＴの入力後一定時
間経過するとメモリ手段１９にダミ−画素２１″の出力
のみを書き込む。そして、ダミ−画素２１″の出力が書
き込まれた後は、受光素子アレイ１１の１ライン分の出
力がスイッチ手段２３を介して減算回路２０′へ出力さ
れる間、読み出し専用のメモリとなる。

【００５３】次に、ゲ−トパルス発生回路１６は、ゲ−
トパルスφＧ1 〜φＧN を各受光素子群１１′のブロッ
ク単位に薄膜トランジスタＴi,j のゲ−ト電極へ出力す
るので、各ブロックの受光素子１１″の出力が駆動用Ｉ
Ｃ１５よりスイッチ手段２３を介して減算回路２０′へ
出力される。

【００５４】また、メモリ手段１９内には、データの書
き込み及び読み出しを行う入出力制御部と、アクセスす
るアドレスをカウントするアドレスカウンタとが設けら
れており、入出力制御部でクロックＣＫに同期した動作
とスタートパルスＳＴに対応した動作を行うことがで
き、またアドレスカウンタでデータの入出力時にｎ個の
ダミー画素のデータのアドレスをｎ回カウントして初期
のアドレスを示すカウンタ値に戻すようになっている。

【００５５】そして、アドレスカウンタが、駆動用ＩＣ
１５からスイッチ手段２３を介して出力される受光素子
１１″の出力に対応するダミ−画素２１″のデ−タのア
ドレスをカウントしてｎ回（１ブロックの受光素子１
１″の画素数）でリセットし、また入出力制御部がアド
レスカウンタによりカウントされたアドレスを参照して
受光素子１１″の１番目〜ｎ番目の出力に対応するダミ
ー画素２１″の１番目〜ｎ番目のデ−タにアクセスし
て、該当するダミ−画素２１″のデ−タをＤ／Ａ変換器
２４に出力する。

【００５６】Ｄ／Ａ変換器２４でのアナログ信号への変
換は、Ａ／Ｄ変換器１８′に入力されるアナログ信号と
同じ信号となるよう変換が為され、また、スタ−トパル
スＳＴにより、ダミー画素２１″のデ−タがメモリ手段
１９からＤ／Ａ変換器２４を介して減算回路２０′へ出
力されるタイミングは、ブロック毎の受光素子１１″か
らの出力が駆動用ＩＣ１５からスイッチ手段２３を介し
て減算回路２０′へ出力されるタイミングと同期するよ
うになっている。

【００５７】従って、減算回路２０′では受光素子１
１″の出力の各々に対応するダミー画素２１″の出力が
同期して減算されるようになり、配線容量ＣLjによる感
度のバラツキ及び駆動用ＩＣ１５の入力チャンネルでの
オフセット電圧のバラツキを考慮したダ−ク補正が為さ
れて、補正後の出力が減算回路２０′から画像信号とし
て出力され、更にＡ／Ｄ変換器２５でディジタル信号へ
変換されて画像情報として出力されるようになってい
る。

【００５８】別の実施例の画像読取装置及びその画像読
取方法によれば、１ライン毎にダミ−画素２１″の出力
をＡ／Ｄ変換器１８′によりＡ／Ｄ変換してメモリ手段
１９に一時記憶し、受光素子１１″からのアナログ出力
に合わせて、メモリ手段１９に一時記憶されているダミ
−画素２１″の出力をＤ／Ａ変換器２４によりＤ／Ａ変
換し、アナログ状態において減算回路２０′を使ってダ
−ク補正を行い、更にＡ／Ｄ変換器２５でディジタル変
換して画像情報を出力するので、減算回路２０′からの
画像情報の出力をＡ／Ｄ変換器２５でディジタル変換す
るときに、Ａ／Ｄ変換器２５のダイナミックレンジを損
なうことがなく、分解能の高い画像情報を得ることがで
きる効果がある。

【００５９】

【発明の効果】請求項１記載の発明によれば、受光素子
の他に遮光した１ブロック分の別の受光素子を設け、ス
イッチング素子の他に別の受光素子の電荷転送を行う別
のスイッチング素子を設け、共通信号線に両方のスイッ
チング素子を接続し、別の受光素子に発生した電荷に対
応する画像情報を記憶するメモリ手段を備え、受光素子
に発生した電荷に対応する画像情報からメモリ手段に記
憶された画像情報を減算する減算回路を備えた画像読取
装置としているので、各共通信号線の持つ配線容量のバ
ラツキと駆動用ＩＣの持つ入力チャンネル毎のオフセッ
ト電圧のバラツキを無くした上でダーク補正を行うこと
ができ、またメモリ手段が１ブロック分の画像情報を記
憶するだけなのでメモリ容量を小さくできる効果があ
る。

【００６０】請求項２記載の発明によれば、１ブロック
分の別の受光素子に発生した電荷に対応する画像情報を
メモリ手段に記憶し、受光素子に発生した電荷に対応す
る画像情報からメモリ手段に記憶された画像情報を減算
回路で減算して出力する請求項１記載の画像読取装置の
画像読取方法としているので、各共通信号線の持つ配線
容量のバラツキと駆動用ＩＣの持つ入力チャンネル毎の
オフセット電圧のバラツキを無くした上でダーク補正を
行うことができ、またメモリ手段が１ブロック分の画像
情報を記憶するだけなのでメモリ容量を小さくできる効
果がある。

【００６１】請求項３記載の発明によれば、受光素子の
他に遮光した１ブロック分の別の受光素子を設け、スイ
ッチング素子の他に別の受光素子の電荷転送を行う別の
スイッチング素子を設け、共通信号線に両方のスイッチ
ング素子を接続して、別の受光素子に発生した電荷に対
応するアナログ情報を第１のＡ／Ｄ変換器に又受光素子
に発生した電荷に対応するアナログ情報を減算回路に各
々出力するスイッチ手段と、第１のＡ／Ｄ変換器で変換
されたディジタル情報を記憶するメモリ手段と、メモリ
手段内のディジタル情報をアナログ情報に変換するＤ／
Ａ変換器と、スイッチ手段から出力された受光素子の電
荷に対応するアナログ情報からＤ／Ａ変換器から出力さ
れた別の受光素子の電荷に対応するアナログ情報を減算
する減算回路と、減算回路からの出力をディジタル情報
に変換して画像情報として出力する第２のＡ／Ｄ変換器
とを備えた画像読取装置としているので、各共通信号線
の持つ配線容量のバラツキと駆動用ＩＣの持つ入力チャ
ンネル毎のオフセット電圧のバラツキを無くした上でダ
ーク補正を行うことができ、またメモリ手段が１ブロッ
ク分の画像情報を記憶するだけなのでメモリ容量を小さ
くでき、更に減算回路でアナログ情報のままダーク補正
を行えるため、第２のＡ／Ｄ変換器のダイナミックレン
ジを損うことがなく、分解能の高い画像情報を得ること
ができる効果がある。

【００６２】請求項４記載の発明によれば、１ブロック
分の別の受光素子に発生した電荷に対応するアナログ情
報をスイッチ手段を介して第１のＡ／Ｄ変換器でディジ
タル情報に変換してメモリ手段に記憶し、受光素子に発
生した電荷に対応するアナログ情報がスイッチ手段を介
して減算回路に入力されるのに同期してメモリ手段に記
憶されたディジタル情報がＤ／Ａ変換器でアナログ情報
に変換されて減算回路に入力され、スイッチ手段を介し
て出力された受光素子の電荷に対応するアナログ情報か
らＤ／Ａ変換器より出力された別の受光素子の電荷に対
応するアナログ情報を減算回路で減算し、第２のＡ／Ｄ
変換器で減算回路からの出力をディジタル情報に変換し
て画像情報として出力する請求項３記載の画像読取装置
の画像読取方法としているので、各共通信号線の持つ配
線容量のバラツキと駆動用ＩＣの持つ入力チャンネル毎
のオフセット電圧のバラツキを無くした上でダーク補正
を行うことができ、またメモリ手段が１ブロック分の画
像情報を記憶するだけなのでメモリ容量を小さくでき、
更に減算回路でアナログ情報のままダーク補正を行える
ため、第２のＡ／Ｄ変換器のダイナミックレンジを損う
ことがなく、分解能の高い画像情報を得ることができる
効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る画像読取装置のイメ
−ジセンサの等価回路図である。

【図２】 本実施例の画像読取装置における画像読取タ
イミングチャ−ト図である。

【図３】 本実施例の画像読取装置の構成ブロック図で
ある。

【図４】 別の実施例の画像読取装置の構成ブロック図
である。

【図５】 従来のＴＦＴ駆動型イメ−ジセンサの等価回
路図である。

【図６】 従来のＴＦＴ駆動型イメ−ジセンサの１画素
の等価回路図である。

【符号の説明】

１１…受光素子アレイ、 １１′…受光素子群、 １
１″…受光素子、 １２…電荷転送部、 １３…多層配
線、 １４…共通信号線、 １５…駆動用ＩＣ、１６…
ゲートパルス発生回路、 １７…出力端子、 １８，１
８′…Ａ／Ｄ変換器、 １９…メモリ手段、 ２０，２
０′…減算回路、 ２１′…ダミ−画素列、 ２１″…
ダミ−画素、 ２２…ダミ−画素電荷転送部、 ２３…
スイッチ手段、 ２４…Ｄ／Ａ変換器、 ２５…Ａ／Ｄ
変換器、 Ｔ…薄膜トランジスタ、 Ｐ…フォトダイオ
ード、 Ｇ…ゲート線、 φＧ…ゲートパルス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の受光素子を１ブロックとして複数
   ブロックを主走査方向にライン状に配列した受光素子ア
   レイと、前記受光素子にそれぞれ接続し、前記受光素子
   で発生した電荷を前記ブロック単位に転送するスイッチ
   ング素子と、前記スイッチング素子に接続し、前記電荷
   を保持する容量を備えた共通信号線と、前記共通信号線
   が接続し、前記電荷を画像情報として出力する駆動用Ｉ
   Ｃとを具備する画像読取装置において、前記受光素子の
   １ブロックと同数の遮光された別の受光素子と、前記別
   の受光素子にそれぞれ接続し、前記別の受光素子で発生
   した電荷を転送する別のスイッチング素子とを有し、前
   記別のスイッチング素子が前記共通信号線に接続し、前
   記別の受光素子の電荷を画像情報として記憶するメモリ
   手段と、前記受光素子の電荷に対応する画像情報から前
   記メモリ手段に記憶された前記別の受光素子の電荷に対
   応する画像情報を減算する減算回路とを設けたことを特
   徴とする画像読取装置。
2. 【請求項２】 前記別の受光素子で発生する電荷を前記
   別のスイッチング素子で前記共通信号線の容量に転送
   し、前記駆動用ＩＣで前記別の受光素子の電荷を時系列
   に画像情報として出力し、該画像情報を前記メモリ手段
   に記憶し、前記受光素子で発生する電荷を前記ブロック
   単位に前記共通信号線の容量に転送し、前記駆動用ＩＣ
   で前記受光素子の電荷を時系列に画像情報として出力
   し、該画像情報から前記メモリ手段に記憶された前記画
   像情報を前記減算回路で減算して出力することを特徴と
   する請求項１記載の画像読取装置の画像読取方法。
3. 【請求項３】 複数の受光素子を１ブロックとして複数
   ブロックを主走査方向にライン状に配列した受光素子ア
   レイと、前記受光素子にそれぞれ接続し、前記受光素子
   で発生した電荷を前記ブロック単位に転送するスイッチ
   ング素子と、前記スイッチング素子に接続し、前記電荷
   を保持する容量を備えた共通信号線と、前記共通信号線
   が接続し、前記電荷をアナログ情報として出力する駆動
   用ＩＣとを具備する画像読取装置において、前記受光素
   子の１ブロックと同数の遮光された別の受光素子と、前
   記別の受光素子にそれぞれ接続し、前記別の受光素子で
   発生した電荷を転送する別のスイッチング素子とを有
   し、前記別のスイッチング素子が前記共通信号線に接続
   し、前記別の受光素子の電荷に対応するアナログ情報と
   前記受光素子の電荷に対応するアナログ情報とを分離し
   て別々に出力するスイッチ手段と、前記スイッチ手段か
   ら出力された前記別の受光素子の電荷に対応するアナロ
   グ情報をディジタル情報に変換する第１のＡ／Ｄ変換器
   と、前記第１のＡ／Ｄ変換器で変換されたディジタル情
   報を記憶するメモリ手段と、前記メモリ手段に記憶され
   たディジタル情報をアナログ情報に変換するＤ／Ａ変換
   器と、前記スイッチ手段から出力された前記受光素子の
   電荷に対応するアナログ情報から前記Ｄ／Ａ変換器から
   出力された前記別の受光素子の電荷に対応するアナログ
   情報を減算する減算回路と、前記減算回路からの出力を
   ディジタル情報に変換して画像情報として出力する第２
   のＡ／Ｄ変換器とを設けたことを特徴とする画像読取装
   置。
4. 【請求項４】 前記別の受光素子で発生する電荷を前記
   別のスイッチング素子で前記共通信号線の容量に転送
   し、前記駆動用ＩＣで前記別の受光素子の電荷を時系列
   にアナログ情報として出力し、該アナログ情報を前記ス
   イッチ手段を介して前記第１のＡ／Ｄ変換器へ出力し、
   前記第１のＡ／Ｄ変換器で該アナログ情報をディジタル
   情報へ変換して前記メモリ手段に出力し、該ディジタル
   情報を前記メモリ手段に記憶し、前記受光素子で発生す
   る電荷を前記ブロック単位に前記共通信号線の容量に転
   送し、前記駆動用ＩＣで前記受光素子の電荷を時系列に
   アナログ情報として出力し、該アナログ情報を前記スイ
   ッチ手段を介して前記減算回路に出力し、該アナログ情
   報が前記減算回路へ出力されるのに同期して前記メモリ
   手段に記憶されたディジタル情報が前記Ｄ／Ａ変換器で
   アナログ情報に変換されて前記減算回路へ出力され、前
   記スイッチ手段から出力された前記受光素子の電荷に対
   応するアナログ情報から前記Ｄ／Ａ変換器から出力され
   たアナログ情報を前記減算回路で減算して前記第２のＡ
   ／Ｄ変換器へ出力し、前記第２のＡ／Ｄ変換器で前記減
   算回路からの出力をディジタル情報に変換して画像情報
   として出力することを特徴とする請求項３記載の画像読
   取装置の画像読取方法。