JP3000614B2 - Ｃｃｄ撮像素子 - Google Patents
Ｃｃｄ撮像素子Info
- Publication number
- JP3000614B2 JP3000614B2 JP2089320A JP8932090A JP3000614B2 JP 3000614 B2 JP3000614 B2 JP 3000614B2 JP 2089320 A JP2089320 A JP 2089320A JP 8932090 A JP8932090 A JP 8932090A JP 3000614 B2 JP3000614 B2 JP 3000614B2
- Authority
- JP
- Japan
- Prior art keywords
- reset pulse
- output
- reset
- timing generator
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCCD撮像素子、特に一次元的な画像情報をア
ナログ電気情報に変換し、自己走査機能により時系列的
な電気信号として出力する所謂ラインセンサに関する。
ナログ電気情報に変換し、自己走査機能により時系列的
な電気信号として出力する所謂ラインセンサに関する。
本発明は、少なくとも出力部に供給されるリセットパ
ルスを発生するタイミング発生器が感光部及び上記出力
部と共に１つの基板上に形成されてなるCCD撮像素子に
おいて、論理回路を有してなるリセットパルス切換部を
上記基板上に形成し、上記論理回路に供給される制御信
号により、上記タイミング発生器からのリセットパルス
と上記基板の外部からのリセットパルスとを選択的に切
換えるように構成することにより、出力部に供給される
リセットパルスの出力タイミングを任意に設定できるよ
うにして、例えば解像度をまびく際（解像度を粗くする
際）、外部メモリ等を用いずにCCD撮像素子自体で行な
えるようにしたものである。
ルスを発生するタイミング発生器が感光部及び上記出力
部と共に１つの基板上に形成されてなるCCD撮像素子に
おいて、論理回路を有してなるリセットパルス切換部を
上記基板上に形成し、上記論理回路に供給される制御信
号により、上記タイミング発生器からのリセットパルス
と上記基板の外部からのリセットパルスとを選択的に切
換えるように構成することにより、出力部に供給される
リセットパルスの出力タイミングを任意に設定できるよ
うにして、例えば解像度をまびく際（解像度を粗くする
際）、外部メモリ等を用いずにCCD撮像素子自体で行な
えるようにしたものである。
〔従来の技術〕 一般に、ラインセンサは、ファクシミリ、デジタル式
複写機や各種画像読取器などのOA機器の画像入力デバイ
スとして、あるいは、自動焦点カメラの測距用センサ、
バーコード読取器、小型複写機、電子黒板などの画像入
力デバイスとして広く用いられている。構成的には、一
次元状に並んだ感光部と、そこで発生した光電流や電荷
を読取るための走査部及び出力部からなる。そして、こ
の感光部が原稿幅よりも短かく、レンズ系により感光部
に原稿を縮小・結像させ画像の読取りを行なうIC型ライ
ンセンサと、感光部が原稿幅と同じ長さを有し、等倍的
に原稿を読取る密着型ラインセンサとに分類される。今
回は、もっぱらIC型ラインセンサについて説明する。
複写機や各種画像読取器などのOA機器の画像入力デバイ
スとして、あるいは、自動焦点カメラの測距用センサ、
バーコード読取器、小型複写機、電子黒板などの画像入
力デバイスとして広く用いられている。構成的には、一
次元状に並んだ感光部と、そこで発生した光電流や電荷
を読取るための走査部及び出力部からなる。そして、こ
の感光部が原稿幅よりも短かく、レンズ系により感光部
に原稿を縮小・結像させ画像の読取りを行なうIC型ライ
ンセンサと、感光部が原稿幅と同じ長さを有し、等倍的
に原稿を読取る密着型ラインセンサとに分類される。今
回は、もっぱらIC型ラインセンサについて説明する。
従来のIC型ラインセンサは、第８図に示すように、例
えばPNフォトダイオードが多数一次元的に配列された感
光部（21）と、この感光部（21）の両側に夫々シフトゲ
ート（22a），（22b）を隔てて設けられ、シフトゲート
（22a），（22b）を介して転送された感光部（21）の電
荷をタイミング発生器（23）からの２相クロックにより
出力部（24）に供給するアナログシフトレジスタ（25
a），（25b）とを有する。出力部（24）は、出力ゲート
（OG）、リセットゲート（RG）、浮遊拡散領域（FD）、
ドレイン領域（DD）、出力バッファ（27）及び出力端子
（φout）とを有する。そして、シフトレジスタ（25
a），（25b）からの電荷が浮遊拡散領域（FD）に流入す
ることにより引起こされる電圧変化を出力バッファ（2
7）を介して出力端子（φout）から出力信号Voutとして
取出すようになされている。浮遊拡散領域（FD）に流入
した電荷は、その後、タイミング発生器（23）からのリ
セットパルスPRがリセットゲート（RG）に印加されるこ
とによって、初期値Vddにリセットされる。尚、感光部
（21）、タイミング発生器（23）及び出力部（24）は一
つの基板上に形成される。
えばPNフォトダイオードが多数一次元的に配列された感
光部（21）と、この感光部（21）の両側に夫々シフトゲ
ート（22a），（22b）を隔てて設けられ、シフトゲート
（22a），（22b）を介して転送された感光部（21）の電
荷をタイミング発生器（23）からの２相クロックにより
出力部（24）に供給するアナログシフトレジスタ（25
a），（25b）とを有する。出力部（24）は、出力ゲート
（OG）、リセットゲート（RG）、浮遊拡散領域（FD）、
ドレイン領域（DD）、出力バッファ（27）及び出力端子
（φout）とを有する。そして、シフトレジスタ（25
a），（25b）からの電荷が浮遊拡散領域（FD）に流入す
ることにより引起こされる電圧変化を出力バッファ（2
7）を介して出力端子（φout）から出力信号Voutとして
取出すようになされている。浮遊拡散領域（FD）に流入
した電荷は、その後、タイミング発生器（23）からのリ
セットパルスPRがリセットゲート（RG）に印加されるこ
とによって、初期値Vddにリセットされる。尚、感光部
（21）、タイミング発生器（23）及び出力部（24）は一
つの基板上に形成される。
このIC型ラインセンサは、現在5000画素のものが発表
され、市場に供給されている。
され、市場に供給されている。
上記IC型ラインセンサは、読取密度が高く、高解像度
が期待できるが、使用者によっては、高解像度はそれ程
必要ではなく、感度を向上させたいという要望がある。
これは、ラインセンサをディスプレイ等の使用する際、
2500画素分のデータで比較的鮮明な画像が得られるから
である。5000画素分のデータを2500画素分のデータに補
正する、即ち解像度をまびく（解像度を粗くする）ため
には、リセットパルスPRの出力タイミング、即ち繰返し
周期を現状の２倍にすれば達成できる。
が期待できるが、使用者によっては、高解像度はそれ程
必要ではなく、感度を向上させたいという要望がある。
これは、ラインセンサをディスプレイ等の使用する際、
2500画素分のデータで比較的鮮明な画像が得られるから
である。5000画素分のデータを2500画素分のデータに補
正する、即ち解像度をまびく（解像度を粗くする）ため
には、リセットパルスPRの出力タイミング、即ち繰返し
周期を現状の２倍にすれば達成できる。
ところが、従来のラインセンサにおいては、タイミン
グ発生器（23）が感光部（21）と共に一つの基板上に形
成されているため、タイミング発生器（23）からのリセ
ットパルスPRの出力タイミングを変更することは、実質
上不可能である。従って、上記要望を達成するために
は、１画素と２画素、３画素と４画素‥‥4999画素と50
00画素の各２画素分のデータをラインセンサに別体に設
けた外部メモリ等を使って演算し、2500画素分のデータ
として出力させる必要があり、ラインセンサにおける構
造の複雑化、高価格化を招くという不都合がある。
グ発生器（23）が感光部（21）と共に一つの基板上に形
成されているため、タイミング発生器（23）からのリセ
ットパルスPRの出力タイミングを変更することは、実質
上不可能である。従って、上記要望を達成するために
は、１画素と２画素、３画素と４画素‥‥4999画素と50
00画素の各２画素分のデータをラインセンサに別体に設
けた外部メモリ等を使って演算し、2500画素分のデータ
として出力させる必要があり、ラインセンサにおける構
造の複雑化、高価格化を招くという不都合がある。
本発明は、このような点に鑑みて成されたもので、そ
の目的とするところは、リセットパルスの出力タイミン
グをラインセンサ自体で任意に設定することができ、構
造の複雑化、高価格化を招来させることなく、上記要望
を達成することができるCCD撮像素子を提供することに
ある。
の目的とするところは、リセットパルスの出力タイミン
グをラインセンサ自体で任意に設定することができ、構
造の複雑化、高価格化を招来させることなく、上記要望
を達成することができるCCD撮像素子を提供することに
ある。
本発明は、少なくとも出力部（４）に供給されるリセ
ットパルスPRを発生するタイミング発生器（５）が感光
部（１）及び上記出力部（４）と共に１つの基板上に形
成されてなるCCD撮像素子（Ａ）において、論理回路（1
0a）及び（10b）を有してなるリセットパルス切換部
（９）を上記基板上に形成し、論理回路（10a）及び（1
0b）に供給される制御信号Scにより、タイミング発生器
（５）からのリセットパルスPRと上記基板の外部からの
リセットパルスPrとを選択的に切換えるようにして構成
する。
ットパルスPRを発生するタイミング発生器（５）が感光
部（１）及び上記出力部（４）と共に１つの基板上に形
成されてなるCCD撮像素子（Ａ）において、論理回路（1
0a）及び（10b）を有してなるリセットパルス切換部
（９）を上記基板上に形成し、論理回路（10a）及び（1
0b）に供給される制御信号Scにより、タイミング発生器
（５）からのリセットパルスPRと上記基板の外部からの
リセットパルスPrとを選択的に切換えるようにして構成
する。
上述の本発明の構成によれば、論理回路（10a）及び
（10b）を有してなるリセットパルス切換部（９）を形
成し、論理回路（10a）及び（10b）に供給される制御信
号Scにより、タイミング発生器（５）からのリセットパ
ルスPRと基板の外部からのリセットパルスPrとを選択的
に切換えるようにしたので、ラインセンサ（Ａ）の出力
部（４）、特にリセットゲート（RG）に供給するリセッ
トパルスの出力タイミングを任意に設定することができ
る。従って、例えば解像度をまびく際、基板の外部から
のリセットパルスPrをリセットゲート（RG）に供給し
て、通常のリセット周期よりも例えば２倍のリセット周
期で浮遊拡散領域（FD）に流入した電荷をリセットする
ことができる。このことにより、浮遊拡散領域（FD）に
は、１画素と２画素、３画素と４画素‥‥というように
夫々２画素分のデータが蓄積されるため、出力端子（φ
out）からは、２画素分のデータが加算（積分）された
出力信号として取出され、実質的に解像度のまびきを達
成させることができる。このように、上記解像度のまび
きは、外部メモリ等を使用せず、感光部（１）と共に一
つの基板上に形成したリセットパルス切換部（９）で行
なえるため、ラインセンサ（Ａ）における構造の複雑
化、高価格化を招来させることなく、ラインセンサ
（Ａ）の多機能化を実現させることができる。
（10b）を有してなるリセットパルス切換部（９）を形
成し、論理回路（10a）及び（10b）に供給される制御信
号Scにより、タイミング発生器（５）からのリセットパ
ルスPRと基板の外部からのリセットパルスPrとを選択的
に切換えるようにしたので、ラインセンサ（Ａ）の出力
部（４）、特にリセットゲート（RG）に供給するリセッ
トパルスの出力タイミングを任意に設定することができ
る。従って、例えば解像度をまびく際、基板の外部から
のリセットパルスPrをリセットゲート（RG）に供給し
て、通常のリセット周期よりも例えば２倍のリセット周
期で浮遊拡散領域（FD）に流入した電荷をリセットする
ことができる。このことにより、浮遊拡散領域（FD）に
は、１画素と２画素、３画素と４画素‥‥というように
夫々２画素分のデータが蓄積されるため、出力端子（φ
out）からは、２画素分のデータが加算（積分）された
出力信号として取出され、実質的に解像度のまびきを達
成させることができる。このように、上記解像度のまび
きは、外部メモリ等を使用せず、感光部（１）と共に一
つの基板上に形成したリセットパルス切換部（９）で行
なえるため、ラインセンサ（Ａ）における構造の複雑
化、高価格化を招来させることなく、ラインセンサ
（Ａ）の多機能化を実現させることができる。
以下、第１図〜第７図を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は、本実施例に係るCCD撮像素子、特にIC型ラ
インセンサ（Ａ）を示す構成図である。
インセンサ（Ａ）を示す構成図である。
このラインセンサ（Ａ）は、図示する如く例えば、HA
D（Hold Accumulation Diode）が多数一次元的に配列さ
れた感光部（１）と、この感光部（１）の両側に夫々シ
フトゲート（2a）及び（2b）を隔てて設けられ、例えば
CCDで構成されるアナログシフトレジスタ（3a）及び（3
b）と、これらシフトレジスタ（3a）及び（3b）で順次
転送される信号電荷を電圧変換し、出力信号Ｓとして出
力する出力部（４）とを有して成る。これら感光部
（１）、シフトゲート（２）、シフトレジスタ（３）及
び出力部（４）は同一基板上に形成される。
D（Hold Accumulation Diode）が多数一次元的に配列さ
れた感光部（１）と、この感光部（１）の両側に夫々シ
フトゲート（2a）及び（2b）を隔てて設けられ、例えば
CCDで構成されるアナログシフトレジスタ（3a）及び（3
b）と、これらシフトレジスタ（3a）及び（3b）で順次
転送される信号電荷を電圧変換し、出力信号Ｓとして出
力する出力部（４）とを有して成る。これら感光部
（１）、シフトゲート（２）、シフトレジスタ（３）及
び出力部（４）は同一基板上に形成される。
感光部（１）は、D1〜D35よりなるダミー画素部（D1
〜D17は図示せず）と、S1〜S5000よりなる有効画素部か
らなる。また、一方のシフトレジスタ（3a）は、シフト
ゲート（2a）を介して感光部（１）の各画素のうち、例
えば奇数番目の画素（S1,S3‥‥S4999）の電荷が転送さ
れるようになされ、他方のシフトレジスタ（3b）は、シ
フトゲート（2b）を介して例えば偶数番目の画素（S2,S
4‥‥S5000）の電荷が転送されるようになされている。
そして、同一基板上に形成されたタイミング発生器
（５）からの２相クロックφ１及びφ２を夫々ドライバ
（6a）及び（6b）を介して各シフトレジスタ（3a）及び
（3b）に供給することによって、感光部（１）から供給
された電荷を出力部（４）側に順次転送し、シフトレジ
スタ（3a）及び（3b）の最終段部分において、奇数画
素、偶数画素夫々の情報を信号電荷の状態のまま順序補
正して順次出力部（４）に供給する。出力部（４）は、
出力ゲート（OG）、リセットゲート（RG）、浮遊拡散領
域（FD）、ドレイン領域（DD）、出力バッファ（８）及
び出力端子φoutとを有して成り、上記シフトレジスタ
（3a）及び（3b）からの信号電荷は浮遊拡散領域（FD）
に流入する。そして、この電荷の流入によって引起こさ
れる電圧変化を出力バッファ（８）を介して出力端子φ
outから出力信号Voutとして取出すようになされてい
る。浮遊拡散領域（FD）に流入した電荷は、その後、タ
イミング発生器（５）からのリセットパルスPRがリセッ
トゲート（RG）に印加されることによって、初期値Vdd
にリセットされる。
〜D17は図示せず）と、S1〜S5000よりなる有効画素部か
らなる。また、一方のシフトレジスタ（3a）は、シフト
ゲート（2a）を介して感光部（１）の各画素のうち、例
えば奇数番目の画素（S1,S3‥‥S4999）の電荷が転送さ
れるようになされ、他方のシフトレジスタ（3b）は、シ
フトゲート（2b）を介して例えば偶数番目の画素（S2,S
4‥‥S5000）の電荷が転送されるようになされている。
そして、同一基板上に形成されたタイミング発生器
（５）からの２相クロックφ１及びφ２を夫々ドライバ
（6a）及び（6b）を介して各シフトレジスタ（3a）及び
（3b）に供給することによって、感光部（１）から供給
された電荷を出力部（４）側に順次転送し、シフトレジ
スタ（3a）及び（3b）の最終段部分において、奇数画
素、偶数画素夫々の情報を信号電荷の状態のまま順序補
正して順次出力部（４）に供給する。出力部（４）は、
出力ゲート（OG）、リセットゲート（RG）、浮遊拡散領
域（FD）、ドレイン領域（DD）、出力バッファ（８）及
び出力端子φoutとを有して成り、上記シフトレジスタ
（3a）及び（3b）からの信号電荷は浮遊拡散領域（FD）
に流入する。そして、この電荷の流入によって引起こさ
れる電圧変化を出力バッファ（８）を介して出力端子φ
outから出力信号Voutとして取出すようになされてい
る。浮遊拡散領域（FD）に流入した電荷は、その後、タ
イミング発生器（５）からのリセットパルスPRがリセッ
トゲート（RG）に印加されることによって、初期値Vdd
にリセットされる。
しかして、本例においては、タイミング発生器（５）
の次段にタイミング発生器（５）からのリセットパルス
PRと基板の外部からのリセットパルスPrを選択的に切換
えるリセットパルス切換部（９）を形成してなる。この
リセットパルス切換部（９）は、第２図に示すように、
２つの論理回路であるNAND回路（10a）及び（10b）が直
列に接続されて構成され、感光部（１）、タイミング発
生器（５）等と共に同一基板上に形成される。この２つ
のNAND回路（10a）及び（10b）のうち、一方のNAND回路
（10a）に、タイミング発生器（５）からのリセットパ
ルスPRと第１の制御信号SC1が供給され、他方のNAND回
路（10b）に、一方のNAND回路（10a）からの出力信号S1
が供給されると共に、基板の外部からのリセットパルス
Prもしくは第２の制御信号SC2が選択的に供給されるよ
うになされている。尚、このリセットパルス切換部
（９）の次段に、NAND回路（10b）からの出力S2を維持
するためのバッファ（11）及びその出力レベルを補正す
るドライバ（12）を設けるのが好ましい。バッファ（1
1）は例えばNOT回路等で構成される。
の次段にタイミング発生器（５）からのリセットパルス
PRと基板の外部からのリセットパルスPrを選択的に切換
えるリセットパルス切換部（９）を形成してなる。この
リセットパルス切換部（９）は、第２図に示すように、
２つの論理回路であるNAND回路（10a）及び（10b）が直
列に接続されて構成され、感光部（１）、タイミング発
生器（５）等と共に同一基板上に形成される。この２つ
のNAND回路（10a）及び（10b）のうち、一方のNAND回路
（10a）に、タイミング発生器（５）からのリセットパ
ルスPRと第１の制御信号SC1が供給され、他方のNAND回
路（10b）に、一方のNAND回路（10a）からの出力信号S1
が供給されると共に、基板の外部からのリセットパルス
Prもしくは第２の制御信号SC2が選択的に供給されるよ
うになされている。尚、このリセットパルス切換部
（９）の次段に、NAND回路（10b）からの出力S2を維持
するためのバッファ（11）及びその出力レベルを補正す
るドライバ（12）を設けるのが好ましい。バッファ（1
1）は例えばNOT回路等で構成される。
次に、このリセットパルス切換部（９）の動作を第２
図〜第４図に基いて説明する。
図〜第４図に基いて説明する。
まず、第３図Ａで示すタイミング発生器（５）からの
リセットパルスPRをそのまま用いたい場合は、第３図に
示すように、各NAND回路（10a）及び（10b）に夫々第１
及び第２の制御信号SC1及びSC2を供給すると共に、各制
御信号SC1及びSC2を常時ハイレベルに設定する（第３図
Ｂ及びＤ参照）。このとき、NAND回路（10a）からの出
力は、第３図Ｃに示すように、リセットパルスPRが反転
したかたちの出力信号S1となり、NAND回路（10b）、即
ちリセットパルス切換部（９）からは、NAND回路（10
a）からの出力信号S1が更に反転されてタイミング発生
器（５）からのリセットパルスPRと同様の出力タイミン
グをもつ信号STGが出力される（第３図Ｅ参照）。そし
て、この信号STGをバッファ（11）及びドライバ（12）
を介してその出力レベルをタイミング発生器（５）から
のリセットパルスPRの出力レベルと同等となるように補
正したのち、この補正された信号PR′（第３図Ｆ参照）
をリセットゲート（RG）に供給する。
リセットパルスPRをそのまま用いたい場合は、第３図に
示すように、各NAND回路（10a）及び（10b）に夫々第１
及び第２の制御信号SC1及びSC2を供給すると共に、各制
御信号SC1及びSC2を常時ハイレベルに設定する（第３図
Ｂ及びＤ参照）。このとき、NAND回路（10a）からの出
力は、第３図Ｃに示すように、リセットパルスPRが反転
したかたちの出力信号S1となり、NAND回路（10b）、即
ちリセットパルス切換部（９）からは、NAND回路（10
a）からの出力信号S1が更に反転されてタイミング発生
器（５）からのリセットパルスPRと同様の出力タイミン
グをもつ信号STGが出力される（第３図Ｅ参照）。そし
て、この信号STGをバッファ（11）及びドライバ（12）
を介してその出力レベルをタイミング発生器（５）から
のリセットパルスPRの出力レベルと同等となるように補
正したのち、この補正された信号PR′（第３図Ｆ参照）
をリセットゲート（RG）に供給する。
次に、タイミング発生器（５）からのリセットパルス
PRのかわりに第４図Ｄで示す基板の外部からのリセット
パルスPrを用いたい場合は、NAND回路（10a）に供給さ
れる第１の制御信号SC1を常時ローレベルに設定すると
共に（第４図Ｂ参照）、NAND回路（10b）に基板の外部
からのリセットパルスPrを供給する。このとき、第４図
Ｃに示すように、NAND回路（10a）からの出力S1が常時
ハイレベルになって、タイミング発生器（５）からのリ
セットパルスPRが擬似的に無効になされるため、NAND回
路（10b）、即ちリセットパルス切換部（９）からは、
第４図Ｅに示すように、基板の外部からのリセットパル
スPrを反転させたかたちの信号SEXTが出力される。そし
て、この信号SEXTをバッファ（11）及びドライバ（12）
を介してその出力レベルをリセットパルスPR（あるいは
Pr）の出力レベルと同等となるように補正したのち、こ
の補正された信号Pr′（第４図Ｆ参照）をリセットゲー
ト（RG）に供給する。この基板の外部からのリセットパ
ルスPrの出力タイミングを第４図Ｄに示すように、第４
図Ａで示すタイミング発生器（５）からのリセットパル
スPRよりもその繰返し周期を２倍にした信号にすれば、
リセットゲート（RG）には、タイミング発生器（５）か
らのリセットパルスPRを１つ置きにまびきしたかたちの
リセットパルスPr′が供給されることになる。もちろ
ん、基板の外部からのリセットパルスPrは、その繰返し
周期を任意に設定することができる。
PRのかわりに第４図Ｄで示す基板の外部からのリセット
パルスPrを用いたい場合は、NAND回路（10a）に供給さ
れる第１の制御信号SC1を常時ローレベルに設定すると
共に（第４図Ｂ参照）、NAND回路（10b）に基板の外部
からのリセットパルスPrを供給する。このとき、第４図
Ｃに示すように、NAND回路（10a）からの出力S1が常時
ハイレベルになって、タイミング発生器（５）からのリ
セットパルスPRが擬似的に無効になされるため、NAND回
路（10b）、即ちリセットパルス切換部（９）からは、
第４図Ｅに示すように、基板の外部からのリセットパル
スPrを反転させたかたちの信号SEXTが出力される。そし
て、この信号SEXTをバッファ（11）及びドライバ（12）
を介してその出力レベルをリセットパルスPR（あるいは
Pr）の出力レベルと同等となるように補正したのち、こ
の補正された信号Pr′（第４図Ｆ参照）をリセットゲー
ト（RG）に供給する。この基板の外部からのリセットパ
ルスPrの出力タイミングを第４図Ｄに示すように、第４
図Ａで示すタイミング発生器（５）からのリセットパル
スPRよりもその繰返し周期を２倍にした信号にすれば、
リセットゲート（RG）には、タイミング発生器（５）か
らのリセットパルスPRを１つ置きにまびきしたかたちの
リセットパルスPr′が供給されることになる。もちろ
ん、基板の外部からのリセットパルスPrは、その繰返し
周期を任意に設定することができる。
次に、本例に係るラインセンサ（Ａ）の動作を説明す
る。
る。
通常の読出し、即ち5000画素分のデータ読出しの場
合、まず、第１図に示すように、タイミング発生器
（５）からの転送パルスPTをドライバ（6b）を介して両
シフトゲート（2a）及び（2b）に供給する。シフトゲー
ト（2a）及び（2b）は、この転送パルスPTに基いて受光
期間（積分期間）中に感光部（１）で発生した信号電荷
を夫々対応するシフトレジスタ（3a）及び（3b）に転送
する。その後、タイミング発生器（５）からの２相クロ
ックφ１及びφ２をドライバ（6a）及び（6b）を介して
各シフトレジスタ（3a）及び（3b）に供給する。各シフ
トレジスタ（3a）及び（3b）は、この２相クロックφ１
及びφ２に基いて信号電荷を最終段側へ順次転送すると
共に、最終段の部分で順序補正を行なう。
合、まず、第１図に示すように、タイミング発生器
（５）からの転送パルスPTをドライバ（6b）を介して両
シフトゲート（2a）及び（2b）に供給する。シフトゲー
ト（2a）及び（2b）は、この転送パルスPTに基いて受光
期間（積分期間）中に感光部（１）で発生した信号電荷
を夫々対応するシフトレジスタ（3a）及び（3b）に転送
する。その後、タイミング発生器（５）からの２相クロ
ックφ１及びφ２をドライバ（6a）及び（6b）を介して
各シフトレジスタ（3a）及び（3b）に供給する。各シフ
トレジスタ（3a）及び（3b）は、この２相クロックφ１
及びφ２に基いて信号電荷を最終段側へ順次転送すると
共に、最終段の部分で順序補正を行なう。
その後、第５図及び第６図に示すように、例えばt1時
において、最終段の第２蓄積電極（ST2）下に例えば１
画素目の電荷が蓄積されているとき、出力端子φoutに
て０レベルが検出される。次いで、t2時において、第２
蓄積電極（ST2）下にあった１画素目の電荷が浮遊拡散
領域（FD）に転送・蓄積され、出力端子φoutにてその
電荷の量に応じた電位VS1が検出される。このとき、２
画素目の電荷が第１蓄積電極（ST1）下に転送・蓄積さ
れる。次いで、t3時において、リセットゲート（RG）に
リセットパルスPRが供給され、浮遊拡散領域（FD）に蓄
積されていた電荷が掃き出される。この5000画素読出し
の場合、リセットゲート（RG）に供給されるリセットパ
ルスは、タイミング発生器（５）からのリセットパルス
PRが用いられる。即ち、上記リセットパルス切換部
（９）の説明ですでに述べたように、リセットパルス切
換部（９）の各NAND回路（10a）及び（10b）に第３図で
示す第１及び第２の制御信号SC1及びSC2を夫々供給し
て、リセットゲート（RG）にタイミング発生器（５）か
らのリセットパルスPRと同じ出力タイミングを有するリ
セットパルスPR′を供給する。その後、t4時において、
出力端子φoutから０レベルが検出される。このt3及びt
4時において、第１蓄積電極（ST1）下にあった２画素目
の電荷が第２蓄積電極（ST2）下に転送・蓄積される。
そして、次のt5時において、第２蓄積電極（ST2）下に
あった２画素目の電荷が浮遊拡散領域（FD）に転送・蓄
積され、出力端子φoutにてその電荷の量に応じた電位V
S2検出される。このとき、３画素目の電荷が第１蓄積電
極（ST1）下に転送・蓄積される。次いで、t6時におい
て、リセットゲート（RG）にリセットパルスPR（RR′）
が供給され、浮遊拡散領域（FD）に蓄積されていた電荷
が全て掃き出される。このとき、第１蓄積電極（ST1）
下にあった３画素目の電荷が第２蓄積電極（ST2）下に
転送・蓄積される。この一連の動作が繰り返されること
によって、出力端子φoutから感光部（１）における500
0画素分のデータが１画素分ずつ順次読出される。
において、最終段の第２蓄積電極（ST2）下に例えば１
画素目の電荷が蓄積されているとき、出力端子φoutに
て０レベルが検出される。次いで、t2時において、第２
蓄積電極（ST2）下にあった１画素目の電荷が浮遊拡散
領域（FD）に転送・蓄積され、出力端子φoutにてその
電荷の量に応じた電位VS1が検出される。このとき、２
画素目の電荷が第１蓄積電極（ST1）下に転送・蓄積さ
れる。次いで、t3時において、リセットゲート（RG）に
リセットパルスPRが供給され、浮遊拡散領域（FD）に蓄
積されていた電荷が掃き出される。この5000画素読出し
の場合、リセットゲート（RG）に供給されるリセットパ
ルスは、タイミング発生器（５）からのリセットパルス
PRが用いられる。即ち、上記リセットパルス切換部
（９）の説明ですでに述べたように、リセットパルス切
換部（９）の各NAND回路（10a）及び（10b）に第３図で
示す第１及び第２の制御信号SC1及びSC2を夫々供給し
て、リセットゲート（RG）にタイミング発生器（５）か
らのリセットパルスPRと同じ出力タイミングを有するリ
セットパルスPR′を供給する。その後、t4時において、
出力端子φoutから０レベルが検出される。このt3及びt
4時において、第１蓄積電極（ST1）下にあった２画素目
の電荷が第２蓄積電極（ST2）下に転送・蓄積される。
そして、次のt5時において、第２蓄積電極（ST2）下に
あった２画素目の電荷が浮遊拡散領域（FD）に転送・蓄
積され、出力端子φoutにてその電荷の量に応じた電位V
S2検出される。このとき、３画素目の電荷が第１蓄積電
極（ST1）下に転送・蓄積される。次いで、t6時におい
て、リセットゲート（RG）にリセットパルスPR（RR′）
が供給され、浮遊拡散領域（FD）に蓄積されていた電荷
が全て掃き出される。このとき、第１蓄積電極（ST1）
下にあった３画素目の電荷が第２蓄積電極（ST2）下に
転送・蓄積される。この一連の動作が繰り返されること
によって、出力端子φoutから感光部（１）における500
0画素分のデータが１画素分ずつ順次読出される。
次に、解像度をまびくときの読出し、即ち2500画素分
のデータ読出しの場合を説明する。この場合、リセット
パルスとして、基板の外部からのリセットパルスPrが用
いられる。即ち、上記リセットパルス切換部（９）の説
明すでに述べたように、リセットパルス切換部（９）の
各NAND回路（10a）及び（10b）に第４図で示す第１の制
御信号SC1及び基板の外部からのリセットパルスPrを夫
々供給して、リセットゲート（RG）に、タイミング発生
器（５）からのリセットパルスPRに対し１つ置きにパル
スをまびいたかたちのリセットパルスPr′を供給する。
のデータ読出しの場合を説明する。この場合、リセット
パルスとして、基板の外部からのリセットパルスPrが用
いられる。即ち、上記リセットパルス切換部（９）の説
明すでに述べたように、リセットパルス切換部（９）の
各NAND回路（10a）及び（10b）に第４図で示す第１の制
御信号SC1及び基板の外部からのリセットパルスPrを夫
々供給して、リセットゲート（RG）に、タイミング発生
器（５）からのリセットパルスPRに対し１つ置きにパル
スをまびいたかたちのリセットパルスPr′を供給する。
まず、上記と同様に、感光部（１）の電荷を転送パル
スPTに基いて、対応するシフトレジスタ（3a）及び（3
b）にシフトゲート（2a）及び（2b）を介して転送した
のち、これら電荷を２相クロックφ１及びφ２に基いて
シフトレジスタ（3a）及び（3b）の最終段側に順次転送
し、上記と同様に、最終段部分で各シフトレジスタ（3
a）及び（3b）からの電荷に対し順序補正を行なう。
スPTに基いて、対応するシフトレジスタ（3a）及び（3
b）にシフトゲート（2a）及び（2b）を介して転送した
のち、これら電荷を２相クロックφ１及びφ２に基いて
シフトレジスタ（3a）及び（3b）の最終段側に順次転送
し、上記と同様に、最終段部分で各シフトレジスタ（3
a）及び（3b）からの電荷に対し順序補正を行なう。
その後、第５図及び第７図に示すように、例えばt1時
において、最終段の第２蓄積電極（ST2）下に例えば１
画素目の電荷が蓄積されているとき、出力端子φoutに
て０レベルが検出される。次いで、t2時において、第２
蓄積電極（ST2）下にあった１画素目の電荷が浮遊拡散
領域（FD）に転送・蓄積され、出力端子φoutにてその
電荷の量に応じた電位VS1が検出される。このとき、２
画素目の電荷が第１蓄積電極（ST1）下に転送・蓄積さ
れる。次いで、t3時において、通常はここでリセットパ
ルスがリセットゲート（RG）に供給されるが、この2500
画素読出しの場合、リセットパルスは供給されず、浮遊
拡散領域（FD）には、１画素目の電荷が蓄積されたまま
となっている。このとき、第１蓄積電極（ST1）下にあ
った２画素目の電荷が第２蓄積電極（ST2）下に転送・
蓄積される。その後、t4時において、第２蓄積電極（ST
2）下にあった２画素目の電荷が浮遊拡散領域（FD）に
転送され、この浮遊拡散領域（FD）には、１画素目の電
荷と２画素目の電荷が加算・蓄積（積分）される。この
とき、出力端子φoutにて１画素目と２画素目の積分さ
れた電荷の量に応じた電位VS12が検出される。これを擬
似的に１画素目のデータとして用いる。また、このt4時
において、第１蓄積電極（ST1）下に３画素目の電荷が
転送・蓄積される。そして、次のt5時において、リセッ
トゲート（RG）にリセットパルスPr（Pr′）が供給さ
れ、浮遊拡散領域（FD）に蓄積されていた電荷が全て掃
き出される。このとき、第１蓄積電極（ST1）下にあっ
た３画素目の電荷が第２蓄積電極（ST2）下に転送・蓄
積される。その後、t6時において、出力端子φoutから
０レベルが検出される。この一連の動作が順次繰り返さ
れることによって、出力端子φoutから１画素と２画
素、３画素と４画素‥‥というように、夫々２画素分の
積分データが順次読出され、2500画素分のデータとして
読出される。この読出しの場合、２画素分のデータを擬
似的に１画素分のデータとして読出すため、解像度は50
00画素読出しの場合よりもまびかれたかたちとなり、使
用者の解像度に対する要望を外部メモリ等を設けずに実
現させることができると共に、感度も向上させることが
できる。
において、最終段の第２蓄積電極（ST2）下に例えば１
画素目の電荷が蓄積されているとき、出力端子φoutに
て０レベルが検出される。次いで、t2時において、第２
蓄積電極（ST2）下にあった１画素目の電荷が浮遊拡散
領域（FD）に転送・蓄積され、出力端子φoutにてその
電荷の量に応じた電位VS1が検出される。このとき、２
画素目の電荷が第１蓄積電極（ST1）下に転送・蓄積さ
れる。次いで、t3時において、通常はここでリセットパ
ルスがリセットゲート（RG）に供給されるが、この2500
画素読出しの場合、リセットパルスは供給されず、浮遊
拡散領域（FD）には、１画素目の電荷が蓄積されたまま
となっている。このとき、第１蓄積電極（ST1）下にあ
った２画素目の電荷が第２蓄積電極（ST2）下に転送・
蓄積される。その後、t4時において、第２蓄積電極（ST
2）下にあった２画素目の電荷が浮遊拡散領域（FD）に
転送され、この浮遊拡散領域（FD）には、１画素目の電
荷と２画素目の電荷が加算・蓄積（積分）される。この
とき、出力端子φoutにて１画素目と２画素目の積分さ
れた電荷の量に応じた電位VS12が検出される。これを擬
似的に１画素目のデータとして用いる。また、このt4時
において、第１蓄積電極（ST1）下に３画素目の電荷が
転送・蓄積される。そして、次のt5時において、リセッ
トゲート（RG）にリセットパルスPr（Pr′）が供給さ
れ、浮遊拡散領域（FD）に蓄積されていた電荷が全て掃
き出される。このとき、第１蓄積電極（ST1）下にあっ
た３画素目の電荷が第２蓄積電極（ST2）下に転送・蓄
積される。その後、t6時において、出力端子φoutから
０レベルが検出される。この一連の動作が順次繰り返さ
れることによって、出力端子φoutから１画素と２画
素、３画素と４画素‥‥というように、夫々２画素分の
積分データが順次読出され、2500画素分のデータとして
読出される。この読出しの場合、２画素分のデータを擬
似的に１画素分のデータとして読出すため、解像度は50
00画素読出しの場合よりもまびかれたかたちとなり、使
用者の解像度に対する要望を外部メモリ等を設けずに実
現させることができると共に、感度も向上させることが
できる。
上述の如く、本例によれば、タイミング発生器（５）
の次段に２つのNAND回路（10a）及び（10b）を直列に接
続してなるリセットパルス切換部（９）を形成し、タイ
ミング発生器（５）からのリセットパルスPRと基板の外
部からのリセットパルスPrとを選択的に切換えるように
したので、ラインセンサ（Ａ）の出力（４）、特にリセ
ットゲート（RG）に供給するリセットパルスの出力タイ
ミングを任意に設定することができる。従って、例えば
解像度をまびく際、基板の外部からのリセットパルスPr
をリセットゲート（RG）に供給して、通常のリセット周
期よりも例えば２倍遅延されたリセット周期で浮遊拡散
領域（FD）に流入した電荷をリセットすることができ、
出力端子φoutによる検出時、この浮遊拡散領域（FD）
には、２画素分の電荷が蓄積されることになる。その結
果、出力端子φoutからは、２画素分のデータが加算
（積分）された出力信号として取出され、実質的に解像
度のまびきを実現させることができる。このように、上
記のような解像度のまびきを行なう際、外部メモリ等を
使用せずに行なうことができ、ラインセンサ（Ａ）にお
ける構造の複雑化、高価格化を招来させることがない。
また、上記基板の外部からのリセットパルスPrの周期を
任意に設定できるため、ラインセンサ（Ａ）の多機能化
を容易に実現させることができる。
の次段に２つのNAND回路（10a）及び（10b）を直列に接
続してなるリセットパルス切換部（９）を形成し、タイ
ミング発生器（５）からのリセットパルスPRと基板の外
部からのリセットパルスPrとを選択的に切換えるように
したので、ラインセンサ（Ａ）の出力（４）、特にリセ
ットゲート（RG）に供給するリセットパルスの出力タイ
ミングを任意に設定することができる。従って、例えば
解像度をまびく際、基板の外部からのリセットパルスPr
をリセットゲート（RG）に供給して、通常のリセット周
期よりも例えば２倍遅延されたリセット周期で浮遊拡散
領域（FD）に流入した電荷をリセットすることができ、
出力端子φoutによる検出時、この浮遊拡散領域（FD）
には、２画素分の電荷が蓄積されることになる。その結
果、出力端子φoutからは、２画素分のデータが加算
（積分）された出力信号として取出され、実質的に解像
度のまびきを実現させることができる。このように、上
記のような解像度のまびきを行なう際、外部メモリ等を
使用せずに行なうことができ、ラインセンサ（Ａ）にお
ける構造の複雑化、高価格化を招来させることがない。
また、上記基板の外部からのリセットパルスPrの周期を
任意に設定できるため、ラインセンサ（Ａ）の多機能化
を容易に実現させることができる。
尚、上記感光部（１）は、例えば透明電極で構成され
るCCDやPNフォトダイオード等で構成してもよい。
るCCDやPNフォトダイオード等で構成してもよい。
本発明に係るCCD撮像素子によれば、出力部に供給さ
れるリセットパルスの出力タイミングを任意に設定する
ことができ、例えば解像度をまびく際（解像度を粗くす
る際）、外部メモリ等を用いずにCCD撮像素子自体で行
なうことが可能となり、構造の複雑化、高価格化を招来
させることなく、CCD撮像素子の多機能化を容易に実現
させることができる。
れるリセットパルスの出力タイミングを任意に設定する
ことができ、例えば解像度をまびく際（解像度を粗くす
る際）、外部メモリ等を用いずにCCD撮像素子自体で行
なうことが可能となり、構造の複雑化、高価格化を招来
させることなく、CCD撮像素子の多機能化を容易に実現
させることができる。
第１図は本実施例に係るIC型ラインセンサを示す構成
図、第２図は本例に係るリセットパルス切換部を示す構
成図、第３図はタイミング発生器からのリセットパルス
を用いる場合を示す波形図、第４図は外部からのリセッ
トパルスを用いる場合を示す波形図、第５図は本例に係
る出力部を示す模式的構成図、第６図は通常の読出し時
における各パルスの出力タイミングを示す波形図、第７
図は解像度のまびきを考慮した場合の各パルスの出力タ
イミングを示す波形図、第８図は従来例に係るIC型ライ
ンセンサを示す構成図である。 （Ａ）はIC型ラインセンサ、（１）は感光部、（2a）及
び（2b）はシフトゲート、（3a）及び（3b）はアナログ
シフトレジスタ、（４）は出力部、（５）はタイミング
発生器、（6a）及び（6b）はドライバ、（８）は出力バ
ッファ、（９）はリセットパルス切換部、（10a）及び
（10b）はNAND回路、（OG）は出力ゲート、（RG）はリ
セットゲート、（FD）は浮遊拡散領域、（DD）はドレイ
ン領域、（PR）はタイミング発生器からのリセットパル
ス、（Pr）は外部からのリセットパルスである。
図、第２図は本例に係るリセットパルス切換部を示す構
成図、第３図はタイミング発生器からのリセットパルス
を用いる場合を示す波形図、第４図は外部からのリセッ
トパルスを用いる場合を示す波形図、第５図は本例に係
る出力部を示す模式的構成図、第６図は通常の読出し時
における各パルスの出力タイミングを示す波形図、第７
図は解像度のまびきを考慮した場合の各パルスの出力タ
イミングを示す波形図、第８図は従来例に係るIC型ライ
ンセンサを示す構成図である。 （Ａ）はIC型ラインセンサ、（１）は感光部、（2a）及
び（2b）はシフトゲート、（3a）及び（3b）はアナログ
シフトレジスタ、（４）は出力部、（５）はタイミング
発生器、（6a）及び（6b）はドライバ、（８）は出力バ
ッファ、（９）はリセットパルス切換部、（10a）及び
（10b）はNAND回路、（OG）は出力ゲート、（RG）はリ
セットゲート、（FD）は浮遊拡散領域、（DD）はドレイ
ン領域、（PR）はタイミング発生器からのリセットパル
ス、（Pr）は外部からのリセットパルスである。
Claims (1)
- 【請求項１】少なくとも出力部に供給されるリセットパ
ルスを発生するタイミング発生器が感光部及び上記出力
部と共に１つの基板上に形成されてなるCCD撮像素子に
おいて、 論理回路を有してなるリセットパルス切換部を上記基板
上に形成し、 上記論理回路に供給される制御信号により、上記タイミ
ング発生器からのリセットパルスと上記基板の外部から
のリセットパルスとを選択的に切換えるようにしたこと
を特徴とするCCD撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089320A JP3000614B2 (ja) | 1990-04-04 | 1990-04-04 | Ｃｃｄ撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089320A JP3000614B2 (ja) | 1990-04-04 | 1990-04-04 | Ｃｃｄ撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03288473A JPH03288473A (ja) | 1991-12-18 |
| JP3000614B2 true JP3000614B2 (ja) | 2000-01-17 |
Family
ID=13967378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089320A Expired - Lifetime JP3000614B2 (ja) | 1990-04-04 | 1990-04-04 | Ｃｃｄ撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3000614B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05231840A (ja) * | 1991-12-13 | 1993-09-07 | Laurel Bank Mach Co Ltd | パターン認識装置 |
| JP4798175B2 (ja) * | 2008-05-30 | 2011-10-19 | ブラザー工業株式会社 | 画像読取装置及びプログラム |
-
1990
- 1990-04-04 JP JP2089320A patent/JP3000614B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03288473A (ja) | 1991-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20110199524A1 (en) | Image sensing apparatus, imaging system, and imaging sensing apparatus driving method | |
| US7501609B2 (en) | Image sensor with linearly mounted image sensor IC's | |
| EP0785673A2 (en) | Photoelectric converting apparatus | |
| US7940317B2 (en) | Image sensor having a pixel array with serial readout | |
| CN102377955B (zh) | 固体摄像元件以及摄像装置 | |
| TWI531239B (zh) | Solid-state imaging device | |
| JP3000614B2 (ja) | Ｃｃｄ撮像素子 | |
| KR100342119B1 (ko) | 고체영상감지장치및그장치를사용하는바코드판독장치 | |
| JP3822919B2 (ja) | 固体撮像装置および固体撮像装置の駆動方法 | |
| JP4202303B2 (ja) | 光電変換装置及び信号読み出し回路とイメージセンサ | |
| JPS6255351B2 (ja) | ||
| US20050094012A1 (en) | Solid-state image sensing apparatus | |
| JP2005086245A (ja) | 固体撮像装置 | |
| JP3808928B2 (ja) | 固体撮像装置 | |
| JPS63226177A (ja) | Ｃｓｄ型固体撮像素子 | |
| US7872674B2 (en) | Solid-state imaging device and method of operating solid-state imaging device | |
| JPS61214870A (ja) | 固体撮像装置 | |
| JP2006295833A (ja) | 固体撮像装置 | |
| JP2006262070A (ja) | 光電変換装置及びｃｍｏｓイメージセンサ | |
| US7492492B2 (en) | Image sensor, reading device and method for setting particular mode | |
| US5731833A (en) | Solid-state image pick-up device with reference level clamping and image pick-up apparatus using the same | |
| JP3107212B2 (ja) | 固体撮像素子 | |
| EP0936809A2 (en) | Image sensing apparatus and driving method thereof | |
| JP2006109377A (ja) | イメージセンサ、及び画像処理装置 | |
| JP4443877B2 (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |