JPH03288473A - Ｃｃｄ撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＣＤ撮像素子、特に−次元的な画像情報をア
ナログ電気情報に変換し、自己走査機能により時系列的
な電気信号として出力する所謂ラインセンサに関する。

〔発明の概要〕

本発明は、少なくとも出力部に供給されるリセットパル
スを発生するタイミング発生器が感光部及び上記出力部
と共に１つの基板上に形成されてなるＣＣＤ撮像素子に
おいて、ＮＡＮＤ回路を直列に接続してなるリセットパ
ルス切換部を上記基板上に形成し、該リセットパルス切
換部に上記タイミング発生器からのリセットパルスを供
給すると共に外部からのリセットパルスと制御信号を選
択的に供給して、上記タイミング発生器からのリセット
パルスと外部からのリセットパルスとを選択的に切換え
るように構成することにより、出力部に供給されるリセ
ットパルスの出力タイミングを任意に設定できるように
して、例えば解像度をまび＜際（解像度を粗くする際）
、外部メモリ等を用いずにＣＣＤ撮像素子自体で行なえ
るようにしたものである。

〔従来の技術〕

一般に、ラインセンサは、ファツジξす、デジタル式複
写機や各種画像読取器などのＯＡ機器の画像入力デバイ
スとして、あるいは、自動焦点カメラの測距用センサ、
バーコード読取器、小型複写機、電子黒板などの画像入
力デバイスとして広く用いられている。権威的には、−
次元状に並んだ感光部と、そこで発生した光電流や電荷
を読取るための走査部及び出力部からなる。そして、こ
の感光部が原稿幅よりも短かく、レンズ系により感光部
に原稿を縮小・結像させ画像の読取りを行なうＩＣ型ラ
インセンサと、感光部が原稿幅と同じ長さを有し、等倍
的に原稿を読取る密着型ラインセンサとに分類される。

今回は、もっばらＩＣ型ラインセンサについて説明する
。

従来のＩＣ型ラインセンサは、第８図に示すように、例
えばＰＮフォトダイオードが多数−次元的に配列された
感光部（２１）と、この感光部（２１）の両側に夫々シ
フトゲ−）　（２２ａ）　、　（２２ｂ）を隔てて設け
られ、シフトゲート（２２ａ）　、　（２２ｂ）を介し
て転送された感光部（２１）の電荷をタイミング発生器
（２３）からの２相クロツクにより出力部（２４）に供
給するアナログシフトレジスタ（２５ａ）　、　（２５
ｂ）とを有する。

出力部（２４）は、出力ゲート（ＯＧ）、リセットゲー
ト（ＲＧ）、浮遊拡散領域（ＦＤ）、ドレイン領域（Ｄ
Ｄ）、出力バッファ（２７）及び出力端子（φ。ｕｔ）
とを有する。そして、シフトレジスタ（２５ａ）　、　
（２５ｂ）からの電荷が浮遊拡散領域（ＦＤ）に流入す
ることにより引起こされる電圧変化を出力バッファ（２
７）を介して出力端子（φ。ｕＪから出力信号■。ｕＴ
として取出すようになさている。浮遊拡散領域（ＦＤ）
＆こ流入した電荷は、その後、タイミング発生器（２３
）からのリセットパルスＰＲがリセットゲー）　（ＲＧ
）に印加されることによって、初期値Ｖａａにリセ・ン
トされる。尚、感光部（２１）、タイミング発生器（２
３）及び出力部（２４）は一つの基板上に形成される。

このＩＣ型ラインセンサは、現在５０００画素のものが
発表され、市場に供給されている。

〔発明が解決しようとする課題〕

上記ＩＣ型ラインセンサは、読取密度が高く、高解像度
が期待できるが、使用者によっては、高解像度はそれ程
必要ではなく、感度を向上させたいという要望がある。

これは、ラインセンサをデイスプレィ等に使用する際、
２５００画素分のデータで比較的鮮明な画像が得られる
からである。５０００画素分のデータを２５００画素分
のデータに補正する、即ち解像度をまびく（解像度を粗
くする）ためには、リセットパルスＰ＋ｔの出力タイミ
ング、即ち繰返し周期を現状の２倍にすれば達成できる
。

ところが、従来のラインセンサにおいては、タイミング
発生器（２３）が感光部（２１）と共に一つの基板上に
形成されているため、タイミング発生器（２３）からの
リセットパルスＰ、の出力タイミングを変更することは
、実質上不可能である。従って、上記要望を達成するた
めには、１画素と２画素、３画素と４画素・・・・４９
９９画素と５ｏｏｏ画素の各２画素分のデータをライン
センサに別体に設けた外部メモリ等を使って演算し、２
５００画素分Ｑデータとして出力させる必要があり、ラ
インセンサにおける構造の複雑化、高価格化を招くとい
う不都合がある。

本発明は、このような点に鑑みて威されたもので、その
目的とするところは、リセットパルスの出力タイミング
をラインセンサ自体で任意に設定することができ、構造
の複雑化、高価格化を招来させることなく、上記要望を
達成することができるＣＣＤ撮像素子を提供することに
ある。

〔課題を解決するための手段〕

本発明は、少なくとも出力部（４）に供給されるリセッ
トパルスＰ、を発生するタイミング発生器（５）が感光
部（１）及び上記出力部（４）と共に１つの基板上に形
成されてなるＣＣＤ撮像素子（Ａ）において、ＮＡＮＤ
回路（１０ａ）及び（１０ｂ）を直列に接続してなるリ
セットパルス切換部（９）を上記基板上に形成し、リセ
ットパルス切換部（９）にタイミング発生器（５）から
のリセットパルスＰ、を供給すると共に、外部からのリ
セットパルスＰ、と制御信号Ｓ、を選択的に供給して、
タイミング発生器（５）からのリセットバルスＰｌと外
部からのリセットパルスＰ７とを選択的に切換えるよう
にして構成する。

〔作用〕

上述の本発明の構成によれば、タイミング発生器（５）
の次段にＮＡＮＤ回路（１０ａ）及び（１０ｂ）を直列
に接続してなるリセットパルス切換部（９）を形成し、
タイミング発生器（５）からのリセットパルスＰＩＩと
外部からのリセットパルスＰｒとを選択的に切換えるよ
うにしたので、ラインセンサ（Ａ）の出力部（４）、特
にリセットゲート（ＲＧ）に供給するリセ・ントパルス
の出力タイミングを任意に設定することができる。従っ
て、例えば解像度をまびく際、外部からのリセットパル
スＰ、をリセットゲート（ＲＧ）に供給して、通常のリ
セット周期よりも例えば２倍のリセット周期で浮遊拡散
領域（ＦＤ）に流入した電荷をリセットすることができ
る。このことにより、浮遊拡散領域（ＦＤ）には、１画
素と２画素、３画素と４画素・・・・というように夫々
２画素分のデータが蓄積されるため、出力端子（φ。８
、）からは、２画素分のデータが加算（積分）された出
力信号として取出され、実質的に解像度のまびきを達成
させることができる。このように、上記解像度のまびき
は、外部メモリ等を使用せず、感光部（１）と共に一つ
の基板上に形成したリセットパルス切換部（９）で行な
えるため、ラインセンサ（Ａ）における構造の複雑化、
高価格化を招来させることなく、ラインセンサ（Ａ）の
多機能化を実現させることができる。

〔実施例〕

以下、第１図〜第７図を参照しながら本発明の詳細な説
明する。

第１図は、本実施例に係るＣＣＤ撮像素子、特にＩＣ型
ラインセンサ（Ａ）を示す構成図である。

このラインセンサ（Ａ）は、図示する如く例えば、ＨＡ
　Ｄ　（Ｈｏｌｅ　Ａｃｃｕｍｕｌａｔｉｏｎ　Ｄｉｏ
ｄｅ）が多数−次元的に配列された感光部（１）と、こ
の感光部（１）の両側に夫々シフトゲート（２ａ）及び
（２ｂ〉を隔てて設けられ、例えばＣＣＤで構成される
アナログシフトレジスタ（３ａ）及び（３ｂ）と、これ
らシフトレジスタ（３ａ）及び（３ｂ）で順次転送され
る信号電荷を電圧変換し、出力信号Ｓとして出力する出
力部（４）とを有して戒る。これら感光部（１）、シフ
トゲート（２）、シフトレジスタ（３）及び出力部（４
）は同一基板上に形成される。

感光部（１）は、Ｄ１〜Ｄ３５よりなるダミー画素部（
ＤＩ〜Ｄ１７は図示せず）と、５１−３５０００よりな
る有効画素部からなる。また、一方のシフトレジスタ（
３ａ）は、シフトゲート（２ａ）を介して感光部（１）
の各画素のうち、例えば奇数番目の画素（Ｓｌ、Ｓ３・
・・・Ｓ　４９９９　）の電荷が転送されるようになさ
れ、他方のシフトレジスタ（３ｂ）は、シフトゲート（
２ｂ）を介して例えば偶数番目の画素（Ｓ２．Ｓ４・・
・・Ｓ　５０００　）の電荷が転送されるようになされ
ている。

そして、同一基板上に形成されたタイミング発生器（５
）からの２相クロツクφ、及びφ２を夫々ドライバ（６
ａ）及び（６ｂ）を介して各シフトレジスタ（３ａ）及
び（３ｂ）に供給することによって、感光部（１）から
供給された電荷を出力部（４）側に順次転送し、シフト
レジスタ（３ａ）及び（３ｂ）の最終段部分において、
奇数画素、偶数画素夫々の情報を信号電荷の状態のまま
順序補正して順次出力部（４）に供給する。出力部（４
）は、出力ゲート（ＯＧ）、リセット周期）　（ＲＧ）
、浮遊拡散領域（ＦＤ）、ドレイン領域（ＤＤ）、出力
バッファ（８）及び出力端子φ。、とを有して成り、上
記シフトレジスタ（３ａ）及び（３ｂ）からの信号電荷
は浮遊拡散領域（ＦＤ）に流入する。そして、この電荷
の流入によって引起こされる電圧変化を出力バッファ（
８）を介して出力端子φ。１から出力信号■。ｕｔとし
て取出すようになされている。浮遊拡散領域（ＦＤ）に
流入した電荷は、その後、タイミング発生器（５）から
のリセットパルスｐＨがリセットゲート（ＲＧ）に印加
されることによって、初期値Ｖｄｄにリセットされる。

しかして、本例においては、タイミング発生器（５）の
次段にタイミング発生器（５）からのリセットパルスＰ
、ｌと外部からのリセットパルスＰ、を選択的に切換え
るリセットパルス切換部（９）を形成してなる。このリ
セットパルス切換部（９）は、第２図に示すように、２
つのＮＡＮＤ回路（１０ａ）及び（１０ｂ）が直列に接
続されて構成され、感光部（１）、タイミング発生器（
５）等と共に同一基板上に形成される。この２つのＮＡ
ＮＤ回路（ＩＯａ）及び（１０ｂ）のうち、一方のＮＡ
ＮＤ回路（１０ａ）に、タイミング発注器（５）からの
リセットパルスＰｘと第１の制御信号ＳＣＩが供給され
、他方のＮＡＮＤ回路（１０ｂ）に、一方のＮＡＮＤ回
路（１０ａ）からの出力信号Ｓ１が供給されると共に、
外部からのリセットパルスＰ、もしくは第２の制御信号
Ｓ　ｃｚが選択的に供給されるようになされている。尚
、このリセットパルス切換部（９）の次段に、ＮＡＮＤ
回路（ＩＯｂ）からの出力Ｓ！を維持するためのバッフ
ァ（１１）及びその出力レベルを補正するドライバ（１
２）を設けるのが好ましい。バッファ（１１）は例えば
Ｎ０７回路等で構成される。

次に、このリセットパルス切換部（９）の動作を第２図
〜第４図に基いて説明する。

まず、第３図Ａで示すタイミング発生器（５）からのリ
セットパルスＰＲをそのまま用いたい場合は、第３図に
示すように、各ＮＡＮＤ回路（１０ａ）及び（１０ｂ）
に夫々第１及び第２の制御信号Ｓｃ＋及びＳｃ！を供給
すると共に、各制御信号Ｓｅｔ及びＳＣＺを常時ハイレ
ベルに設定する（第３図Ｂ及びＤ参照）。このとき、Ｎ
ＡＮＤ回路（１０ａ）からの出力は、第３図計に示すよ
うに、リセットパルスＰ８が反転したかたちの出力信号
Ｓ、となり、ＮＡＮＯ回路（ｆｏｂ）　、即ちリセット
パルス切換部（９）からは、ＮＡＮＯ回路（１０ａ）か
らの出力信号Ｓ１が更に反転されてタイミング発生器（
５）からのリセットパルスＰａと同様の出力タイミング
をもつ信号ＳＴＧが出力される（第３図Ｅ参照）。そし
て、この信号ＳＴＧをバッファ（１１）及びドライバ（
１２）を介してその出力レベルをタイミング発生器（５
）からのリセットパルスＰＲの出力レベルと同等となる
ように補正したのち、この補正された信号Ｐａ’（第３
図Ｆ参照）をリセットゲート（ＲＧ）に供給する。

次に、タイミング発生器（５）からのリセットパルスＰ
Ｒのかわりに第４図りで示す外部からのリセットパルス
Ｐ、を用いたい場合は、ＮＡＮＤ回路（ＩＯａ）に供給
される第１の制御信号Ｓｃ１を常時ローレベルに設定す
ると共に（第４図Ｂ参照）　、ＮＡＮＤ回路（１０ｂ）
に外部からのリセットパルスＰ、を供給する。このとき
、第４図計に示すように、ＮＡＮＤ回路（１０ａ）から
の出力Ｓ、が常時ハイレベルになって、タイミング発生
器（５）からのリセットパルスＰ、が擬似的に無効にな
されるため、ＮＡＮＤ回路（１０ｂ）、即ちリセットパ
ルス切換部（９）からは、第４図計に示すように、外部
からのリセットパルスＰ７を反転させたかたちの信号Ｓ
　ＥＸＴが出力される。そして、この信号Ｓ　ＥＸＴを
バッファ（１１）及びドライバ（１２）ヲ介してその出
力レベルをリセットパルスＰＲ（あるいはＰ、）の出力
レベルと同等となるように補正したのち、この補正され
た信号Ｐ、’（第４図Ｆ参照）をリセットゲー）　（Ｒ
Ｇ）に供給する。

この外部からのリセットパルスＰ、の出力タイミングを
第４図りに示すように、第４図Ａで示すタイミング発生
器（５）からのリセットパルスＰ、よりもその繰返し周
期を２倍にした信号にすれば、リセットゲート（ＲＧ）
には、タイミング発生器（５）からのリセットパルスＰ
、ｌを１つ置きにまびきしたかたちのリセットパルスＰ
Ｐ′が供給されることになる。もちろん、外部からのリ
セットパルスＰ、は、その繰返し周期を任意に設定する
ことができる。

次に、本例に係るラインセンサ（Ａ）の動作を説明する
。

通常の読出し、即ち５０００画素分のデータ読出しの場
合、まず、第１図に示すように、タイミング発生器（５
）からの転送パルスＰ、をドライバ（６ｂ）を介して両
シフトゲート（２ａ）及び（２ｂ）に供給する。

シフトゲート（２ａ）及び（２ｂ）は、この転送パルス
Ｐアに基いて受光期間（積分期間）中に感光部（１）で
発生した信号電荷を夫々対応するシフトレジスタ（３ａ
）及び（３ｂ）に転送する。その後、タイミング発生器
（５）からの２相クロツクφ１及びφ２をドライバ（６
ａ）及び（６ｂ）を介して各シフトレジスタ（３ａ）及
び（３ｂ）に供給する。各シフトレジスタ（３ａ）及び
（３ｂ）は、この２相クロツクφ、及びφ、に基いて信
号電荷を最終段側へ順次転送すると共に、最終段の部分
で順序補正を行なう。

その後、第５図及び第６図に示すように、例えばｔ８時
において、最終段の第２蓄積電極（ＳＴ、）下に例えば
１画素目の電荷が蓄積されているとき、出力端子φ。□
にて０レベルが検出される０次いで、Ｌｘ時において、
第２蓄積電極（ＳＴｚ）下にあった１画素目の電荷が浮
遊拡散領域（ＦＤ）に転送・蓄積され、出力端子φ。ｕ
ｌにてその電荷の量に応じた電位ＶＳＩが検出される。

このとき、２画素目の電荷が第１蓄積電極（ＳＴ　＋　
）下に転送・蓄積される。次いで、ｔ８時において、リ
セットゲート（ＲＧ）にリセットパルスＰ＋ｔが供給さ
れ、浮遊拡散領域（ＦＤ）に蓄積されていた電荷が掃き
出される。

この５０００画素読出しの場合、リセットゲート（ＲＧ
）に供給されるリセットパルスは、タイミング発生器（
５）からのリセットパルスＰｌが用いられる。即ち、上
記リセットパルス切換部（９）の説明ですでに述べたよ
うに、リセットパルス切換部（９）の各ＮＡＮＤ回路（
１０ａ）及び（１０ｂ）に第３図で示す第１及び第２の
制御信号Ｓ　Ｃ１及びＳＣ２を夫々供給して、リセット
ゲー）　（ＲＧ）にタイミング発生器６）からのリセッ
トパルスＰＲと同じ出力タイミングを有するリセットパ
ルスＰ８′を供給する。その後、１４時において、出力
端子φ。１ｔから０レベルが検出される。このｔ、及び
１４時において、第１蓄積電極（ＳＴＩ）下にあった２
画素目の電荷が第２蓄積電極（ＳＴｚ）下に転送・蓄積
される。そして、次のｔ。

時において、第２蓄積電極（Ｓｈ）下にあった２画素目
の電荷が浮遊拡散領域（ＦＤ）に転送・蓄積され、出力
端子φ。ｕＬにてその電荷の量に応じた電位ＶＳＺが検
出される。このとき、３画素目の電荷が第１蓄積電極（
ＳＴ、）下に転送・蓄積される。次いで、ｔ６時におい
て、リセットゲート（ＲＧ）にリセットパルスＰｉ＋（
Ｒｉ’）が供給され、浮遊拡散領域（ＦＤ）に蓄積され
ていた電荷が全て掃き出される。

このとき、第１蓄積電極（ＳＴ　＋　’）下にあった３
画素目の電荷が第２蓄積電極（ＳＴＹ）下に転送・蓄積
される。この一連の動作が繰り返されることによって、
出力端子φ。□から感光部（１）における５ｏｏｏ画素
分のデータが１画素分ずつ順次読出される。

次に、解像度をまびくときの読出し、即ち２５０°０画
素分のデータ読出しの場合を説明する。この場合、リセ
ットパルスとして、外部からのリセットパルスＰｒが用
いられる。即ち、上記リセットパルス切換部（９）の説
明ですでに述べたように、リセットパルス切換部（９）
の各ＮＡＮＤ回路（１０ａ）及び（１０ｂ）に第４図で
示す第１の制御信号ＳＣＩ及び外部からのリセットパル
スＰ、を夫々供給して、リセットゲート（ＲＧ）に、タ
イごング発生器（５）からのリセットパルスＰｍに対し
１つ置きにパルスをまびいたかたちのリセットパルスＰ
ｒ′を供給する。

まず、上記と同様に、感光部（１）の電荷を転送パルス
Ｐｙに基いて、対応するシフトレジスタ（３ａ）及び（
３ｂ）にシフトゲ−）　（２ａ）及び（２ｂ）を介して
転送したのち、これら電荷を２相クロツクφ、及びφ２
に基いてシフトレジスタ（３ａ）及び（３ｂ）の最終段
側に順次転送し、上記と同様に、最終段部分で各シフト
レジスタ（３ａ）及び（３ｂ）からの電荷に対し順序補
正を行なう。

その後、第５図及び第７図に示すように、例えば１１時
において、最終段の第２蓄積電極（Ｓｈ）下に例えば１
画素目の電荷が蓄積されているとき、出力端子φ。ａｔ
にてＯレベルが検出される。次いで、ｔ！時において、
第２蓄積電極（ＳＴす下にあった１画素目の電荷が浮遊
拡散領域（ＦＤ）に転送・蓄積され、出力端子φ。ｕｌ
にてその電荷の量に応じた電位ＶＳＩが検出される。こ
のとき、２画素目の電荷が第１蓄積電極（ＳＴ　＋　）
下に転送・蓄積される。次いで、１１時において、通常
はここでリセットパルスがリセットゲート（ＲＧ）に供
給されるが、この２５００画素読出しの場合、リセ・ノ
ドパルスは供給されず、浮遊拡散領域（ＦＤ）には、１
画素目の電荷が蓄積されたままとなっている。このとき
、第１蓄積電極（ＳＴ　ｒ　）下にあった２画素目の電
荷が第２蓄積電極（ＳＴＹ）下に転送・蓄積される。そ
の後、１４時において、第２蓄積電極（ＳＴｚ）下にあ
った２画素目の電荷が浮遊拡散領域（ＦＤ）に転送され
、この浮遊拡散領域（ＦＤ）には、１画素目の電荷と２
画素目の電荷が加算・蓄積（積分）される。このとき、
出力端子φ。ｕｔにて１画素目と２画素目の積分された
電荷の量に応じた電位Ｖｉ＋□が検出される。これを擬
似的に１画素目のデータとして用いる。また、このｔ４
時において、第１蓄積電極（ＳＴＩ）下に３画素目の電
荷が転送・蓄積される。

そして、次のｔ３時において、リセットゲート（ＲＧ）
にリセットパルスＰ、（Ｐ、’）が供給され、浮遊拡散
領域（ＦＤ）に蓄積されていた電荷が全て掃き出される
。このとき、第１蓄積電極（ＳＴＩ）下にあった３画素
目の電荷が第２蓄積電極（ＳＴｚ）下に転送・蓄積され
る。その後、ｔ６時において、出力端子φ。□からＯレ
ベルが検出される。この−連の動作が順次繰り返される
ことによって、出力端子φ。□から１画素と２画素、３
画素と４画素・・・・というように、夫々２画素分の積
分データが順次読出され、２５００画素分のデータとし
て読出される。この読出しの場合、２￥Ａ素分のデータ
を擬似的に１画素分のデータとして読出すため、解像度
は５０００画素読出しの場合よりもまびかれたかたちと
なり、使用者の解像度に対する要望を外部メモリ等を設
けずに実現させることができると共に、感度も向上させ
ることができる。

上述の如く、本例によれば、タイミング発生器（５）の
次段に２つのＮＡＮＤ回路（１０ａ）及び（１０ｂ）を
直列に接続してなるリセットパルス切換部（９）を形成
し、タイミング発生器（５）からのリセットパルスＰａ
と外部からのリセットパルスＰ１とを選択的に切換える
ようにしたので、ラインセンサ（Ａ）の出力（４）、特
にリセット周期）　（ＲＧ）に供給するリセットパルス
の出力タイミングを任意に設定することができる。従っ
て、例えば解像度をまびく際、外部からのリセットパル
スＰｒをリセットゲート（ＲＧ）に供給して、通常のリ
セット周期よりも例えば２倍遅延されたリセット周期で
浮遊拡散領域（ＦＤ）に流入した電荷をリセットするこ
とができ、出力端子φ。１ｔによる検出時、この浮遊拡
散領域（ＦＤ）には、２画素分の電荷が蓄積されること
になる。その結果、出力端子φ。□からは、２画素分の
データが加算（積分）された出力信号として取出され、
実質的に解像度のまびきを実現させることができる。こ
のように、上記のような解像度のまびきを行なう際、外
部メモリ等を使用せずに行なうことができ、ラインセン
サ（Ａ）における構造の複雑化、高価格化を招来させる
ことがない。

また、上記外部からのリセットパルスＰｒの周期を任意
に設定できるため、ラインセンサ（Ａ）の多機能化を容
易に実現させることができる。

尚、上記感光部（１）は、例えば透明電極で構成される
ＣＣＤやＰＮフォトダイオード等で構成してもよい。

〔発明の効果〕

本発明に係るＣＣＤ撮像素子によれば、出力部に供給さ
れるリセットパルスの出力タイミングを任意に設定する
ことができ、例えば解像度をまびく際（解像度を粗くす
る際）、外部メモリ等を用いずにＣＣＤ撮像素子自体で
行なうことが可能となり、構造の複雑化、高価格化を招
来させることなく、ＣＣＤ撮像素子の多機能化を容易に
実現させることができる。

【図面の簡単な説明】

第１図は本実施例に係るＩＣ型ラインセンサを示す構成
図、第２図は本例に係るリセットパルス切換部を示す構
成図、第３図はタイミング発生器からのリセットパルス
を用いる場合を示す波形図、第４図は外部からのリセッ
トパルスを用いる場合を示す波形図、第５図は本例に係
る出力部を示す模式的構成図、第６図は通常の読出し時
における各パルスの出力タイミングを示す波形図、第７
図は解像度のまびきを考慮した場合の各パルスの出力タ
イミングを示す波形図、第８図は従来例に係るＩＣ型ラ
インセンサを示す構成図である。 （Ａ）はＩＣ型ラインセンサ、（１）は感光部、（２ａ
）及び（２ｂ）はシフトゲート、（３ａ）及び（３ｂ）
はアナログシフトレジスタ、（４）は出力部、（５）は
タイミング発生器、（６ａ）及び（６ｂ）はドライバ、
（８）は出力バッファ、（９）はリセットパルス切換部
、（１０ａ）及び（１０ｂ）はＮＡＮＤ回路、（ＯＧ）
は出力ゲート、（ＲＧ）はリセットゲート、（ＦＤ）は
浮遊拡散領域、（ＤＤ）はドレイン領域、（ｐｍ）はタ
イミング発生器からのリセットパルス、（Ｐ、）は外部
からのリセットパルスである。 ＤＤ−−−１−″しイン儒し或 第γ図

Claims (1)

1. 【特許請求の範囲】 　少なくとも出力部に供給されるリセットパルスを発生
   するタイミング発生器が感光部及び上記出力部と共に１
   つの基板上に形成されてなるＣＣＤ撮像素子において、 ＮＡＮＤ回路を直列に接続してなるリセットパルス切換
   部を上記基板上に形成し、該リセットパルス切換部に上
   記タイミング発生器からのリセットパルスを供給すると
   共に、外部からのリセットパルスと制御信号を選択的に
   供給して、上記タイミング発生器からのリセットパルス
   と外部からのリセットパルスとを選択的に切換えるよう
   にしたことを特徴とするＣＣＤ撮像素子。