JPH07105918B2 - イメージセンサ用オフセット補正装置 - Google Patents
イメージセンサ用オフセット補正装置Info
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- JPH07105918B2 JPH07105918B2 JP60051556A JP5155685A JPH07105918B2 JP H07105918 B2 JPH07105918 B2 JP H07105918B2 JP 60051556 A JP60051556 A JP 60051556A JP 5155685 A JP5155685 A JP 5155685A JP H07105918 B2 JPH07105918 B2 JP H07105918B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/401—Compensating positionally unequal response of the pick-up or reproducing head
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
- H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
- H04N25/672—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction between adjacent sensors or output registers for reading a single image
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はイメージセンサに関し、特にイメージセンサの
シフトレジスタにおけるオフセット電圧を実質的に等し
く保持するためのオフセット補正装置に関する。
シフトレジスタにおけるオフセット電圧を実質的に等し
く保持するためのオフセット補正装置に関する。
従来の技術 電荷結合デバイス(CCD)の如きイメージセンサにおけ
る最近の開発は、より速い走査速度及びより大きな解像
度に対する追求によって促進され、並列入力/直列出力
アナログ形シフトレジスタの多重バンクまたはチャネル
を用いるイメージセンサが開発されるに至っている。こ
れらイメージセンサの代表的なものとして、感光性素子
の線形アレイの各側に2つのシフトレジスタバンクまた
はチャネルに配置された4つのシフトレジスタを用いた
四列線形イメージセンサがある。この型式のイメージセ
ンサにおいては、4つ目ごとの感光性素子上の画像信号
が一つのシフトレジスタに転送される。その後、シフト
レジスタ内の画像信号は上記シフトレジスタチャネルに
沿って直列にクロック送りされ、そして、シフトレジス
タ出力の多重化を介して、直列の流れとして共通出力端
子へ送られる。
る最近の開発は、より速い走査速度及びより大きな解像
度に対する追求によって促進され、並列入力/直列出力
アナログ形シフトレジスタの多重バンクまたはチャネル
を用いるイメージセンサが開発されるに至っている。こ
れらイメージセンサの代表的なものとして、感光性素子
の線形アレイの各側に2つのシフトレジスタバンクまた
はチャネルに配置された4つのシフトレジスタを用いた
四列線形イメージセンサがある。この型式のイメージセ
ンサにおいては、4つ目ごとの感光性素子上の画像信号
が一つのシフトレジスタに転送される。その後、シフト
レジスタ内の画像信号は上記シフトレジスタチャネルに
沿って直列にクロック送りされ、そして、シフトレジス
タ出力の多重化を介して、直列の流れとして共通出力端
子へ送られる。
しかし、イメージセンサにおける多重シフトレジスタバ
ンクの使用は、走査速度及び解像度を高めるが、正確な
画像信号表現を得ようとすると、シフトレジスタのバン
クを平衡させることを必要とする。即ち、シフトレジス
タ内には内部オフセット電圧が発生する可能性があり、
また、各シフトレジスタの作動特性が個別的に若干異な
っている可能性があるので、各シフトレジスタバンク内
に異なったオフセット電圧が生ずる可能性がある。この
オフセット電圧はCCDによる画像信号出力に加えられて
その一部となるので、このオフセット電圧成分を除去し
て画像内容を正確に反映する画像信号を提供するための
手段がCCDの下流のどこかの点に設けられるのが通例で
ある。しかし、オフセット電圧が一つの画像信号から次
の画像信号へかけて変化する場合には、オフセット電圧
成分の除去が困難となる。即ち、シフトレジスタバンク
相互間のオフセット電圧の食い違いが300mV程度にまで
及ぶことは稀ではないのであるが、画像における目で見
える差異を防止しようとすると、シフトレジスタ対シフ
トレジスタのオフセット電圧が実質的に均等であらねば
ならない。
ンクの使用は、走査速度及び解像度を高めるが、正確な
画像信号表現を得ようとすると、シフトレジスタのバン
クを平衡させることを必要とする。即ち、シフトレジス
タ内には内部オフセット電圧が発生する可能性があり、
また、各シフトレジスタの作動特性が個別的に若干異な
っている可能性があるので、各シフトレジスタバンク内
に異なったオフセット電圧が生ずる可能性がある。この
オフセット電圧はCCDによる画像信号出力に加えられて
その一部となるので、このオフセット電圧成分を除去し
て画像内容を正確に反映する画像信号を提供するための
手段がCCDの下流のどこかの点に設けられるのが通例で
ある。しかし、オフセット電圧が一つの画像信号から次
の画像信号へかけて変化する場合には、オフセット電圧
成分の除去が困難となる。即ち、シフトレジスタバンク
相互間のオフセット電圧の食い違いが300mV程度にまで
及ぶことは稀ではないのであるが、画像における目で見
える差異を防止しようとすると、シフトレジスタ対シフ
トレジスタのオフセット電圧が実質的に均等であらねば
ならない。
上述の如きシフトレジスタのバンク相互間のオフセット
電圧は、その後の画素ごとの補正によって補正すること
ができるかもしれないが、この方式の補正は、補正され
る問題が基本的には固定パターンノイズに過ぎないの
で、装置を過度且つ不当に複雑化するだけである。ま
た、可変電圧源を用い、その電圧を、当初、工場で、ま
たは設置時に調節してオフセットを所望の最小値にして
おくという方式もある。しかし、この方式は、組立て時
に補正を行なうのみのものであるから、その価値は疑わ
しいものである。イメージセンサ構成部材のセンサ組立
て後の使用及び経時変化、並びに温度のような環境条件
によってドリフトが生じ、またオフセット電圧の高さが
変化し、その結果、シフトレジスタのオフセット電圧相
互間に必要な平衡度を保持するが不可能である前述の固
定した補正状態となる。
電圧は、その後の画素ごとの補正によって補正すること
ができるかもしれないが、この方式の補正は、補正され
る問題が基本的には固定パターンノイズに過ぎないの
で、装置を過度且つ不当に複雑化するだけである。ま
た、可変電圧源を用い、その電圧を、当初、工場で、ま
たは設置時に調節してオフセットを所望の最小値にして
おくという方式もある。しかし、この方式は、組立て時
に補正を行なうのみのものであるから、その価値は疑わ
しいものである。イメージセンサ構成部材のセンサ組立
て後の使用及び経時変化、並びに温度のような環境条件
によってドリフトが生じ、またオフセット電圧の高さが
変化し、その結果、シフトレジスタのオフセット電圧相
互間に必要な平衡度を保持するが不可能である前述の固
定した補正状態となる。
発明の目的 本発明の目的はイメージセンサにおけるシフトレジスタ
のオフセット電圧を補正するための改良された装置を提
供することにある。
のオフセット電圧を補正するための改良された装置を提
供することにある。
発明の構成 本発明装置は、少なくとも1つの線形アレイに配置され
た複数の感光性素子と、順次間隔配置された上記感光性
素子から画像信号を受取るための並列入力/直列出力シ
フトレジスタの少なくとも2つの個別的バンクと、上記
シフトレジスタのオフセット電圧を平衡させるための電
圧源とを有するイメージセンサにおけるシフトレジスタ
のオフセット電圧を補正するためのものであり、この本
発明装置は、各上記バンクのシフトレジスタにおける現
在のオフセット電圧を表わす信号を提供する手段と、上
記信号を比較して制御信号を提供するための手段と、上
記制御信号に応答して上記電圧源を調節して各上記シフ
トレジスタバンクにおけるオフセット電圧を互いに平衡
させるための手段とを備えたことを特徴とするものであ
る。
た複数の感光性素子と、順次間隔配置された上記感光性
素子から画像信号を受取るための並列入力/直列出力シ
フトレジスタの少なくとも2つの個別的バンクと、上記
シフトレジスタのオフセット電圧を平衡させるための電
圧源とを有するイメージセンサにおけるシフトレジスタ
のオフセット電圧を補正するためのものであり、この本
発明装置は、各上記バンクのシフトレジスタにおける現
在のオフセット電圧を表わす信号を提供する手段と、上
記信号を比較して制御信号を提供するための手段と、上
記制御信号に応答して上記電圧源を調節して各上記シフ
トレジスタバンクにおけるオフセット電圧を互いに平衡
させるための手段とを備えたことを特徴とするものであ
る。
本発明の他の目的、特徴及び利点は、本発明の実施例に
ついて図面を参照して行なう以下の詳細な説明から明ら
かになる。
ついて図面を参照して行なう以下の詳細な説明から明ら
かになる。
実施例 第1図ないし第3図に、本発明のセンサ補正装置を用い
るのに適合する構成の四列線形電荷結合デバイス(CC
D)の形式のソリッドステート型イメージャまたはスキ
ャナ5を示す。以下においては本発明センサ補正装置を
CCD5に関連して図示及び説明するが、本発明はこれに限
定されるものではなく、分離したオペレーティングチャ
ネルを使用する任意のイメージャまたはセンサにも用い
ることができる。
るのに適合する構成の四列線形電荷結合デバイス(CC
D)の形式のソリッドステート型イメージャまたはスキ
ャナ5を示す。以下においては本発明センサ補正装置を
CCD5に関連して図示及び説明するが、本発明はこれに限
定されるものではなく、分離したオペレーティングチャ
ネルを使用する任意のイメージャまたはセンサにも用い
ることができる。
CCD5は、単一のシリコン集積回路チップ15上に線形の列
またはアレイ14に配置された複数のイメージセンサまた
は感光性素子を有している。CCD5は、例えば米国特許第
4,122,352号に示されている型式の画像装置において、
原画書類の図式画像を一連りの電気的画像信号または画
素に変換する作用をなす。例えば、感光性素子が、CCD5
における如き電荷結合セル13からなっている場合には、
照明された書類に対して露光させると、この原画書類か
ら反射した光のエネルギーに比例する電荷が発生する。
露光は、積分速度と呼ばれている予め設定された時間間
隔にわたって行なわれる。積分の後、上記セル内の電荷
は、第1及び第2の転送ゲートアレイ10及び12を介し
て、アナログ形の並列入力/直列出力シフトレジスタ
1、2、3、4の位相ゲートへ転送される。
またはアレイ14に配置された複数のイメージセンサまた
は感光性素子を有している。CCD5は、例えば米国特許第
4,122,352号に示されている型式の画像装置において、
原画書類の図式画像を一連りの電気的画像信号または画
素に変換する作用をなす。例えば、感光性素子が、CCD5
における如き電荷結合セル13からなっている場合には、
照明された書類に対して露光させると、この原画書類か
ら反射した光のエネルギーに比例する電荷が発生する。
露光は、積分速度と呼ばれている予め設定された時間間
隔にわたって行なわれる。積分の後、上記セル内の電荷
は、第1及び第2の転送ゲートアレイ10及び12を介し
て、アナログ形の並列入力/直列出力シフトレジスタ
1、2、3、4の位相ゲートへ転送される。
上部のシフトレジスタバンクまたはチャネルを形成して
いるシフトレジスタ1及び3はセンサアレイ14の一方の
側に配置されており、下部のシフトレジスタバンクまた
はチャネルを形成しているシフトレジスタ2及び4は上
記センサアレイの他方の側に配置されている。転送中
は、転送ゲートアレイ10は、クロックパルスφT1におい
て、奇数番号のセル13からシフトレジスタ1の位相ゲー
トへ電荷を転送し、偶数番号のセルからシフトレジスタ
2の位相ゲートへ電荷を転送する。クロックパルスφT2
において、転送ゲートアレイ12は、シフトレジスタ1及
び2の一つ置きの位相ゲート内の電荷をシフトレジスタ
3及び4の対応の位相ゲートへ転送する。その結果、セ
ンサアレイ14内の4つ目ごとのセル13からの画像信号が
4つ目ごとのシフトレジスタ位相ゲートへ転送される。
即ち、セル13−1、13−5、13−9、・・・;13−2、1
3−6、13-10、・・・;13−3、13−7、13-11、・・
・;及び13−4、13−8、13-12、・・・から位相ゲー
ト1−1、1−3、1−5、・・・;2−1、2−3、2
−5、・・・;3−2、3−4、3−6、・・・及び4−
2、4−4、4−6、・・・へそれぞれ転送される。
いるシフトレジスタ1及び3はセンサアレイ14の一方の
側に配置されており、下部のシフトレジスタバンクまた
はチャネルを形成しているシフトレジスタ2及び4は上
記センサアレイの他方の側に配置されている。転送中
は、転送ゲートアレイ10は、クロックパルスφT1におい
て、奇数番号のセル13からシフトレジスタ1の位相ゲー
トへ電荷を転送し、偶数番号のセルからシフトレジスタ
2の位相ゲートへ電荷を転送する。クロックパルスφT2
において、転送ゲートアレイ12は、シフトレジスタ1及
び2の一つ置きの位相ゲート内の電荷をシフトレジスタ
3及び4の対応の位相ゲートへ転送する。その結果、セ
ンサアレイ14内の4つ目ごとのセル13からの画像信号が
4つ目ごとのシフトレジスタ位相ゲートへ転送される。
即ち、セル13−1、13−5、13−9、・・・;13−2、1
3−6、13-10、・・・;13−3、13−7、13-11、・・
・;及び13−4、13−8、13-12、・・・から位相ゲー
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−5、・・・;3−2、3−4、3−6、・・・及び4−
2、4−4、4−6、・・・へそれぞれ転送される。
外部画素クロック22が適当な積分クロックパルス(図示
せず)を提供し、その間、走査中の書類画像を表わす電
荷がセル13内に累積し、クロックパルスφT1、φT2を転
送して転送ゲートアレイ10、12をそれぞれ作動させ、セ
ル13から上記シフトレジスタ位相ゲートへ電荷を転送さ
せる。クロック22はまた、上記の画像電荷をシフトレジ
スタ1、2、3、4に沿って(即ち第1図において左か
ら右へ)直列に移動させるための位相パルスφ1、φ2、
φ3、φ4、マスタクロックパルスφM、リセッタパルス
φRESET、及び不良画素抹消クロックφBPを提供し、こ
の最後のものは不良セルの場合にサンプリングを禁止
し、その前のセル内の電荷が保持されて上記不良セルか
らの信号として使用されるようにする。オンチップクロ
ック25がリストアパルスφR並びに相補サンプル保持ク
ロックパルスφSH1,3及びφSH2,4を提供する。
せず)を提供し、その間、走査中の書類画像を表わす電
荷がセル13内に累積し、クロックパルスφT1、φT2を転
送して転送ゲートアレイ10、12をそれぞれ作動させ、セ
ル13から上記シフトレジスタ位相ゲートへ電荷を転送さ
せる。クロック22はまた、上記の画像電荷をシフトレジ
スタ1、2、3、4に沿って(即ち第1図において左か
ら右へ)直列に移動させるための位相パルスφ1、φ2、
φ3、φ4、マスタクロックパルスφM、リセッタパルス
φRESET、及び不良画素抹消クロックφBPを提供し、こ
の最後のものは不良セルの場合にサンプリングを禁止
し、その前のセル内の電荷が保持されて上記不良セルか
らの信号として使用されるようにする。オンチップクロ
ック25がリストアパルスφR並びに相補サンプル保持ク
ロックパルスφSH1,3及びφSH2,4を提供する。
シフトレジスタ1、2、3、4内の2つ目ごとの位相ゲ
ートへの画像電荷の転送に引き続いて、上記電荷は、位
相パルスφ1、φ2、φ3、φ4により、レジスタ1、2、
3、4に沿って直列に(即ち第1図において左から右
へ)、そして上記シフトレジスタの出力端子から出力ゲ
ート28、28′へ移動させられる。出力ゲート28、28′は
それぞれリセットトランジスタ30、30′を介して所定の
基準電圧(VREF)に予め設定されており、トランジスタ
30、30′はリセットパルスφRESETによって画像信号相
互間でイネーブルされる。基準電圧(VREF)は固定電圧
源50(第3図)から引き出され、出力ゲート28、28′の
一つに対する上記基準電圧の高さは、後で解るように、
本発明のセンサ補正回路によって制御される。生のビデ
オ信号に対してバッファとして働く電流追従増巾器34、
34′が、出力ゲート28、28′とトランジスタ30、30′と
のそれぞれの間の浮遊拡散ノード32、32′における電圧
の変化を検知する。サンプルホールド(SH)回路35、3
5′がそれぞれトランジスタ36、36′を有しておって生
のビデオ信号をサンプリングし、トランジスタ36、36′
は非並行の位相クロックパルスφSH1,3及びφSH2,4によ
ってイネーブルされて上記信号を出力増巾器40及び路線
41へ直列に通過させる。
ートへの画像電荷の転送に引き続いて、上記電荷は、位
相パルスφ1、φ2、φ3、φ4により、レジスタ1、2、
3、4に沿って直列に(即ち第1図において左から右
へ)、そして上記シフトレジスタの出力端子から出力ゲ
ート28、28′へ移動させられる。出力ゲート28、28′は
それぞれリセットトランジスタ30、30′を介して所定の
基準電圧(VREF)に予め設定されており、トランジスタ
30、30′はリセットパルスφRESETによって画像信号相
互間でイネーブルされる。基準電圧(VREF)は固定電圧
源50(第3図)から引き出され、出力ゲート28、28′の
一つに対する上記基準電圧の高さは、後で解るように、
本発明のセンサ補正回路によって制御される。生のビデ
オ信号に対してバッファとして働く電流追従増巾器34、
34′が、出力ゲート28、28′とトランジスタ30、30′と
のそれぞれの間の浮遊拡散ノード32、32′における電圧
の変化を検知する。サンプルホールド(SH)回路35、3
5′がそれぞれトランジスタ36、36′を有しておって生
のビデオ信号をサンプリングし、トランジスタ36、36′
は非並行の位相クロックパルスφSH1,3及びφSH2,4によ
ってイネーブルされて上記信号を出力増巾器40及び路線
41へ直列に通過させる。
不良画素に適応するには、トランジスタ36または36′に
与えられる非並行のクロック信号φSH1,3またはφSH2,4
を或る時間にわたって保持し、上記不良画素の前の信号
が該不良画素に代って伝送されるようにする。
与えられる非並行のクロック信号φSH1,3またはφSH2,4
を或る時間にわたって保持し、上記不良画素の前の信号
が該不良画素に代って伝送されるようにする。
トランジスタ42、42′はコンデンサ44とともにパルスフ
ィルタとして働いて実効サンプルホールド電荷抹消を行
ない、ビデオ信号の高さを平らにする。
ィルタとして働いて実効サンプルホールド電荷抹消を行
ない、ビデオ信号の高さを平らにする。
CCD5のようなCCDにおいては、オフセット電圧と呼ばれ
る電圧がCCDシフトレジスタ内に発生させられる。一般
に、このオフセット電圧は、4mVのような低い値から300
mVのような高い値までの範囲にわたっていることが認め
られる。何等かのオフセット電圧が存在していると、CC
Dの作用により、画像信号に追加されるから、上記CCDの
下流には、上記オフセット電圧を除去し、そして走査さ
れる画像の内容を正確に表わす画像信号を提供するため
の回路(図示せず)が一般に設けられている。CCD5のよ
うなCCDの場合におけるようにシフトレジスタの多重バ
ンクを用いてある場合には、一つのシフトレジスタバク
内のオフセット電圧は他のシフトレジスタバンク内のオ
フセット電圧と異なっており、そのために、オフセット
電圧を除去または中和しようとすることが困難となる。
る電圧がCCDシフトレジスタ内に発生させられる。一般
に、このオフセット電圧は、4mVのような低い値から300
mVのような高い値までの範囲にわたっていることが認め
られる。何等かのオフセット電圧が存在していると、CC
Dの作用により、画像信号に追加されるから、上記CCDの
下流には、上記オフセット電圧を除去し、そして走査さ
れる画像の内容を正確に表わす画像信号を提供するため
の回路(図示せず)が一般に設けられている。CCD5のよ
うなCCDの場合におけるようにシフトレジスタの多重バ
ンクを用いてある場合には、一つのシフトレジスタバク
内のオフセット電圧は他のシフトレジスタバンク内のオ
フセット電圧と異なっており、そのために、オフセット
電圧を除去または中和しようとすることが困難となる。
次に第3図について説明すると、図は本発明のセンサ補
正回路49を示すものである。オフセット電圧を制御する
ために、路線41内の画像信号出力を路線54、54′によっ
て分岐する。線路54、54′は、それぞれ、アナログマル
チプレクサ58、58′及び信号記憶コンデンサ59、59′を
介してアースのような共通電位に接続されている。マル
チプレクサ58、58′の制御端子は、線路63、63′によ
り、AND機能ゲート62、62′に接続されている。クロッ
ク25のDCリストアクロック信号φR出力はクロックリー
ド線67、67′をそれぞれ介してゲート62、62′の一方の
入力端子に加えられ、多重化クロックパルスφSH1,3及
びφSH2,4はクロックリード線68、68′をそれぞれ介し
てゲート62、62′の第2の入力端子に入力される。
正回路49を示すものである。オフセット電圧を制御する
ために、路線41内の画像信号出力を路線54、54′によっ
て分岐する。線路54、54′は、それぞれ、アナログマル
チプレクサ58、58′及び信号記憶コンデンサ59、59′を
介してアースのような共通電位に接続されている。マル
チプレクサ58、58′の制御端子は、線路63、63′によ
り、AND機能ゲート62、62′に接続されている。クロッ
ク25のDCリストアクロック信号φR出力はクロックリー
ド線67、67′をそれぞれ介してゲート62、62′の一方の
入力端子に加えられ、多重化クロックパルスφSH1,3及
びφSH2,4はクロックリード線68、68′をそれぞれ介し
てゲート62、62′の第2の入力端子に入力される。
路線54、54′は、マルチプレクサ58、58′とコンデンサ
59、59′とのそれぞれの間で路線69、69′によって分岐
されており、路線69、69′は適当な増巾器70の負及び正
の端子に接続されている。センサ補正回路49の増巾器70
の出力端子は、路線71により、抵抗72を介して、基準電
圧源50とリセットトランジスタ30(第1図)との間で基
準電圧(VREF)線51に接続されている。基準電圧線53が
基準電圧群50とリセットトランジスタ30′とを直接接続
している。
59、59′とのそれぞれの間で路線69、69′によって分岐
されており、路線69、69′は適当な増巾器70の負及び正
の端子に接続されている。センサ補正回路49の増巾器70
の出力端子は、路線71により、抵抗72を介して、基準電
圧源50とリセットトランジスタ30(第1図)との間で基
準電圧(VREF)線51に接続されている。基準電圧線53が
基準電圧群50とリセットトランジスタ30′とを直接接続
している。
シフトレジスタ1、2、3、4内の現在のオフセット電
圧を識別するために、暗いまたは黒の画像信号が発生さ
れる。この信号は、最後の画像信号を越えて少なくとも
所定の回数(即ち16回)だけレジスタ1、2、3、4を
クロック動作させることによって便利に得られる。介在
露光が生じないので、レジスタ1、2、3、4内に生ず
る信号は該シフトレジスタにおける内部電圧、即ちオフ
セット電圧を表わす電圧を有す。従って、最後の画像信
号がCCD5からクロックアウトされた後に、現在のシフト
レジスタのオフセット電圧を表わす黒の信号が続く。ク
ロックパルスφRによって計られるDCリストア時間間隔
中に所定数、即ち16個の黒の信号がセンサ補正回路49に
入力され、回路49をリセット及び更新する。
圧を識別するために、暗いまたは黒の画像信号が発生さ
れる。この信号は、最後の画像信号を越えて少なくとも
所定の回数(即ち16回)だけレジスタ1、2、3、4を
クロック動作させることによって便利に得られる。介在
露光が生じないので、レジスタ1、2、3、4内に生ず
る信号は該シフトレジスタにおける内部電圧、即ちオフ
セット電圧を表わす電圧を有す。従って、最後の画像信
号がCCD5からクロックアウトされた後に、現在のシフト
レジスタのオフセット電圧を表わす黒の信号が続く。ク
ロックパルスφRによって計られるDCリストア時間間隔
中に所定数、即ち16個の黒の信号がセンサ補正回路49に
入力され、回路49をリセット及び更新する。
画像積分時間間隔が終ると、前述したように、アレイ14
のセル13内の画像電荷は、転送クロックパルスφT1、φ
T2があったときにシフトレジスタ1、2、3、4の位相
ゲートへ転送される。その結果、各シフトレジスタ1、
2、3、4は2つ目ごとの位相ゲート内に画像電荷を有
していることとなり、この画像電荷の位置は各シフトレ
ジスタにおいて1つずつずれる。即ち、例えば、シフト
レジスタ1は位相ゲート1−1、1−3、1−3、・・
・内のセル13−1、13−5、13−9・・・からの画像電
荷を有し、シフトレジスタ2は位相ゲート2−1、2−
3、2−5、・・・内のセル13−2、13−6、13-10、
・・・からの画像電荷を有し、シフトレジスタ3は位相
ゲート3−2、3−4、3−6、・・・内のセル13−
3、13−7、13-11、・・・からの画像電荷を有し、以
下同様となる。シフトレジスタ1、2、3、4内の画像
電荷は、クロックパルスφ1、φ2、φ3、φ4により、シ
フトレジスタ1、2、3、4に沿って出力ゲート28、2
8′へ直列に移動させられ、サンプルホールド回路35、3
5′によってサンプリングされ、、増巾器40によって増
巾され、前述したように単一の直列画像信号となって路
線41に出力される。画像電荷がシフトレジスタ1、2、
3、4に沿って、位相ゲートから位相ゲートへ、シフト
レジスタ出力端子へ向かって直列に移動させられるにつ
れて、その信号は、シフトレジスタの現在のオフセット
電圧(これが在る場合に)を表わす黒の信号で置き換え
られる。DCリストアクロックパルスφR中に、ゲート6
2、62′がイネーブルされる。このリストア時間間隔中
に、各サンプルホールド回路φSH1,3、φSH2,4をもっ
て、ゲート62、62′は、路線41への黒の信号の出力と調
時された同期状態で交互に賦勢される。線路63、63′へ
のゲート62、62′の信号出力はそれぞれマルチプレクサ
58、58′を、路線41への黒の信号の通過と同期してトリ
ガし、このマルチプレクサのトリガ動作により、現在の
オフセット電圧を表わす黒の信号がコンデンサ59、59′
にそれぞれ加えられる。
のセル13内の画像電荷は、転送クロックパルスφT1、φ
T2があったときにシフトレジスタ1、2、3、4の位相
ゲートへ転送される。その結果、各シフトレジスタ1、
2、3、4は2つ目ごとの位相ゲート内に画像電荷を有
していることとなり、この画像電荷の位置は各シフトレ
ジスタにおいて1つずつずれる。即ち、例えば、シフト
レジスタ1は位相ゲート1−1、1−3、1−3、・・
・内のセル13−1、13−5、13−9・・・からの画像電
荷を有し、シフトレジスタ2は位相ゲート2−1、2−
3、2−5、・・・内のセル13−2、13−6、13-10、
・・・からの画像電荷を有し、シフトレジスタ3は位相
ゲート3−2、3−4、3−6、・・・内のセル13−
3、13−7、13-11、・・・からの画像電荷を有し、以
下同様となる。シフトレジスタ1、2、3、4内の画像
電荷は、クロックパルスφ1、φ2、φ3、φ4により、シ
フトレジスタ1、2、3、4に沿って出力ゲート28、2
8′へ直列に移動させられ、サンプルホールド回路35、3
5′によってサンプリングされ、、増巾器40によって増
巾され、前述したように単一の直列画像信号となって路
線41に出力される。画像電荷がシフトレジスタ1、2、
3、4に沿って、位相ゲートから位相ゲートへ、シフト
レジスタ出力端子へ向かって直列に移動させられるにつ
れて、その信号は、シフトレジスタの現在のオフセット
電圧(これが在る場合に)を表わす黒の信号で置き換え
られる。DCリストアクロックパルスφR中に、ゲート6
2、62′がイネーブルされる。このリストア時間間隔中
に、各サンプルホールド回路φSH1,3、φSH2,4をもっ
て、ゲート62、62′は、路線41への黒の信号の出力と調
時された同期状態で交互に賦勢される。線路63、63′へ
のゲート62、62′の信号出力はそれぞれマルチプレクサ
58、58′を、路線41への黒の信号の通過と同期してトリ
ガし、このマルチプレクサのトリガ動作により、現在の
オフセット電圧を表わす黒の信号がコンデンサ59、59′
にそれぞれ加えられる。
増巾器70は、コンデンサ59、59′から該増巾器の負端子
及び正端子に加えられる信号にある差異を増巾し、路線
51内の電圧に対して減算的または加算的の電圧成分を出
力して電圧(VREF)を下げるかまたは高め、上記バンク
のシフトレジスタ1、3に対するトランジスタ30をリセ
ットする。シフトレジスタ1、3に対する基準電圧のこ
の調節により、上部バンクのシフトレジスタ1、3内の
オフセット電圧は下部バンクのシフトレジスタ2、4内
のオフセット電圧と実質的に等しくなり、上記シフトレ
ジスタのバンク相互間のオフセット電圧の差異がなくな
る。
及び正端子に加えられる信号にある差異を増巾し、路線
51内の電圧に対して減算的または加算的の電圧成分を出
力して電圧(VREF)を下げるかまたは高め、上記バンク
のシフトレジスタ1、3に対するトランジスタ30をリセ
ットする。シフトレジスタ1、3に対する基準電圧のこ
の調節により、上部バンクのシフトレジスタ1、3内の
オフセット電圧は下部バンクのシフトレジスタ2、4内
のオフセット電圧と実質的に等しくなり、上記シフトレ
ジスタのバンク相互間のオフセット電圧の差異がなくな
る。
以上においては上部バンクのシフトレジスタ1、3に対
する基準電圧(VREF)の調節について説明したが、その
代りに下部バンクのシフトレジスタ2、4に対する基準
電圧を調節してもよい。
する基準電圧(VREF)の調節について説明したが、その
代りに下部バンクのシフトレジスタ2、4に対する基準
電圧を調節してもよい。
画像信号多重化をチップから離れて行ないたい場合が屡
々ある。かかる場合の実施例を第4図に示してあり、上
述におけると同様の参照番号は同様部材を示す。チップ
から離れたオフチップ式多重化を望む場合には、上部シ
フトレジスタバンクのシフトレジスタ1、3、及び下部
シフトレジスタバンクのシフトレジスタ2、4の別々の
画像信号出力を1対の出力増巾器80、80′を介して双対
出力線81、81′に出力する。このチップ構成を行なうた
めに、本発明のセンサ補正装置は、そのセンサ補正回路
49の路線54、54′を出力線81、81′にそれぞれ分岐させ
る。オフセット電圧補正係数がある場合にこれを表わし
ている増巾器70の出力を、抵抗84及び路線85を介して、
一方の出力増巾器、即ち本例においては増巾器80′の第
2の端子へ出力する。上記オフセット電圧補正係数は、
加算的または減算的の電圧を含んでおり、路線81′の画
像信号出力と組合わされ、路線81、81′を通じて出力さ
れる。画像信号のオフセット電圧成分を実質的に平衡さ
せる。
々ある。かかる場合の実施例を第4図に示してあり、上
述におけると同様の参照番号は同様部材を示す。チップ
から離れたオフチップ式多重化を望む場合には、上部シ
フトレジスタバンクのシフトレジスタ1、3、及び下部
シフトレジスタバンクのシフトレジスタ2、4の別々の
画像信号出力を1対の出力増巾器80、80′を介して双対
出力線81、81′に出力する。このチップ構成を行なうた
めに、本発明のセンサ補正装置は、そのセンサ補正回路
49の路線54、54′を出力線81、81′にそれぞれ分岐させ
る。オフセット電圧補正係数がある場合にこれを表わし
ている増巾器70の出力を、抵抗84及び路線85を介して、
一方の出力増巾器、即ち本例においては増巾器80′の第
2の端子へ出力する。上記オフセット電圧補正係数は、
加算的または減算的の電圧を含んでおり、路線81′の画
像信号出力と組合わされ、路線81、81′を通じて出力さ
れる。画像信号のオフセット電圧成分を実質的に平衡さ
せる。
本発明によれば、シフトレジスタ群の各々におけるオフ
セット電圧を表わすオフセット信号を得て、そのオフセ
ット信号を相互に比較してオフセット補正電圧を得て、
このオフセット補正電圧を基準電圧と合算して調節した
基準電圧を得て、この調節済み基準電圧をシフトレジス
タ群の一つに入力するので、2つのシフトレジスタ群の
オフセット電圧が中和させられて、これにより、シフト
レジスタの応答生を平衡させることができ、オフセット
電圧を自動的に補正している。また、本発明において
は、一方のシフトレジスタ群には普通の基準電圧源から
基準電圧をそのまま与え、他方のシフトレジスタ群には
普通の基準電圧源からの基準電圧にオフセット補正電圧
を合算して調節した基準電圧を与えているので、基準電
圧源は普通のものを使用でき、しかも、一つのシフトレ
ジスタ群への基準電圧の調節だけでよく、このため、極
めて簡単な回路構成で2つのシフトレジスタ群のオフセ
ット電圧を中和させることができる。
セット電圧を表わすオフセット信号を得て、そのオフセ
ット信号を相互に比較してオフセット補正電圧を得て、
このオフセット補正電圧を基準電圧と合算して調節した
基準電圧を得て、この調節済み基準電圧をシフトレジス
タ群の一つに入力するので、2つのシフトレジスタ群の
オフセット電圧が中和させられて、これにより、シフト
レジスタの応答生を平衡させることができ、オフセット
電圧を自動的に補正している。また、本発明において
は、一方のシフトレジスタ群には普通の基準電圧源から
基準電圧をそのまま与え、他方のシフトレジスタ群には
普通の基準電圧源からの基準電圧にオフセット補正電圧
を合算して調節した基準電圧を与えているので、基準電
圧源は普通のものを使用でき、しかも、一つのシフトレ
ジスタ群への基準電圧の調節だけでよく、このため、極
めて簡単な回路構成で2つのシフトレジスタ群のオフセ
ット電圧を中和させることができる。
以上、本発明を上に開示した構造について説明したが、
本発明はこれに限定されるものではなく、特許請求の範
囲に記載の如き本発明の範囲内で種種の変形または変更
が可能である。
本発明はこれに限定されるものではなく、特許請求の範
囲に記載の如き本発明の範囲内で種種の変形または変更
が可能である。
第1図は本発明のセンサ補正装置が用いられる四列線形
型式のCCDイメージセンサの一例を示すブロック線図、
第2図は第1図に示すCCDイメージセンサの作動順序を
示すタイミングチャート、第3図は本発明のセンサ補正
装置の作動回路を示す論理ブロック線図、第4図は本発
明のセンサ補正装置の他の実施例を示す論理ブロック線
図である。 1、2、3、4……シフトレジスタ、13……電荷結合セ
ル、14……センサ、22、25……クロック、28、28′……
出力ゲート、34、34′……電源追従増巾器、35、35′…
…アキユムレータサンプルホールド回路、40、70、80、
80′……増巾器、50……電圧源、58、58′……マルチプ
レクサ、59、59′……信号記憶コンデンサ、62、62′…
…ANDゲート。
型式のCCDイメージセンサの一例を示すブロック線図、
第2図は第1図に示すCCDイメージセンサの作動順序を
示すタイミングチャート、第3図は本発明のセンサ補正
装置の作動回路を示す論理ブロック線図、第4図は本発
明のセンサ補正装置の他の実施例を示す論理ブロック線
図である。 1、2、3、4……シフトレジスタ、13……電荷結合セ
ル、14……センサ、22、25……クロック、28、28′……
出力ゲート、34、34′……電源追従増巾器、35、35′…
…アキユムレータサンプルホールド回路、40、70、80、
80′……増巾器、50……電圧源、58、58′……マルチプ
レクサ、59、59′……信号記憶コンデンサ、62、62′…
…ANDゲート。
Claims (1)
- 【請求項1】複数の感光素子によって発生する画像信号
を処理して少なくとも1つの直列画像信号出力を提供す
る、少なくとも2群の並列入力/直列出力シフトレジス
タと、このシフトレジスタへ入力する基準電圧源とを有
するイメージセンサに用いられ、該イメージセンサのシ
フトレジスタオフセット電圧における差異を中和するオ
フセット補正装置において、 (a) 前記シフトレジスタ群の各々におけるオフセッ
ト電圧を表わすオフセット信号を発生するためのオフセ
ット信号発生手段と、 (b) 前記オフセット信号を相互に比較してオフセッ
ト補正電圧を提供するためのオフセット信号比較手段
と、 (c) 前記オフセット補正電圧を前記基準電圧と合算
して調節した基準電圧を提供するための手段と、 (d) 前記調節済み基準電圧を前記シフトレジスタ群
の少なくとも一つに入力して前記シフトレジスタ群にお
けるオフセット電圧の差異を中和するための手段と を備えて成ることを特徴とするオフセット補正装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US592128 | 1984-03-22 | ||
US06/592,128 US4555732A (en) | 1984-03-22 | 1984-03-22 | Image sensor correction system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60214173A JPS60214173A (ja) | 1985-10-26 |
JPH07105918B2 true JPH07105918B2 (ja) | 1995-11-13 |
Family
ID=24369401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60051556A Expired - Lifetime JPH07105918B2 (ja) | 1984-03-22 | 1985-03-14 | イメージセンサ用オフセット補正装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4555732A (ja) |
JP (1) | JPH07105918B2 (ja) |
GB (1) | GB2156628B (ja) |
Families Citing this family (76)
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---|---|---|---|---|
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